ES2569904T3 - Prevención de protección frente a escritura permanente no intencionada en memoria no volátil - Google Patents

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ES2569904T3 ES09748611.2T ES09748611T ES2569904T3 ES 2569904 T3 ES2569904 T3 ES 2569904T3 ES 09748611 T ES09748611 T ES 09748611T ES 2569904 T3 ES2569904 T3 ES 2569904T3
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Abstract

Un dispositivo de circuito integrado que tiene una memoria programable no volátil, que comprende: una memoria no volátil (106); una lógica de control de memoria y de programación (104) acoplada a la memoria no volátil (106) y adaptada para escribir datos en la memoria no volátil (106), en el que dicha lógica de control de memoria y de programación (104) se puede operar para determinar si se va a realizar una función de protección frente a escritura a partir de señales digitales suministradas a al menos una conexión de entrada (120a..c, 114); al menos una conexión de entrada de función múltiple (120c; A0) acoplada a la lógica de control de memoria y de programación (104), en el que la al menos una conexión de entrada de función múltiple (120c; A0) se usa para distinguir entre una protección frente a escritura permanente y una temporal de los datos escritos en la memoria no volátil; en el que la protección frente a escritura permanente está habilitada cuando una tensión en la al menos una conexión de entrada de función múltiple (120c; A0) es menor que un primer valor de tensión, y la protección frente a escritura temporal está habilitada cuando la tensión en la al menos una conexión de entrada de función múltiple (120c; A0) es mayor que un segundo valor de tensión, siendo el segundo valor de tensión mayor que el primer valor de tensión; y en el que la protección frente a escritura no se puede habilitar cuando la tensión en la al menos una conexión de entrada de función múltiple (120c; A0) es igual a o mayor que el primer valor de tensión y menor que o igual al segundo valor de tensión.

Description

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DESCRIPCION
Prevencion de proteccion frente a escritura permanente no intencionada en memoria no volatil Campo de la tecnica
La presente divulgacion se refiere a dispositivos de circuito integrado que tienen una memoria no volatil programable y, mas en concreto, a una memoria no volatil programable capaz de una proteccion frente a escritura temporal y permanente.
Antecedentes
Los dispositivos de circuito integrado que tienen una memoria no volatil pueden almacenar parametros de operacion del dispositivo, programas de operacion y/o datos fijos en la memoria no volatil. La memoria no volatil se puede proteger frente a escritura con el fin de evitar cambios no autorizados y/o involuntarios a los contenidos en la misma. Se encuentra disponible un numero de medios para proteger frente a escritura la memoria no volatil y se hace referencia a los mismos, de forma colectiva en el presente documento, como “fusibles de proteccion frente a escritura”. Se pueden implementar dos tipos de fusibles de proteccion frente a escritura con una memoria no volatil, a) un fusible de proteccion frente a escritura temporal que permite una funcion de desactivacion por parte del usuario (deshabilitar proteccion frente a escritura), y b) un fusible de proteccion frente a escritura permanente que coloca de forma permanente la memoria no volatil en un modo protegido frente a escritura sin que el usuario sea capaz de desactivar la proteccion frente a escritura permanente. Por lo tanto, una vez que un dispositivo se ha programado y se ha protegido frente a escritura de forma permanente, el programa del dispositivo no se puede alterar a partir de entonces.
Por lo general, un dispositivo de circuito integrado tendra una patilla (conexion externa) de funcion multiple que se puede utilizar o bien para una operacion normal del circuito integrado o bien para unas operaciones de programacion en el mismo. La patilla de funcion multiple se puede caracterizar ademas como que requiere diferentes niveles de tension, por ejemplo, el uso de una tension mas alta que la tension de operacion para realizar una operacion de programacion semipermanente o permanente.
De acuerdo con la especificacion de la organizacion JEDEC Solid State Technology Association para la memoria de solo lectura electricamente borrable y programable (EEPROM, electrically erasable and programmable read only memory) con Deteccion de Presencia Serie (SPD, Serial Presence Detection), cuando se intenta programar un fusible de proteccion frente a escritura temporal usando la instruccion de SWP (software write protect, proteccion frente a escritura de soporte logico), si una tension elevada, VHV, sobra la patilla de direccion a0 del dispositivo no se encuentra a una tension lo bastante elevada para completar la instruccion de proteccion frente a escritura temporal (SWP), entonces el dispositivo hara que se establezca su fusible de proteccion frente a escritura permanente, por ejemplo, ejecutara la instruccion de proteccion frente a escritura de soporte logico permanente (PSWP, permanent software write protect) en su lugar. Esto da como resultado que el dispositivo quede protegido frente a escritura de forma permanente, y requerina que el dispositivo se sustituyera ffsicamente si se hubiera de implementar en el mismo un cambio y/o correccion de programa.
Haciendo referencia a la figura 5, se muestra una tabla de tensiones y niveles logicos que estan asociados con una conexion de entrada-salida de funcion multiple externa de la tecnologfa anterior que se usa para realizar instrucciones de proteccion frente a escritura temporal (SWP) y de proteccion frente a escritura de soporte logico permanente (PSWP). Cuando se intenta programar una proteccion frente a escritura (fusible) temporal usando la instruccion de SWP, si el nivel de VHV que se aplica a la conexion de entrada A0 es insuficiente, el dispositivo de circuito integrado programara de forma involuntaria la proteccion frente a escritura (fusible) permanente, es decir, ejecutara la instruccion de PSWP en su lugar. Esto hace que el dispositivo de circuito integrado quede protegido frente a escritura de forma permanente.
La nota tecnica de Micron TN-04-42 “Memory Module Serial Presence Detect" de 2002, (disponible en
http://www.micron.com/support/serial-presence-detect) divulga detalles adicionales acerca de la SWP y la PSWP de los dispositivos de EEPROM con SPD.
La solicitud internacional PCT WO2006/039075 con fecha 13 de abril de 2006 (Microchip Technology Incorporated/Simons) divulga una proteccion frente a escritura de una memoria no volatil incorporada en un dispositivo de C. I. usando una 'sobretension' sobre una patilla de senal para establecer o desactivar un indicador de proteccion frente a escritura temporal.
Sumario
Por lo tanto, existe una necesidad de evitar que una operacion de programacion no deseada, por ejemplo, una proteccion frente a escritura permanente, tenga lugar de forma involuntaria debido a unas tolerancias de tension marginales de las diversas funciones de programacion. De acuerdo con las ensenanzas de la presente divulgacion, se puede establecer un intervalo, por ejemplo, una “ventana”, entre diferentes niveles de tension que se usan para diferentes funciones de programacion de un dispositivo de circuito integrado, implementando de este modo una zona
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de proteccion (“zona segura”) de no operacion para facilitar la prevencion de una operacion de programacion irreversible no intencionada, por ejemplo, una proteccion frente a escritura permanente. El presente objeto puede ser logrado por el dispositivo de circuito integrado y el procedimiento tal como se define en las reivindicaciones independientes. Se pueden lograr potenciaciones adicionales de acuerdo con las reivindicaciones dependientes.
De acuerdo con una realizacion a modo de ejemplo espedfica de la presente divulgacion, un dispositivo de circuito integrado que tiene una memoria programable no volatil comprende: una memoria no volatil; una logica de control de memoria y de programacion acoplada a la memoria no volatil y adaptada para escribir datos en la memoria no volatil; por lo menos una conexion de entrada de funcion multiple acoplada a la logica de control de memoria y de programacion, en el que la por lo menos una entrada de funcion multiple se usa para habilitar una proteccion frente a escritura de los datos escritos en la memoria no volatil; en el que la proteccion frente a escritura comprende una proteccion frente a escritura permanente cuando una tension sobre la por lo menos una entrada de funcion multiple es menor que un primer valor de tension, y una proteccion frente a escritura temporal cuando la tension sobre la por lo menos una entrada de funcion multiple es mayor que un segundo valor de tension, siendo el segundo valor de tension mayor que el primer valor de tension; y en el que la proteccion frente a escritura no se puede habilitar cuando la tension sobre la por lo menos una entrada de funcion multiple es igual a o mayor que el primer valor de tension y menor que o igual al segundo valor de tension.
De acuerdo con otra realizacion a modo de ejemplo espedfica de la presente divulgacion, un procedimiento para evitar una proteccion frente a escritura permanente no intencionada de una memoria programable no volatil en un dispositivo de circuito integrado comprende: comparar una tension sobre una entrada de una conexion de entrada de funcion multiple de un dispositivo de circuito integrado con un primer y un segundo valores de tension, en el que el segundo valor de tension es mayor que el primer valor de tension; si la tension sobre la entrada de la conexion de entrada de funcion multiple es menor que el primer valor de tension, entonces permitir una proteccion frente a escritura permanente de una memoria programable en el dispositivo de circuito integrado; si la tension sobre la entrada de la conexion de entrada de funcion multiple es mayor que el segundo valor de tension, entonces permitir una proteccion frente a escritura temporal de la memoria programable en el dispositivo de circuito integrado; y si la tension sobre la entrada de la conexion de entrada de funcion multiple es igual a o mayor que el primer valor de tension y menor que o igual a la segunda tension, entonces no permitir una proteccion frente a escritura de la memoria programable.
Breve descripcion de los dibujos
Se puede adquirir una comprension mas completa de la presente divulgacion al hacer referencia a la siguiente descripcion tomada junto con los dibujos adjuntos, en los que:
la figura 1 es un diagrama de bloques esquematico de un dispositivo de circuito integrado que tiene por lo menos una conexion de entrada-salida de funcion multiple externa en un paquete de circuito integrado;
la figura 2 es un diagrama esquematico de un circuito logico para implementar una ventana no operativa para la por lo menos una conexion de funcion multiple externa, de acuerdo con una realizacion a modo de ejemplo espedfica de la presente divulgacion;
la figura 3 son unas tablas de relaciones de diversas entradas de nivel de tension y salidas logicas del circuito que se muestra en la figura 2, de acuerdo con las ensenanzas de la presente divulgacion;
la figura 4 es una tabla de tensiones y niveles logicos que estan asociados con el dispositivo de circuito integrado de la figura 1 y el circuito que se muestra en la figura 2, de acuerdo con las ensenanzas de la presente divulgacion; y
la figura 5 es una tabla de tensiones y niveles logicos que estan asociados con una conexion de entrada-salida de funcion multiple externa de la tecnologfa anterior que se usa para realizar instrucciones de proteccion frente a escritura temporal (SWP) y de proteccion frente a escritura de soporte logico permanente (PSWP).
A pesar de que la presente divulgacion es susceptible de diversas modificaciones y formas alternativas, unas realizaciones a modo de ejemplo espedficas de la misma se han mostrado en los dibujos y se describen con detalle en el presente documento. Se debena entender, no obstante, que la descripcion en el presente documento de unas realizaciones a modo de ejemplo espedficas no tiene por objeto limitar la divulgacion a las formas particulares que se divulgan en el presente documento sino que, por el contrario, la presente divulgacion es para cubrir todas las modificaciones y equivalentes tal como son definidos por las reivindicaciones adjuntas.
Descripcion detallada
Haciendo referencia a continuacion al dibujo, los detalles de unas realizaciones a modo de ejemplo espedficas se ilustran de forma esquematica. Elementos semejantes en los dibujos se representaran mediante numeros semejantes, y elementos similares se representaran mediante numeros semejantes con un sufijo en letra minuscula diferente.
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Haciendo referencia a la figura 1, se muestra un diagrama de bloques esquematico de un dispositivo de circuito integrado que tiene por lo menos una conexion de entrada-salida de funcion multiple externa en un paquete de circuito integrado. El dispositivo de circuito integrado 102 comprende una logica de control de memoria y de programacion 104, una memoria no volatil 106 y unas conexiones externas, por ejemplo, las conexiones 114 y 120 y otras. Por lo menos una de las conexiones externas, por ejemplo, la conexion 120c, puede ser una conexion de entrada, de salida o de entrada-salida de funcion multiple. De acuerdo con las ensenanzas de la presente divulgacion, la por lo menos una conexion de funcion multiple puede tener unas funciones primaria y secundaria, tal como, por ejemplo pero sin limitarse a, una entrada o entradas de seleccion de direccion (primaria); y una proteccion frente a escritura de memoria no volatil, tanto temporal como permanente (secundaria), por ejemplo, para establecer unos “fusibles” para una proteccion borrable y no borrable de los contenidos de programa de la memoria no volatil 106.
El dispositivo de circuito integrado 102 puede comprender ademas un procesador digital 108, unos circuitos digitales 110 y/o unos circuitos analogicos 112. Unas conexiones de entrada y/o de salida externas 116 y 118 estan acopladas a los circuitos digitales 110 y los circuitos analogicos 112, respectivamente.
Haciendo referencia a la figura 2, se muestra un diagrama esquematico de un circuito logico para implementar una ventana no operativa para la por lo menos una conexion de funcion multiple externa, de acuerdo con una realizacion a modo de ejemplo espedfica de la presente divulgacion. Las conexiones externas 114, 120a, 120b y 120c tienen una funcion secundaria que se puede usar junto con la programacion y la proteccion frente a escritura de la memoria no volatil programada 106. Las puertas logicas combinacionales 204 - 216 son representativas de una realizacion a modo de ejemplo espedfica, de acuerdo con las ensenanzas de la presente divulgacion, y se contempla y se encuentra dentro del alcance de la presente divulgacion que se pueda usar cualquier diseno logico tal como sena inmediatamente evidente a un experto en el diseno de logica digital y que tenga el beneficio de la presente divulgacion.
Haciendo referencia a la figura 3, se muestran unas tablas de relaciones de diversas entradas de nivel de tension y salidas logicas del circuito que se muestra en la figura 2, de acuerdo con las ensenanzas de la presente divulgacion. Por razones ilustrativas, se divulgan unos valores de tension VIH, mm = 0,7 * Vdd; VIL, max = 0,3 * Vdd; VIH, max = Vdd + 0,5 voltios; VHH, mm = 7 voltios; y Vdd es la tension de fuente de alimentacion. Se contempla y se encuentra dentro del alcance de la presente divulgacion que se puedan usar otros valores de tension y sus relaciones y que se encuentren dentro del alcance y de la intencion de la presente divulgacion.
En la tabla 3(a), cuando la lmea de senal hv_en 222 se encuentra a un nivel logico “0”, la lmea de senal out_hv 220 se encuentra siempre a un nivel logico “0” para todos los valores de tension que se aplican a la entrada A0 de funcion multiple (la conexion 120c). La lmea de senal out_lv 218 sigue la lmea de senal en_lv 228 como encontrandose a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que o igual a VIH, mm; y a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que o igual a VIL, max.
En la tabla 3(b), cuando la lmea de senal hv_en 222 se encuentra a un nivel logico “1”, la lmea de senal en_lv 228 se encuentra a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que o igual a VIH, mm; y a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que o igual a VIL, max. La lmea de senal en_sz (de zona segura) 226 se encontrara a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que VIH, max, y a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que o igual a VIH, max. La lmea de senal en_hv 224 se encontrara a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que o igual a VHH, mm, y a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que VHH, mm.
La lmea de senal out_lv 218 se encontrara a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que o igual a VIL, max; o menor que VHH, mm, y mayor que o igual a VIH, max. La lmea de senal out_lv 218 se encontrara a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que VHH, mm; o menor que VIH, max, y mayor que o igual a VIH, mm.
La lmea de senal out_hv 220 se encontrara a un nivel logico “1” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que o igual a VHH, mm; y a un nivel logico “0” cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que VHH, mm. El uso de las lmeas de senal 222, 224, 226 y 228 combinadas con las puertas logicas 204 - 216 crean la “zona segura” en la que se inhibe toda forma de proteccion frente a escritura. La zona segura sera, de acuerdo con la presente realizacion a modo de ejemplo espedfica, cuando la tension sobre la entrada A0 de funcion multiple (la entrada 120c) sea menor que VHH, mm; pero mayor que o igual a VIH, max.
Haciendo referencia a la figura 4, se muestra una tabla de tensiones y niveles logicos que estan asociados con el dispositivo de circuito integrado de la figura 1 y el circuito que se muestra en la figura 2, de acuerdo con las ensenanzas de la presente divulgacion. La logica anteriormente mencionada de la figura 2 crea de ese modo una zona segura entre VHH, mm; y VIH, max; en la cual no puede tener lugar ni una proteccion frente a escritura de
memoria temporal (SWP) ni una proteccion frente a escritura de memoria permanente (PSWP). Cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es mayor que VHH, mm; puede tener lugar una proteccion frente a escritura de memoria temporal (SWP) y, cuando la tension sobre la entrada A0 de funcion multiple (la conexion 120c) es menor que VIH, max; puede tener lugar una proteccion frente a escritura de memoria 5 permanente (PSWP). Por lo tanto, no puede tener lugar de forma accidental una proteccion frente a escritura de memoria permanente (PSWP) involuntaria, de acuerdo con las ensenanzas de la presente divulgacion.
A pesar de que se han mostrado, se han descrito y se definen unas realizaciones de la presente divulgacion por referencia a unas realizaciones a modo de ejemplo de la divulgacion, tales referencias no implican una limitacion a la divulgacion, y no se ha de inferir limitacion alguna de este tipo. La materia objeto que se divulga es capaz de 10 considerables modificaciones, alteraciones y equivalentes en cuanto a su forma y funcion, tal como se les ocurrira a los expertos en la materia pertinente y que tengan el beneficio de la presente divulgacion.

Claims (15)

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    REIVINDICACIONES
    1. Un dispositivo de circuito integrado que tiene una memoria programable no volatil, que comprende:
    una memoria no volatil (106);
    una logica de control de memoria y de programacion (104) acoplada a la memoria no volatil (106) y adaptada para escribir datos en la memoria no volatil (106), en el que dicha logica de control de memoria y de programacion (104) se puede operar para determinar si se va a realizar una funcion de proteccion frente a escritura a partir de senales digitales suministradas a al menos una conexion de entrada (120a..c, 114); al menos una conexion de entrada de funcion multiple (120c; A0) acoplada a la logica de control de memoria y de programacion (104), en el que la al menos una conexion de entrada de funcion multiple (120c; A0) se usa para distinguir entre una proteccion frente a escritura permanente y una temporal de los datos escritos en la memoria no volatil; en el que
    la proteccion frente a escritura permanente esta habilitada cuando una tension en la al menos una conexion de entrada de funcion multiple (120c; A0) es menor que un primer valor de tension, y
    la proteccion frente a escritura temporal esta habilitada cuando la tension en la al menos una conexion de entrada de funcion multiple (120c; A0) es mayor que un segundo valor de tension, siendo el segundo valor de tension mayor que el primer valor de tension; y
    en el que la proteccion frente a escritura no se puede habilitar cuando la tension en la al menos una conexion de entrada de funcion multiple (120c; A0) es igual a o mayor que el primer valor de tension y menor que o igual al segundo valor de tension.
  2. 2. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que el primer valor de tension es sustancialmente igual a aproximadamente medio voltio mas que una tension de fuente de alimentacion.
  3. 3. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que el segundo valor de tension es sustancialmente igual a aproximadamente 4,8 voltios mas que una tension de fuente de alimentacion.
  4. 4. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que el segundo valor de tension es sustancialmente igual a aproximadamente siete voltios.
  5. 5. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que la proteccion frente a escritura permanente comprende programar un fusible de proteccion frente a escritura permanente.
  6. 6. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que la proteccion frente a escritura temporal comprende programar un fusible de proteccion frente a escritura temporal.
  7. 7. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que la logica de control de memoria y de programacion comprende:
    un circuito de deteccion de nivel de programacion (202), en el que el circuito de deteccion de nivel de programacion determina cuando
    la tension en la al menos una conexion de entrada de funcion multiple (120a) es menor que el primer valor de tension,
    la tension en la al menos una conexion de entrada de funcion multiple (120c; A0) es igual a o mayor que el primer valor de tension y menor que o igual a la segunda tension, y
    la tension en la al menos una conexion de entrada de funcion multiple (120c; A0) es mayor que la segunda tension; y
    una logica (204..216) para permitir la proteccion frente a escritura permanente, no permitir la proteccion frente a escritura permanente y la temporal y permitir la proteccion frente a escritura temporal dependiendo de la tension en la al menos una conexion de entrada de funcion multiple (120c; A0).
  8. 8. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, que comprende ademas un procesador digital (108) acoplado a la memoria no volatil.
  9. 9. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 8, que comprende ademas unos circuitos digitales (110) acoplados al procesador digital (108) y al menos una conexion de entrada-salida digital (116).
  10. 10. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 8, que comprende ademas unos circuitos analogicos (112) acoplados al procesador digital (108) y al menos una conexion de entrada-salida analogica (118).
  11. 11. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 1, en el que un byte de control (B0..B7) se usa para determinar si se va a realizar una proteccion frente a escritura.
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  12. 12. El dispositivo de circuito integrado, de acuerdo con la reivindicacion 11, en el que por lo menos un bit (B3) de dicho byte de control (B0..B7) se compara con una tension aplicada a dicha conexion de entrada de funcion multiple (120c; A0).
  13. 13. Un procedimiento para evitar una proteccion frente a escritura permanente no intencionada de una memoria programable no volatil en un dispositivo de circuito integrado, comprendiendo dicho procedimiento:
    determinar si se va a realizar una funcion de proteccion frente a escritura a partir de unas senales logicas aplicadas a una pluralidad de conexiones de entrada (120a..c, 114) de un dispositivo de circuito integrado (102); comparar una tension en una entrada de una conexion de entrada de funcion multiple (120c; A0) del dispositivo de circuito integrado (102) con un primer y un segundo valor de tension, en el que el segundo valor de tension es mayor que el primer valor de tension;
    si la tension en la entrada de la conexion de entrada de funcion multiple (120c; A0) es menor que el primer valor de tension, entonces permitir una proteccion frente a escritura permanente de una memoria programable en el dispositivo de circuito integrado (102);
    si la tension en la entrada de la conexion de entrada de funcion multiple (120c; A0) es mayor que el segundo valor de tension, entonces permitir una proteccion frente a escritura temporal de la memoria programable en el dispositivo de circuito integrado (102); y
    si la tension en la entrada de la conexion de entrada de funcion multiple (120c; A0) es igual a o mayor que el primer valor de tension y menor que o igual a la segunda tension, entonces no permitir una proteccion frente a escritura de la memoria programable (106).
  14. 14. El procedimiento de acuerdo con la reivindicacion 13, en el que un byte de control (B0..B7) se usa para determinar si se va a realizar una proteccion frente a escritura.
  15. 15. El procedimiento de acuerdo con la reivindicacion 14, en el que por lo menos un bit (B3) de dicho byte de control (B0..B7) se compara con una tension aplicada a dicha conexion de entrada de funcion multiple (120c; A0).
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