ES2574844T3 - Dispositivo de extremo frontal analógico con interfaz de dos cables - Google Patents

Dispositivo de extremo frontal analógico con interfaz de dos cables Download PDF

Info

Publication number
ES2574844T3
ES2574844T3 ES12795181.2T ES12795181T ES2574844T3 ES 2574844 T3 ES2574844 T3 ES 2574844T3 ES 12795181 T ES12795181 T ES 12795181T ES 2574844 T3 ES2574844 T3 ES 2574844T3
Authority
ES
Spain
Prior art keywords
mode
afe
clock
serial interface
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
ES12795181.2T
Other languages
English (en)
Inventor
Vincent Quiquempoix
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Application granted granted Critical
Publication of ES2574844T3 publication Critical patent/ES2574844T3/es
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Un dispositivo analógico de extremo frontal (AFE) que comprende: al menos un conversor (ADC) programable de analógico a digital, preferentemente un conversor sigma-delta; una interfaz conmutable en serie para operar en un modo de interfaz en serie bidireccional estándar que soporta al menos tres clavijas (20, 19, 18) externas, acopladas con una línea de entrada de datos (SDI), una línea de salida de datos (SDO) y una línea de reloj (SCK) respectivamente, y en un modo de interfaz en serie de dos cables unidireccional, en el que el modo de interfaz en serie de dos cables unidireccional sólo utiliza una entrada de reloj (SCK) y una línea de señal de salida de datos (SDO), y en el que el ADC opera en el modo de interfaz en serie de dos cables unidireccional síncrona con un reloj suministrado a la entrada de reloj (SDK); y en el que el dispositivo AFE comprende una carcasa con una pluralidad de múltiples clavijas de función (1, 14, 15, 16, 17, 20), estando configurada una clavija (14) para establecer un modo operativo (MODO) del dispositivo (350), en el que en un primer modo, el dispositivo (350) opera con la interfaz en serie de dos cables unidireccional (SDO, SCK) y utiliza clavijas (REINICIO, Ganancia 1/DR, Ganancia 0/cs), (1, 16, 17) de las múltiples clavijas de función (1, 14, 15, 16, 17, 20) para la programación de dicho dispositivo AFE (350) y en un segundo modo, el dispositivo (350) opera con la interfaz digital en serie bidireccional (SDI, SDO, SCK) para programar dicho dispositivo AFE (350), y en el que la línea de entrada de datos (SDI) se proporciona mediante una de la pluralidad de clavijas de múltiples funciones (20).

Description

5
10
15
20
25
30
35
40
45
50
55
60
DESCRIPCION
Dispositivo de extremo frontal analogico con interfaz de dos cables La presente descripcion se refiere a dispositivos de extremo frontal analogico.
La solicitud internacional WO 01/63770 divulga un conversor de analogico a digital que incluye un circuito de interfaz de dos cables. La patente US 5.796.361 divulga un circuito integrado de digitalizacion de senal CCD.
Existe una necesidad de dispositivos de extremo frontales de medicion de derivacion de alimentacion/energfa polifasicos para la medicion inteligente respetando la necesidad de reducir el coste de los aisladores y los costes inducidos por el manejo de extremos frontales separados para dispositivos separados aislados y no aislados. Este y otros objetos se pueden lograr mediante un dispositivo de extremo frontal analogico, un procedimiento y un sistema como se define en las reivindicaciones independientes. Otras mejoras se caracterizan en las reivindicaciones dependientes.
De acuerdo con diversas realizaciones un dispositivo de extremo frontal analogico (AFE) comprende al menos un conversor (ADC) de analogico a digital y una interfaz de serie conmutable para operar en un modo de interfaz de serie bidireccional y en un modo de interfaz de serie de dos cables unidireccional, en el que el modo de interfaz de serie de dos cables unidireccional solo utiliza una entrada de reloj y una lmea de senal de salida de datos, en el que el ADC opera en el modo de interfaz de serie de dos cables unidireccional smcrono con un reloj suministrado a la entrada de reloj.
De acuerdo con una realizacion adicional, cuando la interfaz de serie esta configurada en el modo de interfaz de serie de dos cables unidireccional, una salida de datos en la lmea de senal de salida de datos puede ser una estructura semantica. De acuerdo con una realizacion adicional, el ADC puede comprender al menos uno de una referencia interna de voltaje, una generacion de reloj interno, y un amplificador de ganancia interna. De acuerdo con una realizacion adicional, el dispositivo de AFE puede comprender ademas un PLL para generar una senal de reloj interna que es mas rapida que una senal de reloj provista en dicha interfaz de serie de dos cables. De acuerdo con una realizacion adicional, el ADC programable puede ser un conversor sigma-delta impulsado por la senal de reloj proporcionada por la interfaz de serie de dos cables. De acuerdo con una realizacion adicional, el dispositivo de AFE puede ser disenado para restablecerse automaticamente cuando una senal de reloj en dicha entrada de reloj se mantiene durante un cierto tiempo a un nivel logico definido o flotante. De acuerdo con una realizacion adicional, el AFE puede estar dispuesto dentro de una carcasa que comprende clavijas externas y en el que algunas de las clavijas externas estan configuradas para programar el modo operativo y el ADC mediante respectivas senales aplicadas a algunas de las clavijas externas. De acuerdo con una realizacion adicional, las senales se pueden seleccionar a partir de una fuente de alimentacion y tierra o cualquier otro nivel de voltaje de CC fijo, o mediante un detector de nodo flotante. De acuerdo con una realizacion adicional, una tasa de sobremuestreo puede ser programada por al menos una de dichas clavijas externas. De acuerdo con una realizacion adicional, una clavija se puede proporcionar para la programacion del modo operativo de dicha interfaz en serie. De acuerdo con una realizacion adicional, una ganancia puede ser programada por al menos una de dichas clavijas. De acuerdo con una
realizacion adicional, dos clavijas se pueden proporcionar para la programacion de la ganancia. De acuerdo con una
realizacion adicional, una trama puede comprender un valor de registro de trama y datos de trama y en el que una
trama se transmite a traves de dicha interfaz en serie despues de que una senal preparada de datos se genera por
dicho ADC. De acuerdo con una realizacion adicional, la trama puede comprender ajustes de los parametros de dicho dispositivo de AFE. De acuerdo con una realizacion adicional, la trama se puede repetir n veces entre las senales de listas de datos consecutivos. De acuerdo con una realizacion adicional, cada una de las tramas puede incorporar un recuento de tramas a ser reconocidos a partir de otro. De acuerdo con una realizacion adicional, la trama puede contener la suma de comprobacion y/o la suma de comprobacion CRC de manera que la integridad de la transmision de datos puede ser verificada y garantizada. De acuerdo con una realizacion adicional, la suma de comprobacion y/o la suma de comprobacion CRC puede ser colocada en el extremo de la trama. De acuerdo con una realizacion adicional, el dispositivo de AFE puede comprender una pluralidad de multiples clavijas de funcion y una clavija externa puede estar configurada para establecer un modo operativo del dispositivo, en el que en un primer modo, el dispositivo funciona con la interfaz de serie de dos cables y utiliza las clavijas externas para la programacion de dicho dispositivo de AFE y en un segundo modo, el dispositivo funciona con una interfaz digital en serie de entrada/salida estandar para la programacion de dicho dispositivo de AFE. De acuerdo con una realizacion adicional, en una fase de inicializacion del dispositivo de AFE puede utilizar un protocolo de 1 hilo o una interfaz UART para programar la parte y luego la parte devuelve automaticamente en el modo de 2 hilos.
De acuerdo con otra realizacion, un procedimiento de operar un dispositivo de extremo frontal analogico (AFE) que comprende un conversor de analogico a digital y una interfaz conmutable en serie entre un primer y un segundo modo operativo, puede comprender las etapas de: seleccionar dicho primero o dicho segundo modo operativo por medio de una clavija externa, en el que en dicho primer modo operativo, la interfaz de serie opera en un modo de interfaz en serie bidireccional y en dicho segundo modo operativo en un modo de interfaz en serie de dos cables unidireccional, en el que el modo de interfaz de serie de dos cables unidireccional solo utiliza una entrada de reloj y una lmea de senal de salida de datos; programar el conversor (ADC) de analogico a digital por medio de clavijas externas; y transmitir los valores digitales adquiridos por el ADC a traves de la interfaz en serie, en el que cuando
5
10
15
20
25
30
35
40
45
50
dicho se selecciona el segundo modo operativo, el ADC funciona smcrono con un reloj suministrado a la entrada de reloj.
Segun una realizacion adicional del procedimiento, el procedimiento puede comprender ademas, cuando se selecciona dicho segundo modo operativo, emitir datos de estructura semantica en la lmea de senal de salida de datos. Segun una realizacion adicional del procedimiento, una trama puede comprender un valor de registro de trama seguido por dichos valores digitales aDc. Segun una realizacion adicional del procedimiento, el dispositivo de AFE puede comprender un amplificador de ganancia y el procedimiento comprende ademas la programacion del amplificador de ganancia por medio de clavijas externas cuando se selecciona dicho segundo modo operativo. Segun una realizacion adicional del procedimiento, la trama puede comprender ajustes de los parametros de dicho dispositivo de AFE. De acuerdo con una realizacion adicional del procedimiento, un numero de cuadros puede ser emitido durante las senales de preparadas de datos consecutivos de ADC.
De acuerdo con todavfa otra realizacion, un procedimiento para operar un dispositivo de extremo frontal analogico en un primer y segundo modo operativo, en el que el dispositivo de extremo frontal analogico comprende un conversor (ADC) de analogico a digital programable; un amplificador de ganancia programable, y una interfaz en serie dispuesta en una carcasa con una pluralidad de clavijas de multiples funciones, comprendiendo el procedimiento: proporcionar una clavija externa para seleccionar el primer o el segundo modo operativo; en el que en el primer modo operativo, las clavijas de multiples funciones se controlan para proporcionar una interfaz de serie bidireccional para dicho dispositivo de AFE, y en el que en el segundo modo operativo, las clavijas de multiples funciones se controlan para proporcionar una interfaz en serie unidireccional de clavija reducida y programabilidad del dispositivo de AFE a traves de al menos una de dicha clavija de multiples funciones.
De acuerdo con una realizacion adicional del procedimiento anterior, cuando en dicho segundo modo, dicha interfaz de serie puede funcionar como interfaz en serie unidireccional que recibe una senal de reloj y da salida a una trama que comprende un valor de registro de trama seguido por valores digitales adquiridos por el ADC, y en donde la senal de reloj recibida se utiliza para hacer funcionar dicho ADC. De acuerdo con una realizacion adicional del procedimiento anterior, un numero de tramas puede ser emitido durante las senales de listas de datos consecutivos del ADC. De acuerdo con una realizacion adicional del procedimiento anterior, la trama puede comprender ajustes de los parametros de dicho dispositivo de AFE.
De acuerdo con todavfa otra realizacion, un sistema puede comprender una pluralidad de dispositivos de AFE como se describe anteriormente y comprende ademas una unidad de microcontrolador, un dispositivo de aislamiento digital para cada AFE, en el que un dispositivo de aislamiento digital incluye un conjunto de unidades de aislamiento digitales bidireccionales para transmitir un dato senal del AFE y la recepcion de una senal de reloj de la unidad de microcontrolador, en el que el microcontrolador comprende entradas en serie separadas para cada AFE.
De acuerdo con una realizacion adicional del sistema anterior, una sola salida de reloj del microcontrolador puede estar acoplada a traves de dichos dispositivos de aislamiento digital con cada AFE. De acuerdo con una realizacion adicional del sistema anterior, el microcontrolador puede comprender salidas de reloj dedicadas para cada AFE. De acuerdo con una realizacion adicional del sistema anterior, cada dispositivo de aislamiento digital puede comprender una entrada de seleccion de chip en un lado conectado al microcontrolador del dispositivo de aislamiento digital, en el que las entradas de seleccion de chip se acoplan con las respectivas salidas de puerto del microcontrolador.
La figura 1 muestra un sistema convencional con sensores aislados;
la figura 2 muestra un sistema convencional con sensores no aislados;
las figuras 3A y 3B muestran diferentes realizaciones de dispositivo de extremo frontal analogico autonomo;
la figura 3C muestra una realizacion segun las figuras 3A o 3B en combinacion con un microcontrolador;
las figuras 4A y 4B muestra el tiempo de varias senales de senales externas e internas y la interfaz de dos cables de acuerdo con diversas realizaciones;
las figuras 5 y 6 muestran las disposiciones del sistema de acuerdo con diversas realizaciones; la figura 7 muestra una realizacion de una carcasa para un dispositivo de extremo frontal analogico; la figura 8 muestra una realizacion de una interfaz de tres hilos. la figura 9 muestra una posible estructura de trama; y
las figuras 10 y 11 muestra diagramas de tiempo de salida de datos de acuerdo con varias realizaciones.
De acuerdo con diversas realizaciones, un dispositivo de interfaz analogica permite manejar aplicaciones aisladas con casi ninguna diferencia de costes para el extremo frontal analogico. Las diversas realizaciones pueden reducir el coste de los sistemas de poli-fase aislados digitales mediante la reduccion del numero de canales de comunicacion para 2 canales unidireccionales (uno para el reloj uno para la salida de datos).
5
10
15
20
25
30
35
40
45
50
55
60
La medicion de modo dual del extremo frontal analogico tanto para aplicaciones de medicion aisladas y no aisladas de acuerdo con diversas realizaciones permite utilizar el mismo circuito para ser utilizado en aplicaciones de medicion aisladas y no aisladas y ofrecen un modo dedicado y la comunicacion de interfaz en serie para aplicaciones aisladas.
Los extremos frontales analogicos de medicion de energfa/potencia requieren aislamiento de la tension de red (110V o 220V). Otras aplicaciones tambien pueden requerir este tipo de aislamiento en la medicion de un voltaje o corriente que viene de un dominio de alimentacion de tension diferente. Este problema de aislamiento a menudo se resuelve mediante el uso de sensores aislados 120, 130 140 como transformadores de corriente o bobinas de Rogowski, junto con una placa de circuito impreso de medicion principal 110 como se muestra en la figura 1. El sfmbolo de referencia 150 muestra la barrera de aislamiento en un sistema de este tipo 100. Por lo tanto, la figura 1 muestra sensores aislados 120, 130, 140 en combinacion con un dispositivo de medicion 110. Las fases se aislaron a traves de los sensores. Esto se puede lograr con transformadores de corriente que son muy frecuentes, aunque caros y que tienen problemas de fase y manipulacion, con bobinas de Rogowski que son menos costosas, muy lineales, pero que tienen problemas de armonicos altos o, por ejemplo, con sensores de efecto Hall, que necesitan un ASIC, y tienen muchos problemas mecanicos y EMI.
Estos sensores 120, 130, 140 afslan el dispositivo de dosificacion (extremo frontal analogico) 110 a partir de la tension de lmea y tienen una salida de tension o corriente que puede ser detectada por dichos dispositivos. Sin embargo, como se menciono anteriormente, estos sensores suelen ser caros o requieren una gran cantidad de procesamiento de extremo trasero para superar algunos problemas de no linealidad o de precision. El sensor de corriente mas popular para medicion de energfa es una simple resistencia de derivacion (valores a menudo muy pequenos en el rango de 100 micro-ohmios) debido a su coste, linealidad, tamano, disponibilidad. El problema con la resistencia de derivacion es que no hay aislamiento en este dispositivo. Para la medicion de potencia de 1 fase, la placa principal donde reside el extremo frontal analogico se puede hacer referencia a la tension de la lmea para evitar la necesidad de aislamiento. Sin embargo, esto no es cierto para la medicion de fases multiples, donde tienen que aislarse entre sf y donde todos los extremos frontales analogicos que residen en cada fase necesitan comunicar informacion de medicion entre sf o a un procesador principal o unidad de microcontrolador (MCU). En este caso, un sistema 200 comprende un extremo frontal analogico de medicion 215, 235, 255 acoplado con respectivos sensores 210, 230, 250 que residen en cada fase aislada. Este extremo frontal 215, 235, 255 se comunica con otras fases o el procesador principal o MCU 110 con lmeas de comunicacion digitales a traves de un numero de aisladores digitales 220, 225; 240, 245; y 260, 265, como se muestra en la figura 2.
La figura 2 muestra sensores no aislados 210, 230, 350 en combinacion con un dispositivo de medicion 110. Las fases estan aisladas para cada sensor a traves de aisladores digitales 220, 235; 240, 245, y 260, 265, y debe configurarse para permitir el soporte completo de la respectiva interfaz digital entre la AFE y el procesador principal 110. Por lo tanto, si se utiliza una interfaz SPI, son necesarios cuatro aisladores digitales separados. Los sensores pueden ser derivaciones que son de muy bajo coste, muy lineal, no tienen problemas de fase, y el unico problema es el consumo de energfa y el aislamiento. Sin embargo, como se muestra, cada sensor requiere un dispositivo asociado de extremo frontal analogico 215, 235, y 255, y un aislador digital compatible con la interfaz digital AFE respectiva.
Para las aplicaciones que no son aisladas (donde ya se afslan sensores), los extremos frontales analogicos a menudo utilizan un protocolo estandar de comunicacion de 2/3/4 cables para comunicarse con la MCU. Esta interfaz en serie puede implementarse de acuerdo con, por ejemplo, los protocolos I2C o SPI o UART. Esta interfaz estandar ofrece buena flexibilidad y velocidad de datos. Sin embargo, cuando se trata de aplicaciones aisladas como aplicaciones de medicion de derivacion en multiples fases, hay una necesidad de que el extremo frontal analogico simplifique tanto como sea posible el protocolo de comunicacion para disminuir al maximo el numero de aisladores digitales que son necesarios para la comunicacion. Se requiere un numero mmimo de aisladores para soluciones de bajo coste y, por lo tanto, una interfaz espedfica necesita ser desarrollada para hacer frente a esta necesidad, pero aun garantizar una flexibilidad, seguridad, velocidad de datos suficientes para funcionar correctamente. De acuerdo con diversas realizaciones, el menor numero de aisladores unidireccionales, si la sincronizacion entre las fases debe garantizarse, puede ser de dos por fase. Ademas, deben proporcionarse senales de reloj mediante protocolos de transmision de datos robustos y seguros, tal como SPI y I2C o uART.
Segun diversas realizaciones, se describen un protocolo y una interfaz que pueden trabajar como una interfaz estandar SPI o como una de 2 cables (2 cables unidireccionales) dedicada para aplicaciones de multiples fases. La interfaz de 2 cables incluye una entrada de reloj y una salida de datos. El reloj y los datos estan sincronizados. El reloj se utiliza para el reloj maestro del extremo frontal analogico y la interfaz de comunicacion en serie para sincronizar las salidas de datos. Este reloj puede compartirse para aplicaciones de multiples fases, asegurando la correcta sincronizacion entre todas las fases y garantizando asf el angulo adecuado entre todas las fases en todo momento. Segun diversas realizaciones, la salida de datos puede estar en un formato de trama, en el que cada trama aparece en un determinado penodo igual a un cierto numero de ciclos del reloj maestro. Los datos de la trama contienen una palabra de sincronizacion (esto puede ser mas o menos de un byte, senal de 1 bit o trama en serie de multiples bits), un byte que contiene la configuracion del extremo frontal (de nuevo esto puede ser una trama en serie de 1 bit o de varios bits en lugar de solo un byte) y bytes adicionales para los datos de salida generados por el extremo frontal analogico (por ejemplo, 3 bytes por ADC en un extremo frontal analogico de doble ADC). Los datos
5
10
15
20
25
30
35
40
45
50
55
de salida se actualizan a una velocidad de datos fija y la clavija de salida de datos en serie envfa una trama que es smcrono con los datos generados por el extremo frontal analogico, que tambien es sincronico con el reloj maestro recibido por el extremo frontal analogico. El numero de aisladores utilizados en esta solucion es de dos (uno para la entrada de reloj y uno para la salida de datos), pero el numero de canales de comunicacion es uno (que es equivalente a un cable bidireccional). El numero de clavijas requerido para esta interfaz es dos, porque en la mayor parte del tiempo los aisladores digitales tienen canales unidireccionales para las transmisiones de datos.
Segun diversas realizaciones, la palabra de sincronizacion se puede colocar en el comienzo de la comunicacion de datos para poder utilizarla como un disparador de interrupcion y como un patron de reconocimiento para la unidad de microcontrolador maestro (MCU). La MCU puede reconocer esta palabra (o secuencia de bits) y permitir la recuperacion de los datos una vez reconocida. Esta palabra tambien puede servir como un control para la sincronizacion entre las multiples fases en una aplicacion. De acuerdo con una realizacion, si el numero de relojes es constante entre dos transmisiones, este patron de sincronizacion permite comprender, detectar y corregir cualquier problema de sincronizacion que puede haber llegado a causa de una perdida de transmision (que es mas frecuente que las aplicaciones regulares debido a la naturaleza del aislamiento digital).
Una perdida de la sincronizacion se puede recuperar mediante procesamiento de software posterior en la MCU o tambien se puede recuperar si el reloj maestro se genera de forma independiente en cada fase. En este caso, el reloj maestro se genera normalmente de forma smcrona para cada fase y, en el caso de una mala comunicacion en una de las fases, el usuario podna volver a ajustar el reloj principal de esta fase mediante el envfo de mas o menos los relojes que en las otras fases. Esta tecnica requiere clavijas adicionales y generadores de PWM en la MCU. El procesamiento posterior para la resincronizacion requiere solo un interpolador y se puede hacer en el firmware sin ser necesarias clavijas adicionales. Otra tecnica mas simple para la gestion de la perdida de sincronizacion es restablecer completamente el extremo frontal analogico a traves de un temporizador de vigilancia cuando se detecta una perdida o una mala alineacion. Esta tecnica implica un retraso mayor para el reajuste debido a que el extremo frontal analogico tiene que reinstalarse en todas las temporizaciones de potencia o tiempos de asentamiento asociados con el restablecimiento completo.
Segun diversas realizaciones, la interfaz estandar y las interfaces unidireccionales dedicadas de 2 cables se pueden combinar en un chip unico, de manera que las aplicaciones de multiples fases y de una fase se pueden utilizar sin restricciones en la flexibilidad de las aplicaciones de una fase, garantizando una flexibilidad suficiente en las multiples fases para satisfacer las necesidades de la mayona de las aplicaciones y minimizar la necesidad de canales aislados digitales unidireccionales individuales a dos para cada fase.
La interfaz de 2 cables unidireccionales puede aprovecharse y compartirse con el reloj y las E/S de datos de la interfaz en serie ordinaria existente en el extremo frontal analogico. No requiere implementar clavijas adicionales. Solo necesita una clavija o procedimiento de seleccion para poder cambiar entre los dos protocolos. De acuerdo con otras realizaciones, se describe a continuacion un modo para realizar esta conmutacion sin clavijas adicionales, reutilizando una clavija existente para realizar esta conmutacion.
En el extremo frontal analogico de acuerdo con una realizacion, si el dispositivo tiene un oscilador de cristal, dos clavijas son necesarias para esta funcion. Un reloj externo puede seleccionarse por la interfaz digital regular (como SPI, uART o I2C), que no pasa por el oscilador de cristal (y lo pone en un modo apagado), y selecciona una de las clavijas del oscilador de cristal (OSC1) como la entrada de reloj maestro digital. La otra clavija (OSC2) no se utiliza en el modo de reloj externo. En este caso, este perno puede utilizarse para seleccionar el tipo de interfaz (estandar o de 2 cables unidireccional) con una conexion logica por cable. Esta seleccion puede hacerse en el encendido si el modo por defecto del oscilador de cristal esta en el modo de apagado. En el caso del modo unidireccional de 2 cables, el oscilador de cristal esta siempre desactivado y el reloj maestro se proporciona para la entrada de reloj de la interfaz. Esto es necesario para garantizar la correcta sincronizacion y el angulo de fase entre las fases sin ninguna clavija adicional requerida (si se utilizo un cristal por fase, no habna habido ninguna sincronizacion entre cada fase debido a la diferencia de frecuencia y de fase de cada reloj maestro generada por cada cristal).
Esta seleccion se puede hacer, de este modo, dependiendo de la aplicacion y de otros procedimientos de seleccion que se pueden utilizar, tal como, por ejemplo, pero no limitado a:
- clavija de entrada logica adicional,
- acoplar un estado de una clavija logica en el encendido,
- leer un bit en una memoria,
- tener una fase de inicializacion con una pequena maquina de estado que esta utilizando la interfaz estandar y se conmuta automaticamente a la interfaz de 2 cables al final de esta fase, etc.
Puesto que la unica entrada es la entrada del reloj maestro que viene de la CPU maestra o MCU, de acuerdo con una realizacion, el dispositivo de extremo frontal analogico debe ser capaz de configurarse sin comunicarse con la MCU para el modo unidireccional 2 cables dedicado. En este caso, de acuerdo con diversas realizaciones, se preven tres formas posibles: 1) leer una memoria interna o externa en el arranque del dispositivo (tal como, por
5
10
15
20
25
30
35
40
45
50
55
60
ejemplo, un arranque automatico en una EEPROM externa); 2) volver a configurar las clavijas digitales existentes en el modo de 2 cables como clavijas de entrada logica por cable para proporcionar diferentes configuraciones posibles y permitir la flexibilidad deseada; 3) utilizar un protocolo de 1 cable durante la fase de inicializacion (por ejemplo usar la entrada de reloj maestro como la clavija TX de un interfaz UART) y luego volver al protocolo de 2 cables al final de la inicializacion. De acuerdo con una realizacion, todas las clavijas digitales no utilizadas existentes en el modo de interfaz de 2 cables se reconfiguran para ser entradas logicas por cable para seleccionar diferentes configuraciones en el extremo frontal analogico.
La solucion EEPROM externa podna ofrecer mucha mayor flexibilidad y esto con un numero de clavijas reducido, pero anade un coste significativo para el sistema, a menudo equivalente o superior al coste de un canal de aislamiento digital adicional que, por lo tanto, hace que su uso no sea practico (en este punto sena mas sencillo anadir una entrada de datos en serie con el protocolo y usar la memoria del tipo de MCU principal para almacenar la configuracion). La solucion actual de reutilizacion de las clavijas existentes es muy rentable y proporciona suficiente flexibilidad para gestionar la mayona de las aplicaciones. La solucion del protocolo de 1 cable (preferentemente UART) es cada vez mas eficaz cuando se necesitan muchos bits de configuracion para programar el extremo frontal analogico. Esta solucion, sin embargo, necesita circuitos internos adicionales para poder hacer frente a tal protocolo.
Ademas, esta nueva interfaz de 2 cables se puede utilizar junto con aisladores que tienen una funcion de permitir ahorrar aun mas clavijas en la MCU maestra. La trama y los datos en las salidas se pueden generar multiples veces por la transmision de un solo dato, posiblemente con un contador de tramas, de modo que los datos de salida de las multiples fases pueden generarse en serie y se recuperan en serie mediante la MCU maestra. En este caso, la MCU maestra seleccionana cada aislador por separado y en serie uno a uno y hallana los datos correspondientes y luego cambiana a otra fase despues. Esto permite multiplexar la salida de datos de todos los aisladores. Puesto que el reloj maestro tiene que ser smcrono, solo se puede utilizar una clavija para generar el reloj maestro para todas las fases. Asf que, en general, solo dos clavijas mas una clavija de habilitacion por fase son necesarias para procesar esta interfaz para cualquier numero de fases si se utilizan aisladores de activacion. En este caso, la perdida de sincronizacion puede ser gestionada mediante un tratamiento posterior e interpolacion en la MCU.
Una interfaz SPI estandar en un dispositivo como se muestra en la figura 2 requerina, por ejemplo, 4 lmeas aisladas digitales por canal, lo que puede ser demasiado caro. El numero mmimo de aisladores por canal es de dos para una interfaz unidireccional y comprende un reloj de entrada y una salida de datos. El reloj en es necesario debido a un requisito de sincronizacion entre todas las fases. Para los fabricantes de dispositivos, que se requiere tener partes espedficas para los sensores no aislados, puede ser un problema de costes (inventario, certificacion,...). Por otra parte, los sensores de medida no aislados se vuelven mas populares (siendo mas alto el coste CT).
Segun diversas realizaciones, puede disenarse un dispositivo AFE que tiene una interfaz estandar SPI y una interfaz de dos cables unidireccional. De acuerdo con diversas realizaciones, a partir de la interfaz SPI y simplificandola, se pueden resolver ciertos problemas como se menciono anteriormente: Por ejemplo, si el dispositivo permite la fijacion de todos los ajustes internos, la clavija SDI se puede quitar, ya que no es necesaria la comunicacion desde el dispositivo maestro. En un modo de operacion de este tipo, el SDO simplemente da salida a los datos ADC periodicamente cada X numero de relojes. Por lo tanto, para este modo, la clavija DR lista para los datos y las clavijas CS de seleccion de chips pueden eliminarse o utilizarse como comandos que no son necesarios, solo una salida de trama periodica. Esto ofrece la posibilidad de tener clavijas externas ajustadas en VDD o GND para codificar la configuracion para cambiar la configuracion del dispositivo. Por lo tanto, clavijas E/S digitales existentes se pueden reconfigurar para ser entradas logicas en este modo de interfaz. La seleccion de la interfaz se puede hacer con entrada logica por cable.
Las clavijas E/S digitales tambien pueden ser reconfiguradas para ser entradas logicas de multiples niveles, cuyos niveles pueden ser detectados y reconocidos por un ADC que se puede habilitar unicamente en el encendido o en una fase de inicializacion. Los multiples niveles pueden implementarse con un divisor resistivo en cada clavija o con un detector de nodo flotante (que permite tener otro estado logico 0 o 1 logico). Esta realizacion permitina tener mas configuraciones por clavija.
La figura 3 muestra una realizacion del dispositivo autonomo analogico de extremo frontal 300 que puede funcionar en uno de dos modos y puede disenarse para ser compatible clavija a clavija hasta cierto punto, por ejemplo, con ciertos dispositivos analogicos existentes de extremo frontal que tienen una interfaz estandar de 4 cables SPI. Dependiendo del modo de operacion establecido mediante el MODO de la clavija, el dispositivo opera con una interfaz SPI estandar o una interfaz de dos cables unidireccional. La realizacion mostrada en la figura 3 tiene una disposicion de las clavijas modificada con clavijas de multiples funciones. Por lo tanto, estas clavijas pueden tener una funcionalidad diferente en funcion del modo operativo. Por ejemplo, la clavija de oscilador OSC1 tambien puede utilizarse como un reloj en clavija o una clavija de ajuste de ganancia GAIN0. La clavija de oscilador OSC2 tambien puede utilizarse como un MODO clavija. La clavija de datos listos DR puede utilizarse para el ajuste de la ganancia como clavija GAIN1. La clavija de reinicio puede utilizarse como una clavija de configuracion para sobremuestreo OSR0. La clavija de interfaz SPI SDI puede utilizarse como otro numero de identificacion de configuracion para sobremuestreo OSR1 y la clavija de seleccion de chip puede utilizarse como clavija EMPUJE para establecer el empuje. Las clavijas restantes pueden ser las mismas que para un dispositivo de extremo frontal analogico convencional. Por lo tanto, las clavijas de multiples funciones se utilizan para definir la tasa de sobremuestreo, la
5
10
15
20
25
30
35
40
45
50
55
ganancia y la funcion de empuje del dispositivo cuando se opera en el modo de dos cables unidireccional.
La figura 3b muestra que otros disenos de clavijas son posibles para permitir los dos modos operativos diferentes. De acuerdo con la realizacion de un dispositivo de extremo frontal analogico 350 que se muestra en la figura 3B, un usuario puede elegir SPI estandar o dos cables por medio de la seleccion logica de clavija OSC2, lo que permite que el dispositivo funcione en dos configuraciones de modo diferentes. Por ejemplo, cuando la clavija 14 (OSC2) esta ajustada en "0" logico entonces el dispositivo opera como un dispositivo de interfaz estandar con interfaz SPI. Si la clavija 14 se ajusta en un "1" logico, entonces el dispositivo opera de manera similar al dispositivo mostrado en la figura 3A. La interfaz SPI (SDO/SCK/SDI/CSN) en el modo "0" proporciona una interfaz SPI completa de 4 cables que incluye una funcion de restablecimiento a traves de la clavija 1. Este modo, se puede utilizar, por ejemplo, para sensores aislados. La interfaz de dos cables (SDO/SCK) en el modo "1" solo necesita un aislador digital bidireccional que comprende, por ejemplo, dos trayectorias unidireccionales. Este modo esta disenado espedficamente para aplicaciones de sensores no aislados, tal como medidores de derivacion de multiples fases.
Segun la realizacion espedfica mostrada en la figura 3B, la clavija OSC2 se puede utilizar para detectar el modo de interfaz (2 o 4 cables) si se selecciona una entrada de reloj externa a traves de solamente la clavija 15, que puede ser el modo predeterminado. Por lo tanto, las clavijas 1, 15, 16, 17, 20 tienen funcionalidad dual dependiendo de la interfaz elegida de acuerdo con esta realizacion.
La figura 3C muestra una realizacion de un dispositivo de extremo frontal analogico 300/350 como se muestra en la figura 3A o 3B, junto con un microcontrolador 360 mediante dos aisladores digitales. Como se puede ver, solo se necesita una lmea que utiliza una direccion de conduccion. El SDO transmite desde el dispositivo de extremo frontal analogico 300/350 a la MCU 360 y la MCU 360 transmite la senal del reloj al dispositivo de extremo frontal analogico 300/350.
La figura 4A muestra ciertas senales de acuerdo con una realizacion, cuando el modo operativo de un dispositivo de extremo frontal analogico se conmuta desde el modo SPI al modo de 2 cables unidireccional. De acuerdo con todavfa otra realizacion, el dispositivo de extremo frontal analogico puede restablecerse automaticamente cuando la senal de reloj se mantiene durante un cierto tiempo a un nivel logico definido o flotante. Esto proporciona una funcionalidad de restablecimiento de la interfaz de 2 cables sin necesitar ninguna clavija adicional. De acuerdo con otra realizacion, cuando el dispositivo restablece el temporizador de vigilancia, por ejemplo, si una senal de reloj se mantiene el tiempo suficiente logico alto en la entrada de reloj, la parte puede volver a la fase de inicializacion en caso de que haya una fase de inicializacion de potencia utilizando un protocolo de 1 cable para programar la parte. Basicamente, el restablecimiento del temporizador de vigilancia tiene la misma prioridad que el restablecimiento de encendido, por lo que puede ser necesario reprogramar la parte que significana volver a una fase de inicializacion en caso de que se produzca el restablecimiento. Si la parte opera al principio, en una fase de inicializacion para configurarla correctamente con un protocolo de 1 cable (como usando el TX solamente de una interfaz UART), debena ser capaz de volver en esta primera fase, si se procesa un restablecimiento de temporizador de vigilancia.
La figura 4B muestra la temporizacion de varias senales de las senales internas y la interfaz de dos cables de acuerdo con diversas realizaciones. Una trama puede hacerse depender de la configuracion de las entradas logicas por cable (OSR/GANANCIA/EMPUJE) para mayor seguridad (trama de 16 bits) o fijo (trama de 8 bits). Los DATOS aqrn en cada canal son de 24 bits de ancho. El reloj de todos los datos de toma 56 o 64 penodos MCLK para 2 canales dependiendo del tamano de bit de trama. Los datos listos pueden venir cada 4xOSR (mmimo 256 penodos MCLK). Esto puede extenderse a un mayor numero de canales y entradas logicas por cable.
La figura 5 muestra un sistema 500 con 3 dispositivos de acuerdo con diversas realizaciones. Tres dispositivos frontales analogicos 510, 520, 530 estan previstos, uno para cada fase. Solo dos aisladores digitales 515, 517; 525, 527, y 535, 537 son necesarios, en el que las senales de reloj estan conectadas a una unica salida de reloj de la MCU 540 y tres clavijas de entrada de datos separadas se proporcionan mediante la MCU 540 para conectarse a las lmeas de datos aislados. La figura 6 muestra un sistema 600, en el que las senales de reloj separadas para cada interfaz de 2 hilos en la MCU 610 asociada.
La figura 7 muestra de nuevo un sistema asociado 700 con un microcontrolador 710 usando su interfaz SPI para acoplarse a tres dispositivos, en el que una interfaz de dos cables se implementa en cada dispositivo de extremo frontal analogico 720, 730, 740. Aqrn, se proporcionan aisladores digitales de dos vfas 750, 760, y 770 en los que cada aislador comprende, ademas, una entrada de seleccion de chip que puede controlarse por la MCU 710. Otros dispositivos perifericos pueden implementarse en el sistema, 700 como se muestra en la figura 7. La figura 7 tambien muestra la disposicion de las unidades de suministro de energfa capacitivas para cada AFE 720, 730, 740 en cada fase.
La figura 8 muestra una realizacion de un circuito interno 800 capaz de decodificar el ajuste de modo, por ejemplo, para un dispositivo como se muestra en la figura 3A o 3B, o cualquier otro dispositivo que este disenado para operar en varios modos de funcionamiento, en el que una de las clavijas de entrada del oscilador se utiliza para la seleccion de modo. Para poder compartir la funcion completa de las dos clavijas de oscilador, el circuito 800 puede disenarse para utilizar un selector de modo de interfaz que decodifica un estado de la clavija OSC2 en el encendido como una condicion de estirado hacia arriba o hacia abajo o de cualquier otra senal apropiada.
5
10
15
20
25
30
35
40
45
50
55
60
En las diversas aplicaciones, el numero mmimo de conexiones entre la MCU y un dispositivo AFE es necesario para disminuir el numero de barrera de aislamiento requerido y en ultima instancia, el coste del sistema. Por esta razon, se proporciona una interfaz de 2 cables, con solo el RELOJ y los DATOS en las clavijas SCK/MCLK y SDO, respectivamente. El reloj se proporciona externamente por la MCU en este modo para ser capaz de sincronizar con la MCU. El oscilador de cristal no esta activado en el modo de 2 cables. La clavija de RELOJ (SCK/MCLK) sirve para dos propositos: para proporcionar el MCLK continuamente para ambos o un solo ADCs dependiendo de la aplicacion, y proporcionar el reloj en serie de los datos de salida. El reloj SCK/MCLK debe funcionar continuamente a una frecuencia fija para su correcto funcionamiento. En este modo, sCk y MCLK son iguales y smcronos, lo que tambien ayuda a reducir la distorsion. La interfaz en este modo no tiene entrada en serie. Solo tiene una salida en serie que siempre esta accionando la clavija SDO. La SDO nunca esta en alta impedancia en este modo. En cada dato interno listo (lo que ocurre a una velocidad DRCLK), los datos se registraron en la SDO en una trama predefinida. La trama contiene 64 bits y se repitio 4 veces para cada dato listo. Entre el ultimo bit de la ultima trama y el primer bit de la primera trama para los siguientes datos listos, la SDO se mantiene a nivel logico bajo, ya que los aisladores digitales usualmente consumen menos corriente en un estado de baja entrada logica. Cada trama contiene 2 bytes de identificacion y de sincronizacion, seguido por los datos ADC del primer canalO (24 bits) y el ultimo canall (24 bits). La anchura ADC de 16 bits puede desactivarse en este modo. Las 4 tramas tambien se proporcionan en el primer penodo de reloj (en este caso las salidas ADCs estan por defecto (estado OxOOOOOOh), que actua como una confirmacion de la conversion de inicio y tambien ayuda a la sincronizacion. Ademas, para proporcionar mas flexibilidad, cinco de las clavijas digitales (OSC1, REINICIO, CS, DR, SDI) se han reasignado para convertirse en las clavijas de entrada digitales y ahora pueden controlar algunas opciones de configuracion de la parte con estados logicos simples aplicados a estas clavijas (consulta la seccion 10.2). Estas clavijas hacen los estados logicos bien definidos para aplicaciones de baja potencia. Las clavijas MDAT0/1 pueden estar habilitadas todo el tiempo en este modo de interfaz de 2 cables, de modo que otras aplicaciones que requieren salidas de flujo de bits y barreras de aislamiento se pueden realizar facilmente con el mismo chip. Si no se usan, estas clavijas tienen que dejarse flotantes. En una aplicacion de derivacion de 3 fases de medicion de energfa tfpica, la CHO esta destinada a ser utilizada como el canal actual, ya que la ganancia solo puede controlarse en el canal 0 (hasta 32x como es requerido por las aplicaciones de bajo valor de derivacion) de acuerdo con una realizacion. Para mayor seguridad entre todos los canales, los aisladores se pueden utilizar con senales de seleccion de chip separadas CS para cada clavija. Esto permite enmascarar el reloj durante uno o mas penodos, en caso de que una de las partes no este sincronizada o no haya recibido correctamente todos los bordes del reloj proporcionados por la MCU.
La figura 9 muestra posibles estructuras de trama 900 y 950 en funcion de la tasa de sobremuestreo. Un conjunto de datos de trama puede repetirse 4 veces entre cada dato de listas. Esto permite utilizar una unica clavija SDI en la MCU para recopilar datos de hasta 4 dispositivos de extremo frontal analogico, para contadores de 3 fases tambien requiriendo una medicion neutra previendo que cada aislador tiene una seleccion de chip o clavija de habilitacion de chip y que cada seleccion de chip se acciona correctamente mediante la MCU. Cada una de las tramas puede incorporar un recuento de tramas para ser reconocido entre sf de acuerdo con una realizacion. La trama tambien puede contener una suma de comprobacion y/o de suma de comprobacion CRC al final de la trama, de modo que la integridad de la transmision de datos puede verificarse y garantizarse de acuerdo con todavfa otra realizacion.
Los datos de trama consisten en un registro de trama de 16 bits 910, seguido de dos 24 bits de datos de canal, primer canal 0, seguido por canal 1. El registro de trama de acuerdo con esta realizacion es de 2 bytes de longitud, conteniendo el primer byte los ajustes de OSR, PGA, e IMPULSO. Este primer byte contiene mas de 2 bits para dar la informacion sobre que trama registra la entrada del usuario (fuera de las 4 tramas repetidas). Esto se puede utilizar para extraer la informacion acerca de que chip se lee actualmente en un sistema con un SDI y aisladores de seleccion de chips. El segundo byte del registro de trama 1410 puede ser un codigo 0xA5 simple para dar mas confianza a la hora de intentar sincronizar la comunicacion con un microcontrolador.
La figura 10 muestra un diagrama de temporizacion de salida de datos 1000 en relacion con el ajuste de sobremuestreo traves de las clavijas OSR0 y OSR1. De acuerdo con esta realizacion, cuatro configuraciones diferentes se pueden hacer a traves de clavijas OSR0 y OSR1, por ejemplo, OSR = 64, OSR = 128, OSR = 256 y OSR = 512. Aqrn, la trama se repite cuatro veces por datos listos (un dato listo por OSR) para permitir las aplicaciones de datos multiplexados de 4 fases, utilizando 1 clavija de salida. FRM0/1/2/3 es el mismo para cada dato listo, solamente los dos bits de contador (cnt0/1) vanan para informar el recuento de tramas. Como puede verse, el dispositivo de extremo frontal analogico emite una primera trama en el que los datos para los canales se establecen en cero, indicando una condicion de reposicion en la que se supone que se produce un restablecimiento en el momento. Entonces, para los proximos dos eventos de datos listos, se aplica un tiempo de establecimiento durante el cual no hay nuevos datos disponibles todavfa y, por lo tanto, no se produce ninguna salida de trama. En el instante t3, el dispositivo se encuentra en pleno funcionamiento y pueden emitir tramas de forma continua, en el que en funcion de los intervalos de tiempo de sobremuestreo respectivos entre los que pueda producirse, como se muestra en la figura 10, debido al hecho de que los datos de salida se transmiten siempre con la misma velocidad independientemente de la tasa de sobremuestreo. La figura 11 muestra un diagrama de temporizacion de acuerdo con todavfa otra realizacion. Aqrn, se emite la trama no "cero" inicial. Mas bien, la lmea SDO pasa desde una alta impedancia a un "0" logico que indica el inicio. La figura 11 muestra tambien una posible relacion de reloj y la senal de seleccion de modo.

Claims (15)

  1. 5
    10
    15
    20
    25
    30
    35
    40
    45
    50
    REIVINDICACIONES
    1. Un dispositivo analogico de extremo frontal (AFE) que comprende:
    al menos un conversor (ADC) programable de analogico a digital, preferentemente un conversor sigma-delta; una interfaz conmutable en serie para operar en un modo de interfaz en serie bidireccional estandar que soporta al menos tres clavijas (20, 19, 18) externas, acopladas con una lmea de entrada de datos (SDI), una lmea de salida de datos (SDO) y una lmea de reloj (SCK) respectivamente, y en un modo de interfaz en serie de dos cables unidireccional, en el que el modo de interfaz en serie de dos cables unidireccional solo utiliza una entrada de reloj (SCK) y una lmea de senal de salida de datos (SDO), y en el que el ADC opera en el modo de interfaz en serie de dos cables unidireccional smcrona con un reloj suministrado a la entrada de reloj (SDK); y en el que el dispositivo AFE comprende una carcasa con una pluralidad de multiples clavijas de funcion (1, 14, 15, 16, 17, 20), estando configurada una clavija (14) para establecer un modo operativo (MODO) del dispositivo (350), en el que en un primer modo, el dispositivo (350) opera con la interfaz en serie de dos cables unidireccional (SDO, SCK) y utiliza clavijas (REINICIO, Ganancia 1/Dr, Ganancia 0/cs), (1, 16, 17) de las multiples clavijas de funcion (1, 14, 15, 16, 17, 20) para la programacion de dicho dispositivo AFE (350) y en un segundo modo, el dispositivo (350) opera con la interfaz digital en serie bidireccional (SDI, SDO, SCK) para programar dicho dispositivo AFE (350), y en el que la lmea de entrada de datos (SDI) se proporciona mediante una de la pluralidad de clavijas de multiples funciones (20).
  2. 2. El dispositivo AFE segun la reivindicacion 1, en el que el modo de interfaz en serie bidireccional tambien soporta clavijas (16, 17) externas, preferentemente clavijas de multiples funciones, acopladas con una lmea de seleccion de chip (CS) y una lmea lista de datos (DR).
  3. 3. El dispositivo AFE segun la reivindicacion 1 o 2, en el que cuando la interfaz en serie esta configurada en el modo de interfaz en serie de dos cables unidireccional, una salida de datos en la lmea de senal de salida de datos (SDO) esta basada en una trama.
  4. 4. El dispositivo AFE segun una de las reivindicaciones anteriores, en el que el ADC comprende al menos una de referencia de tension interna, generacion de reloj interno y amplificador de ganancia interna y/o que comprende un PLL para generar una senal de reloj interna que es mas rapida que una senal de reloj proporcionada en dicha interfaz de dos cables en serie, en el que el conversor sigma-delta es accionado por la senal de reloj proporcionada por la interfaz en serie de dos cables.
  5. 5. El dispositivo AFE segun una de las reivindicaciones anteriores, en el que el dispositivo AFE esta disenado para restablecerse automaticamente cuando una senal de reloj en dicha entrada de reloj se mantiene durante un cierto tiempo a un nivel logico definido o flotante.
  6. 6. El dispositivo AFE segun una de las reivindicaciones anteriores, en el que las senales se seleccionan entre una fuente de alimentacion y tierra o cualquier otro nivel de tension de CC fija o mediante un detector de nodo flotante.
  7. 7. El dispositivo AFE segun una de las reivindicaciones anteriores, en el que clavijas de multiples funciones se utilizan para la programacion de al menos uno de una tasa de sobremuestreo y una ganancia.
  8. 8. El dispositivo AFE segun una de las reivindicaciones anteriores, en el que la una clavija es una de las clavijas (14) de multiples funciones para la programacion del modo operativo de dicha interfaz en serie.
  9. 9. El dispositivo AFE segun la reivindicacion 3, en el que una trama comprende un valor de trama de registro y datos de trama y en el que una trama se transmite a traves de dicha interfaz en serie despues de que se genere una senal preparada de datos mediante dicho ADC.
  10. 10. El dispositivo AFE segun la reivindicacion 9, en el que la trama comprende ajustes de parametros de dicho dispositivo AFE.
  11. 11. El dispositivo AFE segun la reivindicacion 9 o 10, en el que la trama se repite n veces entre las senales de listas de datos consecutivos y en el que preferentemente cada una de las tramas incorpora un recuento de tramas que se reconocen entre sf
  12. 12. El dispositivo AFE segun la reivindicacion 3, en el que la trama contiene una suma de comprobacion y/o una suma de comprobacion CRC, de manera que la integridad de la transmision de datos puede verificarse y garantizarse y en el que preferentemente la suma de comprobacion y/o la suma de comprobacion CRC se coloca al final de la trama.
  13. 13. Un procedimiento de operacion de un dispositivo de extremo frontal analogico (AFE) (350) que comprende al menos un conversor (ADC) de analogico a digital programable, preferentemente un conversor sigma-delta, y una interfaz en serie conmutable para operar entre un primer y un segundo modo operativo, en el que en el segundo modo operativo del dispositivo AFE utiliza una lmea de entrada de datos (SDI), una lmea de salida de datos (SDO) y una lmea de reloj (SCK) y en el primer modo operativo el dispositivo AFE solo utiliza una entrada de reloj (SCK) y
    5
    10
    15
    20
    25
    30
    una lmea de senal de salida de datos (SDO), comprendiendo el procedimiento:
    seleccionar dicho primero o dicho segundo modo operativo por medio de una clavija (14) externa (MODO), en el que en dicho segundo modo operativo, la interfaz en serie opera en un modo de interfaz en serie en bidireccional estandar con clavijas (20, 19, 18) externas, configuradas para soportar dicha lmea de entrada de datos (SDI), dicha lmea de salida de datos (ODS) y dicha lmea de reloj (SCK), y en dicho primer modo operativo de la interfaz en serie opera en un modo de interfaz en serie de dos cables unidireccional, en el que el modo de interfaz en serie de dos cables unidireccional solo utiliza dos clavijas (18, 19) externas, configuradas para soportar una entrada de reloj (SCK) y una lmea de senal de salida de datos (SDO), respectivamente;
    programar el conversor (ADC) de analogico a digital mediante clavijas de multiples funciones (1, 16, 17) externas (REINICIO, Ganancia 1/DR, Ganancia 0/cs), cuando esta en dicho primer modo operativo, preferentemente programar una ganancia y una tasa de sobremuestreo; y
    transmitir valores digitales adquiridos por el ADC a traves de la interfaz en serie, en el que cuando se selecciona dicho primer modo operativo, el ADC opera smcrono con un reloj suministrado a la entrada de reloj (SCK).
  14. 14. El procedimiento segun la reivindicacion 13, que comprende ademas, cuando se selecciona dicho primer modo operativo, emitir datos basados en tramas en la lmea de senal de salida de datos (SDO) en el que preferentemente una trama comprende un valor de registro de trama seguido de dichos valores digitales ADC y/o en el que preferentemente la trama comprende ajustes de parametros de dicho dispositivo AFE y/o en el que un numero de tramas se emite durante las senales de listas de datos consecutivos de la ADC.
  15. 15. Un sistema que comprende una pluralidad de dispositivos AFE (215, 235, 255) segun una de las reivindicaciones anteriores 1a 12 y que comprende, ademas:
    una unidad de microcontrolador (540; 610),
    un dispositivo (220, 225; 240, 245; 260, 265; 515, 517; 525, 527; 535, 537) digital de aislamiento para cada dispositivo AFE (215, 235, 255), en el que un dispositivo de aislamiento digital incluye un conjunto de unidades (220, 225; 240, 245; 260, 265; 515, 517; 525, 527; 535, 537) digitales de aislamiento bidireccionales para transmitir una senal de datos desde el AFE y recibir una senal de reloj de la unidad de microcontrolador, en el que el microcontrolador (540; 610) comprende entradas en serie separadas (SDI_A, SDI_B, SDI_C) para cada AFE y preferentemente en el que una unica salida de reloj (SCK) del microcontrolador (540) esta acoplada a traves de dichos dispositivos (220, 225; 240, 245 ; 260, 265; 515, 517; 525, 527; 535, 537) de aislamiento digitales con cada dispositivo AFE (215, 235, 255) o en el que el microcontrolador (610) comprende salidas de reloj dedicadas (SCK_A, SCK_B, sCk_C) para cada dispositivo AFE (215, 235, 255).
ES12795181.2T 2011-11-11 2012-11-09 Dispositivo de extremo frontal analógico con interfaz de dos cables Active ES2574844T3 (es)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161558536P 2011-11-11 2011-11-11
US201161558536P 2011-11-11
US201213671903 2012-11-08
US13/671,903 US8742968B2 (en) 2011-11-11 2012-11-08 Analog front end device with two-wire interface
PCT/US2012/064432 WO2013071092A1 (en) 2011-11-11 2012-11-09 Analog front end device with two-wire interface

Publications (1)

Publication Number Publication Date
ES2574844T3 true ES2574844T3 (es) 2016-06-22

Family

ID=48279989

Family Applications (1)

Application Number Title Priority Date Filing Date
ES12795181.2T Active ES2574844T3 (es) 2011-11-11 2012-11-09 Dispositivo de extremo frontal analógico con interfaz de dos cables

Country Status (7)

Country Link
US (1) US8742968B2 (es)
EP (1) EP2776933B1 (es)
KR (1) KR20140101772A (es)
CN (1) CN104054066B (es)
ES (1) ES2574844T3 (es)
TW (1) TWI569649B (es)
WO (1) WO2013071092A1 (es)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9448959B2 (en) * 2012-10-05 2016-09-20 Analog Devices, Inc. Two-wire communication protocol engine
CA2832237A1 (en) * 2013-11-07 2015-05-07 Circuitmeter Inc. Isolation interface for an electricity meter and electricity metering system
CN104092476B (zh) * 2014-05-27 2017-06-13 西安中兴新软件有限责任公司 一种兼容电路及终端
US9513319B1 (en) 2014-11-25 2016-12-06 Cypress Semiconductor Corporation Systems, methods, and devices for energy and power metering
CN113238094B (zh) 2014-12-25 2025-01-28 德克萨斯仪器股份有限公司 双向电能表
US9880895B2 (en) 2015-06-19 2018-01-30 Qualcomm Incorporated Serial interface with bit-level acknowledgement and error correction
US9514066B1 (en) * 2015-09-09 2016-12-06 Motorola Solutions, Inc. Reconfigurable interface and method of configuring a reconfigurable interface
CN105629831A (zh) * 2015-12-27 2016-06-01 哈尔滨米米米业科技有限公司 一种并行数据采集系统
CN105677612B (zh) * 2016-01-14 2018-05-04 电子科技大学 一种基于协议分析的数字串行总线信号产生方法
IL244746B (en) * 2016-03-24 2021-03-25 Pulsenmore Ltd A complete system for linking sensors to smart devices
DE102016122421A1 (de) * 2016-11-22 2018-05-24 Robert Bosch Gmbh Verfahren und Vorrichtung zum seriellen Übertragen von Daten zwischen zwei Kommunikationspartnern ohne Synchronisationstaktübertragung
US10228399B2 (en) 2017-01-12 2019-03-12 Simmonds Precision Products, Inc. Configurable smart sensor systems
CN106919114A (zh) * 2017-04-17 2017-07-04 南京理工大学 一种基于arm和spi总线的双通道数据采集装置
US10677621B1 (en) * 2017-09-20 2020-06-09 Continental Control Systems Llc Sensor apparatus for two-wire sensor measurement and information read-out system
US10725118B2 (en) * 2018-03-28 2020-07-28 Texas Instruments Incorporated Floating input detection
US10509104B1 (en) 2018-08-13 2019-12-17 Analog Devices Global Unlimited Company Apparatus and methods for synchronization of radar chips
US11206040B2 (en) * 2020-05-05 2021-12-21 Analog Devices International Unlimited Company Serial interface for oversampled and non-oversampled ADCs
CN111600593B (zh) * 2020-05-19 2021-06-01 苏州纳芯微电子股份有限公司 多通道数字隔离芯片的实现方法及实现系统
CN111913423B (zh) * 2020-08-25 2025-04-08 福建飞毛腿动力科技有限公司 一种用于多颗bms afe ic串联的iic隔离电路
CN113098521B (zh) * 2021-04-16 2024-10-15 哈尔滨理工大学 通道数可扩展的中频信号采集电路、关键模块与采集方法
US12530306B2 (en) * 2023-04-24 2026-01-20 Cirrus Logic Inc. Pin-constrained devices
CN117232563B (zh) * 2023-10-10 2026-01-30 美新半导体（无锡）有限公司 一种微机电传感器件测试装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796361A (en) 1996-09-25 1998-08-18 Exar Corporation CCD signal digitizing integrated circuit
DE19730158A1 (de) * 1997-07-14 1999-02-18 Endress Hauser Gmbh Co Meßanordnung
US6456219B1 (en) * 2000-02-22 2002-09-24 Texas Instruments Incorporated Analog-to-digital converter including two-wire interface circuit
US6681332B1 (en) * 2000-03-13 2004-01-20 Analog Devices, Inc. System and method to place a device in power down modes/states and restore back to first mode/state within user-controlled time window
US6642879B2 (en) * 2001-07-16 2003-11-04 Cirrus Logic, Inc. Method and system for powering down an analog-to-digital converter into a sleep mode
US6831583B1 (en) * 2002-11-05 2004-12-14 Analog Devices, Inc. Integrated circuit comprising a microprocessor and an analogue to digital converter which is selectively operable under the control of the microprocessor and independently of the microprocessor, and a method for operating the integrated circuit
KR100508746B1 (ko) * 2003-07-23 2005-08-17 삼성전자주식회사 아날로그 프론트 엔드 회로 및 그 직류오프셋 조정방법
US7533106B2 (en) * 2005-09-09 2009-05-12 Quickfilter Technologies, Inc. Data structures and circuit for multi-channel data transfers using a serial peripheral interface
TWI329999B (en) * 2006-07-02 2010-09-01 Realtek Semiconductor Corp Analog front-end circuit for digital displaying apparatus and control method thereof
TWI355198B (en) * 2006-09-25 2011-12-21 Realtek Semiconductor Corp An analog front end device
CN200987194Y (zh) * 2006-12-21 2007-12-05 深圳市同洲电子股份有限公司 双向plc适配器及具有此适配器的数字电视信号回传系统
JP5021551B2 (ja) * 2007-05-28 2012-09-12 株式会社リコー 画像読取装置および方法
US9402062B2 (en) * 2007-07-18 2016-07-26 Mediatek Inc. Digital television chip, system and method thereof
CN101482580B (zh) * 2008-01-08 2011-12-21 弥亚微电子（上海）有限公司 电能计量方法和装置
US7633420B2 (en) * 2008-05-07 2009-12-15 Honeywell International Inc. Pressure sensor with improved rate-of-change compatible data output
US8378660B2 (en) * 2008-10-09 2013-02-19 Microchip Technology Incorporated Programmable integrated circuit device to support inductive sensing
US7994958B2 (en) * 2008-10-23 2011-08-09 Microchip Technology Incorporated Multi-level feed-back digital-to-analog converter using a chopper voltage reference for a switched capacitor sigma-delta analog-to-digital converter
US8022669B2 (en) * 2009-01-06 2011-09-20 O2Micro International Limited Battery management system

Also Published As

Publication number Publication date
KR20140101772A (ko) 2014-08-20
TW201325231A (zh) 2013-06-16
CN104054066B (zh) 2017-09-01
US8742968B2 (en) 2014-06-03
EP2776933B1 (en) 2016-04-06
CN104054066A (zh) 2014-09-17
WO2013071092A1 (en) 2013-05-16
TWI569649B (zh) 2017-02-01
EP2776933A1 (en) 2014-09-17
US20130120032A1 (en) 2013-05-16

Similar Documents

Publication Publication Date Title
ES2574844T3 (es) Dispositivo de extremo frontal analógico con interfaz de dos cables
CN100459360C (zh) 用于交错负载点调节器的系统和方法
CN109995378B (zh) 信号边沿位置编码
ES2705045T3 (es) Circuito de recuperación de reloj para señales de datos de hilos múltiples
ES2207537T3 (es) Dispositivo de aislamiento electrico con optoacoplador para lineas de conexion bidireccionales.
ES2718231T3 (es) Dispositivo de comunicaciones y método de comunicaciones
KR101306566B1 (ko) 보청기 및, 이러한 보청기의 2개의 부품 사이에서 통신을 행하는 방법
ES2971734T3 (es) Dispositivo IO-Link
AU2002214577A1 (en) Cyclic phase signal generation from a single clock source using current phase interpolation
ES2626707T3 (es) Módulo de WAN múltiple
JP5264041B2 (ja) 医療設備の構成要素間のデータ及び信号伝送方法
ES2950270T3 (es) Dispositivo de transmisión/recepción y dispositivo de control de la comunicación para una estación de abonado de un sistema de bus serie y procedimiento para la comunicación en un sistema de bus serie
ES2708549T3 (es) Procedimiento y dispositivo para la transmisión de datos para redes de tensión alterna
KR20150128681A (ko) 2선식 직렬 인터페이스 및 프로토콜
ES2940342T3 (es) Instalación eléctrica que comprende un cuadro eléctrico y varios puntos de conexión eléctrica
CN208580391U (zh) 一种双通道数字中频处理板
US10547268B2 (en) Serializer-deserializer for motor drive circuit
ES2328503T5 (es) Dispositivo de filtro electrónico para la recepción de señales de TV
ES1187384U (es) Sistema videoportero multicanal a dos hilos
US20080195776A1 (en) Communications Method, In Particular for Hospital and Nursing Beds
ES1082529U (es) Dispositivo inalámbrico inteligente compatible con interruptores o conmutadores eléctricos convencionales para la domótica y el control.
WO2001010098A1 (fr) Dispositif de communication par trames
ES2398163B1 (es) Modem asincrono giga ethernet con interfaz ip para equipos de radio enlace.
ES2658835T3 (es) Variador eléctrico de dos hilos
TW200306086A (en) Selectable clocking architecture