ES2620704T3 - Instrucción de almacenamiento no transaccional - Google Patents

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Abstract

Un producto de programa informático que comprende un medio de almacenamiento legible por ordenador que almacena instrucciones que se ejecutan sobre un sistema informático que comprende una memoria (5002) y un procesador (5001) para llevar a cabo un método que comprende: obtener, mediante el procesador, una instrucción de máquina para la ejecución, siendo definida la instrucción de máquina para ejecución por ordenador de acuerdo con una arquitectura informática, comprendiendo la instrucción de máquina (700): un código de operación (702a) para especificar una operación de almacenamiento no transaccional; un campo (704) para especificar un registro, en donde los contenidos del registro son un primer operando; y al menos un campo (706, 708, 710, 712) para especificar un dirección del segundo operando, sirviendo la dirección del segundo operando para designar una ubicación en la memoria; y ejecutar, mediante el procesador, la instrucción de máquina, comprendiendo la ejecución: almacenar de manera no transaccional el primer operando en la ubicación especificada por la dirección del segundo operando, en donde el primer operando almacenado en la ubicación es retenido a pesar de una anulación de una transacción asociada con la instrucción de máquina, y caracterizado por que el almacenamiento no transaccional es retrasado hasta un final del modo de ejecución transaccional del procesador.

Description

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donde el bit 0 representa los registros 0 y 1, el bit 1 representa los registros 2 y 3, y así sucesivamente. Cuando un bit en la GRSM es cero, la pareja de registro correspondiente no es guardada. Cuando un bit en la GRSM es uno, la pareja de registro correspondiente es guardada en una ubicación dependiente del modelo que no es accesible de manera directa mediante el programa.
Si la transacción se anula, las parejas de registro guardadas son restauradas a sus contenidos cuando la instrucciónde COMIENZO DE TRANSACCIÓN más exterior fue ejecutada. Los contenidos de todos los demás registros generales (no guardados) no son restaurados cuando se anula una transacción restringida.
Cuando TBEGINC es utilizada para continuar la ejecución en el modo de ejecución de transacción no restringida, es ignorada la máscara para guardar el registro general.
Permitir la modificación de AR (A) 312: El control A, bit 12 del campo I2, controla si la transacción es permitida para modificar un registro de acceso. El control efectivo de permiso de modificación de AR es la AND lógica del control A en la instrucción de TBEGINC para el nivel de anidación actual y para cualesquiera instrucciones de TBEGIN o TBEGINC más exteriores.
Si el control efectivo A es cero, la transacción será anulada con el código de anulación 11 (instrucción restringida) si se hace un intento de modificar cualquier registro de acceso. Si el control efectivo A es uno, la transacción no será anulada si se modifica un registro de acceso (ausencia de cualquier otra condición de anulación). Los bits 8-11 y 1315 del campo I2 (bits 40-43 y 45-47 de la instrucción) son reservados y deberían contener ceros.
El final de una instrucción de Comienzo de Transacción es especificado por una instrucción de FINAL DE TRANSACCIÓN (TEND), un formato de la cual está representado en la fig. 4. Como ejemplo, una instrucción 400 de TEND incluye un campo 402 código de operación que incluye un código de operación que especifica una operación de final de transacción.
Son utilizados un número de términos con respecto a la instalación de ejecución transaccional, y por lo tanto, únicamente por conveniencia, es proporcionada una lista de términos a continuación en orden alfabético. En una realización, estos términos tienen la siguiente definición:
Anulación: Una transacción se anula cuando se termina antes de una instrucción de FINAL DE TRANSACCIÓN que da como resultado una profundidad de anidación de transacción de cero. Cuando se anula una transacción, ocurre lo siguiente, en una realización:
 Se descartan accesos al almacenamiento transaccional hechos por cualquiera y todos los niveles de la transacción (es decir, no consignados).
 Se consignan accesos al almacén no transaccional hechos por cualquiera y todos los niveles de la transacción.
 Se restauran los registros designados por la máscara para guardar el registro general (GRSM) de la instrucción de COMIENZO DE TRANSACCIÓN más exterior a sus contenidos antes de la ejecución transaccional (es decir, a sus contenidos en la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN más exterior). No se restauran los registros generales no designados mediante la máscarapara guardar el registro general de la instrucción de COMIENZO DE TRANSACCIÓN más exterior.
 No se restauran los registros de acceso, los registros de coma flotante, y el registro de control de coma flotante. Cualesquiera cambios hechos en estos registros durante la ejecución de la transacción son retenidos cuando se anula la transacción.
Una transacción puede ser anulada por distintas razones, incluyendo intento de ejecución de una instrucción restringida, intento de modificación de un recurso restringido, conflicto transaccional, exceder de distintos recursos de CPU, cualquier condición de intercepción de ejecución interpretativa, cualquier interrupción, una instrucción de ANULACIÓN DE TRANSACCIÓN, y por otras razones. Un código de anulación de transacción proporciona razones específicas por las cuales se puede anular una transacción.
Se ha descrito un ejemplo de un formato de una instrucción de ANULACIÓN DE TRANSACCIÓN (TABORT) con referencia a la fig. 5. Como ejemplo, una instrucción TABORT 500 incluye un campo 502 de código de operación que incluye un código de operación que especifica una operación de anulación de transacción; un campo base (B2) 504; y un campo de desplazamiento (D2) 506. Cuando el campo B2 es distinto de cero, los contenidos del registro general especificados por B2 504 son añadidos a D2 506 para obtener una dirección del segundo operando; de lo contrario, la dirección del segundo operando está formada únicamente a partir del campo D2, y el campo B2 es ignorado. La dirección del segundo operando no es utilizada para datos de dirección; en su lugar, la dirección forma el código de anulación de transacción que es colocado en un bloque de diagnóstico de transacción durante el tratamiento de anulación. El cálculo de dirección para la dirección del segundo operando sigue las reglas de la aritmética de direcciones: en el modo de direccionamiento de 24 bits, los bits 0-29 son configurados a ceros; en el modo de direccionamiento de 31 bits, los bits 0-32 son configurados a ceros.
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Consignación: A la terminación de una instrucción de FINAL DE TRANSACCIÓN más exterior, la CPU consigna los accesos de almacenamiento hechos por la transacción (es decir, la transacción más exterior y cualesquiera niveles anidados) de tal manera que son visibles a otras CPU y al subsistema I/O. Cuando son observados por otras CPU y por el subsistema I/O, todos los accesos de recuperación y almacenamiento hechos por todos los niveles anidados de la transacción parece que ocurren como una operación concurrente única cuando ocurre la consignación.
Los contenidos de los registros generales, los registros de acceso, los registros de coma flotante, y el registro de control de coma flotante no son modificados por el proceso de consignación. Cualesquiera cambios hechos a estos registros durante la ejecución transaccional son retenidos cuando los almacenamientos de transacción son consignados.
Conflicto: Un acceso transaccional hecho por una CPU está en conflicto bien con (a) un acceso transaccional o acceso no transaccional hecho por otra CPU, o bien con (b) el acceso no transaccional hecho por el subsistema I/O, si ambos accesos están en cualquier ubicación dentro de la misma línea de memoria caché, y uno o más de los accesos es un almacenamiento.
Un conflicto puede ser detectado por una ejecución especulativa de instrucciones de la CPU, incluso aunque el conflicto no pueda ser detectado en la secuencia conceptual.
Transacción restringida: Una transacción restringida es una transacción que se ejecuta en el modo de ejecución transaccional restringido y está sometida a las siguientes limitaciones:
 Hay disponible un subconjunto de las instrucciones generales.
 Puede ejecutarse un número limitado de instrucciones.
 Puede accederse a un número limitado de ubicaciones de operando de almacenamiento.
 La transacción está limitada a un solo nivel de anidación.
En ausencia de interrupciones o conflictos repetidos con otras CPU o el subsistema I/O, una transacción restringida se completa de manera eventual, así no se requiere una rutina de manejo de anulación. Las transacciones restringidas son descritas en detalle posteriormente.
Cuando una instrucción restringida de COMIENZO DE TRANSACCIÓN (TBEGINC) es ejecutada mientras la CPU está ya en el modo de ejecución de transacción no restringida, la ejecución continúa como una transacción no restringida anidada.
Modo de Ejecución Transaccional Restringido: Cuando la profundidad de anidación de transacción es cero, y una transacción es iniciada mediante una instrucción de TBEGINC, la CPU entra en el modo de ejecución transaccional restringido. Mientras la CPU está en el modo de ejecución transaccional restringido, la profundidad de anidación de transacción es uno.
Transacción Anidada: Cuando la instrucción de COMIENZO DE TRANSACCIÓN es emitida mientras la CPU está en el modo de ejecución transaccional no restringido, la transacción es anidada.
La instalación de ejecución transaccional utiliza un modelo llamado anidación aplanada. En el modo de anidación aplanada, los almacenamientos hechos por una transacción interior no pueden ser observados por otras CPU y por el subsistema I/O hasta que la transacción más exterior consigna sus almacenamientos. De manera similar, si se anula una transacción, se anulan todas las transacciones anidadas, y todos los almacenamientos transaccionales de todas las transacciones anidadas son descartados.
Un ejemplo de transacciones anidadas está representado en la fig. 6. Como se ha mostrado, una primera TBEGIN 600 comienza una transacción más exterior 601, la TBEGIN 602 comienza una primera transacción anidada, y la TBEGIN 604 comienza una segunda transacción anidada. En este ejemplo, la TBEGIN 604 y la TEND 606 definen una transacción más interior 608. Cuando se ejecuta la TEND 610, los almacenamientos transaccionales son consignados 612 para la transacción más exterior y todas las transacciones interiores.
Transacción no Restringida: Una transacción no restringida es una transacción que se ejecuta en el modo de ejecución transaccional no restringido. Aunque una transacción no restringida no está limitada en la forma en que lo está una transacción restringida, puede ser anulada aún debido a una variedad de causas.
Modo de Ejecución Transaccional no Restringida: Cuando una transacción es iniciada por la instrucción de TBEGIN, la CPU entra en el modo de ejecución transaccional no restringido. Mientras la CPU está en el modo de ejecución transaccional no restringido, la profundidad de anidación de transacción puede variar desde uno a la profundidad máxima de anidación de transacción.
Acceso No Transaccional: Los accesos no transaccionales son accesos de operando de almacenamiento hechos por la CPU cuando no está en el modo de ejecución transaccional (es decir, accesos de almacenamiento clásico
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fuera de una transacción). Además, los accesos hechos por el subsistema I/O son accesos no transaccionales. De manera adicional, la instrucción de ALMACENAMIENTO NO TRANSACCIONAL puede ser utilizada para provocar un acceso al almacenamiento no transaccional mientras la CPU está en el modo de ejecución transaccional no restringido.
Una realización de un formato de una instrucción de ALMACENAMIENTO NO TRANSACCIONAL es descrita con referencia a la fig. 7. Como un ejemplo, una instrucción 700 de ALMACENAMIENTO NO TRANSACCIONAL incluye una pluralidad de campos 702a, 702b de código de operación que especifican un código de operación que designa una operación de almacenamiento no transaccional; un campo de registro (R1) 704 que especifica un registro, cuyos contenidos son llamados el primer operando; un campo índice (X2) 706; un campo base (B2) 708; un primer campo de desplazamiento (DL2) 710; y un segundo campo de desplazamiento (DH2) 712. Los contenidos de los registros generales designados por los campos X2 y B2 son añadidos a los contenidos de una concatenación de contenidos de los campos DH2 y DL2 para formar la dirección del segundo operando. Cuando bien uno o ambos campos X2 o B2 son cero, el registro correspondiente no toma parte en la suma.
El primer operando de 64 bits es colocado de manera no transaccional sin cambios en la ubicación del segundo operando. El desplazamiento, formado por la concatenación de los campos DH2 y DL2, es tratado como un número entero binario con signo de 20 bits.
El segundo operando ha de ser alineado sobre un límite de doble palabra; de lo contrario, se reconoce la excepción de especificación y la operación es suprimida.
Transacción Exterior/Más Exterior: Una transacción con una profundidad de anidación de transacción de número inferior es una transacción exterior. Una transacción con un valor de profundidad de anidación de transacción de uno es la transacción más exterior.
Una instrucción de COMIENZO DE TRANSACCIÓN más exterior es la que es ejecutada cuando la profundidad de anidación de transacción es inicialmente cero. Una instrucción de FINAL DE TRANSACCIÓN más exterior es la que hace que la profundidad de anidación de transacción pase de uno a cero. Una transacción restringida es la transacción más exterior, en esta realización.
Filtrado de Interrupción del Programa: Cuando es anulada una transacción debido a ciertas condiciones de excepción de programa, el programa puede impedir opcionalmente que ocurra la interrupción. Esta técnica es llamada filtrado de interrupción del programa. El filtrado de interrupción del programa es sometida a la clase transaccional de la interrupción, al control efectivo de filtrado de interrupción de programa desde la instrucción de COMIENZO DE TRANSACCIÓN, y a la invalidación del filtrado de interrupción de programa de ejecución transaccional en el registro de control 0.
Transacción: Una transacción incluye los accesos de operando de almacenamiento hechos, y registros generales seleccionados alterados, mientras la CPU está en el modo de ejecución de transacción. Para una transacción no restringida, los accesos de operando de almacenamiento pueden incluir tanto accesos transaccionales como accesos no transaccionales. Para una transacción restringida, los accesos de operando de almacenamiento están limitados a accesos transaccionales. Cuando son observados por otras CPU y por el subsistema I/O, todos los accesos de operando de almacenamiento hechos por la CPU mientras está en el modo de ejecución de transacción parecen ocurrir como una única operación concurrente. Si se anula una transacción, los accesos de almacenamiento transaccional son descartados, y cualesquiera registros designados por la máscara para guardar el registro generalde la instrucción de COMIENZO DE TRANSACCIÓN más exterior son restaurados a sus contenidos anteriores a la ejecución transaccional.
Accesos Transaccionales: Los accesos transaccionales son accesos de operando de almacenamiento hechos mientras la CPU está en el modo de ejecución transaccional, con la excepción de los accesos hechos por la instrucción de ALMACENAMIENTO NO TRANSACCIONAL.
Modo de Ejecución Transaccional: El término modo de ejecución transaccional (también conocido como modo de ejecución de transacción) describe la operación común tanto del modo de ejecución transaccional restringida como no restringida. Así, cuando se describe la operación, los términos no restringida y restringida son utilizados para calificar el modo de ejecución transaccional.
Cuando la profundidad de anidación de transacción es cero, la CPU no está en el modo de ejecución transaccional (también llamado el modo de ejecución no transaccional).
Cuando son observados por la CPU, las recuperaciones y almacenamientos hechos en el modo de ejecución transaccional no son diferentes de los hechos mientras no está en el modo de ejecución transaccional.
En una realización de la arquitectura z, la instalación de ejecución transaccional está bajo el control de los bits 8-9 del registro de control 0, los bits 61-63 del registro de control 2, y la profundidad de anidación de transacción, la dirección de bloque de diagnóstico de transacción, y la palabra de estado del programa (PSW) de anulación de transacción.
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Cuando una transacción es anulada debido a un TDC distinto de cero, entonces puede ocurrir cualquiera de las siguientes situaciones:
 El código de anulación es configurado a cualquiera de los códigos 7-11, 13-16, o 255, con el valor del código elegido aleatoriamente por la CPU; el código de condición es configurado correspondientemente al código de anulación. Los códigos de anulación son descritos posteriormente.
 Para una transacción no restringida, el código de condición es configurado a uno. En este caso, no es aplicable el código de anulación.
Es dependiente del modelo si el valor 1 del TDC es implementado. Si no es implementado, un valor de 1 actúa como si fuese especificado como 2.
Para una transacción restringida, un valor de TDC de 1 es tratado como si fuese especificado un valor de TDC de 2.
Si es especificado un valor de TDC de 3, los resultados son impredecibles.
Dirección de Bloque de Diagnóstico de Transacción (TDBA)
Una dirección de bloque de diagnóstico de transacción (TDBA) válida es configurada desde la dirección del primer operando de la instrucción de COMIENZO DE TRANSACCIÓN (TBEGIN) más exterior cuando el campo B1 de la instrucción es distinto de cero. Cuando la CPU está en el espacio primario o modo de registro de acceso, la TDBA designa una ubicación en el espacio de dirección primario. Cuando la CPU está en el espacio secundario, o modo de espacio doméstico, la TDBA designa una ubicación en el espacio secundario o espacio de dirección doméstico, respectivamente. Cuando la DAT (Traducción de Dirección Dinámica) está desactivada, la TDBA designa una ubicación en el almacenamiento real.
La TDBA es utilizada por la CPU para ubicar el bloque de diagnóstico de transacción – llamado TDB especificado por TBEGIN -si la transacción es anulada después. Los tres bits más a la derecha de la TDBA son cero, lo que significa que el TDB especificado por TBEGIN está sobre un límite de doble palabra.
Cuando el campo B1 de una instrucción de COMIENZO DE TRANSACCIÓN (TBEGIN) más exterior es cero, la dirección del bloque de diagnóstico transaccional es inválida, y el TDB especificado por TBEGIN no es almacenado si la transacción es anulada después.
PSW de Anulación de Transacción (TAPSW)
Durante la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN (TBEGIN) cuando la profundidad de anidación es inicialmente cero, la PSW de anulación de transacción es ajustada a los contenidos de la PSW actual; y la dirección de instrucción de la PSW de anulación de transacción designa la siguiente instrucción secuencial (es decir, la instrucción que sigue a la TBEGIN más exterior). Durante la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN restringida (TBEGINC) cuando la profundidad de anidación es inicialmente cero, la PSW de anulación de transacción es configurada a los contenidos de la PSW actual, excepto en que la dirección de instrucción de la PSW de anulación de transacción designa la instrucción de TBEGINC (en vez de la siguiente opción secuencial que sigue a la TBEGINC).
Cuando se anula una transacción, el código de condición en la PSW de anulación de transacción es reemplazado con un código que indica la severidad de la condición de anulación. Posteriormente, si la transacción fue anulada debido a causas que no dan como resultado una interrupción, la PSW es cargada a partir de la PSW de anulación de transacción; si la transacción fue anulada debido a causas que dan como resultado una interrupción, la PSW de anulación de transacción es almacenada como la PSW de antigua interrupción.
La PSW de anulación de transacción no es alterada durante la ejecución de cualquier instrucción de COMIENZO DE TRANSACCIÓN interna.
Profundidad de Anidación de Transacción (TND)
La profundidad de anidación de transacción es, por ejemplo, un valor sin signo de 16 bits que es aumentado cada vez que se completa una instrucción de COMIENZO DE TRANSACCIÓN con el código de condición 0 y disminuido cada vez que se completa una instrucción de FINAL DE TRANSACCIÓN. La profundidad de anidación de transacción es reiniciada a cero cuando la transacción es anulada o por reinicio de la CPU.
En una realización, es implementada una TND máxima de 15.
En una implementación, cuando la CPU está en el modo de ejecución transaccional restringido, la profundidad de anidación de transacción es uno. De manera adicional, aunque la TND máxima pueda ser representada como un valor de 4 bits, la TND es definida para ser un valor de 16 bits para facilitar su inspección en el bloque de diagnóstico de transacción.
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almacenamiento de PER no son detectados por el TDB de interrupción de programa cuando es almacenado durante una interrupción de programa.
TDB de Interceptación: La ubicación real de anfitrión de 256 bytes especificada por las ubicaciones 488-495 de la descripción de estado. El TDB de interceptación es almacenado cuando una transacción anulada da como resultado una interceptación de interrupción de programa invitado (es decir, código de interceptación 8). Cuando se anula una transacción debido otras causas, los contenidos del TDB de interceptación son impredecibles. El TDB de interceptación no está sometido a ningún mecanismo de protección.
Como se ha representado en la fig. 9, los campos de un bloque 900 de diagnóstico de transacción son como sigue, en una realización:
Formato 902: el Byte 0 contiene una indicación de validez y formato, como sigue:
Valor Significado
0 Los campos restantes del TDB son impredecibles.
1 Un TDB de formato 1, cuyos campos restantes son descritos posteriormente.
2-255 Reservado.
Un TDB en el cual el campo de formato es cero es denominado como un TDB nulo.
Indicadores 904: El byte 1 contiene distintas indicaciones, como sigue:
Validez de Identificador de Conflicto (CTV): Cuando es anulada una transacción debido a un conflicto de recuperación o almacenamiento (es decir, códigos de anulación 9 o 10, respectivamente), el bit 0 del byte 1 es la indicación de validez de identificador de conflicto. Cuando la indicación de CTV es uno, el identificador de conflicto 910 en los bytes 16-23 del TDB contiene la dirección lógica en la que fue detectado el conflicto. Cuando la indicación de CTV es cero, los bytes 16-23 del TDB son impredecibles.
Cuando es anulada una transacción debido a cualquier otra razón distinta a un conflicto de recuperación o almacenamiento, el bit 0 del byte 1 es almacenado como cero.
Indicación de Transacción Restringida (CTI): Cuando la CPU está en el modo de ejecución transaccional restringido, el bit 1 del byte 1 es configurado a uno. Cuando la CPU está en el modo de ejecución transaccional no restringido, el bit 1 del byte 1 es configurado a cero.
Reservados: Los bits 2-7 del byte 1 son reservados, y almacenados como ceros.
Profundidad de Anidación de Transacción (TND) 906: Los bytes 6-7 contienen la profundidad de anidación de transacción cuando la transacción fue anulada.
Código de Anulación de Transacción (TAC) 908: Los bytes 8-15 contienen un código de anulación de transacción sin signo de 64 bits. Cada punto de código indica una razón por la cual es anulada una transacción.
Es dependiente del modelo si el código de anulación de transacción es almacenado en el TDB de interrupción cuando es anulada una transacción debido a condiciones distintas de una interrupción de programa.
Identificador de Conflicto 910: Para transacciones que son anuladas debido a conflicto de recuperación o almacenamiento (es decir, códigos de anulación 9 y 10, respectivamente), los bytes 16-23 contienen la dirección lógica de la ubicación de almacenamiento en la cual fue detectado el conflicto. El identificador de conflicto es significativo cuando el bit de CTV, el bit 0 del byte 1, es uno.
Cuando el bit de CTV es cero, los bytes 16-23 son impredecibles.
Debido a la ejecución especulativa mediante la CPU, el identificador de conflicto puede designar una ubicación de almacenamiento que no sería accedida necesariamente por la secuencia de ejecución conceptual de la transacción.
Dirección de Instrucción de Transacción Anulada (ATIA) 912: Los bytes 24-31 contienen una dirección de instrucción que identifica la instrucción que se estaba ejecutando cuando fue detectada una anulación. Cuando se anula una transacción debido a los códigos de anulación 2, 5, 6, 11, 13, o 256, o mayor, o cuando se anula una transacción debido a los códigos de anulación 4 o 13 y la condición de excepción del programa es nula, la ATIA apunta directamente a la instrucción que estaba siendo ejecutada. Cuando se anula una transacción debido a los códigos de anulación 4 o 12, y la condición de excepción de programa no es nula, la ATIA apunta más allá de la instrucción que se estaba ejecutando.
Cuando se anula una transacción debido a los códigos de anulación 7-10, 14-16, o 255, la ATIA no indica necesariamente la instrucción exacta que provoca la anulación, pero puede apuntar a una instrucción anterior o
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transacción; de lo contrario, el campo es reservado. La identificación de interrupción de programa es almacenada solamente para condiciones de excepción de programa.
Identificación de Excepción de Traducción (TEID) 920: Para transacciones que son anuladas debido a cualquiera de las siguientes condiciones de excepción de programa filtrado, los bytes 40-47 del TDB especificado por TBEGIN contienen la identificación de excepción de traducción.
 Lista de acceso controlada o protección DAT
 Tipo ASCE
 Traducción de página
 Traducción de primera región
 Traducción de segunda región
 Traducción de tercera región
 Excepción de traducción de segmento
En un ejemplo de la Arquitectura z, el formato de la TEID es el mismo que el descrito en las ubicaciones reales 168175 cuando la condición da como resultado una interrupción, como se ha descrito en los Principios de Funcionamiento incorporados antes por referencia.
Para transacciones que son anuladas por otras razones, incluyendo condiciones de excepción que dan como resultado una interrupción de programa, los bytes 40-47 son impredecibles. Los bytes 40-47 son impredecibles en el TDB de interrupción del programa.
Este campo es almacenado solamente en el TDB designado por la dirección de bloque de diagnóstico de transacción; de lo contrario, el campo es reservado.
Dirección del Evento de Ruptura 922: Para transacciones que son anuladas debido a las condiciones de excepción del programa filtrado, los bytes 48-55 del TBEGIN-TDB especificado contienen la dirección de evento de ruptura. En un ejemplo de la Arquitectura z, el formato de la dirección del evento de ruptura es el mismo que el descrito en las ubicaciones reales 272-279 cuando la condición da como resultado una interrupción, como se ha descrito en los Principios de Funcionamiento incorporados antes por referencia.
Para transacciones que son anuladas por otras razones, incluyendo condiciones de excepción que dan como resultado una interrupción de programa, los bytes 48-55 son impredecibles. Los bytes 48-55 son impredecibles en el TDB de interrupción del programa.
Este campo es almacenado solamente en el TDB designado por la dirección de bloque de diagnóstico de transacción; de lo contrario, el campo es reservado.
Otros detalles con relación a los eventos de ruptura son descritos posteriormente.
En una realización de la Arquitectura z, cuando la instalación PER-3 es instalada, proporciona al programa con la dirección de la última instrucción para provocar una ruptura en la ejecución secuencial de la CPU. La grabación de dirección de evento de ruptura puede ser utilizada como una ayuda de depuración para detección de derivación salvaje. Esta instalación proporciona, por ejemplo, un registro de 64 bits en la CPU, llamado el registro de dirección de evento de ruptura. Cada vez que una instrucción distinta de la ANULACIÓN DE TRANSACCIÓN provoca una ruptura en la ejecución de instrucción secuencial (es decir, la dirección de instrucción en la PSW es reemplazada, en vez de incrementada por la longitud de la instrucción), la dirección de esa instrucción es colocada en el registro de dirección de evento de ruptura. Siempre que ocurre una interrupción de programa, sea indicado o no el PER, los contenidos actuales del registro de dirección de evento de ruptura son colocados en ubicaciones de almacenamiento real 272-279.
Si la instrucción que provoca el evento de ruptura es el objetivo de una instrucción de tipo ejecución (EJECUCIÓN o EJECUCIÓN RELATIVA LARGA), a continuación la dirección de instrucción utilizada para recuperar la instrucción de tipo ejecución es colocada en el registro de dirección de evento de ruptura.
En una realización de la Arquitectura z, se considera que un evento de ruptura ocurre si una de las siguientes instrucciones provoca la derivación : DERIVACIÓN Y VÍNCULO (BAL, BALR); DERIVACIÓN Y GUARDADO (BAS, BASR); DERIVACIÓN Y GUARDADO Y CONFIGURACIÓN DE MODO (BASSM); DERIVACIÓN Y CONFIGURACIÓN DE MODO (BSM); DERIVACIÓN Y APILAMIENTO (BAKR); DERIVARCIÓN EN CONDICIÓN (BC, BCR); DERIVACIÓN EN CUENTA (BCT, BCTR, BCTG, BCTGR); DERIVACIÓN EN ÍNDICE ALTO (BXH, BXHG); DERIVACIÓN EN ÍNDICE BAJO O IGUAL (BXLE, BXLEG); DERIVACIÓN RELATIVA EN CONDICIÓN (BRC); DERIVACIÓN RELATIVA EN CONDICIÓN LARGA (BRCL); DERIVACIÓN RELATIVA EN CUENTA (BRCT,
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BRCTG); DERIVACIÓN RELATIVA EN ÍNDICE ALTO (BRXH, BRXHG); DERIVACIÓN RELATIVA EN ÍNDICE BAJOO IGUAL (BRXLE, BRXLG); COMPARACIÓN Y DERIVACIÓN (CRB, CGRB); COMPARACIÓN Y DERIVACIÓN RELATIVA (CRJ,CGRJ); COMPARACIÓN INMEDIATA Y DERIVACIÓN (CIB, CGIB); COMPARACIÓN INMEDIATA Y DERIVACIÓN RELATIVA (CIJ, CGIJ); COMPARACIÓN LÓGICA Y DERIVACIÓN (CLRB, CLGRB);
5 COMPARACIÓN LÓGICA Y DERIVACIÓN RELATIVA (CLRJ, CLGRJ); COMPARACIÓN LÓGICA INMEDIATA Y DERIVACIÓN (CLIB, CLGIB); Y COMPARACIÓN LÓGICA INMEDIATA Y DERIVACIÓN RELATIVA (CLIJ, CLGIJ).
Se considera también que ocurre un evento de ruptura si se completa una de las siguientes instrucciones: DERIVACIÓN Y CONFIGURACIÓN DE AUTORIDAD (BSA); DERIVACIÓN EN GRUPO DE SUBESPACIO (BSG); DERIVACIÓN RELATIVA Y GUARDADO (BRAS); DERIVACIÓN RELATIVA Y GUARDADO LARGO (BRASL); PSW
10 DE CARGA (LPSW); PSW DE CARGA EXTENDIDA (LPSWE); LLAMADA DE PROGRAMA (PC); RETORNO DE PROGRAMA (PR); TRANSFERENCIA DE PROGRAMA (PT); TRANSFERENCIA DE PROGRAMA CON INSTANCIA (PTI); PROGRAMA DE RESUMEN (RP); Y TRAP (TRAP2, TRAP4).
No se considera que ocurre un evento de ruptura como resultado de una transacción que es anulada (bien de manera implícita o bien como resultado de la instrucción de ANULACIÓN DE TRANSACCIÓN).
15 Información de Diagnóstico Dependiente de Modelo 924: Los bytes 112-127 contienen la información del diagnóstico dependiente de modelo.
Para todos los códigos de anulación excepto el 12 (interrupción de programa filtrado), la información de diagnóstico dependiente de modelo es guardada en cada TDB que es almacenado.
En una realización, la información de diagnóstico dependiente de modelo incluye lo siguiente:
20  Los bytes 112-119 contienen un vector de 64 bits llamado las indicaciones de derivación de ejecución transaccional (TXBI). Cada uno de los primeros 63 bits del vector indica el resultado de la ejecución de una instrucción de derivación mientras la CPU estaba en el modo de ejecución transaccional, como sigue:
Valor Significado
0 La instrucción completada sin derivación.
25 1 la instrucción completada con derivación.
El bit 0 representa el resultado de dicha primera instrucción de derivación, el bit 1 representa el resultado de dicha segunda instrucción, y así sucesivamente.
Si se ejecutaron menos de 63 instrucciones de derivación mientras la CPU estaba en el modo de ejecución transaccional, los bits más a la derecha que no corresponden con las instrucciones de derivación son configurados a
30 ceros (incluyendo el bit 63). Cuando se ejecutaron más de 63 instrucciones de derivación el bit 63 de la TXBI es configurado a uno.
Los bits en la TXBI son configurados por instrucciones que son capaces de provocar un evento de ruptura, como se ha recogido antes, excepto por lo siguiente:
- Cualquier instrucción restringida no hace que un bit sea configurado en la TXBI.
35 -Para instrucciones de, por ejemplo, la Arquitectura z, cuando el campo M1 de la instrucción de DERIVACIÓN EN CONDICIÓN, DERIVACIÓN RELATIVA EN CONDICIÓN, O DERIVACIÓN RELATIVA EN CONDICIÓN LARGA es cero, o cuando el campo R2 de la siguiente instrucción es cero, es dependiente del modelo si la ejecución de la instrucción hace que un bit sea configurado en la TXBI.
 DERIVACIÓN Y VÍNCULO (BALR); DERIVACIÓN Y GUARDADO (BASR); DERIVACIÓN Y
40 GUARDADO Y CONFIGURACIÓN DE MODO (BASSM); DERIVACIÓN Y CONFIGURACIÓN DE MODO (BSM); DERIVACIÓN EN CONDICIÓN (BCR); y DERIVACIÓN EN CUENTA (BCTR, BCTGR)
 Para condiciones de anulación que fueron causadas por una excepción de acceso de anfitrión, la posición de bit 0 del byte 127 es configurada a uno. Para todas las otras condiciones de anulación, la posición del bit 45 0 del byte 127 es configurada a cero.
 Para condiciones de anulación que fueron detectadas por la unidad de carga/almacenamiento (LSU), los cinco bits más a la derecha del byte 127 contienen una indicación de la causa. Para condiciones de anulación que no fueron detectadas por la LSU, el byte 127 es reservado.
Registros Generales 930: Los bytes 128-255 contienen los contenidos de los registros generales 0-15 en el
50 momento en que fue anulada la transacción. Los registros son almacenados en orden ascendente, comenzando con el registro general 0 en los bytes 128-135, el registro general 1 en los bytes 136-143, y así sucesivamente.
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Reservado: Todos los demás campos son reservados. A menos que se indique lo contrario, los contenidos de los campos reservados son impredecibles.
Cuando es observado por otras CPU y el subsistema I/O, el almacenamiento de los TDB durante una anulación de transacción es una referencia de acceso múltiple que ocurre después de cualesquiera almacenamientos no transaccionales.
Una transacción puede ser anulada debido a causas que están fuera del alcance de la configuración inmediata en la cual se ejecuta. Por ejemplo, eventos transitorios reconocidos por un hipervisor (tal como LPAR o z/VM) puede provocar que se anule una transacción.
La información proporcionada en el bloque de diagnóstico de transacción está destinada con propósitos de diagnóstico y es sustancialmente correcta. Sin embargo, ya que una anulación puede haber sido causada por un evento fuera del alcance de la configuración inmediata, la información tal como el código de anulación o identificación de interrupción de programa puede no reflejar con exactitud las condiciones dentro de la configuración, y así, no debería utilizarse en determinar la acción de programa.
Además de la información de diagnóstico guardada en el TDB, cuando se anula una transacción debido a cualquier condición de excepción de programa de excepción de datos y tanto el control de registro AFP, bit 45 del registro de control 0, como el control efectivo de operación de coma flotante (F) son uno, el código de excepción de datos (DXC) es colocado en el byte 2 del registro de control de coma flotante (FPCR), independientemente de si el filtrado se aplica a la condición de excepción de programa. Cuando se anula una transacción, y o bien tanto el registro de control AFP o el control efectivo para permitir la operación de coma flotante son cero, el DXC no es colocado en el FPCR.
En una realización, como se ha indicado en este documento, cuando la instalación de ejecución transaccional está instalada, se proporcionan las siguientes instrucciones generales.
 EXTRACCIÓN DE PROFUNDIDAD DE ANIDACIÓN DE TRANSACCIÓN
 ALMACENAMIENTO NO TRANSACCIONAL
 ANULACIÓN DE TRANSACCIÓN
 COMIENZO DE TRANSACCIÓN
 FINAL DE TRANSACCIÓN
Cuando la CPU está en el modo de ejecución transaccional, el intento de ejecución de ciertas instrucciones es restringido y provoca que sea anulada la transacción.
Cuando se emite en el modo de ejecución transaccional restringido, el intento de ejecución de instrucciones restringidas puede dar como resultado también una interrupción de programa de restricción de transacción, o puede dar como resultado que la ejecución prosiga como si la transacción no estuviese restringida.
En un ejemplo de la Arquitectura z, las instrucciones restringidas incluyen, como ejemplos, las siguientes instrucciones no privilegiadas de: COMPARACIÓN E INTERCAMBIO Y ALMACENAMIENTO; MODIFICACIÓN DE CONTROLES DE INSTRUMENTACIÓN DE TIEMPO DE EJECUCIÓN; REALIZACIÓN DE OPERACIÓN BLOQUEADA; RECUPERACIÓN PREVIAMENTE DE DATOS (RELATIVOS LARGOS), cuando el código en el campo M1 es 6 o 7; ALMACENAMIENTO DE CARACTERES DEBAJO DE LA MÁSCARA ALTA, cuando el campo M3 es cero y el código en el campo R1 es 6 o 7; ALMACENAMIENTO DE LISTA DE INSTALACIONES EXTENDIDA; ALMACENAMIENTO DE CONTROLES DE INSTRUMENTACIÓN DE TIEMPO DE EJECUCIÓN; LLAMADA DE SUPERVISOR ; y PRUEBA DE CONTROLES DE INSTRUMENTACIÓN DE TIEMPO DE EJECUCIÓN.
En la lista anterior, COMPARACIÓN E INTERCAMBIO Y ALMACENAMIENTO y REALIZACIÓN DE OPERACIÓN BLOQUEADA son instrucciones complejas que pueden ser implementadas de manera más eficiente por el uso de instrucciones básicas en el modo TX. Los casos para RECUPERACIÓN PREVIAMENTE DE DATOS yRECUPERACIÓN PREVIAMENTE DE DATOS RELATIVOS LARGOS son restringidos cuando los códigos de 6 y 7 liberan una línea de memoria caché, necesitando la consignación de los datos potencialmente antes de la finalización de una transacción. La LLAMADA DE SUPERVISOR está restringida cuando causa una interrupción (que causa que sea anulada una transacción).
Bajo las condiciones listadas a continuación, las siguientes instrucciones están restringidas:
 DERIVACIÓN Y VINCULO (BALR), DERIVACIÓN Y GUARDADO (BASR), Y DERIVACIÓN Y GUARDADOY CONFIGURACIÓN DE MODO, cuando el campo R2 de la instrucción es distinto de cero y el rastreo de derivación es habilitado.
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 DERIVACIÓN Y GUARDADO Y CONFIGURACIÓN DE MODO y DERIVACIÓN Y CONFIGURACIÓN DE MODO, cuando el campo R2 es distinto de cero y es habilitado el modo de rastreo; CONFIGURACIÓN DE MODO DE DIRECCIONAMIENTO, cuando es habilitado el modo de rastreo.
 LLAMADA DE SUPERVISOR, cuando es reconocida una condición de evento de vigilancia.
La lista anterior incluye instrucciones que pueden formar entradas de rastro. Si se permitiera que estas instrucciones se ejecutaran de manera transaccional y formaran las entradas de rastro, y la transacción posteriormente anulada, el puntero de tabla de rastro en el registro control 12 sería hecho avanzar, pero los almacenamientos a la tabla de rastro serían descartados. Esto dejaría un hueco inconsistente en la tabla de rastro; así, las instrucciones son restringidas en los casos donde formarían entradas de rastro.
Cuando la CPU está en el modo de ejecución transaccional, es dependiente del modelo si son restringidas las siguientes instrucciones: CIFRAR MENSAJE; CIFRAR MENSAJE CON CFB; CIFRAR MENSAJE CON ENCADENAMIENTO; CIFRAR MENSAJE CON CONTADOR; CIFRAR MENSAJE CON OFB; LLAMADA DE COMPRESIÓN; CALCULAR RESUMEN DE MENSAJE INTERMEDIO; CALCULAR RESUMEN DEL ÚLTIMO MENSAJE; CALCULAR CÓDIGO DE AUTENTIFICACIÓN DE MENSAJE; CONVERTIR UNICODE 16 A UNICODE 32; CONVERTIR UNICODE 16 A UNICODE 8; CONVERTIR UNICODE 32 A UNICODE 16; CONVERTIR UNICODE 32 A UNICODE 8; CONVERTIR UNICODE 8 A UNICODE 16; CONVERTIR UNICODE 8 A UNICODE 32; REALIZAR CÁLCULOS CRIPTOGRÁFICOS; DESACTIVAR INSTRUMENTACIÓN DE TIEMPO DE EJECUCIÓN; y ACTIVAR INSTRUMENTACIÓN DE TIEMPO DE EJECUCIÓN.
Cada una de las instrucciones anteriores es o bien implementada actualmente por el coprocesador de hardware, o bien lo ha sido en máquinas anteriores, y así, es considerada restringida.
Cuando el control efectivo de modificación (A) del AR es cero, las siguientes instrucciones son restringidas: COPIAR DIRECCIÓN, CARGAR MÚLTIPLE ACCESO; CARGAR DIRECCIÓN EXTENDIDA; y CONFIGURAR ACCESO.
Cada una de las instrucciones anteriores provoca que se modifiquen los contenidos de un registro de acceso. Si el control A en la instrucción de COMIENZO DE TRANSACCIÓN es cero, entonces el programa ha indicado de manera explícita que no se debe permitir la modificación del registro de acceso.
Cuando el control efectivo para permitir la operación de coma flotante (F) es cero, las instrucciones de coma flotante son restringidas.
Bajo ciertas circunstancias, las siguientes instrucciones pueden ser restringidas: EXTRACCIÓN DE TIEMPO DE CPU; EXTRACCIÓN DE PSW; ALMACENAMIENTO DE RELOJ; ALMACENAMIENTO DE RELOJ EXTENDIDO; y ALMACENAMIENTO DE RELOJ RÁPIDO.
Cada una de las instrucciones anteriores es sometida a un control de interceptación en la descripción de Estado de ejecución interpretativa. Si el hipervisor ha configurado el control de interceptación para estas instrucciones, entonces su ejecución puede prolongarse debido a la implementación del hipervisor; así, son consideradas restringidas si ocurre una interceptación.
Cuando una transacción no restringida es anulada debido al intento de ejecución de una instrucción restringida, el código de anulación de transacción en el bloque de diagnóstico de transacción es configurado a 11 (instrucción restringida), y el código de condición es configurado a 3, excepto como sigue: cuando una transacción no restringida es anulada debido al intento de ejecución de una instrucción que de lo contrario daría como resultado una excepción de operación privilegiada, es impredecible si el código de anulación es configurado a 11 (instrucción restringida) o a 4 (interrupción de programas sin filtrar que resulta del reconocimiento de la interrupción de programa de operación privilegiada). Cuando se anula una transacción NO restringida debido al intento de ejecución de RECUPERACIÓN PREVIA DE DATOS (RELATIVOS LARGOS) cuando el código en el campo M1 es 6 o 7 o ALMACENAMIENTO DE CARACTERES BAJO MÁSCARA ALTA cuando el campo M3 es cero y el código en el campo R1 es 6 o 7, es impredecible si el código de anulación es configurado a 11 (instrucción restringida) o a 16 (otra memoria caché). Cuando se anula una transacción no restringida debido al intento de ejecución de LLAMADA DE VIGILANCIA, y tanto una condición de evento de vigilancia como una condición de excepción de especificación están presentes es impredecible si el código de anulación es configurado a 11 o a 4, o, si en la interrupción de programa es filtrada, 12.
Se pueden restringir instrucciones adicionales en una transacción restringida. Aunque estas instrucciones no son actualmente definidas para ser restringidas en una transacción no restringida, pueden ser restringidas bajo ciertas circunstancias en una transacción no restringida en procesos futuros.
Ciertas instrucciones restringidas pueden ser permitidas en el modo de ejecución transaccional en procesos futuros. Por lo tanto, el programa no debería basarse en la transacción que es anulada debido al intento de ejecución de una instrucción restringida. La instrucción de ANULACIÓN DE TRANSACCIÓN debería ser utilizada para provocar que se anule una transacción de manera fiable.
En una transacción no restringida, el programa debería proporcionar un trayecto de código no transaccional
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alternativo para acomodar una transacción que se anula debido a una instrucción restringida.
En funcionamiento, cuando la profundidad de anidación de transacción es cero, la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN (TBEGIN) que da como resultado la condición de código cero hace que la CPU entre en el modo de ejecución transaccional no restringido. Cuando la profundidad de anidación de transacción es
5 cero, la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN restringida (TBEGINC) que da como resultado la condición de código cero hace que la CPU entre en el modo de ejecución transaccional restringido.
Excepto donde explícitamente se observe de otra manera, todas las reglas que se aplican para la ejecución no transaccional se aplican también para la ejecución transaccional. Más adelante están las características adicionales de tratamiento mientras la CPU está en el modo de ejecución transaccional.
10 Cuando la CPU está en el modo de ejecución transaccional no restringido, la ejecución de la instrucción de COMIENZO DE TRANSACCIÓN que da como resultado la condición de código cero hace que la CPU permanezca en el modo de ejecución transaccional no restringido.
Cuando son observados por la CPU, recuperaciones y almacenamientos hechos en el modo de ejecución transaccional no son diferentes de los hechos mientras no está en el modo de ejecución transaccional. Cuando es 15 observado por otras CPU y por el subsistema I/O, todos los accesos de operando de almacenamiento hechos mientras una CPU está en el modo de ejecución transaccional parecen ser un acceso concurrente de un solo bloque. Es decir, los accesos a todos los bytes dentro de una media palabra, palabra, doble palabra, o cuádruple palabra son especificados para parecer ser el bloque concurrente cuando es observado por otras CPU y los programas de I/O (por ejemplo, canal). La media palabra, palabra, doble palabra, o cuádruple palabra se refiere en 20 esta sección como un bloque. Cuando se especifica que una referencia de tipo de recuperación parece ser concurrente dentro de un bloque, no es permitido el acceso de almacenamiento al bloque por otras CPU o programa I/O durante el tiempo en el que están siendo recuperados los bytes contenidos en el bloque. Cuando se especifica que una referencia de tipo almacenamiento parece ser concurrente dentro de un bloque, no es permitido el acceso al bloque, a la recuperación o al almacenamiento, por otras CPU o programa I/O durante el tiempo en el que están
25 siendo almacenados los bytes dentro del bloque.
Los accesos al almacenamiento para la instrucción y las recuperaciones de tabla DAT y ART (Tabla de Registro de Acceso) siguen las reglas no transaccionales.
La CPU deja el modo de ejecución transaccional normalmente por medio de una instrucción de FINAL DE TRANSACCIÓN que causa la transición de la profundidad de anidación de transacción a cero, en cuyo caso, finaliza
30 la transacción.
Cuando la CPU deja el modo de ejecución transaccional por medio de la finalización de una instrucción de FINAL DE TRANSACCIÓN, todos los almacenamientos hechos mientras está en el modo de ejecución transaccional son consignados; es decir, los almacenamientos parece que ocurren como una única operación de bloque concurrente cuando es observado por otras CPU y por el subsistema I/O.
35 Otros detalles con relación al tratamiento asociado con las transacciones restringidas y no restringidas, que incluye el tratamiento asociado con iniciar una transacción mediante TBEGINC y TBEGIN, respectivamente son proporcionados a continuación.
En un ejemplo, el tratamiento asociado con iniciar una transacción restringida mediante, por ejemplo, TBEGINC es, como sigue:
40  Si ya está en el modo TX restringido, se reconoce una excepción de transacción restringida.
 Si la TND actual (Profundidad de Anidación de Transacción) > 0 la ejecución prosigue como si fuese una transacción no restringida
o El control efectivo F se configura a cero
o El PIFC efectivo no es cambiado
45 o permite a la TX no restringida más exterior llamar a la función de servicio que puede o no puede utilizar la TX restringida.
 Si la TND actual = 0:
o La dirección del bloque de diagnóstico de transacción es inválida
- No es almacenada en anulación el TDB especificado por la instrucción
50 o Configurar PSW de anulación de transacción a la dirección de TBEGINC
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