ES2634907T3 - Intercalado de paridad y con torsión de columna para códigos LDPC - Google Patents

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Abstract

Un aparto de procesamiento de datos (22) configurado para procesar un código de comprobación de paridad de baja densidad, LDPC, como se ha prescrito en el estándar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende: un almacén (31) configurado para almacenar bits de código del código LDPC en una dirección de fila y una dirección de columna, una unidad de reordenación (24) configurada para reordenar los bits de código del código LDPC, el código LDPC que se genera según una matriz de comprobación de paridad que comprende una matriz de información y una matriz de paridad, la matriz de información que corresponde a bits de información del código LDPC que tiene una estructura cíclica y la matriz de paridad que corresponde a los bits de paridad del código LDPC tiene una estructura de escalera, los bits de código LDPC que se transmiten como símbolos cada uno formado de m bits de código del código LDPC, donde m es igual a 4, 6, 8, 10 o 12, para escribir en la dirección de columna en el almacén y leer en la dirección de fila desde dicho almacén, en donde el almacén almacena mb bits en la dirección de fila y almacena N/ (mb) bits en la dirección de columna, donde b es un número entero positivo y N es la longitud de código LDPC, el código LDPC que tiene una longitud de información de K bits, y para intercalar con torsión de columna cambiando la posición de inicio de escritura de una columna cuando los bits de código del código LDPC han de ser escritos en la dirección de columna en dicho almacén como un proceso de reordenación para reordenar los bits de código del código LDPC, y un intercalador de paridad (23) configurado para intercalar paridad el bit de código de orden K+qx+y+1 de entre los bits de paridad que son bits de código de orden K+1 a orden K+M del código LDPC a la posición del bit de código K+Py+x+1, K + M >= N, x que es un número entero mayor que 0 pero menor que P e y que es un número entero mayor que 0 pero menor que q, donde P >= 360 y q >= M/360.

Description

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DESCRIPCION
Intercalado de paridad y con torsion de columna para codigos LDPC Campo tecnico
Esta invencion se refiere a un aparato de procesamiento de datos y un metodo de procesamiento de datos y, particularmente, a un aparato de procesamiento de datos y un metodo de procesamiento de datos que hace posible mejorar la tolerancia a errores de rafaga y borrado de, por ejemplo, un codigo LDPC (Comprobacion de Paridad de Baja Densidad).
Antecedentes de la tecnica
El codigo LDPC tiene una capacidad de correccion de errores alta y, en los ultimos anos, comienza a ser adoptado ampliamente en sistemas de transmision que incluyen sistemas de difusion digital por satelite tales como, por ejemplo, el sistema DVB-S.2 usado en Europa (vease, por ejemplo, el Documento No de Patente 1). Ademas, se investiga adoptar el codigo LDPC tambien en difusion digital terrestre de proxima generacion. Los Documentos No de Patente “T2_0195 CfT response Rai-reply.pdf” y “T2-Samsung-Result of bit Interleaver_v2.pdf” (ambas Organizacion DVB) se dirigen al sistema DVB-T.2 para difusion digital terrestre.
Se esta encontrando por investigaciones recientes que un rendimiento proximo al lfmite de Shannon se proporciona por el codigo LDPC a medida que la longitud de codigo se aumenta de manera similar a un turbo codigo, etc. Ademas, dado que el codigo LDPC tiene una propiedad de que la distancia minima aumenta en proporcion a la longitud de codigo, tiene una caractenstica de que tiene una caractenstica de probabilidad de error de bloque superior. Tambien es ventajoso que un denominado fenomeno de suelo de error que se observa en una decodificacion caractenstica del turbo codigo, etc. ocurre poco.
En lo siguiente, se describe de manera particular tal codigo LDPC como se ha descrito anteriormente. Se ha de senalar que el codigo LDPC es un codigo lineal, y aunque no es necesariamente un codigo bidimensional, la siguiente descripcion se da bajo la suposicion de que es un codigo bidimensional.
El codigo LDPC tiene la caractenstica mas significante en que una matriz de comprobacion de paridad que define el codigo LDPC es una matriz dispersa. Aqrn, la matriz dispersa es una matriz en la que el numero de aquellos elementos cuyo valor es “1” es muy pequeno (matriz en la que casi todos los elementos son 0).
La FIG. 1 muestra un ejemplo de una matriz de comprobacion de paridad H de un codigo LDPC.
En la matriz de comprobacion de paridad H de la FIG. 1, la ponderacion de cada columna (ponderacion de columna) (numero de “1”) (ponderacion) es “3” y la ponderacion de cada fila (ponderacion de fila) es “6”.
En la codificacion por codigos LDPC (codificacion LDPC), por ejemplo, una matriz de generador G se produce en base a una matriz de comprobacion de paridad H y esta matriz de generador G se multiplica por bits de informacion bidimensional para producir una palabra de codigo (codigo LDPC).
En particular, un aparato de codificacion que lleva a cabo codificacion LDPC primero calcula una matriz de generador G que satisface una expresion GHT = 0 junto con una matriz traspuesta HT de una matriz de comprobacion de paridad H. Aqrn, si la matriz de generador G es una matriz K x N, entonces el aparato de codificacion multiplica la matriz de generador G por una cadena de bits (vector u) de K bits de informacion para producir una palabra de codigo c (= uG) de N bits. La palabra de codigo (codigo LDPC) producida por el aparato de codificacion se recibe por el lado de recepcion a traves de un camino de codificacion predeterminado.
La decodificacion del codigo LDPC se puede llevar a cabo usando un algoritmo propuesto como decodificacion probabilfstica (Decodificacion Probabilfstica) por el Gallager, es decir, un algoritmo de paso de mensaje mediante propagacion de creencias en un denominado grafico de Tanner que incluye un nodo variable (tambien llamado nodo de mensaje) y un nodo de comprobacion. En la siguiente descripcion, cada uno del nodo variable y el nodo de comprobacion se conoce adecuadamente simplemente como nodo.
La FIG. 2 ilustra un procedimiento de codificacion de un codigo LDPC.
Se ha de senalar que, en la siguiente descripcion, un valor de numero real donde la probabilidad “0” en el valor del bit de codigo de orden n de un codigo LDPC (una palabra codigo) recibido por el lado de recepcion se representa en una relacion de verosimilitud logantmica se conoce adecuadamente como el valor de recepcion uoi. Ademas, un mensaje emitido desde un nodo de comprobacion se representa por uj y un mensaje emitido desde un nodo variable se representa por vi.
Primero, en la decodificacion de un codigo LDPC, como se ve en la FIG. 2, se recibe un codigo LDPC y un mensaje (mensaje de nodo de comprobacion) uj se inicializa a “0” y ademas una variable k que supone un numero entero como un contador de procesos repetidos se inicializa a “0” en el paso S11, despues de lo cual el procesamiento avanza al paso S12. En el paso S12, la operacion matematica representada por una expresion (1) (operacion
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matematica de nodo variable) se lleva a cabo en base al valor de recepcion Uoi obtenido por la recepcion del codigo LDPC para determinar un mensaje (mensaje de nodo variable) vi. Ademas, la operacion matematica representada por una expresion (2) (operacion matematica de nodo de comprobacion) se lleva a cabo en base al mensaje vi para determinar el mensaje Uj.
[Expresion 1]
dv~ 1
Vi = Uoi +
J = l
■■■ (1)
[Expresion 2]
taah^J^gtanhg)
' ■■■ (2)
Aqrn, dv y dc en la expresion (1) y la expresion (2) son parametros que se puede seleccionar arbitrariamente y representan el numero de “1” en una direccion vertical (columna) y una direccion horizontal (fila) de la matriz de comprobacion de paridad H. Por ejemplo, en el caso de un codigo (3, 6), dv = 3 y dc = 6.
Se ha de senalar que, en la operacion matematica de nodo variable de la expresion (1) y la operacion matematica de nodo de comprobacion de la expresion (2), el intervalo de la operacion matematica es 1 a dv - 1 o 1 a dc - 1 debido a que un mensaje introducido desde un borde (lmea que interconecta un nodo variable y un nodo de comprobacion) desde el cual ha de ser emitido un mensaje no se hace un objeto de la operacion matematica. Mientras tanto, la operacion matematica de nodo de comprobacion de la expresion (2) se lleva a cabo produciendo por adelantado una tabla de una funcion R(v-i, v2) representada por una expresion (3) definida por una salida con respecto a dos entradas v1 y v2 y usando la tabla sucesivamente (recursivamente) como se representa por una expresion (4).
[Expresion 3]
x = 2 tanh~! {tanh(vi / 2) tanh(v2 / 2)} = R(\n, V2)
[Expresion 4]
(3)
Uj = J?(vi?jR(V2, J?(v3j„ J?(v* - 2, V& - l))))
- ' ' ' ... (4)
En el paso S12, la variable k se aumenta en “1” ademas, y el procesamiento avanza al paso S13. En el paso S13, se decide si la variable k es mayor o no que un numero de tiempo de decodificacion repetido predeterminado C. Si se decide en el paso S13 que la variable k no es mayor que C, entonces el procesamiento vuelve al paso S12, y se repite a partir de entonces un procesamiento similar.
Por otra parte, si se decide en el paso S13 que la variable k es mayor que C, entonces el procesamiento avanza al paso S14, en el que se determina y emite un mensaje vi como resultado de la decodificacion a ser emitido finalmente llevando a cabo una operacion matematica representada por una expresion (5), terminando por ello el proceso de codificacion del codigo LDPC.
[Expresion 5]
dv
Vi = Uoi -I- ^JUj
... (5)
Aqrn, la operacion matematica de la expresion (5) se lleva a cabo, diferente de la operacion matematica de nodo variable de la expresion (1), usando mensajes uj de todos los bordes que conectan con el nodo variable.
La FIG. 3 ilustra un ejemplo de la matriz de comprobacion de paridad H de un codigo LDPC (3, 6) (tasa de codificacion: 1/2, longitud de codigo: 12).
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La FIG. 4 muestra un grafico de Tanner de la matriz de comprobacion de paridad H de la FIG. 3.
Aqm, en la FIG. 4, un nodo de comprobacion se representa por “+”, y un nodo variable se representa por “=“. Un nodo de comprobacion y un nodo variable corresponden a una fila y una columna de la matriz de comprobacion de paridad H, respectivamente. Una conexion entre un nodo de comprobacion y un nodo variable es un borde y corresponde a “1” de un elemento de la matriz de comprobacion de paridad.
En particular, donde el elemento en la fila de orden j de la columna de orden i de la matriz de comprobacion de paridad es 1, el nodo variable de orden i (nodo de “=“) desde arriba y el nodo de comprobacion de orden j (nodo de “+”) desde arriba se conectan por un borde. El borde representa que un bit de codigo que corresponde al nodo variable tiene una condicion de restriccion que corresponde al nodo de comprobacion.
En el algoritmo suma producto (Algoritmo Suma Producto) que es un metodo de decodificacion para codigos LDPC, la operacion matematica de nodo variable y la operacion matematica de nodo de comprobacion se llevan a cabo repetidamente.
La FIG. 5 ilustra la operacion matematica de nodo variable llevada a cabo con respecto a un nodo variable.
Con respecto al nodo variable, un mensaje vi que corresponde a un borde a ser calculado se determina por la operacion matematica de nodo variable de la expresion (1) que usa mensajes ui y u2 desde los bordes restantes que conectan al nodo variable y al valor de recepcion u0i. Tambien un mensaje que corresponde a cualquier otro borde se determina de manera similar.
La FIG. 6 ilustra la operacion matematica de nodo de comprobacion llevada a cabo en un nodo de comprobacion.
Aqm, la operacion matematica de nodo de comprobacion de la expresion (2) se puede llevar a cabo reescribiendo la expresion (2) a una expresion (6) usando la relacion de una expresion a x b = exp(ln(|a|) + ln(|b|) x sign(a) x sign(b). Se ha de senalar que sign(x) es 1 donde x >0 pero es -1 donde x < 0.
[Expresion 6]
imagen1
■■■ (6)
Ademas, si, donde x >0, una funcion ^(x) se define como una expresion ^(x) = ln(tanh(x/2)), entonces dado que se satisface una expresion 9-1(x) = 2tanh"1(e"x), la expresion (6) se puede transformar en una expresion (7).
[Expresion 7]
imagen2
■■■ (7)
En el nodo de comprobacion, la operacion matematica de nodo de comprobacion de la expresion (2) se lleva a cabo segun la expresion (7).
En particular, en el nodo de comprobacion, el mensaje uj que corresponde al borde a ser calculado se determina por la operacion matematica de nodo de comprobacion de expresion (7) usando los mensajes v1, v2, v3, v4 y v5 de los
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bordes restantes que conectan al nodo de comprobacion. Tambien un mensaje que corresponde a cualquier otro borde se determina de una manera similar.
Se ha de senalar que la funcion ^(x) de la expresion (7) se puede representar tambien como ^(x) = ln((ex + 1) / (ex - 1)), y donde x > 0, ^(x) = 9-1(x). Cuando las funciones ^(x) y 9-1(x) se incorporan en hardware, mientras que algunas veces se incorporan usando una LUT (Tabla de Busqueda), tales LUT llegan a ser la misma LUT.
Documento No de Patente 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (06-2006)
Descripcion de la invencion
Problema tecnico
Aunque ha sido conocido que los codigos LDPC presentan una capacidad muy alta en un camino de comunicacion AWGN (Ruido Blanco Gaussiano Aditivo), en los ultimos anos ha llegado a estar claro que incluso en los otros caminos de comunicacion tienen una capacidad de correccion de errores mayor que los codigos de convolucion convencionales o codigos de conexion de codigos de convolucion y codigos RS (Reed Solomon).
En pocas palabras, si se selecciona un codigo que tiene un buen rendimiento en un camino de comunicacion AWGN, entonces el codigo tiene frecuentemente un rendimiento mejor que los otros codigos tambien en otros caminos de comunicacion.
De paso, se ha propuesto que, por ejemplo, donde se aplican codigos LDPC a difusion digital terrestre, los codigos LDPC percibidos en los estandares de DVB-S.2 y un sistema de modulacion prescrito en los estandares DVB-T se combinan y un intercalador (intercalador de bits) para intercalar bits de codigo de un codigo LDPC se proporciona entre la codificacion LDPC y la modulacion para mejorar el rendimiento de los codigos LDPC en un camino de comunicacion AWGN.
No obstante, en un camino de comunicacion supuesto con respecto a ondas terrestres, algunas veces ocurren errores de rafaga o borrado. Por ejemplo, en un sistema OFDM (Multiplexacion por Division de Frecuencia Ortogonal), en un entorno multitrayecto en donde la D/U (Relacion Deseado a Indeseado) es 0 dB (potencia de Indeseado = eco es igual a la potencia de Deseado = camino principal), la potencia de un sfmbolo particular llega a ser cero (borrado) en respuesta a un retardo de un eco (caminos distintos del camino principal).
Ademas, tambien en un revuelo (un camino de comunicacion en el cual se anade un eco cuyo retardo es cero y al cual se aplica una frecuencia Doppler (dopper)), donde la D/U es 0 dB, ocurre un caso en el que la potencia de un sfmbolo OFDM entero en un punto espedfico de tiempo se reduce a cero por la frecuencia Doppler.
Ademas, algunas veces surgen errores de rafaga a partir de una situacion de una lmea cableada desde una antena a un aparato de recepcion o inestabilidad de la fuente de alimentacion.
Convencionalmente, tambien en un camino de comunicacion en el que ocurren tales errores de rafaga o borrado como se ha descrito anteriormente, se usa en un camino de comunicacion AWGN un codigo de correccion de errores de un rendimiento alto.
Mientras tanto, en la decodificacion de los codigos LDPC, dado que la operacion matematica de nodo variable de la expresion (1) en donde la adicion de (valores de recepcion uoi de) bits de codigo de un codigo LDPC como se ve en la FIG. 5 se lleva a cabo en una columna de la matriz de comprobacion de paridad H y por lo tanto un nodo variable que corresponde a un bit de codigo del codigo LDPC, si ocurre un error con el bit de codigo usado para la operacion matematica de nodo variable, entonces cae la precision de un mensaje a ser determinado.
Entonces, dado que, en la decodificacion del codigo LDPC, el mensaje determinado en el nodo variable que conecta al nodo de comprobacion se usa para llevar a cabo una operacion matematica de nodo de comprobacion de la expresion (7) en el nodo de comprobacion, si el numero de nodos de comprobacion donde (bits de codigo del codigo LDPC que corresponden a) una pluralidad de nodos variables conectados al mismo presentan un error (incluyendo borrado) al mismo tiempo llega a ser grande, entonces se deteriora el rendimiento de la decodificacion.
Por ejemplo, si dos o mas de los nodos variables conectados al nodo de comprobacion sufren de borrado al mismo tiempo, entonces el nodo de comprobacion devuelve un mensaje de que la probabilidad de que el valor pueda ser 0 y la probabilidad de que el valor pueda ser 1 son iguales entre sf para todos los nodos variables. En este caso, aquellos nodos de comprobacion a los que el mensaje de las probabilidades iguales no contribuye a un ciclo de procesamiento de decodificacion (un conjunto de operacion matematica de nodo variable y de operacion matematica de nodo de comprobacion), y como resultado, se requieren un numero de veces aumentado de repeticion de procesamiento de decodificacion. Por consiguiente, se deteriora el rendimiento de la decodificacion. Ademas, aumenta el consumo de potencia de un aparato de recepcion que lleva a cabo la decodificacion del codigo LDPC.
Por consiguiente, en el presente, se demanda una tecnica para mejorar la tolerancia a errores de rafaga o borrado mientras que se mantiene el rendimiento en un camino de comunicacion AWGN.
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Aqm, se ha propuesto que se mejore el rendimiento de codigos LDPC en un camino de comunicacion AWGN proporcionando un intercalador para intercalar bits de codigo de un codigo LDPC entre codificacion LDPC y modulacion como se ha descrito anteriormente, y si el intercalador puede llevar a cabo intercalado de disminucion de la probabilidad que una pluralidad de unos de (bits de codigo de codigos LDPC que corresponden a) nodos variables conectados a un nodo de comprobacion pueden presentar un error, entonces se puede mejorar el rendimiento de decodificacion.
La presente invencion se ha hecho en vista de tal situacion como se ha descrito anteriormente y hace posible mejorar la tolerancia a errores de bits de codigo de un codigo LDPC tales como errores de rafaga o borrado.
Solucion tecnica
Un aparato de procesamiento de datos de un primer aspecto de la presente invencion es un aparato de procesamiento de datos que intercala datos, incluyendo medios de reordenacion para llevar a cabo, donde un codigo LDPC (Comprobacion de Paridad de Baja Densidad) se transmite como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo del mismo, un proceso de reordenacion de reordenacion de los bits de codigo del codigo LDPC de manera que una pluralidad de unos de los bits de codigo que corresponden al valor 1 incluido en una fila arbitraria de la matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo.
Un metodo de procesamiento de datos del primer aspecto de la presente invencion es un metodo de procesamiento de datos para un aparato de procesamiento de datos que intercala datos, incluyendo un paso llevado a cabo por el aparato de procesamiento de datos de llevar a cabo, donde un codigo LDPC (Comprobacion de Paridad de Baja Densidad) se transmite como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo del mismo, una reordenacion de los bits de codigo del codigo LDPC de manera que una pluralidad de unos de los bits de codigo que corresponden al valor 1 incluido en una fila arbitraria de la matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo.
En tal primer aspecto como se ha descrito anteriormente, donde un codigo LDPC (Comprobacion de Paridad de Baja Densidad) se transmite como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo del mismo, el aparato de procesamiento de datos lleva a cabo una reordenacion de los bits de codigo del codigo LDPC de manera que una pluralidad de unos de los bits de codigo que corresponden al valor 1 incluido en una fila arbitraria de la matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo.
Un aparato de procesamiento de datos de un segundo aspecto de la presente invencion es un aparato de procesamiento de datos que recibe un codigo LDPC (Comprobacion de Paridad de Baja Densidad) transmitido al mismo en una forma intercalada como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo, incluyendo medios de reordenacion inversa para llevar a cabo, para un codigo LDPC obtenido llevando a cabo un proceso de reordenacion de reordenacion de los bits de codigo del codigo LDPC de manera que una pluralidad de unos de los bits de codigo del codigo LDPC que corresponden al valor 1 incluido en una fila arbitraria de una matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo, un proceso de reordenacion inversa que es una reordenacion inversa que corresponde al proceso de reordenacion, y medios de decodificacion LDPC para llevar a cabo una decodificacion LDPC del codigo LDPC para el cual se lleva a cabo el proceso de reordenacion inversa.
Un metodo de procesamiento de datos del segundo aspecto de la presente invencion es un metodo de procesamiento de datos para un aparato de procesamiento de datos que recibe un codigo LDPC (Comprobacion de Paridad de Baja Densidad) transmitido al mismo de una forma intercalada como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo, incluyendo un paso llevado a cabo por el aparato de procesamiento de datos de llevar a cabo, para un codigo LDPC obtenido llevando a cabo un proceso de reordenacion de reordenacion de los bits de codigo del codigo LDPC de manera que una pluralidad de unos de los bits de codigo del codigo LDPC que corresponden al valor 1 incluido en una fila arbitraria de una matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo, un proceso de reordenacion inversa que es reordenacion inversa que corresponde al proceso de reordenacion, y un paso llevado por el aparato de procesamiento de datos de llevar a cabo la decodificacion LDPC del codigo LDPC para el cual se lleva a cabo el proceso de reordenacion inversa.
En tal segundo aspecto como se ha descrito anteriormente, para un codigo LDPC obtenido llevando a cabo el proceso de reordenacion, se lleva a cabo un proceso de reordenacion inversa que es reordenacion inversa que corresponde a la reordenacion descrita anteriormente, y se lleva a cabo una decodificacion LDPC del codigo LDPC para el cual se ha llevado a cabo un proceso de reordenacion inversa.
Un aparato de procesamiento de datos de un tercer aspecto de la presente invencion es un aparato de procesamiento de datos que intercala datos, incluyendo medios de reordenacion para llevar a cabo, donde un codigo LDPC (Comprobacion de Paridad de Baja Densidad) en el que una matriz de informacion que es esa parte de una matriz de comprobacion de paridad del mismo que corresponde a bits de informacion del codigo LDPC y tiene una estructura dclica se transmite como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo del mismo mientras que el sfmbolo esta formado de los bits de codigo del codigo LDPC que estan escritos en una direccion de columna de medios de almacenamiento para almacenar los bits de codigo del codigo LDPC en una direccion de fila y la direccion de columna y se leen en la direccion de fila de los medios de almacenamiento, el
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intercalado de torsion de columna de cambio de la posicion de inicio de escritura cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna de los medios de almacenamiento para cada columna de los medios de almacenamiento como un proceso de reordenacion para reordenar los bits de codigo del codigo LDPC.
Un metodo de procesamiento de datos del tercer aspecto de la presente invencion es un metodo de procesamiento de datos para un aparato de procesamiento de datos que intercala datos, incluyendo un paso llevado a cabo por el aparato de procesamiento de datos de llevar a cabo, donde un codigo LDPC (Comprobacion de Paridad de Baja Densidad) en el que una matriz de informacion que es esa parte de la matriz de comprobacion de paridad del mismo que corresponde a bits de informacion del codigo LDPC y tiene una estructura dclica se transmite como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo del mismo mientras que el sfmbolo esta formado de los bits de codigo del codigo LDPC que se escriben en una direccion de columna de medios de almacenamiento para almacenar los bits de codigo del codigo LDPC en una direccion de fila y la direccion de columna y se leen en la direccion de fila de los medios de almacenamiento, intercalado de torsion de columna de cambio de la posicion de inicio de escritura cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna de los medios de almacenamiento para cada columna de los medios de almacenamiento como un proceso de reordenacion para reordenar los bits de codigo del codigo LDPC.
En tal tercer aspecto como se ha descrito anteriormente, el intercalado de torsion de columna de cambio de la posicion de inicio de escritura cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna de los medios de almacenamiento para cada columna de los medios de almacenamiento se llevan a cabo como un proceso de reordenacion para reordenar los bits de codigo del codigo LDPC.
Un aparato de procesamiento de datos de un cuarto aspecto de la presente invencion es un aparato de procesamiento de datos que recibe un codigo LDPC (Comprobacion de Paridad de Baja Densidad) transmitido al mismo en una forma intercalada como un sfmbolo o sfmbolos cada uno formado de dos o mas bits de codigo, incluyendo medios de reordenacion inversa para llevar a cabo, donde el codigo LDPC es un codigo LDPC en el que una matriz de informacion que es esa parte del codigo LDPC que corresponde a bits de informacion del codigo LDPC en una matriz de comprobacion de paridad del codigo LDPC tiene una estructura dclica y el sfmbolo esta formado de los bits de codigo del codigo LDPC que se escriben en una direccion de columna de medios de almacenamiento para almacenar los bits de codigo del codigo LDPC en una direccion de fila y la direccion de columna y se leen en la direccion de fila de dichos medios de almacenamiento, para un codigo LDPC obtenido llevando a cabo un intercalado de torsion de columna de cambio de la posicion de inicio de escritura cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna de dichos medios de almacenamiento para cada columna de dichos medios de almacenamiento como un proceso de reordenacion de reordenacion de bits de codigo del codigo LDPC, un proceso de reordenacion inversa que es reordenacion inversa que corresponde al proceso de reordenacion, y medios de decodificacion LDPC para llevar a cabo decodificacion LDPC del codigo LDPC para el cual se lleva a cabo el proceso de reordenacion inversa.
Un metodo de procesamiento de datos segun el cuarto aspecto de la presente invencion es un metodo de procesamiento de datos para un aparato de procesamiento de datos que recibe un codigo LDPC (Comprobacion de Paridad de Baja Densidad) transmitido al mismo en una forma intercalada como un sfmbolo o sfmboios cada uno formado de dos o mas bits de codigo, incluyendo un paso llevado a cabo por el aparato de procesamiento de datos de llevar a cabo, donde el codigo LDPC es un codigo LDPC en el que una matriz de informacion que es esa parte del codigo LDPC que corresponde a bits de informacion del codigo LDPC en una matriz de comprobacion de paridad del codigo LDPC tiene una estructura dclica y el sfmbolo esta formado de los bits de codigo del codigo LDPC que se escriben en una direccion de columna de los medios de almacenamiento para almacenar los bits de codigo del codigo LDPC en una direccion de fila y la direccion de columna y se leen en la direccion de fila de los medios de almacenamiento, para un codigo LDPC obtenido llevando a cabo intercalado de torsion de columna de cambio de la posicion de inicio de escritura cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna de los medios de almacenamiento para cada columna de los medios de almacenamiento como un proceso de reordenacion de reordenacion de los bits de codigo del codigo LDPC, un proceso de reordenacion inversa que es reordenacion inversa que corresponde al proceso de reordenacion, y un paso llevado a cabo por el aparato de procesamiento de datos de llevar a cabo una decodificacion LDPC del codigo LDPC para el cual se lleva a cabo el proceso de reordenacion inversa.
En tal cuarto aspecto como se ha descrito anteriormente, un proceso de reordenacion inversa que es reordenacion inversa que corresponde al proceso de reordenacion se lleva a cabo para un codigo LDPC obtenido llevando a cabo un intercalado de torsion de columna como un proceso de reordenacion, y se lleva a cabo una decodificacion LDPC del codigo LDPC para el cual se ha llevado a cabo el proceso de reordenacion inversa.
Se ha de senalar que el aparato de procesamiento de datos puede ser un aparato independiente o puede ser un bloque interno que compone un aparato.
Efecto ventajoso
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Con el primer al cuarto aspecto de la presente invencion, se puede mejorar la tolerancia a errores de bits de codigo de un codigo LDPC.
Breve descripcion de los dibujos
La FIG. 1 es una vista que ilustra una matriz de comprobacion de paridad H de un codigo LDPC.
La FIG. 2 es un diagrama de flujo que ilustra un procedimiento de decodificacion de un codigo LDPC.
La FIG. 3 es una vista que ilustra un ejemplo de una matriz de error de paridad de un codigo LDPC.
La FIG. 4 es una vista que muestra un grafico de Tanner de una matriz de comprobacion de paridad.
La FIG. 5 es una vista que muestra un nodo variable.
La FIG. 6 es una vista que muestra un nodo de comprobacion.
La FIG. 7 es una vista que muestra un ejemplo de una configuracion de una realizacion de un sistema de transmision al cual se aplica la presente invencion.
La FIG. 8 es un diagrama de bloques que muestra un ejemplo de una configuracion de un aparato de transmision 11.
La FIG. 9 es una vista que ilustra una matriz de comprobacion de paridad.
La FIG. 10 es una vista que ilustra una matriz de paridad.
La FIG. 11 es una vista que ilustra una matriz de comprobacion de paridad de un codigo LDPC y ponderaciones de columnas prescritas en el estandar DVB-S.2.
La FIG. 12 es una vista que ilustra una disposicion de punto de senal de 16QAM.
La FIG. 13 es una vista que ilustra una disposicion de punto de senal de 64QAM.
La FIG. 14 es una vista que ilustra una disposicion de punto de senal de 64QAM.
La FIG. 15 es una vista que ilustra una disposicion de punto de senal de 64QAM.
La FIG. 16 es una vista que ilustra un procesamiento de un demultiplexor 25.
La FIG. 17 es una vista que ilustra un procesamiento del demultiplexor 25
La FIG. 18 es una vista que muestra un grafico de Tanner con respecto a decodificacion de un codigo LDPC.
La FIG. 19 es una vista que muestra una matriz de paridad Ht que tiene una estructura de escalera y un grafico de Tanner que corresponde a la matriz de paridad Ht.
La FIG. 20 es una vista que muestra la matriz de paridad Ht de una matriz de comprobacion de paridad H que corresponde al codigo LDPC despues de intercalado de paridad.
La FIG. 21 es una vista que ilustra una matriz de comprobacion de paridad de conversion.
La FIG. 22 es una vista que ilustra un procesamiento de un intercalador de torsion de columna 24.
La FIG. 23 es una vista que ilustra numeros de columna de una memoria 31 necesaria para el intercalado de torsion
de columna y direcciones de posiciones de inicio de escritura.
La FIG. 24 es una vista que ilustra numeros de columna de la memoria 31 necesarios para el intercalado de torsion de columna y direcciones de posiciones de inicio de escritura.
La FIG. 25 es un diagrama de flujo que ilustra un proceso de transmision.
La FIG. 26 es una vista que muestra un modelo de un camino de comunicacion adoptado en una simulacion.
La FIG. 27 es una vista que ilustra una relacion entre una tasa de error obtenida mediante la simulacion y una frecuencia Doppler fd de una fluctuacion.
La FIG. 28 es una vista que ilustra una relacion entre una tasa de error obtenida mediante la simulacion y una frecuencia Doppler fd de una fluctuacion.
La FIG. 29 es un diagrama de bloques que muestra un ejemplo de una configuracion de un aparato de recepcion 12.
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La FIG. 30 es un diagrama de flujo que ilustra un proceso de recepcion.
La FIG. 31 es una vista que ilustra un ejemplo de una matriz de comprobacion de paridad de un codigo LDPC.
La FIG. 32 es una vista que ilustra una matriz (matriz de comprobacion de paridad de conversion) obtenida aplicando sustitucion de filas y sustitucion de columnas a una matriz de comprobacion de paridad.
La FIG. 33 es una vista que ilustra una matriz de comprobacion de paridad de conversion dividida en una unidad de 5 x 5 bits.
La FIG. 34 es un diagrama de bloques que muestra un ejemplo de una configuracion de un aparato de decodificacion en el que se lleva a cabo colectivamente una operacion matematica de nodo para P nodos.
La FIG. 35 es un diagrama de bloques que muestra un ejemplo de una configuracion de una seccion de decodificacion LDPC 56.
La FIG. 36 es un diagrama de bloques que muestra un ejemplo de una configuracion de una realizacion de un ordenador al que se aplica la presente invencion.
La FIG. 37 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 2/3 y una longitud de codigo de 16.200.
La FIG. 38 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 2/3 y una longitud de codigo de 64.800.
La FIG. 39 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 2/3 y la longitud de codigo de 64.800.
La FIG. 40 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 2/3 y la longitud de codigo de 64.800.
La FIG. 41 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 3/4 y una longitud de codigo de 16.200.
La FIG. 42 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 3/4 y una longitud de codigo de 64.800.
La FIG. 43 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/4 y la longitud de codigo de 64.800.
La FIG. 44 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/4 y la longitud de codigo de 64.800.
La FIG. 45 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/4 y la longitud de codigo de 64.800.
La FIG. 46 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 4/5 y una longitud de codigo de 16.200.
La FIG. 47 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 4/5 y una longitud de codigo de 64.800.
La FIG. 48 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 4/5 y la longitud de codigo de 64.800.
La FIG. 49 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 4/5 y la longitud de codigo de 64.800.
La FIG. 50 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 4/5 y la longitud de codigo de 64.800.
La FIG. 51 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 5/6 y una longitud de codigo de 16.200.
La FIG. 52 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 5/6 y una longitud de codigo de 64.800.
La FIG. 53 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 5/6 y la longitud de codigo de 64.800.
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La FIG. 55 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 5/6 y la longitud de codigo de 64.800.
La FIG. 56 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 8/9 y una longitud de codigo de 16.200.
La FIG. 57 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 8/9 y la longitud de codigo de 64.800.
La FIG. 58 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 8/9 y la longitud de codigo de 64.800.
La FIG. 59 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 8/9 y la longitud de codigo de 64.800.
La FIG. 60 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 8/9 y la longitud de codigo de 64.800.
La FIG. 61 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 9/l0 y una longitud de codigo de 64.800.
La FIG. 62 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 9/10 y la longitud de codigo de 64.800.
La FIG. 63 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 9/10 y la longitud de codigo de 64.800.
La FIG. 64 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 9/10 y la longitud de codigo de 64.800.
La FIG. 65 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 1/4 y una longitud de codigo de 64.800.
La FIG. 66 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 1/4 y la longitud de codigo de 64.800.
La FIG. 67 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 1/3 y una longitud de codigo de 64.800.
La FIG. 68 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 1/3 y la longitud de codigo de 64.800.
La FIG. 69 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 2/5 y una longitud de codigo de 64.800.
La FIG. 70 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 2/5 y la longitud de codigo de 64.800.
La FIG. 71 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 1/2 y una longitud de codigo de 64.800.
La FIG. 72 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 1/2 y la longitud de codigo de 64.800.
La FIG. 73 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 1/2 y la longitud de codigo de 64.800.
La FIG. 74 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 3/5 y una longitud de codigo de 64.800.
La FIG. 75 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/5 y la longitud de codigo de 64.800.
La FIG. 76 es una vista que ilustra el ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/5 y la longitud de codigo de 64.800.
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La FIG. 78 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 1/3 y una longitud de codigo de 16.200.
La FIG. 79 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 2/5 y una longitud de codigo de 16.200.
La FIG. 80 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 1/2 y una longitud de codigo de 16.200.
La FIG. 81 es una vista que ilustra un ejemplo de una tabla de valores iniciales de matriz de comprobacion de paridad de una tasa de codificacion de 3/5 y una longitud de codigo de 16.200.
La FIG. 82 es una vista que ilustra otro ejemplo de la tabla de valores iniciales de matriz de comprobacion de paridad de la tasa de codificacion de 3/5 y la longitud de codigo de 16.200.
La FIG. 83 es una vista que i de una tabla inicial de matriz
ustra un metodo de determinacion de una matriz de comprobacion de paridad H a partir de comprobacion de paridad.
La FIG. 84 es una vista que i La FIG. 85 es una vista que i La FIG. 86 es una vista que i La FIG. 87 es una vista que i La FIG. 88 es una vista que i La FIG. 89 es una vista que i La FIG. 90 es una vista que i La FIG. 91 es una vista que i La FIG. 92 es una vista que i La FIG. 93 es una vista que i La FIG. 94 es una vista que i La FIG. 95 es una vista que i La FIG. 96 es una vista que i La FIG. 97 es una vista que i La FIG. 98 es una vista que i La FIG. 99 es una vista que i
ilustra un ejemplo de sustitucion de bits de codigo.
ilustra otro ejemplo de sustitucion de bits de codigo.
ilustra un ejemplo adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
ilustra un resultado de simulacion de la BER.
ilustra otro resultado de simulacion de la BER.
ilustra un resultado de simulacion adicional de la BER.
ilustra aun un resultado de simulacion de la BER.
ilustra un ejemplo de sustitucion de bits de codigo.
ilustra otro ejemplo de sustitucion de bits de codigo.
ilustra un ejemplo adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
La FIG. 100 es una vista que ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
La FIG. 101 es una vista que ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
La FIG. 102 es una vista que ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
La FIG. 103 es una vista que ilustra un ejemplo aun adicional de sustitucion de bits de codigo.
La FIG. 104 es una vista que ilustra un procesamiento de un multiplexor 54 que compone un desintercalador 53.
La FIG. 105 es una vista que ilustra un procesamiento de un desintercalador de torsion de columna 55.
La FIG. 106 es un diagrama de bloques que muestra otro ejemplo de una configuracion del aparato de recepcion 12.
La FIG. 107 es un diagrama de bloques que muestra un primer ejemplo de una configuracion de un sistema de recepcion que se puede aplicar al aparato de recepcion 12.
La FIG. 108 es un diagrama de bloques que muestra un segundo ejemplo de la configuracion del sistema de recepcion que se puede aplicar al aparato de recepcion 12.
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La FIG. 109 es un diagrama de bloques que muestra un tercer ejemplo de la configuracion del sistema de recepcion que se puede aplicar al aparato de recepcion 12.
Explicacion de los simbolos de referencia
11 Aparato de transmision, 12 Aparato de recepcion, 21 Seccion de codificacion LDPC, 22 Intercalador de bits, 23 Intercalador de paridad, 24 Intercalador de torsion de columna, 25 Demultiplexor, 26 Seccion de correspondencia, 27 Seccion de modulacion ortogonal, 31 Memoria, 32 Seccion de sustitucion, 51 Seccion de demodulacion ortogonal, 52 Seccion de descorrespondencia, 53 Desintercalador, 54 Multiplexor, 55 Intercalador de torsion de columna, 56 Seccion de decodificacion LDPC, 300 Memoria de almacenamiento de datos de borde, 301 Selector, 302 Seccion de calculo de nodo de comprobacion, 303 Circuito de desplazamiento dclico, 304 Memoria de almacenamiento de datos de borde, 305 Selector, 306 Memoria de datos de recepcion, 307 Seccion de calculo de nodo variable, 308 Circuito de desplazamiento dclico, 309 Seccion de calculo de palabra decodificada, 310 Seccion de reordenacion de datos de recepcion, 311 Seccion de reordenacion de datos decodificados, 401 Bus, 402 CPU, 403 ROM, 404, RAM, 405 Disco duro, 406 Seccion de salida, 407 Seccion de entrada, 408 Seccion de comunicacion, 409 Unidad, 410 Interfaz de entrada/salida, 411 Medio de grabacion extrafble, 1001 Seccion de sustitucion inversa, 1002 Memoria, 1011 Desintercalador de paridad, 1021 Seccion de decodificacion LDPC, 1101 Seccion de adquisicion, 1101 Seccion de procesamiento de decodificacion de lmea de transmision, 1103 Seccion de procesamiento de decodificacion de fuente de informacion, 1111 Seccion de salida, 1121 Seccion de grabacion.
Mejor modo para llevar a cabo la invencion
La FIG. 7 muestra un ejemplo de una configuracion de una realizacion de un sistema de transmision al cual se aplica la presente invencion (el termino sistema significa un agregado logico de una pluralidad de aparatos con independencia de si el aparato de componente individual se incluye o no en el mismo alojamiento).
Con referencia a la FIG. 7, el sistema de transmision incluye un aparato de transmision 11 y un aparato de recepcion 12.
El aparato de transmision 11 es, por ejemplo, un aparato que lleva a cabo la transmision de un programa de difusion de television y transmite datos de objeto que son un objeto de transmision tal como datos de imagen, datos de sonido, etc. como un programa de difusion de television, por ejemplo, a traves de un canal por satelite u ondas terrestres.
El aparato de recepcion 12 es, por ejemplo, un sintonizador o un receptor de television para recibir un programa de difusion de television, y recibe datos de objeto transmitidos al mismo desde el aparato de transmision 11.
La FIG. 8 muestra un ejemplo de una configuracion del aparato de transmision 11 de la FIG. 7.
Con referencia a la FIG. 8, el aparato de transmision 11 incluye una seccion de codificacion LDPC 21, un intercalador de bits 22, una seccion de correspondencia 26 y una seccion de modulacion ortogonal 27.
Para la seccion de codificacion LDPC 21, se suministran datos de objeto.
La seccion de codificacion LDPC 21 lleva a cabo codificacion LDPC de los datos de objeto suministrados a la misma segun una matriz de comprobacion de paridad en la que una matriz de paridad que es una parte que corresponde a los bits de paridad de un codigo LDPC tiene una estructura de escalera y emite un codigo LDPC en donde los datos de objeto son bits de informacion.
En particular, la seccion de codificacion LDPC 21 lleva a cabo codificacion LDPC de codificacion de datos de objeto en un codigo LDPC prescrito, por ejemplo, en los estandares DVB-S.2 y emite un codigo LDPC obtenido como resultado de la codificacion LDPC.
Aqm, el codigo LDPC prescrito en el estandar DVB-S.2 es un codigo IRA (Acumulacion de Repeticion Irregular), y la matriz de paridad en la matriz de comprobacion de paridad del codigo LDPC tiene una estructura de escalera. La matriz de paridad y la estructura de escalera se describen en lo sucesivo. Ademas, el codigo IRA se describe, por ejemplo, en “Irregular Repeat-Accumulate Codes”, H. Jin., A. Khandekar, y R. J. McEliece, en las Actas del 2° Simposio Internacional sobre Turbo codigos y Topicos Relacionados, paginas 1-8, septiembre de 2000.
El codigo LDPC emitido desde la seccion de codificacion LDPC 21 se suministra al intercalador de bits 22.
El intercalador de bits 22 es un aparato de procesamiento de datos para intercalar datos e incluye un intercalador de paridad 23, un intercalador de torsion de columna 24 y un demultiplexor (DEMUX) 25.
El intercalador de paridad 23 lleva a cabo el intercalado de paridad de intercalado de bits de paridad del codigo LDPC desde la seccion de codificacion LDPC 21 a posiciones de otros bits de paridad y suministra el codigo LDPC despues del intercalado de paridad al intercalador de torsion de columna 24.
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El intercalador de torsion de columna 24 lleva a cabo intercalado de torsion de columna para el codigo LDPC desde el intercalador de paridad 23 y suministra el codigo LDPC despues del intercalado de torsion de columna al demultiplexor 25.
En particular, el codigo LDPC se transmite despues de que se mapean dos o mas bits de codigo del mismo a un sfmbolo de modulacion ortogonal por la seccion de correspondencia 26 descrita en lo sucesivo.
El intercalador de torsion de columna 24 lleva a cabo, por ejemplo, tal intercalado de torsion de columna como se describe en lo sucesivo como un proceso de reordenacion de reordenacion de bits de codigo del codigo LDPC desde el intercalador de paridad 23 de manera que una pluralidad de bits de codigo del codigo LDPC que corresponde al valor 1 incluido en una fila arbitraria de la matriz de comprobacion de paridad usada en la seccion de codificacion LDPC 21 no se mapean a un sfmbolo.
El demultiplexor 25 lleva a cabo un proceso de sustitucion de las posiciones de dos o mas bits de codigo del codigo LDPC desde el intercalador de torsion de columna 24 que se mapean a un sfmbolo para obtener un codigo LDPC cuya tolerancia a AWGN se refuerza y suministra el codigo LDPC a la seccion de correspondencia 26.
La seccion de correspondencia 26 mapea dos o mas bits de codigo del codigo LDPC desde el demultiplexor 25 a puntos de senal determinados por un metodo de modulacion de modulacion ortogonal (modulacion de multiples valores) llevada a cabo por la seccion de modulacion ortogonal 27.
En particular, la seccion de correspondencia 26 simboliza el codigo LDPC desde el demultiplexor 25 a un sfmbolo (valor de sfmbolo), representado por un punto de senal determinado por el sistema de modulacion, en un plano IQ (constelacion IQ) definido por un eje I representativo de una componente I que esta en fase con una portadora y un eje Q representativo de una componente Q que es ortogonal a la onda portadora.
Aqm, como el metodo de modulacion de modulacion ortogonal llevada a cabo por la seccion de modulacion ortogonal 27, estan disponibles metodos de modulacion que incluyen, por ejemplo, un metodo de modulacion definido en los estandares DVB-T, es decir, por ejemplo, QPSK (Codificacion por Desplazamiento de Fase en Cuadratura), 16QAM (Modulacion de Amplitud en Cuadratura), 64QaM, 256QAM, 1024QaM,4096QAM, etc. Que metodo de modulacion se debena usar para modulacion ortogonal a ser llevada a cabo por la seccion de modulacion ortogonal 27 se fija por adelantado, por ejemplo, segun una operacion del aparato de transmision 11 por un operador. Se ha de senalar que la seccion de modulacion ortogonal 27 puede llevar a cabo alguna otra modulacion ortogonal tal como, por ejemplo, 4PAM (Modulacion de Amplitud de Pulsos).
El sfmbolo obtenido por la seccion de correspondencia 26 se suministra a la seccion de modulacion ortogonal 27.
La seccion de modulacion ortogonal 27 lleva a cabo modulacion ortogonal de una portadora segun el sfmbolo desde la seccion de correspondencia 26 y transmite una senal de modulacion obtenida mediante la modulacion ortogonal.
Ahora, la FIG. 9 ilustra una matriz de comprobacion de paridad H usada en la codificacion LDPC por la seccion de codificacion LDPC 21 de la FIG. 8.
La matriz de comprobacion de paridad H tiene una estructura LDGM (Matriz de Generacion de Baja Densidad) y se puede representar mediante una expresion H = [Ha|Ht] a partir de una matriz de informacion Ha de una parte que corresponde a bits de informacion y un matriz de paridad Ht que corresponde a bits de paridad de entre bits de codigo del codigo LDPC (matriz en la que los elementos de la matriz de informacion Ha son elementos en el lado izquierdo y los elementos de la matriz de paridad Ht son elementos en el lado derecho).
Aqm, el numero de bits de los bits de informacion y el numero de bits de los bits de paridad de entre los bits de codigo de un codigo LDPC (una palabra de codigo) se conocen como longitud de informacion K y longitud de paridad M, y el numero de bits de los bits de codigo de un codigo LDPC se conoce como longitud de codigo N (= K + M).
La longitud de informacion K y la longitud de paridad M con respecto a un codigo LDPC de una cierta longitud de codigo N dependen de la tasa de codificacion. Mientras tanto, la matriz de comprobacion de paridad H es una matriz cuyas filas x columnas son M x N. Entonces, la matriz de informacion Ha es una matriz M x K y la matriz de paridad Ht es una matriz M x M.
La FIG. 10 ilustra la matriz de paridad Ht de la matriz de comprobacion de paridad H de un codigo LDPC prescrito en el estandar DVB-S.2.
La matriz de paridad Ht de la matriz de comprobacion de paridad H del codigo LDPC prescrito en el estandar DVB- S.2 tiene una estructura de escalera en donde los elementos del valor 1 se disponen como una escalera como se ve en la FIG. 10. La ponderacion de fila de la matriz de paridad Ht es 1 con respecto a la primera fila, pero es 2 con respecto a todas las filas restantes. Mientras tanto, la ponderacion de columna es 1 con respecto a la ultima fila, pero es 2 con respecto a todas las columnas restantes.
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Como se ha descrito anteriormente, el codigo LDPC de la matriz de comprobacion de paridad H en donde la matriz de paridad Ht tiene una estructura de escalera se puede producir facilmente usando la matriz de comprobacion de paridad H.
En particular, un codigo LDPC (una palabra de codigo) se representa por un vector de fila c y un vector de columna obtenido trasponiendo el vector de fila se representa por CT Ademas, una parte de bits de informacion desde dentro del vector de fila c que es un codigo LDPC se representa por un vector de fila A y una parte de bits de paridad se representa por un vector de fila T.
Aqrn, en este caso, el vector de fila c se puede presentar por una expresion c = [A|T] a partir del vector de fila A como bits de informacion y el vector de fila T como bits de paridad (vector de fila en donde los elementos del vector de fila A son elementos en el lado izquierdo y los elementos del vector de fila T son elementos en el lado derecho).
Es necesario para la matriz de comprobacion de paridad H y el vector de fila c = [A|T] como el codigo LDPC satisfacer una expresion HcT = 0, y donde la matriz de paridad Ht de la matriz de comprobacion de paridad H = [Ha|Ht] tiene tal estructura de escalera como se muestra en la FIG. 10, el vector de fila T como bits de paridad que forma el vector de fila c = [A|T] que satisface la expresion HcT = 0 se puede determinar secuencialmente fijando sucesivamente los elementos en las filas comenzando con los elementos en la primera fila del vector de columna HcT en la expresion HcT = 0 a cero.
La FIG. 11 ilustra la matriz de comprobacion de paridad H de un codigo LDPC y ponderaciones de columna definidas en el estandar DVB-S.2.
En particular, A de la FIG. 11 ilustra la matriz de comprobacion de paridad H de un codigo LDPC definido en el estandar DVB-S.2.
Con respecto a las columnas KX de la primera columna de la matriz de comprobacion de paridad H, la ponderacion de columna es X; con respecto a K3 columnas sucesivas, la ponderacion de columna es 3; con respecto a M-1 columnas sucesivas, la ponderacion de columna es 2; y con respecto a la ultima columna, la ponderacion de columna es 1.
Aqrn, KX + K3 + M-1 + 1 es igual a la longitud de codigo N.
En el estandar DVB-S.2, los numeros de columna KX, K3 y M (longitud de paridad) asf como la ponderacion de columna X estan prescritos de tal manera como se ve en B de la FIG. 11.
En particular, B de la FIG. 11 ilustra los numeros de columna KX, K3 y M, asf como la ponderacion de columna X con respecto a diferentes tasas de codificacion de los codigos LDPC prescritos en el estandar DVB-S.2.
En el estandar DVB-S.2, estan prescritos los codigos LDPC de las longitudes de codigo N de 64.800 bits y 16.200 bits.
Y como se ve en B de la FIG. 11, para el codigo LDPC cuya longitud de codigo N es 64.800 bits, estan prescritas 11 tasas de codificacion (tasas nominales) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, y para el codigo LDPC cuya longitud de codigo N es 16.200 bits, estan prescritas 10 tasas de codificacion 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 y 8/9.
Con respecto a los codigos LDPC, se sabe que los bits de codigo que corresponden a una columna de la matriz de comprobacion de paridad H que tiene una ponderacion de columna mas alta presenta una tasa de error inferior.
La matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 e ilustrada en la FIG.11 tiene una tendencia de que una columna mas cercana al lado de la cabecera (lado izquierdo) tenga una ponderacion de columna mas alta. Por consiguiente, el codigo LDPC que corresponde a la matriz de comprobacion de paridad H tiene una tendencia de que un bit de codigo mas cercano a la cabecera es mayor en tolerancia a un error (tiene una tolerancia mas alta a un error) y un bit de codigo mas cercano a la cola es menor en tolerancia a un error.
La FIG. 12 ilustra una disposicion de (puntos de senal que corresponden a) 16 sfmbolos en el plano IQ donde se lleva a cabo 16 QAM por la seccion de modulacion ortogonal 27 de la FIG. 8.
En particular, A de la FIG. 12 ilustra sfmbolos de 16QAM.
En 16QAM, un sfmbolo representa 4 bits, y existen 16 (= 24) sfmbolos. Entonces, los 16 sfmbolos se disponen de manera que forman una forma cuadrada de 4 x 4 sfmbolos en la direccion I x la direccion Q centrada en el origen del plano IQ.
Ahora, si 4 bits representados por un sfmbolo de 16QAM se representan por y0, y-i, y2 e y3 en orden desde el bit mas significativo, entonces donde el sistema de modulacion es el 16QAM, 4 bits de codigo del codigo LDPC se mapean a un sfmbolo de los 4 bits yg a y3 que coinciden con los 4 bits por la seccion de correspondencia 26 (FIG. 8).
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B de la FIG. 12 indica Smites de bit con respecto a los 4 bits yo a y3 representados por el s^bolo del 16QAM.
Aqrn, un Umite de bit con respecto a un bit yi (en la FIG. 12, i = 0, 1, 2, 3) significa un lfmite entre un sfmbolo cuyo bit yi es 0 y otro sfmbolo cuyo bit yi es 1.
Como se ve en B de la FIG. 12, en cuanto al bit mas significativo yo de entre los 4 bits yo a y3 representados por el sfmbolo de 16QAM, solamente una ubicacion del eje Q en el plano IQ hace un lfmite de bit, y en cuanto al segundo bit y1 (segundo a partir del bit mas significativo), solamente una ubicacion del eje I en el plano IQ hace un lfmite de bit.
Ademas, en cuanto al tercer bit y3, cada una de dos ubicaciones entre la primera y la segunda columnas y entre la tercera y cuarta columnas de la izquierda de los 4 x 4 sfmbolos hace un lfmite.
Ademas, en cuanto al cuarto bit y3, cada una de dos ubicaciones entre la primera y la segunda filas y entre la tercera y cuarta filas de los 4 x 4 sfmbolos hace un lfmite.
El bit y1 representado por un sfmbolo es menos probable que llegue a ser erroneo en la medida que el numero de sfmbolos separados lejos de un lfmite de bit aumenta, pero es mas probable que llegue a ser erroneo en la medida que aumenta el numero de sfmbolos colocados mas cerca de un lfmite de bit.
Si un bit que es menos probable que llegue a ser erroneo (es tolerante a un error) se conoce como “bit fuerte” pero un bit que es mas probable que llegue a ser erroneo (es tolerante a un error) se conoce como “bit debil”, entonces en cuanto a los 4 bits yo a y3 representados por sfmbolos de 16QAM, el bit mas significativo yo y el segundo bit y1 son bits fuertes y el tercer bit y2 y el cuarto bit y3 son bits debiles.
Las FIG. 13 a 15 ilustran disposiciones de (puntos de senal que corresponde a) 64 sfmbolos en el plano IQ donde se lleva a cabo 64QAM por la seccion de modulacion ortogonal 27 de la FIG. 8.
En 64QAM, un sfmbolo representa 6 bits, y existen 64 (= 26) sfmbolos. Entonces, los 64 sfmbolos se disponen de manera que hacen un cuadrado de 8 x 8 sfmbolos en la direccion I x la direccion Q centrados en el origen del plano IQ.
Ahora, si se supone que se representan los 6 bits representados por un sfmbolo de 64QAM como yo, y-i, y2, y3, y4 e y5 en orden desde el bit mas significativo, entonces donde el sistema de modulacion es 64QAM, 6 bits de codigo del codigo LDPC se mapean a un sfmbolo de los 6 bits yo a y5 coincidente con los 6 bits.
Aqrn, la FIG. 13 indica lfmites de bit con respecto al bit mas significativo yo y al segundo bit y1 de entre los 6 bits yo a y5 representados por sfmbolos de 64QAM; la FIG. 14 indica los lfmites de bit con respecto al tercer bit y2 y el cuarto bit y3; y la FIG. 15 indica los lfmites de bit con respecto al quinto bit y4 y el sexto bit y5.
Como se ve en la FIG. 13, el numero de lfmites de bits con respecto a cada uno del bit mas significativo yo y el segundo bit y1 es uno. Mientras tanto, como se ve en la FIG. 14, el numero de lfmites de bits con respecto a cada uno del tercer bit y2 y el cuarto bit y3 es dos, y como se ve en la FIG. 15, el numero de lfmites de bit con respecto a cada uno del quinto bit y4 y el sexto bit y5 es cuatro.
Por consiguiente, entre los 6 bits yo a y5 representados por sfmbolos de 64QAM, el bit mas significativo yo y el segundo bit y1 son los bits mas fuertes, y el tercer bit y2 y el cuarto bit y3 son los segundos bits mas fuertes. Entonces, el quinto bit y4 y el sexto bit y5 son los bits mas debiles.
A partir de la FIG. 12 y ademas a partir de las FIG. 13 a 15, se puede ver que, en cuanto a los bits de sfmbolos de modulacion ortogonal, hay una tendencia a que un bit de orden alto es un bit fuerte y un bit de orden bajo es un bit debil.
Aqrn, como se ha descrito anteriormente con referencia a la FIG. 11, un codigo LDPC emitido desde la seccion de codificacion LDPC 21 (FIG. 8) incluye bits de codigo que son tolerantes a errores y bits de codigo que son menos tolerantes a errores.
Mientras tanto, como se ha descrito anteriormente con referencia a las FIG. 12 a 15, los bits de sfmbolos de modulacion ortogonal llevados a cabo por la seccion de modulacion ortogonal 27 incluyen bits fuertes y bits debiles.
Por consiguiente, si se lleva a cabo la correspondencia de asignacion de un bit de codigo del codigo LDPC que es bajo en tolerancia a un error a un bit debil de un sfmbolo de modulacion ortogonal, entonces la tolerancia a un error cae como un todo.
Por lo tanto, se ha propuesto un intercalador el cual intercala bits de codigo de un codigo LDPC de manera que se lleva a cabo una correspondencia de asignacion de bits de codigo del codigo LDPC que son bajos en tolerancia a un error a bits fuertes de un sfmbolo de modulacion ortogonal.
El demultiplexor 25 de la FIG. 8 lleva a cabo el procesamiento del intercalador.
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En particular, A de la FIG. 16 muestra un ejemplo de una configuracion funcional del demultiplexor 25.
El demultiplexor 25 incluye una memoria 31 y una seccion de sustitucion 32.
A la memoria 31, se suministra un codigo LDPC.
La memoria 31 tiene una capacidad de almacenamiento para almacenar mb bits en la direccion (horizontal) de una fila y almacenar N/ (mb) bits en la direccion (vertical) de una columna. La memoria 31 escribe bits de codigo del codigo LDPC suministrado a la misma en la direccion de columna y lee los bits de codigo en la direccion de fila y entonces suministra los bits de codigo lefdos a la seccion de sustitucion 32.
Aqm, m representa el numero de bits de los bits de codigo de un codigo LDPC a ser mapeado a un sfmbolo, y b es un numero entero positivo predeterminado y un multiplo a ser usado para multiplicar m por el numero entero. Mientras tanto, N (= longitud de informacion K + longitud de paridad M) representa la longitud de codigo del codigo LDPC como se ha descrito anteriormente.
A de la FIG. 16 muestra un ejemplo de una configuracion del demultiplexor 25 donde el sistema de modulacion es 64QAM, y, por consiguiente, el numero de bits m de los bits de codigo del codigo LDPC a ser mapeado a un sfmbolo es 6 bits.
Ademas, en A de la FIG. 16, el multiplo b es 1, y, por consiguiente, la memoria 31 tiene una capacidad de almacenamiento de N/ (6 x 1) x (6 x 1) bits en la direccion de columna x la direccion de fila.
Aqm, una region de almacenamiento de la memoria 31 que se extiende en la direccion de columna e incluye un bit en la direccion de fila se conoce en lo sucesivo adecuadamente como columna. En A de la FIG. 16, la memoria 31 incluye seis (= 6 x 1) columnas.
El demultiplexor 25 lleva a cabo la escritura de los bits de codigo del codigo LDPC en una direccion hacia abajo desde por encima de una columna que forma la memoria 31 (en una direccion de columna) comenzando con una columna del lado izquierdo hacia una columna del lado derecho.
Entonces, si la escritura de los bits de codigo termina con el bit de mas abajo en la columna de mas a la derecha, entonces los bits de codigo se leen y suministran a la seccion de sustitucion 32 en una unidad de 6 bits (mb bits) en la direccion de fila comenzando con la primera fila de todas las columnas que forman la memoria 31.
La seccion de sustitucion 32 lleva a cabo un proceso de sustitucion de sustitucion de la posicion de los bits de codigo de 6 bits de la memoria 31 y emite los 6 bits obtenidos por la sustitucion como 6 bits yo, y-i, y2, y3, y4 e y5 representativos de un sfmbolo de 64QAM.
En particular, si los 6 bits de codigo lefdos en la direccion de fila de la memoria 31 se representan como bo, b-i, b2, b3, b4 y b5 en orden desde el bit mas significativo, entonces a partir de una relacion de la ponderacion de columna descrita anteriormente con referencia a la FIG. 11, el bit de codigo colocado en la direccion del bit bo es un bit de codigo alto en tolerancia a un error mientras que el bit de codigo en la direccion del bit b5 es un bit de codigo bajo en tolerancia a un error.
La seccion de sustitucion 32 lleva a cabo un proceso de sustitucion de sustitucion de la posicion de los 6 bits de codigo bo a b5 de la memoria 31 de manera que un bit de codigo que es bajo en tolerancia a un error de entre los 6 bits de codigo bo a b5 de la memoria 31 se puede asignar a un bit que es alto en tolerancia de entre los 6 bits yo a y5 representativos de un sfmbolo de 64QAM.
Aqm, para un metodo de sustitucion para sustituir los 6 bits de codigo bo a b5 de la memoria 31 para ser asignados a los 6 bits yo a y5 representativos de un sfmbolo de 64QAM, se han propuesto varios sistemas.
B de la FIG. 16 ilustra un primer metodo de sustitucion; C de la FIG. 16 ilustra un segundo metodo de sustitucion; y D de la FIG. 16 ilustra un tercer metodo de sustitucion.
En B de la FIG. 16 a D de la FIG. 16 (de manera similar tambien en la FIG. 17 descrita en lo sucesivo), un segmento de lmea que interconecta los bits bi e y significa que el bit de codigo bi esta asignado al bit y del sfmbolo (se sustituye en la posicion del bit yj).
Como el primer metodo de sustitucion de B de la FIG. 16, se propone adoptar un de tres tipos, y como el segundo metodo de sustitucion de C de la FIG. 16, se propone adoptar uno de dos tipos.
Como el tercer metodo de sustitucion de D de la FIG. 16, se propone seccionar y usar seis tipos en orden.
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La FIG.17 ilustra un ejemplo de una configuracion del demultiplexor 25 en un caso en donde el metodo de modulacion es 64QAM (por consiguiente, el numero de bits m de bits de codigo de un codigo LDPC mapeado a un sfmbolo es 6 de manera similar a como en la FIG. 16) y el multiplo b es 2, y un cuarto metodo de sustitucion.
Donde el multiplo b es 2, la memoria 31 tiene una capacidad de almacenamiento de N/ (6 x 2) x (6 x 2) bits en la direccion de columna x la direccion de fila e incluye 12 (= 6 x 2) columnas.
A de la FIG. 17 ilustra un orden de escritura de un codigo LDPC en la memoria 31.
El demultiplexor 25 lleva a cabo la escritura de los bits de codigo del codigo LDPC en una direccion hacia abajo desde por encima de una columna que forma la memoria 31 (en la direccion de columna) comenzando con una columna del lado izquierdo hacia una columna del lado derecho como se ha descrito anteriormente con referencia a la FIG. 16.
Entonces, si la escritura de los bits de codigo termina con el bit de mas abajo en la columna de mas a la derecha, entonces los bits de codigo se leen y suministran a la seccion de sustitucion 32 en una unidad de 12 bits (mb bits) en la direccion de fila comenzando con la primera fila de todas las columnas que forman la memoria 31.
La seccion de sustitucion 32 lleva a cabo un proceso de sustitucion de sustitucion de la posicion 12 bits de codigo de la memoria 31 segun el cuarto metodo de sustitucion y emite los 12 bits obtenidos mediante la sustitucion como 12 bits representativos de dos sfmbolos (b sfmbolos) de 64QAM, en particular, como 6 bits yo, y-i, y2, y3, y4 e y5 representativos de un sfmbolo de 64QAM y 6 bits yo, y-i, y2, y3, y4 e y5 representativos de un siguiente sfmbolo.
Aqm, B de la FIG. 17 ilustra el cuarto metodo de sustitucion del proceso de sustitucion por la seccion de sustitucion 32 de la FIG. 17.
Se ha de senalar que que metodo de sustitucion es optimo, es decir, que metodo de sustitucion proporciona la mejor tasa de error en un camino de comunicacion AWGN, difiere dependiendo de la tasa de codificacion de codigo LDPC, etc.
Ahora, se describe con referencia a las FIG. 18 a 20 un intercalado de paridad mediante el intercalador de paridad 23 de la FIG. 8.
La FIG. 18 muestra (parte de) un grafico de Tanner de la matriz de comprobacion de paridad del codigo LDPC.
Si una pluralidad de (bits de codigo que corresponden a) nodos variables que se conectan a un nodo de comprobacion tal como dos nodos variables sufren de un error tal como borrado al mismo tiempo como se muestra en la FIG. 18, entonces el nodo de comprobacion devuelve un mensaje de una probabilidad igual que representa que la probabilidad de que el valor pueda ser 0 y la probabilidad de que el valor pueda ser 1 son iguales una a otra para todos los nodos variables que se conectan al nodo de comprobacion. Por lo tanto, si una pluralidad de nodos variables que se conectan al mismo nodo de comprobacion se colocan en un estado de borrado o similar al mismo tiempo, entonces se deteriora el rendimiento en la decodificacion.
De paso, un codigo LDPC emitido desde la seccion de codificacion LDPC 21 de la FIG. 8 y prescrito en el estandar DVB-S.2 es un codigo IRA, y la matriz de paridad Ht de la matriz de comprobacion de paridad H tiene una estructura de escalera como se muestra en la FIG. 10.
La FIG. 19 ilustra una matriz de paridad Ht que tiene una estructura de escalera y un grafico de Tanner que corresponde a la matriz de paridad Ht.
En particular, A de la FIG. 19 ilustra una matriz de paridad Ht que tiene una estructura de escalera y B de la FIG. 19 muestra un grafico de Tanner que corresponde a la matriz de paridad Ht de A de la FIG. 19.
Donde la matriz de paridad Ht tiene una estructura de escalera, en el grafico de Tanner de la matriz de paridad Ht, nodos variables del codigo LDPC que corresponden a una columna de un elemento de la matriz de paridad Ht que tiene el valor de 1 y cuyo mensaje se determina usando bits de codigo adyacentes (bits de paridad) se conectan al mismo nodo de comprobacion.
Por consiguiente, si los bits de paridad adyacentes descritos anteriormente se colocan en un estado de error por errores de rafaga, borrado o similares, entonces dado que un nodo de comprobacion que se conecta a una pluralidad de nodos variables que corresponden a la pluralidad de bits de paridad que han llegado a ser un error (nodos variables cuyo mensaje ha de ser determinado usando bits de paridad) devuelve un mensaje de una probabilidad igual que representa que la probabilidad de que el valor pueda ser 0 y la probabilidad de que el valor sea 1 pueden ser iguales una a la otra a los nodos variables que conectan con el nodo de comprobacion, se deteriora el rendimiento de la decodificacion. Entonces, donde la longitud de rafaga (numero de bits que se hacen un error por una rafaga) es grande, el rendimiento de la decodificacion se deteriora aun mas.
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Por lo tanto, con el fin de evitar el deterioro en el rendimiento de decodificacion descrito anteriormente, el intercalador de paridad 23 (FIG. 8) lleva a cabo el intercalado de intercalar bits de paridad del codigo LDPC de la seccion de codificacion LDPC 21 a posiciones de otros bits de paridad.
La FIG. 20 ilustra una matriz de paridad Ht de una matriz de comprobacion de paridad H que corresponde al codigo LDPC despues del intercalado de paridad llevado a cabo por el intercalador de paridad 23 de la FIG. 8.
Aqrn, la matriz de informacion Ha de la matriz de comprobacion de paridad H que corresponde al codigo LDPC prescrito en el estandar DVB-S.2 y emitido desde la seccion de codificacion LDPC 2l tiene una estructura dclica.
La estructura dclica significa una estructura en donde una cierta columna coincide con otra columna en un estado operado dclicamente e incluye, por ejemplo, una estructura en donde, para cada P columnas, las posiciones del valor 1 en las filas de las P columnas coinciden con las posiciones a las que la primera de las P columnas se desplaza dclicamente en la direccion de columna en un valor que aumenta en proporcion a un valor q obtenido dividiendo la longitud de paridad M. En lo que sigue, el numero de P columnas en una estructura dclica se conoce en lo sucesivo de manera adecuada como un numero de columna unidad de la estructura dclica.
Como codigo LDPC prescrito en el estandar DVB-S.2 y emitido desde la seccion de codificacion LDPC 21, estan disponibles dos codigos LDPC incluyendo aquellos cuya longitud de codigo N es 64.800 bits y 16.200 bits como se ha descrito anteriormente con referencia a la FIG. 11.
Ahora, si se pone atencion al codigo LDPC cuya longitud de codigo N es 64.800 bits de los dos codigos LDPC diferentes cuya longitud de codigo N es 64.800 bits y 16.200 bits, entonces estan disponibles once tasas de codificacion diferentes como la tasa de codificacion del codigo LDPC cuya longitud de codigo N es 64.800 bits como se ha descrito anteriormente con referencia a la FIG. 11.
Con respecto a los codigos LDPC cuya longitud de codigo N es 64.800 bits y que tienen las once tasas de codificacion diferentes, esta prescrito en el estandar DVB-S.2 que el numero de columnas P de la estructura dclica se prescribe a 360 que es uno de los divisores de la longitud de paridad M excepto 1 y M.
Ademas, con respecto a los codigos LDPC cuya longitud de codigo N es 64.800 bits y que tienen las once tasas de codificacion diferentes, la longitud de paridad M tiene un valor distinto de numeros primos y representado por una expresion M = q x P = q x 360 usando el valor q que es diferente dependiendo de la tasa de codificacion. Por consiguiente, tambien el valor q es uno de los divisores de la longitud de paridad M excepto 1 y M de manera similar al numero de columnas P de la estructura dclica y se obtiene dividiendo la longitud de paridad M por el numero de columnas P de la estructura dclica (el producto de P y q que son divisores de la longitud de paridad M es la longitud de paridad M).
Donde la longitud de informacion se representa por K y un numero entero mayor que 0 pero menor que P se representa por x mientras que un numero entero mayor que 0 pero menor que q se representa por y, el intercalador de paridad 23 intercala, como intercalado de paridad, el bit de codigo de orden K+qx+y+1 de entre los bits de paridad que son los bits de orden K+1 a K+M (K + M = N) del codigo LDPC desde la seccion de codificacion LDPC 21 a la posicion del bit de codigo de orden K+Py+x+1.
Segun tal intercalado de paridad, dado que los (bits de paridad que corresponden a) nodos variables que se conectan al mismo nodo de comprobacion estan separados por una distancia que corresponde al numero de columnas P de la estructura dclica, aqrn, por 360 bits, donde la longitud de rafaga es menor que 360 bits, se puede evitar tal situacion de que una pluralidad de nodos variables que se conectan al mismo nodo de comprobacion se representen erroneos al mismo tiempo. Como resultado, se puede mejorar la tolerancia a un error de rafaga.
Se ha de senalar que el codigo LDPC despues del intercalado de paridad por el cual el bit de codigo de orden K+qx+y+1 se intercala a la posicion del bit de codigo de orden K+Py+x+1 coincide con el codigo LDPC de una matriz de comprobacion de paridad (en lo sucesivo conocida tambien como matriz de comprobacion de paridad de conversion) obtenida mediante una sustitucion de columnas de sustitucion de la columna de orden K+qx+y+1 de la matriz de comprobacion de paridad H original a la columna de orden K+Py+x+1.
Ademas, en la matriz de paridad de la matriz de comprobacion de paridad de conversion, una estructura seudodclica cuya unidad es P columnas (en la FIG. 20, 360 columnas) aparece como se ve en la FIG. 20.
Aqrn, la estructura seudodclica significa una estructura que tiene una parte que tiene una estructura dclica excepto parte de la misma. En una columna de comprobacion de paridad de conversion obtenida aplicando una sustitucion de columnas que corresponde al intercalado de paridad para la matriz de comprobacion de paridad del codigo LDPC prescrito en el estandar DVB-S.2, una parte de 360 filas x 360 columnas (matriz de desplazamiento descrita en lo sucesivo) en una parte de la esquina derecha le falta un elemento de 1 (que tiene el valor de 0). Por lo tanto, la matriz de comprobacion de paridad de conversion no tiene una estructura dclica (completa) sino que tiene una estructura seudodclica.
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Se ha de senalar que la matriz de comprobacion de paridad de conversion de la FIG. 20 es una matriz a la que tambien la sustitucion de filas (sustitucion de filas) para configurar la matriz de comprobacion de paridad de conversion de una matriz de configuracion descrita en lo sucesivo se aplica a la matriz de comprobacion de paridad H original ademas de la sustitucion de columnas que corresponde al intercalado de paridad.
Ahora, el intercalado de torsion de columna como un proceso de reordenacion por el intercalador de torsion de columna 24 de FIG. 8 se describe con referencia a FIG. 2l a 24.
En el aparato de transmision 11 de la FIG. 8, dos o mas de los bits de codigo del codigo LDPC se transmiten como un sfmbolo como se ha descrito anteriormente con el fin de mejorar la eficiencia de utilizacion de frecuencias. En particular, por ejemplo, donde dos bits de los bits de codigo se usan para formar un sfmbolo, por ejemplo, se usa QPSK como el metodo de modulacion, pero donde se usan 4 bits de los bits de codigo para formar un sfmbolo, por ejemplo, se usa 16QAM como el metodo de modulacion.
Donde dos o mas unos de los bits de codigo se transmiten como un sfmbolo de esta manera, si ocurre un borrado o similar con cierto sfmbolo, la totalidad de los bits de codigo del sfmbolo llegan a ser un error (borrado).
Por consiguiente, con el fin de disminuir la probabilidad de que una pluralidad de (bits de codigo que corresponden a) nodos variables que se conectan al mismo nodo de comprobacion puedan sufrir de borrado al mismo tiempo para mejorar el rendimiento en la decodificacion, es necesario evitar que los nodos variables que corresponden a los bits de codigo de un sfmbolo se conecten al mismo nodo de comprobacion.
Mientras tanto, en la matriz de comprobacion de paridad H de un codigo LDPC prescrito en el estandar DVB-S.2 y emitido desde la seccion de codificacion LDPC 21, la matriz de informacion HAtiene una estructura dclica y la matriz de paridad Ht tiene una estructura de escalera como se ha descrito anteriormente. Entonces, en una matriz de comprobacion de paridad de conversion que es una matriz de comprobacion de paridad del codigo LDPC despues de un intercalado de paridad, una estructura dclica (con precision, una estructura seudodclica como se ha descrito anteriormente) aparece tambien en la matriz de paridad como se describe en la FIG. 20.
La FIG. 21 muestra una matriz de comprobacion de paridad de conversion.
En particular, A de la FIG. 21 ilustra una matriz de comprobacion de paridad de conversion de una matriz de comprobacion de paridad H que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion (r) de 3/4.
En A de la FIG. 21, la posicion de un elemento que tiene el valor de 1 en la matriz de comprobacion de paridad de conversion se indica por un punto (■).
En B de la FIG. 21, un proceso se lleva a cabo por el demultiplexor 25 (FIG. 8) para el codigo LDPC de la matriz de paridad de conversion de A de la FIG. 21, es decir, el codigo LDPC despues del intercalado de paridad.
En B de la FIG. 21, los bits de codigo del codigo LDPC despues del intercalado de paridad se escriben en la direccion de columna en cuatro columnas que forman la memoria 31 del demultiplexor 25 usando 16QAM como el metodo de modulacion.
Los bits de codigo escritos en la direccion de columna en las cuatro columnas que forman la memoria 31 se leen en la direccion de fila en una unidad de 4 bits que hacen un sfmbolo.
En este caso, los 4 bits de codigo B0, B1, B2 y B3 que hacen un sfmbolo algunas veces hacen bits de codigo que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobacion de paridad despues de la conversion de A de la FIG. 21, y en este caso, los nodos variables que corresponden a los bits de codigo B0, B1, B2 y B3 se conectan al mismo nodo de comprobacion.
Por consiguiente, donde los 4 bits de codigo B0, B1, B2 y B3 de un sfmbolo llegan a ser los bits de codigo que corresponden a 1 e incluidos en una fila arbitraria, si el borrado ocurre con el sfmbolo, entonces el mismo nodo de comprobacion al cual estan conectados los nodos variables que corresponden a los bits de codigo B0, B1, B2 y B3 no puede determinar un mensaje adecuado. Como resultado, se deteriora el rendimiento en la decodificacion.
Tambien con respecto a las tasas de decodificacion distintas de la tasa de codificacion de 3/4, una pluralidad de bits de codigo que corresponden a una pluralidad de nodos variables que se conectan al mismo nodo de comprobacion algunas veces hacen un sfmbolo de 16QAM de manera similar.
Por lo tanto, el intercalador de torsion de columna 24 lleva a cabo un intercalado de torsion de columna en donde los bits de codigo del codigo LDPC despues del intercalado de paridad desde el intercalador de paridad 23 se intercalan de manera que una pluralidad de bits de codigo que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobacion de paridad de conversion no se mapean a un sfmbolo.
La FIG. 22 es una vista que ilustra el intercalado de torsion de columna.
En particular, la FIG. 22 ilustra la memoria 31 (FIG. 16 y 17) del demultiplexor 25.
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La memoria 31 tiene una capacidad de almacenamiento para almacenar mb bits en la direccion de columna (vertical) y almacena N/ (mb) bits en la direccion de fila (horizontal) e incluye mb columnas como se ha descrito en FIG. 16. Entonces, el intercalador de torsion de columna 24 escribe los bits de codigo del codigo LDPC en la direccion de columna en la memoria 31 y controla la posicion de inicio de escritura cuando los bits de codigo se leen en la direccion de fila para llevar a cabo el intercalado de torsion de columna.
En particular, el intercalador de torsion de columna 24 cambia adecuadamente la posicion de inicio de escritura en la que la escritura de bits de codigo ha de ser iniciada para cada una de una pluralidad de columnas de modo que una pluralidad de bits de codigo lefdos en direccion de fila y usados para hacer un sfmbolo puedan no llegar a ser bits de codigo que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobacion de paridad de conversion (reordena los bits de codigo del codigo LDPC de manera que una pluralidad de bits de codigo que corresponden a 1 e incluidos en una fila arbitraria de la matriz de comprobacion de paridad puede no ser incluida en el mismo sfmbolo).
Aqm, la FIG. 22 muestra un ejemplo de una configuracion de la memoria 31 donde el metodo de modulacion es 16QAM y ademas el multiplo b descrito anteriormente con referencia a la FIG. 16 es 1. Por consiguiente, el numero de bits m de los bits de codigo de un codigo LDPC a ser mapeado a un sfmbolo es 4 bits, y la memoria 31 esta formada de 4 (= mb) columnas.
El intercalado de torsion de columna 24 de la FIG. 22 (en lugar del demultiplexor 25 mostrado en la FIG. 16) lleva a cabo la escritura de los bits de codigo del codigo LDPC en una direccion hacia abajo (direccion de columna) desde arriba en las cuatro columnas que forman la memoria 31 comenzando con una columna del lado izquierdo hacia una columna del lado derecho.
Entonces, cuando la escritura de los bits de codigo termina en la columna de mas a la derecha, el intercalador de torsion de columna 24 lee los bits de codigo en una unidad de 4 bits (mb bits) en la direccion de fila comenzando con la primera fila de todas las columnas que forman la memoria 31 y emite los bits de codigo como un codigo LDPC despues del intercalado de torsion de columna a la seccion de sustitucion 32 (FIG. 16 y 17) del demultiplexor 25.
No obstante, si la direccion de la posicion (la mas alta) de cabecera de cada columna se representa por 0 y las direcciones de las posiciones en la direccion de columna se representan por numeros enteros de un orden ascendente, entonces el intercalador de torsion de columna 24 de la FIG. 22 fija, para la columna de mas a la izquierda, la posicion de inicio de escritura a la posicion cuya direccion es 0; fija, para la segunda columna (desde la izquierda), la posicion de inicio de escritura a la posicion cuya direccion es 2; fija, para la tercera columna, la posicion de inicio de escritura a la posicion cuya direccion es 4; y fija, para la cuarta columna, la posicion de inicio de escritura a la posicion cuya direccion es 7.
Se ha de senalar que, con respecto a las columnas para las cuales la posicion de inicio de escritura es cualquier otra posicion distinta de la posicion cuya direccion es 0, despues de que los bits de codigo se escriben hacia abajo en la posicion mas baja, la posicion de escritura vuelve a la parte superior (posicion cuya direccion es 0) y se lleva a cabo la escritura hacia abajo en una posicion inmediatamente anterior a la posicion de inicio de escritura. A partir de entonces, se lleva a cabo la escritura en la siguiente columna (derecha).
Llevando a cabo tal intercalado de torsion de columna como se ha descrito anteriormente, se puede evitar tal situacion de que una pluralidad de bits de codigo que corresponden a una pluralidad de nodos variables que se conectan al mismo nodo de comprobacion se hagan un sfmbolo de 16QAM (incluido en el mismo sfmbolo) con respecto a los codigos LDPC de todas las tasas de codificacion cuya longitud de codigo N es 64.800 como se ha prescrito en el estandar DVB-S.2, y como resultado, se puede mejorar el rendimiento en la decodificacion en un camino de comunicacion que proporciona borrado.
La FIG. 23 ilustra el numero de columnas de la memoria 31 necesario para el intercalado de torsion de columna y la direccion de la posicion de inicio de escritura para cada metodo de modulacion con respecto a los codigos LDPC de las once tasas de codificacion diferentes que tienen la longitud de codigo N de 64.800 como se ha prescrito en el estandar DVB-S.2.
Como el metodo de sustitucion para el proceso de sustitucion del multiplexor 25 (FIG. 8), se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16, y, ademas, donde se adopta QPSK como el metodo de modulacion, el numero de bits m de un sfmbolo es 2 bits y el multiplo b es 1.
En este caso, segun la FIG. 23, la memoria 31 tiene dos columnas para almacenar 2 x 1 (= mb) bits en la direccion de fila y almacena 64.800/ (2 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera de las dos columnas de la memoria 31 se fija a la posicion cuya direccion es 0, y la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta QPSK como el metodo de modulacion, el numero de bits m de un sfmbolo es 2 bits y el multiplo b es 2.
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En este caso, segun la FIG. 23, la memoria 31 tiene cuatro columnas para almacenar 2 x 2 bits en la direccion de fila y almacena 64.800/ (2 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las cuatro columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 4; y la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 16QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 4 bits y el multiplo b es 1.
En este caso, segun la FIG. 23, la memoria 31 tiene cuatro columnas para almacenar 4 x 1 bits en la direccion de fila y almacena 64.800/ (4 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las cuatro columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 4; y la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 16QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 4 bits y el multiplo b es 2.
En este caso, segun la FIG. 23, la memoria 31 tiene ocho columnas para almacenar 4 x 2 bits en la direccion de fila y almacena 64.800/ (4 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las ocho columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 7; y la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 64QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 6 bits y el multiplo b es 1.
En este caso, segun la FIG. 23, la memoria 31 tiene seis columnas para almacenar 6 x 1 bits en la direccion de fila y almacena 64.800/ (6 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las seis columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 9; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 10; y la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 13.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 64QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 6 bits y el multiplo b es 2.
En este caso, segun la FIG. 23, la memoria 31 tiene doce columnas para almacenar 6 x 2 bits en la direccion de fila y almacena 64.800/ (6 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las doce columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura de la undecima columna se fija a la posicion cuya direccion es 8; y la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 9.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 256QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 8 bits y el multiplo b es 1.
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En este caso, segun la FIG. 23, la memoria 31 tiene ocho columnas para almacenar 8 x 1 bits en la direccion de fila y almacena 64.800/ (8 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las ocho columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 7; y la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 256QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 8 bits y el multiplo b es 2.
En este caso, segun la FIG. 23, la memoria 31 tiene 16 columnas para almacenar 8 x 2 bits en la direccion de fila y almacena 64.800/ (8 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las 16 columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 15; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 16; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 20; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 22; la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 22; la posicion de inicio de escritura para la decimotercera columna se fija a la posicion cuya direccion es 27; la posicion de inicio de escritura para la decimocuarta columna se fija a la posicion cuya direccion es 27; la posicion de inicio de escritura para la decimoquinta columna se fija a la posicion cuya direccion es 28; y la posicion de inicio de escritura para la decimosexta columna se fija a la posicion cuya direccion es 32.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 1024QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 10 bits y el multiplo b es 1.
En este caso, segun la FIG. 23, la memoria 31 tiene diez columnas para almacenar 10 x 1 bits en la direccion de fila y almacena 64.800/ (10 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las diez columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 6; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 11; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 13; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 15; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 17; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 18; y la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 20.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 1024QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 10 bits y el multiplo b es 2.
En este caso, segun la FIG. 23, la memoria 31 tiene 20 columnas para almacenar 10 x 2 bits en la direccion de fila y almacena 64.800/ (10 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las 20 columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 6; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 6; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 9; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 13; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 14; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 14; la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 16; la posicion de inicio de escritura para la decimotercera columna se fija a la posicion cuya direccion es 21; la posicion de inicio de escritura para la decimocuarta columna se fija a la posicion cuya direccion es 21; la posicion de inicio de escritura para la decimoquinta columna se fija a la posicion cuya direccion es 23; la posicion de inicio de escritura para la decimosexta columna se fija a la posicion cuya direccion es
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25; la posicion de inicio de escritura para la decimoseptima columna se fija a la posicion cuya direccion es 25; la posicion de inicio de escritura para la decimoctava columna se fija a la posicion cuya direccion es 26; la posicion de inicio de escritura para la decimonovena columna se fija a la posicion cuya direccion es 28; y la posicion de inicio de escritura para la vigesima columna se fija a la posicion cuya direccion es 30.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 4096QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 12 bits y el multiplo b es 1.
En este caso, segun la FIG. 23, la memoria 31 tiene 12 columnas para almacenar 12 x 1 bits en la direccion de fila y almacena 64.800/ (12 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las doce columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 8; y la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 9.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 4096QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 12 bits y el multiplo b es 2.
En este caso, segun la FIG. 23, la memoria 31 tiene 24 columnas para almacenar 12 x 2 bits en la direccion de fila y almacena 64.800/ (12 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las 24 columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 12; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 13; la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 16; la posicion de inicio de escritura para la decimotercera columna se fija a la posicion cuya direccion es 17; la posicion de inicio de escritura para la decimocuarta columna se fija a la posicion cuya direccion es 19; la posicion de inicio de escritura para la decimoquinta columna se fija a la posicion cuya direccion es 21; la posicion de inicio de escritura para la decimosexta columna se fija a la posicion cuya direccion es 22; la posicion de inicio de escritura para la decimoseptima columna se fija a la posicion cuya direccion es 23; la posicion de inicio de escritura para la decimoctava columna se fija a la posicion cuya direccion es 26; la posicion de inicio de escritura para la decimonovena columna se fija a la posicion cuya direccion es 37; la posicion de inicio de escritura para la vigesima columna se fija a la posicion cuya direccion es 39; la posicion de inicio de escritura para la 21a columna se fija a la posicion cuya direccion es 40; la posicion de inicio de escritura para la 22a columna se fija a la posicion cuya direccion es 41; la posicion de inicio de escritura para la 23a columna se fija a la posicion cuya direccion es 41; y la posicion de inicio de escritura para la 24a columna se fija a la posicion cuya direccion es 41.
La FIG. 24 indica el numero de columnas de la memoria 31 necesario para intercalado de torsion de columna y la direccion de la posicion de inicio de escritura para cada metodo de modulacion con respecto a los codigos LDPC de las 10 tasas de codificacion diferentes que tienen la longitud de codigo N de 16.200 como se ha prescrito en el estandar DVB-S.2.
Como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8), se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16, y, ademas, donde se adopta QPSK como el metodo de modulacion, el numero de bits m de un sfmbolo es 2 bits y el multiplo b es 1.
En este caso, segun la FIG. 24, la memoria 31 tiene dos columnas para almacenar 2 x 1 bits en la direccion de fila y almacena 16.200/ (2 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera de las dos columnas de la memoria 31 se fija a la posicion cuya direccion es 0, y la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0.
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En este caso, segun la FIG. 24, la memoria 31 tiene cuatro columnas para almacenar 2 x 2 bits en la direccion de fila y almacena 16.200/ (2 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las cuatro columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 3; y la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 3.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 16QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 4 bits y el multiplo b es 1.
En este caso, segun la FIG. 24, la memoria 31 tiene cuatro columnas para almacenar 4 x 1 bits en la direccion de fila y almacena 16.200/ (4 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las cuatro columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 3; y la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 3.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 16QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 4 bits y el multiplo b es 2.
En este caso, segun la FIG. 24, la memoria 31 tiene ocho columnas para almacenar 4 x 2 bits en la direccion de fila y almacena 16.200/ (4 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las ocho columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 20; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 20; y la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 21.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 64QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 6 bits y el multiplo b es 1.
En este caso, segun la FIG. 24, la memoria 31 tiene seis columnas para almacenar 6 x 1 bits en la direccion de fila y almacena 16.200/ (6 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las seis columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 7; y la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 64QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 6 bits y el multiplo b es 2.
En este caso, segun la FIG. 24, la memoria 31 tiene doce columnas para almacenar 6 x 2 bits en la direccion de fila y almacena 16.200/ (6 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las doce columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 6; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 7; y la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 7.
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En este caso, segun la FIG. 24, la memoria 31 tiene ocho columnas para almacenar 8 x 1 bits en la direccion de fila
y almacena 16.200/ (8 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la
primera columna de entre las ocho columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 20; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 20; y la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 21.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de
sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 1024QAM como el
metodo de modulacion, el numero de bits m de un sfmbolo es 10 bits y el multiplo b es 1.
En este caso, segun la FIG. 24, la memoria 31 tiene diez columnas para almacenar 10 x 1 bits en la direccion de fila
y almacena 16.200/ (10 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las diez columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 4; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 5; y la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 1024QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 10 bits y el multiplo b es 2.
En este caso, segun la FIG. 24, la memoria 31 tiene 20 columnas para almacenar 10 x 2 bits en la direccion de fila y almacena 16.200/ (10 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las 20 columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la decimotercera columna se fija a la posicion cuya direccion es 5; la posicion de inicio de escritura para la decimocuarta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la decimoquinta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la decimosexta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la decimoseptima columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la decimoctava columna se fija a la posicion cuya direccion es 8; la posicion de inicio de escritura para la decimonovena columna se fija a la posicion cuya direccion es 8; y la posicion de inicio de escritura para la vigesima columna se fija a la posicion cuya direccion es 10.
Ademas, donde se adopta uno del primer al tercer metodos de sustitucion de la FIG. 16 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 4096QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 12 bits y el multiplo b es 1.
En este caso, segun la FIG. 24, la memoria 31 tiene 12 columnas para almacenar 12 x 1 bits en la direccion de fila y almacena 16.200/ (12 x 1) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las doce columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 3; la
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posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 6; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 7; y la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 7.
Ademas, donde se adopta el cuarto metodo de sustitucion de la FIG. 17 como el metodo de sustitucion para el proceso de sustitucion del demultiplexor 25 (FIG. 8) y ademas se adopta 4096QAM como el metodo de modulacion, el numero de bits m de un sfmbolo es 12 bits y el multiplo b es 2.
En este caso, segun la FIG. 24, la memoria 31 tiene 24 columnas para almacenar 12 x 2 bits en la direccion de fila y almacena 16.200/ (12 x 2) bits en la direccion de columna. Entonces, la posicion de inicio de escritura para la primera columna de entre las 24 columnas de la memoria 31 se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la segunda columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la tercera columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la cuarta columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la quinta columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la sexta columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la septima columna se fija a la posicion cuya direccion es 0; la posicion de inicio de escritura para la octava columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la novena columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la decima columna se fija a la posicion cuya direccion es 1; la posicion de inicio de escritura para la undecima columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la duodecima columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la decimotercera columna se fija a la posicion cuya direccion es 2; la posicion de inicio de escritura para la decimocuarta columna se fija a la posicion cuya direccion es 3; la posicion de inicio de escritura para la decimoquinta columna se fija a la posicion cuya direccion es 7; la posicion de inicio de escritura para la decimosexta columna se fija a la posicion cuya direccion es 9; la posicion de inicio de escritura para la decimoseptima columna se fija a la posicion cuya direccion es 9; la posicion de inicio de escritura para la decimoctava columna se fija a la posicion cuya direccion es 9; la posicion de inicio de escritura para la decimonovena columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la vigesima columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la 21a columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la 22a columna se fija a la posicion cuya direccion es 10; la posicion de inicio de escritura para la 23a columna se fija a la posicion cuya direccion es 10; y la posicion de inicio de escritura para la 24a columna se fija a la posicion cuya direccion es 11.
Ahora, un proceso de transmision llevado a cabo por el aparato de transmision 11 de la FIG. 8 se describe con referencia a un diagrama de flujo de la FIG. 25.
La seccion de codificacion LDPC 21 espera que se suministren datos de objeto a la misma y, en el paso S101, codifica los datos de objeto en codigos LDPC y suministra los codigos LDCP al intercalador de bits 22. A partir de entonces, el procesamiento avanza al paso S102.
En el paso S102, el intercalador de bits 22 lleva a cabo un intercalado de bits para los codigos LDPC de la seccion de codificacion LDPC 21 y suministra los codigos LDPC despues del intercalado a la seccion de correspondencia 26. A partir de entonces, el procesamiento avanza al paso S103.
En particular, en el paso S102, el intercalador de paridad 23 en el intercalador de bits 22 lleva a cabo un intercalado de paridad para los codigos LDPC de la seccion de codificacion LDPC 21 y suministra los codigos LDPC despues del intercalado de paridad al de intercalador de torsion de columna 24.
El intercalador de torsion de columna 24 lleva a cabo un intercalado de torsion de columna para los codigos LDPC del intercalador de paridad 23 y entonces el demultiplexor 25 lleva a cabo un proceso de sustitucion para los codigos LDPC despues del intercalado de torsion de columna por el intercalador de torsion de columna 24. Entonces, los codigos LDPC despues del proceso de sustitucion se suministran desde el demultiplexor 25 a la seccion de correspondencia 26.
En el paso S103, la seccion de correspondencia 26 mapea los m bits de codigo de los codigos LDPC desde el demultiplexor 25 a sfmbolos representados por puntos de senal definidos por el metodo de modulacion de modulacion ortogonal llevada a cabo por la seccion de modulacion ortogonal 27 y suministra los bits de codigo mapeados a la seccion de modulacion ortogonal 27. Entonces, el procesamiento avanza hasta el paso S104.
En el paso S104, la seccion de modulacion ortogonal 27 lleva a cabo una modulacion ortogonal de una portadora segun los sfmbolos de la seccion de correspondencia 26. Entonces, el procesamiento avanza al paso S105, en el que se transmite la senal de modulacion obtenida como resultado de la modulacion ortogonal, despues de que se termina el procesamiento.
Se ha de senalar que el proceso de transmision de la FIG. 25 se lleva a cabo repetitivamente.
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Aqm, mientras que, en la FIG. 8, el intercalador de paridad 23 que es un bloque para llevar a cabo un intercalado de paridad y el intercalador de torsion de columna 24 que es un bloque para llevar a cabo un intercalado de torsion de columna se configuran por separado uno de otro por la conveniencia de la descripcion, el intercalador de paridad 23 y el intercalador de torsion de columna 24 se puede configurar de otro modo integralmente uno con otro.
En particular, tanto el intercalado de paridad como el intercalado de torsion de columna se pueden llevar a cabo escribiendo y leyendo bits de codigo en y desde una memoria y se pueden representar mediante una matriz para convertir direcciones (direcciones de escritura) en las que la escritura de bits de codigo ha de ser llevada a cabo en direcciones (direcciones de lectura) a partir de las cuales ha de ser llevada a cabo la lectura de los bits de codigo.
Por consiguiente, si se determinan por adelantado una matriz obtenida multiplicando una matriz representativa del intercalado de paridad y una matriz representativa del intercalado de torsion de columna, entonces si se usa la matriz para convertir los bits de codigo, se puede obtener entonces un resultado cuando se lleva a cabo un intercalado de paridad y entonces los codigos LDPC despues del intercalado de paridad se intercalan con torsion de columna.
Ademas, en adicion al intercalador de paridad 23 y al intercalador de torsion de columna 24, tambien se puede configurar integralmente el demultiplexor 25.
En particular, tambien el proceso de sustitucion llevado a cabo por el demultiplexor 25 se puede representar por una matriz para convertir una direccion de escritura de la memoria 3l para almacenar un codigo LDPC en una direccion de lectura.
Por consiguiente, si se determinan por adelantado una matriz obtenida mediante multiplicacion de una matriz representativa del intercalado de paridad, otra matriz representativa del intercalado de torsion de columna y una matriz adicional representativa del proceso de sustitucion, entonces el intercalado de paridad, el intercalado de torsion de columna y el proceso de sustitucion se pueden llevar a cabo colectivamente por la matriz determinada.
Se ha de senalar que es posible llevar a cabo solamente uno del intercalado de paridad y del intercalado de torsion de columna.
Ahora, una simulacion llevada a cabo con respecto al aparato de transmision 11 de la FIG. 8 para medir la tasa de error (tasa de error de bits) se describe con referencia a las FIG. 26 a 28.
La simulacion se llevo a cabo adoptando un camino de comunicacion que tiene una fluctuacion cuya D/U es 0 dB.
La FIG. 26 muestra un modelo del camino de comunicacion adoptado en la simulacion.
En particular, A de la FIG. 26 muestra un modelo de la fluctuacion adoptada en la simulacion.
Mientras tanto, B de la FIG. 26 muestra un modelo de un camino de comunicacion que tiene la fluctuacion representada por el modelo de A de la FIG. 26.
Se ha de senalar que, en B de la FIG. 26, H representa el modelo de la fluctuacion de A de la FIG. 26. Ademas, en B de la FIG. 26, N representa ICI (Interferencia entre Portadoras), y en la simulacion, un valor esperado E[N2] de la potencia fue aproximado mediante AWGN.
Las FIG. 27 y 28 ilustran relaciones entre la tasa de error obtenida por la simulacion y la frecuencia Doppler fd de la fluctuacion.
Se ha de senalar que la FIG. 27 ilustra una relacion entre la tasa de error y la frecuencia Doppler fd donde el metodo de modulacion es 16QAM y la tasa de codificacion (r) es (3/4) y ademas el metodo de sustitucion es el primer metodo de sustitucion. Mientras tanto, la FIG. 28 ilustra la relacion entre la tasa de error y la frecuencia Doppler fd donde el metodo de modulacion es 64QAM y la tasa de codificacion (r) es (5/6) y ademas el metodo de sustitucion es el primer metodo de sustitucion.
Ademas, en las FIG. 27 y 28, una curva de lmea gruesa indica la relacion entre la tasa de error y la frecuencia Doppler fd donde se llevaron a cabo todos del intercalado de paridad, intercalado de torsion de columna y proceso de sustitucion, y una curva de lmea delgada indica la relacion entre la tasa de error y la frecuencia Doppler fd donde solamente se llevo a cabo el proceso de sustitucion de entre el intercalado de paridad, el intercalado de torsion de columna y el proceso de sustitucion.
En ambas de las FIG. 27 y 28, se puede reconocer que la tasa de error mejora (disminuye) donde se llevan a cabo todos del intercalado de paridad, intercalado de torsion de columna y proceso de sustitucion, en lugar de donde solamente se lleva a cabo el proceso de sustitucion.
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Con referencia a la FIG. 29, el aparato de recepcion 12 es un aparato de procesamiento de datos para recibir una senal de modulacion desde el aparato de transmision 11 (FIG. 7) e incluye una seccion de demodulacion ortogonal 51, una seccion de descorrespondencia 52, un desintercalador 53 y una seccion de decodificacion LDPC 56.
La seccion de demodulacion ortogonal 51 recibe una senal de modulacion desde el aparato de transmision 11 y lleva a cabo la demodulacion ortogonal, y entonces suministra los sfmbolos obtenidos como resultado de la demodulacion ortogonal (valores en los ejes I y Q) a la seccion de descorrespondencia 52.
La seccion de descorrespondencia 52 lleva a cabo la descorrespondencia de la conversion de los sfmbolos de la seccion de demodulacion ortogonal 51 a bits de codigo de un codigo LDPC y suministra los bits de codigo al desintercalador 53.
El desintercalador 53 incluye un multiplexor (MUX) 54 y un desintercalador de torsion de columna 55 y lleva a cabo el desintercalado de los bits de codigo del codigo LPDC de la seccion de descorrespondencia 52.
En particular, el multiplexor 54 lleva a cabo un proceso de sustitucion inversa (proceso inverso al proceso de sustitucion) que corresponde al proceso de sustitucion llevado a cabo por el demultiplexor 25 de la FIG. 8 para los codigos LDPC de la seccion de descorrespondencia 52, es decir, un proceso de sustitucion inversa de devolucion de las posiciones de los bits de codigo sustituidos por el proceso de sustitucion a las posiciones originales. Entonces, el multiplexor 54 suministra un codigo LDPC obtenido como resultado del proceso de sustitucion inversa al desintercalador de torsion de columna 55.
El desintercalador de torsion de columna 55 lleva a cabo el desintercalado de torsion de columna (proceso inverso al intercalado de torsion de columna) que corresponde al intercalado de torsion de columna como el proceso de reordenacion llevado a cabo por el intercalador de torsion de columna 24 de la FIG. 8, es decir, por ejemplo, el desintercalado de torsion de columna como un proceso de reordenacion inversa de devolucion de la disposicion de los bits de codigo del codigo LDPC que tienen una disposicion cambiada por el intercalado de torsion de columna como el proceso de reordenacion a la disposicion original, para el codigo LDPC desde el multiplexor 54.
En particular, el desintercalador de torsion de columna 55 lleva a cabo el desintercalado de torsion de columna escribiendo los bits de codigo del codigo LDPC en y leyendo los bits de codigo escritos de la memoria para desintercalar, la memoria estando configurada de manera similar a la memoria 31 mostrada en la FIG. 22 y asf sucesivamente.
Se ha de senalar que, en el desintercalador de torsion de columna 55, la escritura de los bits de codigo se lleva a cabo en la direccion de fila de la memoria para desintercalar usando direcciones de lectura al leer los codigos de la memoria 31 como direcciones de escritura. Mientras tanto, la lectura de los bits de codigo se lleva a cabo en la direccion de columna de la memoria para desintercalar usando las direcciones de escritura al escribir los bits de codigo en la memoria 31 como direcciones de lectura.
Los codigos LDPC obtenidos como resultado del intercalado de torsion de columna se suministran desde el desintercalador de torsion de columna 55 a la seccion de decodificacion LDPC 56.
Aqrn, mientras que el codigo LDPC suministrado desde la seccion de correspondencia 52 al desintercalador 53 se ha obtenido mediante el intercalado de paridad, intercalado de torsion de columna y proceso de sustitucion llevado a cabo en este orden para ello, el desintercalador 53 lleva a cabo solamente un proceso de sustitucion inversa que corresponde al proceso de sustitucion y el desintercalado de torsion de columna que corresponde al intercalado de torsion de columna. Por consiguiente, no se lleva a cabo el desintercalado de paridad que corresponde al intercalado de paridad (proceso inverso al intercalado de paridad), es decir, el desintercalado de paridad que devuelve la disposicion de bits de codigo de los codigos LDPC, cuya disposicion se ha variado por el intercalado de paridad, a la disposicion original.
Por consiguiente, el codigo LDPC para el cual se han llevado a cabo el proceso de sustitucion inversa y el desintercalado de torsion de columna, pero no se ha llevado a cabo el desintercalado de paridad se suministra desde el (desintercalador de torsion de columna 55 del) desintercalador 53 a la seccion de decodificacion LDPC 56.
La seccion de decodificacion LDPC 56 lleva a cabo la decodificacion LDPC del codigo LDPC desde el desintercalador 53 usando una matriz de comprobacion de paridad de conversion, obtenida llevando a cabo al menos una sustitucion de columnas que corresponde al intercalado de paridad para la matriz de comprobacion de paridad H usada para la codificacion LDPC por la seccion de codificacion LDPC 21 de la FIG. 8, y emite los datos obtenidos como resultado de la decodificacion LDPC como un resultado de decodificacion de los datos de objeto.
La FIG. 30 es un diagrama de flujo que ilustra un proceso de recepcion llevado a cabo por el aparato de recepcion 12 de la FIG. 29.
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La seccion de demodulacion ortogonal 51 recibe una senal de modulacion desde el aparato de transmision 11 en el paso S111. Entonces, el procesamiento avanza al paso S112, en el que la seccion de demodulacion ortogonal 51 lleva a cabo la demodulacion ortogonal de la senal de modulacion. La seccion de demodulacion ortogonal 51 suministra los sfmbolos obtenidos como resultado de la demodulacion ortogonal a la seccion de correspondencia 52, despues de lo cual el procesamiento avanza desde el paso S112 hasta el paso S113.
En el paso S113, la seccion de correspondencia 52 lleva a cabo la descorrespondencia de conversion de los sfmbolos de la seccion de demodulacion ortogonal 51 en bits de codigo de un codigo LDPC y suministra los bits de codigo al desintercalador 53, despues de lo cual el procesamiento avanza hasta el paso S114.
En el paso S114, el desintercalador 53 lleva a cabo el desintercalado de los bits de codigo del codigo LDPC desde la seccion de descorrespondencia 52, despues de lo cual el procesamiento avanza al paso S115.
En particular, en el paso S114, el multiplexor 54 en el desintercalador 53 lleva a cabo un proceso de sustitucion inversa para el codigo LDPC desde la seccion de descorrespondencia 52 y suministra el codigo LDPC obtenido como resultado del proceso de sustitucion inversa al desintercalador de torsion de columna 55.
El desintercalador de torsion de columna 55 lleva a cabo un desintercalado de torsion de columna para el codigo LDPC desde el multiplexor 54 y suministra un codigo LDPC obtenido como resultado del desintercalado de torsion de columna a la seccion de decodificacion LDPC 56.
En el paso S115, la seccion de decodificacion LDPC 56 lleva a cabo la decodificacion LDPC del codigo LDPC a partir del desintercalador de torsion de columna 55 usando una matriz de comprobacion de paridad de conversion obtenida llevando a cabo al menos una sustitucion de columnas que corresponde al intercalado de paridad para la matriz de comprobacion de paridad H usada para la codificacion LDPC por la seccion de codificacion LDPC 21 de la FIG. 8, y emite los datos obtenidos mediante la decodificacion LDPC como resultado de decodificacion de los datos de objeto. A partir de entonces, se termina el procesamiento.
Se ha de senalar que el proceso de recepcion de la FIG. 30 se lleva a cabo repetitivamente.
Tambien en la FIG. 29, el multiplexor 54 para llevar a cabo el proceso de sustitucion inversa y el desintercalador de torsion de columna 55 para llevar a cabo el desintercalado de torsion de columna se configuran separadamente uno de otro por la conveniencia de la descripcion de manera similar que en el caso de la FIG. 8. No obstante, el multiplexor 54 y el desintercalador de torsion de columna 55 se pueden configurar integralmente uno con otro.
Ademas, donde el aparato de transmision 11 de la FIG. 8 no lleva a cabo el intercalado de torsion de columna, no hay necesidad de proporcionar el desintercalador de torsion de columna 55 en el aparato de recepcion 12 de la FIG. 29.
Ahora, se describe ademas la decodificacion LDPC llevada a cabo por la seccion de decodificacion LDPC 56 de la FIG. 29.
La seccion de decodificacion LDPC 56 de la FIG. 29 lleva a cabo la decodificacion LDPC de un codigo LDPC, para el cual se han llevado a cabo el proceso de sustitucion inversa y el desintercalado de torsion de columna, pero no se ha llevado a cabo el desintercalado de paridad, desde el desintercalador de torsion de columna 55 como se ha descrito anteriormente usando una matriz de comprobacion de paridad de conversion obtenida llevando a cabo al menos una sustitucion de columnas que corresponde al intercalado de paridad para la matriz de comprobacion de paridad H usada para la codificacion LDPC por la seccion de codificacion LDPC 21 de la FIG. 8.
Aqrn, se ha propuesto anteriormente una decodificacion LDPC que puede suprimir la frecuencia de operacion dentro de un intervalo suficientemente implementable mientras que se suprime la escala de circuito llevando a cabo la decodificacion LDPC usando la matriz de comprobacion de paridad de conversion (vease, por ejemplo, la Patente japonesa abierta a la inspeccion publica N° 2004-343170).
De esta manera, la decodificacion LDPC propuesta anteriormente que usa un matriz de comprobacion de paridad de conversion se describe primero con referencia a las FIG. 31 a 34.
La FIG. 31 muestra un ejemplo de la matriz de comprobacion de paridad H de un codigo LDPC cuya longitud de codigo N es 90 y la tasa de codificacion es 2/3.
Se ha de senalar que, en la FIG. 31, 0 se representa por un periodo (.) (esto se aplica de manera similar tambien a las FIG. 32 y 33 descritas en lo sucesivo).
En la matriz de comprobacion de paridad H de la FIG. 31, la matriz de paridad tiene una estructura de escalera.
La FIG. 32 ilustra una matriz de comprobacion de paridad H' obtenida aplicando la sustitucion de fila de una expresion (8) y la sustitucion de columnas de una expresion (9) a la matriz de comprobacion de paridad H de la FIG. 31.
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Sustitucion de fila: fila de orden 6s+t+1 ^ fila de orden 5t+s+1 ... (8)
Sustitucion de columna: columna de orden 6x+y+61 ^ columna de orden 5y+x+61 ... (9)
No obstante, en las expresiones (8) y (9), s, t, x e y son numeros enteros dentro de los intervalos de 0 < s < 5, 0 < t < 6, 0 < x < 5 y 0 < t < 6, respectivamente.
Segun la sustitucion de fila de la expresion (8), la sustitucion se lleva a cabo de tal manera que las filas 1a, 7a, 13a, 19a y 25a, cada uno de cuyos numeros indica un resto de 1 cuando se divide por 6 se sustituyen por la 1a, 2a, 3a, 4a y 5a filas, y las filas 2a, 8a, 14a, 20a y 26a, cada uno de cuyos numeros indica un resto de 2, cuando se divide por 6 se sustituyen por la 6a, 7a, 8a, 9a y 10a filas.
Por otra parte, segun la sustitucion de columnas de la expresion (9), se lleva a cabo la sustitucion para la 61a y sucesivas columnas (matriz de paridad) de manera que las columnas 61a, 67a, 73a, 79a y 85a cada uno de cuyos numeros indica un resto de 1 cuando se divide por 6 se sustituyen por 61a, 62a, 63a, 64a y 65a, y las columnas 62a, 68a, 74a, 80a y 86a cada uno de cuyos numeros indica un resto de 2 cuando se divide por 6 se sustituyen por las columnas 66a, 67a, 68a, 69a y 70a.
Una matriz obtenida llevando a cabo la sustitucion de las filas y de las columnas para la matriz de comprobacion de paridad H de la FIG. 31 es una matriz de comprobacion de paridad H' de la FIG. 32.
Aqm, incluso si se lleva a cabo la sustitucion de filas de la matriz de comprobacion de paridad H, esto no tiene influencia en la disposicion de los bits de codigo del codigo LDPC.
Mientras tanto, la sustitucion de columnas de la expresion (9) corresponde al intercalado de paridad cuando la longitud de informacion K, el numero de columnas P unidad de la estructura dclica y el testador q (= M/P) de la longitud de paridad M (aqm, 30) en el intercalado de paridad de intercalado del bit de codigo de orden K+qx+y+1 a la posicion del bit de codigo de orden K+Py+x+1 se fijan a 60, 5 y 6, respectivamente.
Si la matriz de comprobacion de paridad H' (en lo sucesivo conocida adecuadamente como matriz de comprobacion de paridad de sustitucion) de la FIG. 32 se multiplica por un resultado de sustitucion igual que el de la expresion (9) para el codigo LDPC de la matriz de comprobacion de paridad H (en lo sucesivo conocida adecuadamente como matriz de comprobacion de paridad original) de la FIG. 31, entonces se emite el vector 0. En particular, donde un vector de filas obtenido aplicando la sustitucion de columnas de la expresion (9) para el vector de filas c como el codigo LDPC (una palabra de codigo) de la matriz de comprobacion de paridad H original se representa por c', dado que HcT llega a ser el vector 0 sobre la base de la caractenstica de la matriz de comprobacion de paridad, tambien H'c'T llega a ser naturalmente el vector 0.
A partir de lo precedente, la matriz de comprobacion de paridad de conversion H' de la FIG. 32 llega a ser la matriz de comprobacion de paridad de un codigo LDPC c' obtenido llevando a cabo la sustitucion de columnas de la expresion (9) para el codigo LDPC c de la matriz de comprobacion de paridad H original.
Por consiguiente, llevando a cabo la sustitucion de columnas de la expresion (9) para el codigo LDPC c de la matriz de comprobacion de paridad H original, decodificando (decodificacion LDPC) el codigo LDPC c' despues de la sustitucion de columnas usando la matriz de comprobacion de paridad H' de la FIG. 32 y luego llevando a cabo la sustitucion inversa a la sustitucion de columnas de la expresion (9) para el resultado de la decodificacion, se puede obtener un resultado de decodificacion similar al obtenido donde el codigo LDPC de la matriz de comprobacion de paridad H original se decodifica usando la matriz de comprobacion de paridad H.
La FIG. 33 muestra la matriz de comprobacion de paridad de conversion H' de la FIG. 32 en donde se proporciona un espacio entre unidades de 5 x 5 matrices.
En la FIG. 33, la matriz de comprobacion de paridad de conversion H' esta representada por una combinacion de una matriz unidad de 5 x 5 elementos, otra matriz (en lo sucesivo conocida adecuadamente como matriz cuasi unidad) que corresponde a la matriz unidad cuyo elemento o elementos de 1 se cambian a un elemento o elementos de 0, una matriz adicional (en lo sucesivo conocida adecuadamente como matriz de desplazamiento) que corresponde a la matriz unidad o matriz cuasi unidad despues de que se desplaza dclicamente (desplazamiento dclico), una matriz aun adicional (en lo sucesivo conocida adecuadamente como matriz de suma) de dos o mas de la matriz unidad, matriz cuasi unidad y matriz de desplazamiento, y una matriz 0 de 5 x 5 elementos.
Se puede considerar que la matriz de comprobacion de paridad de conversion H' de la FIG. 33 se compone de una matriz unidad, una matriz cuasi unidad, una matriz de desplazamiento, una matriz de suma y una matriz 0 de 5 x 5 elementos. Por lo tanto, las matrices de 5 x 5 elementos que componen la matriz de comprobacion de paridad de conversion H' se conoceran en lo sucesivo como matrices componentes.
Para la decodificacion de un codigo LDPC representado por una matriz de comprobacion de paridad representada por una matriz de P x P componentes, se puede usar una arquitectura que lleva a cabo una operacion matematica
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de nodo de comprobacion y una operacion matematica de nodo variable simultaneamente para los nodos de comprobacion P y los nodos variables P.
La FIG. 34 es un diagrama de bloques que muestra un ejemplo de una configuracion de un aparato de decodificacion que lleva a cabo tal decodificacion como se acaba de describir.
En particular, la FIG. 34 muestra un ejemplo de una configuracion de un aparato de decodificacion que lleva a cabo la decodificacion de codigos LDPC de la matriz de comprobacion de paridad H original de la FlG. 31 usando la matriz de comprobacion de paridad de conversion H' de la FIG. 33 obtenida llevando a cabo al menos la sustitucion de columnas de la expresion (9).
El aparato de decodificacion de la FIG. 34 incluye una memoria de almacenamiento de datos de borde 300 que incluye seis FIFO 300i a 3006, un selector 301 para seleccionar las FIFO 300i a 3006, una seccion de calculo de nodo de comprobacion 302, dos circuitos de desplazamiento dclico 303 y 308, una memoria de almacenamiento de datos de borde 304 que incluye 18 FIFO 304i a 304is, un selector 305 para seleccionar las FIFO 304i a 304is, una memoria de datos de recepcion 306 para almacenar informacion de recepcion, una seccion de calculo de nodo variable 307, una seccion de calculo de palabra decodificada 309, una seccion de reordenacion de datos de recepcion 310, y una seccion de reordenacion de datos decodificados 311.
En primer lugar, se describe un metodo de almacenamiento de datos en las memorias de almacenamiento de datos de borde 300 y 304.
La memoria de almacenamiento de datos de borde 300 incluye las seis FIFO 3001 a 3006 el numero de las cuales es igual a un cociente cuando el numero de filas 30 de la matriz de comprobacion de paridad de conversion H' de la FIG. 33 se divide por el numero de filas 5 de las matrices componentes. Cada una de las FIFO 300y (y = 1, 2, ..., 6) tiene una pluralidad de etapas de regiones de almacenamiento de manera que los mensajes que responden a cinco bordes cuyo numero es igual al numero de filas y al numero de columnas de las matrices componentes se puede leer de o escribir en las regiones de almacenamiento de cada etapa al mismo tiempo. Ademas, el numero de etapas de las regiones de almacenamiento de cada FIFO 300y es nueve que es el maximo numero de 1 (ponderacion de Hamming) en la direccion de fila de la matriz de comprobacion de paridad de conversion de la FIG. 33.
En la FIFO 3001, los datos (mensajes vi desde nodos variables) que corresponden a las posiciones del valor 1 en la primera a la quinta filas de la matriz de comprobacion de paridad de conversion H' de la FIG. 33 se almacenan de una forma cerrada en la direccion horizontal en las filas individuales (en la forma en donde 0 se ignora). En particular, si un elemento en la fila j de la columna de orden i se representa como (j, i), entonces en las regiones de almacenamiento en la primera etapa de la FIFO 3001, se almacenan los datos que corresponden a las posiciones del valor 1 de la matriz unidad de 5 x 5 elementos de (1, 1) a (5, 5) de la matriz de comprobacion de paridad de conversion H'. En las regiones de almacenamiento en la segunda etapa, los datos que corresponden a las posiciones del valor 1 de una matriz de desplazamiento de (1, 21) a (5, 25) de la matriz de comprobacion de paridad de conversion H' (una matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad de 5 x 5 elementos en tres en la direccion hacia la derecha). Tambien en las regiones de almacenamiento en la tercera a octava etapas, los datos se almacenan en una relacion asociada con la matriz de comprobacion de paridad de conversion H'. Entonces, en las regiones de almacenamiento en la novena etapa, se almacenan los datos que corresponden a las posiciones del valor de una matriz de desplazamiento de (1, 86) a (5, 90) de la matriz de comprobacion de paridad de conversion H' (una matriz de desplazamiento obtenida sustituyendo el valor 1 en la primera fila de la matriz unidad de 5 x 5 elementos con el valor 0 y luego desplazando dclicamente la matriz unidad despues de la sustitucion por uno en la direccion hacia la izquierda).
En la FIFO 3002, se almacenan los datos que corresponden a las posiciones del valor 1 de la sexta a la decima filas de la matriz de comprobacion de paridad de conversion H' de la FIG. 33. En particular, en la region de almacenamiento en la primera etapa de la FIFO 3002, se almacenan los datos correspondientes a las posiciones del valor 1 de una primera matriz de desplazamiento que forma una matriz de suma de (6, 1) a (10, 5) de la matriz de comprobacion de paridad de conversion H' (una matriz de suma que es la suma de una primera matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad de 5 x 5 elementos en uno en la direccion hacia la derecha y una segunda matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad de 5 x 5 elementos en dos en la direccion hacia la derecha). Ademas, en la region de almacenamiento en la segunda etapa, se almacenan los datos que corresponden a las posiciones del valor 1 de la segunda matriz de desplazamiento que forma la matriz de suma de (6, 1) a (10, 5) de la matriz de comprobacion de paridad de conversion H'.
En particular, con respecto a una matriz componente cuya ponderacion es 2 o mas, donde la matriz componente esta representada en la forma de la suma de varios de entre una matriz unidad de P x P elementos que tienen la ponderacion 1, una matriz cuasi unidad que corresponde a la matriz unidad cuyos uno o mas elementos que tienen el valor 1 se sustituyen con 0 y una matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad o la matriz cuasi unidad, los datos que corresponden a las posiciones del valor 1 de la matriz unidad, matriz cuasi unidad o matriz de desplazamiento cuya ponderacion es 1 (los mensajes que corresponden a los bordes que pertenecen a la matriz unidad, matriz cuasi unidad o matriz de desplazamiento) se almacenan en la misma direccion (misma FIFO de entre las FIFO 3001 a 3006).
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Tambien en las regiones de almacenamiento en la tercera a la novena etapas, los datos se almacenan en una relacion asociada con la matriz de comprobacion de paridad de conversion H'.
Tambien las FIFO 3003 a 3006 almacenan datos en una relacion asociada con la matriz de comprobacion de paridad de conversion H'.
La memoria de almacenamiento de datos de borde 304 incluye 18 FIFO 304i a 304is el numero de las cuales es igual al cociente cuando el numero de columnas 90 de la matriz de comprobacion de paridad de conversion H' se divide por el numero de columnas 5 de la matriz componente. Cada memoria de almacenamiento de datos de borde 304x (x = 1, 2, ..., 18) incluye una pluralidad de etapas de regiones de almacenamiento, y mensajes correspondientes a cinco bordes el numero de los cuales es igual al numero de filas y el numero de columnas de la matriz de comprobacion de paridad de conversion H' se pueden leer de o escribir en las regiones de almacenamiento de cada etapa al mismo tiempo.
En la FIFO 304i, los datos que corresponden a las posiciones del valor 1 desde la primera a la quinta columnas de la matriz de comprobacion de paridad de conversion H' de la FIG. 33 (mensajes uj de los nodos de comprobacion) se almacenan de una forma cerrada en la direccion vertical en las columnas individuales (en la forma en donde 0 se ignora). En particular, en las regiones de almacenamiento en la primera etapa de la FIFO 3041, los datos que corresponden a las posiciones del valor 1 de la matriz unidad de 5 x 5 elementos de (1, 1) a (5, 5) de la matriz de comprobacion de paridad de conversion H'. En las regiones de almacenamiento en la segunda etapa, se almacenan los datos que corresponden a las posiciones del valor de una primera matriz de desplazamiento que forma una matriz de suma de (6, 1) a (10, 5) de la matriz de comprobacion de paridad vertical H' (una matriz de suma que es la suma de una primera matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad de 5 x 5 elementos en uno a la derecha y una segunda matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad de 5 x 5 elementos en dos a la derecha). Ademas, en las regiones de almacenamiento en la tercera etapa, los datos que corresponden a las posiciones del valor 1 de la segunda matriz de desplazamiento que forma la matriz de suma de (6, 1) a (10, 5) de la matriz de comprobacion de paridad vertical H'.
En particular, con respecto a una matriz componente cuya ponderacion es 2 o mas, donde la matriz componente esta representada en forma de la suma de varias de entre una matriz unidad de P x P elementos que tiene la ponderacion 1, una matriz cuasi unidad que corresponde a la matriz unidad cuyos uno o mas elementos que tienen el valor 1 se sustituyen con 0 y una matriz de desplazamiento obtenida desplazando dclicamente la matriz unidad o la matriz cuasi unidad, los datos que corresponden a las posiciones del valor 1 de la matriz unidad, matriz cuasi unidad o matriz de desplazamiento cuya ponderacion es 1 (los mensajes que corresponden a los bordes que pertenecen a la matriz unidad, matriz cuasi unidad o matriz de desplazamiento) se almacenan en la misma direccion (la misma FIFO de entre las FIFO 3041 a 30418).
Tambien con respecto a las regiones de almacenamiento en la cuarta y la quinta etapas, los datos se almacenan en una relacion asociada con la matriz de comprobacion de paridad de conversion H'. El numero de etapas de las regiones de almacenamiento de la FIFO 3041 es 5, que es un numero maximo del numero de 1 (ponderacion de Hamming) en la direccion de fila en la primera a la quinta columnas de la matriz de comprobacion de paridad de conversion H'.
Tambien las FIFO 3042 y 3043 almacenan datos en una relacion asociada con la matriz de comprobacion de paridad de conversion H' de manera similar, y cada longitud (numero de etapa) de las FIFO 3042 y 3043 es 5. Tambien las FIFO 3044 a 30412 almacenan datos en una relacion asociada con la matriz de comprobacion de paridad de conversion H' de manera similar, y cada longitud de las FIFO 3044 a 30412 es 3. Tambien las FIFO 30413 a 30418 almacenan datos en una relacion asociada con la matriz de comprobacion de paridad de conversion H' de manera similar, y cada longitud de las FIFO 30413 a 30418 es 2.
Ahora, se describe la operacion del aparato de decodificacion de la FIG. 34.
La memoria de almacenamiento de datos de borde 300 incluye las seis FIFO 3001 a 3006, y las FIFO en las que han de ser almacenados datos se seleccionan de entre las FIFO 3001 a 3006 segun la informacion (datos de matriz) D312 que representa a que fila de la matriz de comprobacion de paridad de conversion H' pertenecen cinco mensajes D311 suministrados desde el circuito de desplazamiento dclico 308 en la etapa anterior. Entonces, los cinco mensajes D311 se almacenan colectivamente y en orden en las FIFO seleccionadas. Ademas, cuando se han de ser lefdos los datos, la memoria de almacenamiento de datos de borde 300 lee cinco mensajes D3001 en orden desde la FIFO 3001 y suministra los cinco mensajes D3001 al selector 301 en la etapa sucesiva. Despues de que termina la lectura de los mensajes de la FIFO 3001, la memoria de almacenamiento de datos de borde 300 lee los mensajes en orden tambien desde las FIFO 3302 a 3006 y suministra los mensajes lefdos al selector 301.
El selector 301 selecciona los cinco mensajes de esa FIFO desde la cual se leen actualmente los datos de entre las FIFO 3001 a 3006 segun una senal de seleccion D301 y suministra los cinco mensajes como mensajes D302 a la seccion de calculo de nodo de comprobacion 302.
La seccion de calculo de nodo de comprobacion 302 incluye cinco calculadoras de nodos de comprobacion 3021 a 3025 y lleva a cabo la operacion matematica de nodo de comprobacion segun la expresion (7) usando los mensajes
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D302 (D302i a D302s) (mensajes Vi de la expresion (7)) suministrados a la misma a traves del selector 301. Entonces, la seccion de calculo de nodo de comprobacion 302 suministra cinco mensajes D303 (D303i a D303s) (mensajes Uj de la expresion (7)) obtenidos como resultado de la operacion matematica de nodo de comprobacion al circuito de desplazamiento dclico 303.
El circuito de desplazamiento dclico 303 desplaza dclicamente los cinco mensajes D303i a 3035 determinados por la seccion de calculo de nodo de comprobacion 302 en base a informacion (datos de matriz) D305 con respecto a que numero de matrices unidad originales, los bordes correspondientes se desplazan dclicamente en la matriz de comprobacion de paridad de conversion H', y suministra un resultado del desplazamiento dclico como un mensaje D304 a la memoria de almacenamiento de datos de borde 304.
La memoria de almacenamiento de datos de borde 304 incluye 18 FIFO 304i a 304is. La memoria de almacenamiento de datos de borde 304 selecciona una FIFO en la que se han de almacenar datos de entre las FIFO 304i a 304-la segun la informacion D305 con respecto a que fila de la matriz de comprobacion de paridad de conversion H' pertenecen los cinco mensajes D304 suministrados desde el circuito de desplazamiento dclico 303 en la etapa anterior y almacena colectivamente los cinco mensajes D304 en orden en la FIFO seleccionada. Por otra parte, cuando los datos han de ser lefdos, la memoria de almacenamiento de datos de borde 304 lee cinco mensajes D306i en orden desde la FIFO 304i y suministra los mensajes D306i al selector 305 en la etapa sucesiva. Despues de que termina la lectura de los datos de la FIFO 304i, la memoria de almacenamiento de datos de borde 304 lee los mensajes tambien en orden de las FIFO 3042 a 304ia y suministra los mensajes al selector 305.
El selector 305 selecciona los cinco mensajes de la FIFO de la cual se leen datos actualmente de entre las FIFO 304i a 304ia segun una senal de seleccion D307 y suministra los mensajes seleccionados como mensajes D308 a la seccion de calculo de nodo variable 307 y la seccion de calculo de palabra decodificada 309.
Por otra parte, la seccion de reordenacion de datos de recepcion 310 lleva a cabo la sustitucion de columnas de la expresion (9) para reordenar un codigo LDPC D313 recibido a traves de un camino de comunicacion y suministra el codigo LDPC reordenado D313 como datos de recepcion D314 a la memoria de datos de recepcion 306. La memoria de datos de recepcion 306 calcula y almacena una LLR (relacion de verosimilitud logantmica) de recepcion a partir de los datos de recepcion D314 suministrados a la misma desde la seccion de reordenacion de datos de recepcion 310 y recoge y suministra cada cinco de las LLR de recepcion como valores de recepcion D309 a la seccion de calculo de nodo variable 307 y la seccion de calculo de palabra decodificada 309.
La seccion de calculo de nodo variable 307 incluye cinco calculadoras de nodo variable 3071 a 3075 y lleva a cabo una operacion matematica de nodo variable segun la expresion (1) usando los mensajes D308 (3081 a 3085) (mensajes uj de la expresion (1)) suministrados a la misma a traves del selector 305 y los cinco valores de recepcion D309 (valores de recepcion uoi de la expresion (1)) suministrados a la misma desde la memoria de datos de recepcion 306. Entonces, la seccion de calculo de nodo variable 307 suministra mensajes D310 (D3011 a D3105) (mensajes vi de la expresion (1)) obtenida como resultado de la operacion matematica al circuito de desplazamiento dclico 308.
El circuito de desplazamiento dclico 308 desplaza dclicamente los mensajes D3101 a D3105 calculados por la seccion de calculo de nodo variable 307 en base a la informacion con respecto a que numero de matrices unidad original el borde correspondiente se desplaza dclicamente en la matriz de comprobacion de paridad de conversion H', y suministra un resultado del desplazamiento dclico como un mensaje D311 a la memoria de almacenamiento de datos de borde 300.
Llevando a cabo la secuencia de operaciones descrita anteriormente, se puede llevar a cabo la decodificacion en un ciclo de un codigo LDPC. En el aparato de decodificacion de la FIG. 34, despues de que un codigo LDPC se decodifica un numero predeterminado de veces, un resultado de decodificacion final se determina por la seccion de calculo de palabra decodificada 309 y la seccion de reordenacion de datos decodificados 311 y luego se emite.
En particular, la seccion de calculo de palabra decodificada 309 incluye cinco calculadoras de palabra decodificada 3091 a 3095 y actua como una etapa final en una pluralidad de ciclos de decodificacion para calcular un resultado de decodificacion (palabra decodificada) segun la expresion (5) usando los cinco mensajes D308 (D3081 a D3085) (mensajes uj de la expresion (5)) emitidos desde el selector 305 y los cinco valores de recepcion D309 (valores de recepcion uoi de la expresion (5)) emitidos desde la memoria de datos de recepcion 306. Entonces, la seccion de calculo de palabra decodificada 309 suministra datos decodificados D315 obtenidos como resultado del calculo a la seccion de reordenacion de datos decodificados 311.
La seccion de reordenacion de datos decodificados 311 lleva a cabo la sustitucion inversa a la sustitucion de columnas de la expresion (9) para los datos decodificados D315 suministrados a la misma desde la seccion de calculo de palabra decodificada 309 para reordenar el orden de los datos decodificados D315 y emite los datos decodificados reordenados D315 como un resultado de decodificacion D316.
Como se describio anteriormente, aplicando una o ambas de sustitucion de filas y sustitucion de columnas a una matriz de comprobacion de paridad (matriz de comprobacion de paridad original) para convertir la matriz de comprobacion de paridad en una matriz de comprobacion de paridad (matriz de comprobacion de paridad de
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conversion) que se puede representar mediante una combinacion de una matriz unidad de P x P elementos, una matriz cuasi unidad que corresponde a la matriz unidad cuyo elemento o elementos de 1 se cambian a un elemento o elementos de 0, una matriz de desplazamiento que corresponde a la matriz unidad o matriz cuasi unidad despues de que se desplaza dclicamente, una matriz de suma de dos o mas de la matriz unidad, matriz cuasi unidad y matriz de desplazamiento, y una matriz 0 de P x P elementos como se ha descrito anteriormente, llega a ser posible adoptar para decodificacion de codigo LDPC una arquitectura que lleva a cabo la operacion matematica de nodo de comprobacion y la operacion matematica de nodo variable simultaneamente para los P nodos de comprobacion y los P nodos variables. Por consiguiente, llevando a cabo la operacion matematica de nodo simultaneamente para los P nodos, es posible suprimir la frecuencia de operacion dentro de un intervalo implementable para llevar a cabo decodificacion LDPC.
La seccion de decodificacion LDPC 56 que compone el aparato de recepcion 12 de la FIG. 29 lleva a cabo la operacion matematica de nodo de comprobacion y la operacion matematica de nodo variable simultaneamente para P nodos de comprobacion y P nodos variables para llevar a cabo la decodificacion LDPC de forma similar al aparato de decodificacion de la FIG. 34.
En particular, se supone ahora simplificar la descripcion de que la matriz de comprobacion de paridad de un codigo LDPC emitido desde la seccion de codificacion LDPc 21 que compone el aparato de transmision 11 de la FIG. 8 es, por ejemplo, la matriz de comprobacion de paridad H en donde la matriz de paridad tiene una estructura de escalera mostrada en la FIG. 31. En este caso, el intercalado de paridad 23 del aparato de transmision 11 lleva a cabo intercalado de paridad para intercalar el bit de codigo de orden K + qx + y + 1 a la posicion del bit de codigo de orden K + Py + x + 1 con la longitud de informacion K fijada a 60, con el P numero de columnas unidad de la estructura cfclica fijado a 5 y con el testador q (= M/P) de la longitud de paridad M a 6.
Dado que este intercalado de paridad corresponde a la sustitucion de columnas de la expresion (9), la seccion de decodificacion LDPC 56 no necesita llevar a cabo la sustitucion de columnas de la expresion (9).
Por lo tanto, en el aparato de recepcion 12 de la FIG. 29, un codigo LDPC para el que no se ha llevado a cabo el desintercalado de paridad, es decir, un codigo LDPC en un estado en el que se lleva a cabo la sustitucion de columnas de la expresion (9), se suministra desde el desintercalador de torsion de columnas 55 a la seccion de decodificacion LDPC 56 como se ha descrito anteriormente. La seccion de decodificacion LDPC 56 lleva a cabo un procesamiento similar al del aparato de decodificacion de la FIG. 34 excepto que no se lleva a cabo la sustitucion de columnas de la expresion (9).
En particular, la FIG. 35 muestra un ejemplo de una configuracion de la seccion de decodificacion LDPC 56 de la FIG. 29.
Con referencia a la FIG. 35, la seccion de decodificacion LDPC 56 se configura de manera similar a la del aparato de decodificacion de la FIG. 34 excepto que no se proporciona la seccion de reordenacion de datos de recepcion 310 de la FIG. 34 y lleva a cabo un procesamiento similar al del aparato de decodificacion de la FIG. 34 excepto que no se lleva a cabo la sustitucion de columnas de la expresion (9). Por lo tanto, la descripcion de la seccion de decodificacion LDPC 56 se omite en la presente memoria.
Dado que la seccion de decodificacion LDPC 56 se puede configurar sin incluir la seccion de reordenacion de datos de recepcion 310 como se ha descrito anteriormente, se puede reducir en escala en comparacion con el aparato decodificador de la FIG. 34.
Se ha de senalar que, mientras, en las FIG. 31 a 35, se supone que la longitud de codigo N del codigo LDPC es 90; la longitud de informacion K es 60; el numero de columnas unidad P (numero de filas y numero de columnas de una matriz componente) de la estructura dclica es 5; y el testador q (= M/P) de la longitud de paridad M es 6, para una descripcion simplificada, la longitud de codigo N, la longitud de informacion K, el numero de columnas unidad P de la estructura dclica y el testador q (= M/P) no se limitan individualmente a los valores espedficos dados anteriormente.
En particular, mientras que la seccion de codificacion LDPC 21 en el aparato de transmision 11 de la FIG. 8 emite un codigo LDPC en donde, por ejemplo, la longitud de codigo N es 64.800, la longitud de informacion K es N - Pq (= N - M), el numero de columnas unidad P de la estructura dclica es 360 y el testeador q es M/P, la seccion de decodificacion LDPC 56 en la FIG. 35 se puede aplicar tambien donde se lleva a cabo la decodificacion LDPC llevando a cabo la operacion matematica de nodo de comprobacion y la operacion matematica de nodo variable simultaneamente para P nodos de comprobacion y P nodos variables con respecto a tal codigo LDPC como se acaba de describir.
Aunque la serie de procesos descritos anteriormente se puede ejecutar por hardware, de otro modo se puede ejecutar por software. Donde la serie de procesos se ejecuta por software, un programa que construye el software se instala en un ordenador para uso universal o similar.
La FIG. 36 muestra un ejemplo de una configuracion de una realizacion de un ordenador en el que se instala un programa para ejecutar la serie de procesos descritos anteriormente.
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El programa puede estar grabado por adelantado en un disco duro 405 o en una ROM 403 como medio de grabacion incorporado en el ordenador.
O, el programa se puede almacenar (grabar) temporal o permanentemente en un medio de grabacion extrafole 411 tal como un disco flexible, un CD-ROM (Memoria de Solo Lectura de Disco Compacto), un disco MO (Magneto optico), un DVD (Disco Digital Versatil), un disco magnetico o una memoria de semiconductores. Tal medio de grabacion extrafble 411, como se acaba de describir, se puede proporcionar como un denominado paquete de software.
Se ha de senalar que el programa no solamente se puede instalar a partir de tal medio de grabacion extrafble 411 como se ha descrito anteriormente en el ordenador, sino que tambien se puede instalar en el disco duro 405 integrado en el ordenador donde se transfiere al mismo y se recibe por una seccion de comunicacion 408. En este caso, el programa se puede transferir al ordenador mediante comunicacion inalambrica desde un sitio de descarga a traves de un satelite artificial para difusion digital por satelite o transferir al ordenador mediante comunicacion por cable a traves de una red, tal como una LAN (Red de Area Local) o Internet.
El ordenador tiene una CPU (unidad central de procesamiento) 402 incorporada dentro del mismo. Una interfaz de entrada/salida 410 se conecta a la CPU 402 mediante un bus 401, y si se introduce una instruccion a la CPU 402 a traves de la interfaz de entrada/salida 410 cuando una seccion de entrada 407 configurada desde un teclado, un raton, un microfono, etc. se opera por un usuario o en un caso similar, la CPU 402 ejecuta el programa almacenado en la ROM (Memoria de Solo Lectura) 403. O, la CPU 402 carga un programa almacenado en el disco duro 405, un programa transferido desde un satelite o una red, recibido por la seccion de comunicacion 408 e instalado en el disco duro 405 o un programa lefdo desde el medio de grabacion extrafble 411 cargado en una unidad 409 e instalado en el disco duro 405 en una RAM (Memoria de Acceso Aleatorio) 404 y ejecuta el programa. Por consiguiente, la CPU 402 lleva a cabo el procesamiento segun el diagrama de flujo descrito anteriormente o el procesamiento llevado a cabo por la configuracion del diagrama de bloques descrito anteriormente. Entonces, la CPU 402 emite un resultado del procesamiento desde una seccion de salida 406 configurada desde un LCD (Visualizador de Cristal Lfquido), un altavoz, etc. y transmite el resultado del procesamiento desde la seccion de comunicacion 408 a traves de la interfaz de entrada/salida 410 o graba el resultado del procesamiento en el disco duro 405 segun lo demande la ocasion.
Aqm, en la presente especificacion, los pasos de procesamiento que describen el programa para hacer al ordenador llevar a cabo varios procesos no necesitan ser procesados necesariamente en una serie de tiempo segun el orden descrito como un diagrama de flujo, sino que incluyen aquellos procesos a ser ejecutados en paralelo o individualmente (por ejemplo, procesos paralelos o procesos mediante un objeto).
Ademas, el programa se puede procesar mediante un unico ordenador o se puede procesar mediante procesamiento distribuido mediante una pluralidad de ordenadores. Ademas, el programa se puede transferir y ejecutar por un ordenador en un lugar remoto.
Se ha de senalar que la realizacion de la presente invencion no se limita a la realizacion espedfica descrita anteriormente, sino que se puede alterar de diversas maneras sin apartarse de la materia objeto de la presente invencion.
En particular, mientras, en la presente realizacion, se llevan a cabo intercalado de paridad e intercalado de torsion de columna como un proceso de reordenacion para un codigo LDPC prescrito en DVB-S.2, el intercalado de paridad se puede aplicar a un codigo LDPC de una matriz de comprobacion de paridad cuya matriz de informacion no tiene una estructura dclica si la matriz de paridad tiene una estructura de escalera. Mientras tanto, el intercalado de torsion de columna como proceso de reordenacion se puede aplicar tambien al codigo LDPC de una matriz de comprobacion de paridad que se puede variar para tener una estructura seudodclica al menos mediante sustitucion de columnas, el codigo qC-LDPC (QC: Cuasi Cfclica), etc. donde toda la matriz de comprobacion de paridad tiene una estructura dclica.
En particular, solamente se requiere para la matriz de comprobacion de paridad de codigos LDPC los cuales son objeto de intercalado de paridad que la matriz de paridad de la misma tenga una estructura de escalera, aunque no haya necesidad de que la matriz de informacion tenga una estructura dclica.
Ademas, la matriz de comprobacion de paridad de un codigo LDPC que es objeto de intercalado de torsion de columna como el proceso de reordenacion no se limita particularmente en terminos de la estructura.
Se ha de senalar que solamente es necesario para el proceso de reordenacion que pueda reordenar los bits de codigo de un codigo LDPC de manera que una pluralidad de bits de codigo que corresponden al valor 1 incluidos en una fila arbitraria de la matriz de comprobacion de paridad no se incluyan en el mismo sfmbolo y se puedan llevar a cabo por un metodo distinto del intercalado de torsion de columna. En particular, el proceso de reordenacion se puede llevar a cabo usando, no la memoria 31 para almacenar datos en la direccion de columna y la direccion de fila, sino, por ejemplo, una memoria para almacenar los datos solamente en una direccion y controlar la direccion de escritura y la direccion de lectura de la memoria.
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Ahora, se describe ademas un proceso para codificacion LDPC por la seccion de codificacion LDPC 21 del aparato de transmision 11.
Por ejemplo, en el estandar DVB-S.2, se prescribe una codificacion LDPC de las dos longitudes de codigo N diferentes de 64.800 bits y 16.200 bits.
Y, para el codigo LDPC cuya longitud de codigo N es de 64.800 bits, se prescriben las 11 tasas de codificacion 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, y para el codigo LDPC cuya longitud de codigo N es 16.200 bits, se prescriben las 10 tasas de codificacion 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 y 8/9.
La seccion de codificacion LDPC 21 lleva a cabo la codificacion (codificacion de correccion de errores) en codigos LDPC de las diferentes tasas de codificacion cuya longitud de codigo N es 64.800 bits o 16.200 bits segun una matriz de comprobacion de paridad H preparada para cada longitud de codigo N y para cada tasa de codificacion.
En particular, la seccion de codificacion LDPC 21 almacena una tabla de valores iniciales de matriz de comprobacion de paridad descrita a continuacion para producir una matriz de comprobacion de paridad H para cada longitud de codigo N y para cada tasa de codificacion.
Aqm, en el estandar DVB-S.2, se prescriben codigos LDPC de las dos longitudes de codigo N diferentes de 64.800 bits y 16.200 bits como se ha descrito anteriormente, y se prescriben las 11 tasas de codificacion diferentes para el codigo LDPC cuya longitud de codigo N es de 64.800 bits y se prescriben las 10 tasas de codificacion diferentes para el codigo LDPC cuya longitud de codigo N es de 16.200 bits.
Por consiguiente, donde el aparato de transmision 11 es un aparato que lleva a cabo el procesamiento en cumplimiento con el estandar DVB-S.2, las tablas de valores iniciales de matriz de comprobacion de paridad que corresponden individualmente a las 11 tasas de codificacion diferentes para el codigo LDPC cuya longitud de codigo N es de 64.800 bits y las tablas de valores iniciales de matriz de comprobacion de paridad que corresponden individualmente a las 10 tasas de codificacion diferentes para el codigo LDPC cuya longitud de codigo N es 16.200 bits se almacenan en la seccion de codificacion LDPC 21.
La seccion de codificacion LDPC 21 fija una longitud de codigo N y una tasa de codificacion r para codigos LDPC, por ejemplo, en respuesta a una operacion de un operador. La longitud de codigo N y la tasa de codificacion r fijada por la seccion de codificacion LDPC 21 se conocen en lo sucesivo de manera adecuada como longitud de codigo N fijada y tasa de codificacion r fijada, respectivamente.
La seccion de codificacion LDPC 21 coloca, en base a las tablas de valores iniciales de matriz de comprobacion de paridad que corresponden a la longitud de codigo N fijada y la tasa de codificacion r fijada, elementos del valor 1 de una matriz de informacion Ha que corresponde a una longitud de informacion K (= Nr = longitud de codigo N - longitud de paridad M) que corresponde a la longitud de codigo N fijada y a la tasa de codificacion r fijada en un periodo de 360 columnas (P numero de columnas unidad de la estructura dclica) en la direccion de columna para producir una matriz de comprobacion de paridad H.
Entonces, la seccion de codificacion LDPC 21 extrae bits de informacion para la longitud de informacion K de datos objeto que son objeto de transmision, tales como datos de imagen o datos de sonido suministrados desde el aparato de transmision 11. Ademas, la seccion de codificacion LDPC 21 calcula los bits de paridad correspondientes a los bits de informacion en base a la matriz de comprobacion de paridad H para producir una palabra de codigo (codigo LDPC) para una longitud de codigo.
En otras palabras, la seccion de codificacion LDPC 21 lleva a cabo sucesivamente la operacion matematica de un bit de paridad de la palabra de codigo c que satisface la siguiente expresion.
HcT = 0
Aqm, en la expresion anterior, c indica un vector de fila como la palabra de codigo (codigo LDPC) y cT indica la inversion del vector de fila c.
Donde, desde dentro del vector de fila c como un codigo LDPC (una palabra de codigo), una parte que corresponde a los bits de informacion se representa por un vector de fila A y una parte que corresponde a los bits de paridad se representa por un vector de fila T, el vector de fila c se puede representar mediante una expresion c = [A|T] a partir del vector de fila A como los bits de informacion y del vector de fila T como los bits de paridad.
Mientras tanto, la matriz de comprobacion de paridad H se puede representar a partir de la matriz de informacion Ha de aquellos de los bits de codigo del codigo LDPC que corresponden a los bits de informacion y la matriz de paridad Ht de aquellos de los bits de codigo del codigo LDPC que corresponden a los bits de paridad mediante una expresion H = [Ha|Ht] (matriz en donde los elementos de la matriz de informacion Ha son elementos en el lado izquierdo y los elementos de la matriz de paridad Ht son elementos en el lado derecho).
Ademas, por ejemplo, en el estandar DVB-S.2, la matriz de comprobacion de paridad Ht de la matriz de comprobacion de paridad H = [Ha|Ht] tiene una estructura de escalera.
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Es necesario para la matriz de comprobacion de paridad H y el vector de fila c = [A|T] como codigo LDPC satisfacer la expresion HcT = 0, y donde la matriz de paridad Ht de la matriz de comprobacion de paridad H = [Ha|Ht] tiene una estructura de escalera, el vector de fila T como bits de paridad que configura el vector de fila c = [A|T] que satisface la expresion HcT = 0 se puede determinar secuencialmente fijando los elementos de cada fila a cero en orden comenzando con los elementos de la primera fila del vector de columna HcT en la expresion HcT = 0.
Si la seccion de codificacion LDPC 21 determina un bit de paridad T para un bit de informacion A, entonces emite una palabra de codigo c = [A|T] representada por el bit de informacion A y el bit de paridad T como resultado de codificacion LDPC del bit de informacion A.
Como se ha descrito anteriormente, la seccion de codificacion LDPC 21 almacena las tablas de valores iniciales de matriz de comprobacion de paridad que corresponden a las longitudes de codigo N y las tasas de codificacion r por adelantado y lleva a cabo la codificacion LDPC de la longitud de codigo N fijada y la tasa de codificacion r fijada usando una matriz de comprobacion de paridad H producida a partir de las tablas de valores iniciales de matriz de comprobacion de paridad que corresponde a la longitud de codigo N fijada y la tasa de codificacion r fijada.
Cada tabla de valores iniciales de matriz de comprobacion de paridad es una tabla que representa la posicion de elementos del valor 1 de la matriz de informacion Ha que corresponde a la longitud de informacion K que corresponde a la longitud de codigo N y la tasa de codificacion r del codigo LDPC de la matriz de comprobacion de paridad H (codigo LDPC definido por la matriz de comprobacion de paridad H) para cada 360 filas (P numero de columnas unidad de la estructura periodica), y se produce por adelantado para una matriz de comprobacion de paridad H para cada longitud de codigo N y cada tasa de codificacion r.
Las FIG. 37 a 82 ilustran las tablas de valores iniciales de matriz de comprobacion de paridad para producir varias matrices de comprobacion de paridad H que incluyen tablas de valores iniciales de matriz de comprobacion de paridad prescritas en el estandar DVB-S.2.
En particular, la FIG. 37 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 2/3.
Las FIG. 38 a 40 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 2/3.
Se ha de senalar que la FIG. 39 es una vista que continua desde la FIG. 38 y la FIG. 40 es una vista que continua desde la FIG. 39.
La FIG. 41 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 3/4.
Las FIG. 42 a 45 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 3/4.
Se ha de senalar que la FIG. 43 es una vista que continua desde la FIG. 42 y la FIG. 44 es una vista que continua
desde la FIG. 43. Ademas, la FIG. 45 es una vista que continua desde la FIG. 44.
La FIG. 46 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 4/5.
Las FIG. 47 a 50 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 4/5.
Se ha de senalar que la FIG. 48 es una vista que continua desde la FIG. 47 y la FIG. 49 es una vista que continua
desde la FIG. 48. Ademas, la FIG. 50 es una vista que continua desde la FIG. 49.
La FIG. 51 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 5/6.
Las FIG. 52 a 55 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 5/6.
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Se ha de senalar que la FIG. 53 es una vista que continua desde la FIG. 52 y la FIG. 54 es una vista que continua desde la FIG. 53. Ademas, la FIG. 55 es una vista que continua desde la FIG. 54.
La FIG. 56 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 8/9.
Las FIG. 57 a 60 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 8/9.
Se ha de senalar que la FIG. 58 es una vista que continua desde la FIG. 57 y la FIG. 59 es una vista que continua
desde la FIG. 58. Ademas, la FIG. 60 es una vista que continua desde la FIG. 59.
Las FIG. 61 a 64 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 9/10.
Se ha de senalar que la FIG. 62 es una vista que continua desde la FIG. 61 y la FIG. 63 es una vista que continua
desde la FIG. 62. Ademas, la FIG. 64 es una vista que continua desde la FIG. 63.
Las FIG. 65 y 66 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 1/4.
Se ha de senalar que la FIG. 66 es una vista que continua desde la FIG. 65.
Las FIG. 67 y 68 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 1/3.
Se ha de senalar que la FIG. 68 es una vista que continua desde la FIG. 67.
Las FIG. 69 y 70 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 2/5.
Se ha de senalar que la FIG. 70 es una vista que continua desde la FIG. 69.
Las FIG. 71 a 73 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 1/2.
Se ha de senalar que la FIG. 72 es una vista que continua desde la FIG. 71 y la FIG. 73 es una vista que continua desde la FIG. 72.
Las FIG. 74 a 76 muestran la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 64.800 bits y una tasa de codificacion r de 3/5.
Se ha de senalar que la FIG. 75 es una vista que continua desde la FIG. 74 y la FIG. 76 es una vista que continua desde la FIG. 75.
La FIG. 77 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 1/4.
La FIG. 78 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 1/3.
La FIG. 79 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 2/5.
La FIG. 80 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 1/2.
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La FIG. 81 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 3/5.
La FIG. 82 muestra la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 3/5, que se puede usar en lugar de la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 81.
La seccion de codificacion LDPC 21 del aparato de transmision 11 determina una matriz de comprobacion de paridad H de la siguiente manera usando las tablas de valores iniciales de matriz de comprobacion de paridad.
En particular, la FIG. 83 ilustra un metodo para determinar una matriz de comprobacion de paridad H a partir de una tabla de valores iniciales de matriz de comprobacion de paridad.
Se ha de senalar que la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 83 indica la tabla de valores iniciales de matriz de comprobacion de paridad para una matriz de comprobacion de paridad H prescrita en el estandar DVB-S.2 y que tiene una longitud de codigo N de 16.200 bits y una tasa de codificacion r de 2/3 mostrada en la FIG. 37.
Como se ha descrito anteriormente, la tabla de valores iniciales de matriz de comprobacion de paridad es una tabla que representa la posicion de elementos del valor 1 de una matriz de informacion Ha que corresponde a la longitud de informacion K que corresponde a la longitud de codigo N y la tasa de codificacion r del codigo LDPC para cada 360 columnas (para cada numero de columnas unidad P de la estructura dclica), y en la primera fila de la tabla de valores iniciales de matriz de comprobacion de paridad, un numero de numeros de filas de elementos del valor 1 en la columna de orden 1 + 360 x (i-1) de la matriz de comprobacion de paridad H (numeros de filas donde el numero de filas de la primera fila de la matriz de comprobacion de paridad H es 0) es igual al numero de ponderaciones de columna que tiene la columna de orden 1 + 360 x (i-1).
Aqrn, se supone que la matriz de paridad Ht de la matriz de comprobacion de paridad H que corresponde a la longitud de paridad M tiene una estructura de escalera y se determina por adelantado. Segun la tabla de valores iniciales de matriz de comprobacion de paridad, se determina la matriz de informacion Ha que corresponde a la longitud de informacion K de dentro de la matriz de comprobacion de paridad H.
El numero de fila k+1 de la tabla de valores iniciales de matriz de comprobacion de paridad difiere dependiendo de la longitud de informacion K.
La longitud de informacion K y el numero de fila k+1 de la tabla de valores iniciales de matriz de comprobacion de paridad satisfacen una relacion dada por la siguiente expresion.
K = (k + 1)x 360
Aqrn, 360 en la expresion anterior es el numero de columnas unidad P de la estructura dclica.
En la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 83, se enumeran 13 valores numericos en la primera a la tercera filas, y se enumeran tres valores numericos en las filas cuarta a la de orden k + 1 (en la Figura 83, la 30a).
Por consiguiente, el numero de ponderaciones de columnas en la matriz de comprobacion de paridad H determinado a partir de la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 83 es 13 en las filas primera a la de orden 1 + 360 x (3-1) - 1 pero es 3 en las filas de orden 1 + 360 x (3-1) a la de orden K.
La primera fila de la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 83 incluye 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 y 2622, y esto indica que, en la primera columna de la matriz de comprobacion de paridad H, los elementos en filas de los numeros de fila de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 y 2622 tienen el valor 1 (y ademas los otros elementos tienen el valor 0).
Mientras tanto, la segunda fila de la tabla de valores iniciales de matriz de comprobacion de paridad de la FIG. 83 incluye 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 y 3108, y esto indica que, en la columna de orden 361 (= orden 1+360x(2-1)) de la matriz de comprobacion de paridad H, los elementos en filas de los numeros de filas de 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971,4358 y 3108 tienen el valor 1.
Como se ha dado anteriormente, la tabla de valores iniciales de matriz de comprobacion de paridad representa la posicion de elementos del valor 1 de la matriz de informacion Ha de la matriz de comprobacion de paridad H para cada 360 columnas.
Cada una de las columnas de la matriz de comprobacion de paridad H distinta de la columna de orden 1+360x (i-1), es decir, cada una de las columnas desde la columna de orden 2+360x (i-1) hasta la de orden 360xi, incluye elementos del valor de 1 obtenidos desplazando dclicamente los elementos del valor de 1 de la columna de orden
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1+360x (i-1) que dependen de la tabla de valores iniciales de matriz de comprobacion de paridad periodicamente en la direccion hacia abajo (en direccion hacia abajo de la columna) segun la longitud de paridad M .
En particular, por ejemplo, la columna de orden 2+360x (i-1) es una columna obtenida desplazando dclicamente la columna de orden 1+360x (i-1) en la direccion hacia abajo por M/360 (= q), y la siguiente de orden 3+360x (i-1) es una columna obtenida desplazando dclicamente la columna de orden 1 +360x (i-1) en la direccion hacia abajo por 2 x M/360 (= 2 x q) y luego desplazando dclicamente la columna desplazada dclicamente (columna de orden 2+360x (i-1)) en la direccion hacia abajo por M/360 (= q).
Ahora, si se supone que el valor numerico en la columna de orden j (orden j desde la izquierda) en la fila de orden i (fila de orden i desde arriba) de la tabla de valores iniciales de matriz de comprobacion de paridad se representa por bi,j y el numero de fila del elemento de orden j del valor 1 en la columna de orden w de la matriz de comprobacion de paridad H se representa por Hw-j, entonces el numero de filas Hw-j del elemento del valor 1 en la columna de orden w que es una columna distinta de la columna de orden 1+360x (i-1) de la matriz de comprobacion de paridad H se puede determinar segun la siguiente expresion.
Hw-j = mod {hi,j + mod ((w-1), P) x q, M}
Aqrn, mod (x, y) significa un resto cuando x se divide por y.
Mientras tanto, P es un numero de columnas unitarias de la estructura dclica descrita anteriormente y es, por ejemplo, en el estandar DVB-S.2, 360. Ademas, q es un valor M/360 obtenido dividiendo la longitud de paridad M por el numero de columnas unitarias P (= 360) de la estructura dclica.
La seccion de codificacion LDPC 21 especifica el numero de filas de los elementos del valor 1 en la columna de orden 1+360x (i-1) de la matriz de comprobacion de paridad H de la tabla de valores iniciales de matriz de comprobacion de paridad.
Ademas, la seccion de codificacion LDPC 21 determina el numero de fila Hw-j del elemento del valor 1 en la columna de orden w que es una columna distinta de la columna de orden 1+360x (i-1) de la matriz de comprobacion de paridad H y produce una matriz de comprobacion de paridad H en la que los elementos de los numeros de filas obtenidos por lo precedente tienen el valor 1.
Ahora, se describen las variaciones del metodo de sustitucion de bits de codigo de un codigo LDPC en el proceso de sustitucion mediante la seccion de sustitucion 32 del demultiplexor 25 en el aparato de transmision 11, es decir, del patron de asignacion (conocido en lo sucesivo como patron de asignacion de bits) de bits de codigo de un codigo LDPC y bits de sfmbolo representativos de un sfmbolo.
En el desmultiplexor 25, los bits de codigo del codigo LDPC se escriben en la direccion de columna de la memoria 31, que almacena (N/ (mb)) x (mb) bits en la direccion de columna x la direccion de fila. A partir de entonces, los bits de codigo se leen en una unidad de mb bits en la direccion de fila. Ademas, en el desmultiplexor 25, la seccion de sustitucion 32 sustituye los mb bits de codigo lefdos en la direccion de fila de la memoria 31 y determina los bits de codigo despues de la sustitucion como mb bits de sfmbolos de sfmbolos b (sucesivos).
En particular, la seccion de sustitucion 32 determina el bit de orden i+1 a partir del bit mas significativo de los mb bits de codigo lefdos en la direccion de fila de la memoria 31 como el bit de codigo bi y determina el bit de orden i+1 a partir del bit mas significativo de los mb bits de sfmbolo de los b sfmbolos (sucesivos) como el bit de sfmbolo yi, y luego sustituye los mb bits de codigo b0 a bmb-1 segun un patron de asignacion de bits predeterminado.
La FIG. 84 muestra un ejemplo de un patron de asignacion de bits de que se puede adoptar donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y ademas el metodo de modulacion es 4096QAM y el multiplo b es 1.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y ademas el metodo de modulacion es 4096QAM y el multiplo b es 1, en el desmultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (12 x 1)) x (12 x 1) bits en la direccion de columna x la direccion de fila se leen en una unidad de 12 x 1 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye 12 x 1 (= mb) bits de codigo b0 a bn de manera que los 12 x 1 (= mb) bits de codigo b0 a bn que se leen de la memoria 31 se pueden asignar a los 12 x 1 (= mb) bits de sfmbolo y0 a y-n de un (= b) sfmbolo como se ve en la FIG. 84.
En particular, segun la FIG. 84, la seccion de sustitucion 32 lleva a cabo, con respecto a ambos de un codigo LDPC que tiene la tasa de codificacion de 5/6 y un codigo LDPC que tiene la tasa de codificacion de 9/10 de entre los codigos LDPC que tienen la longitud de codigo N de 64.800 bits, una sustitucion para asignar
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el bit de codigo bi al bit de sfmbolo yo, el bit de codigo b2 al bit de sfmbolo ya, el bit de codigo b3 al bit de sfmbolo yi, el bit de codigo b4 al bit de sfmbolo y4, el bit de codigo b5 al bit de sfmbolo y5, el bit de codigo ba al bit de sfmbolo y2, el bit de codigo b7 al bit de sfmbolo y3, el bit de codigo b8 al bit de sfmbolo y7, el bit de codigo bg al bit de sfmbolo yio, el bit de codigo bio al bit de sfmbolo yii, y
el bit de codigo bii al bit de sfmbolo yg.
La FIG. 85 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y ademas el metodo de modulacion es 4096QAM y el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y ademas el metodo de modulacion es 4096QAM y el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (12 x 2)) x (12 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 12 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye 12 x 2 (= mb) bits de codigo b0 a b23 de manera que los 12 x 2 (= mb) bits de codigo b0 a b23 que se leen de la memoria 31 se pueden asignar a los 12 x 2 (= mb) bits de sfmbolo y0 a y23 de dos (= b) sfmbolos sucesivos como se ve en la FIG. 85.
En particular, segun la FIG. 85, la seccion de sustitucion 32 lleva a cabo, con respecto a ambos de un codigo LDPC que tiene la tasa de codificacion de 5/6 y un codigo LDPC que tiene la tasa de codificacion de 9/10 de entre los codigos LDPC que tienen la longitud de codigo N de 64.800 bits, una sustitucion para asignar
el bit de codigo b0 al bit de sfmbolo ye,
el bit de codigo b2 al bit de sfmbolo y0,
el bit de codigo b4 al bit de sfmbolo y6,
el bit de codigo b6 al bit de sfmbolo y1,
el bit de codigo b8 al bit de sfmbolo y4,
el bit de codigo b10 al bit de sfmbolo y5,
el bit de codigo b12 al bit de sfmbolo y2,
el bit de codigo b14 al bit de sfmbolo y3,
el bit de codigo b^ al bit de sfmbolo y7,
el bit de codigo b18 al bit de sfmbolo y10,
el bit de codigo b20 al bit de sfmbolo yn,
el bit de codigo b22 al bit de sfmbolo yg,
el bit de codigo b1 al bit de sfmbolo y20,
el bit de codigo b3 al bit de sfmbolo y12,
el bit de codigo b5 al bit de sfmbolo y18,
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el bit de codigo bg al bit de sfmbolo yi6, el bit de codigo bii al bit de s^bolo yi7,
el bit de codigo bi3 al bit de s^bolo yi4,
el bit de codigo bi5 al bit de s^bolo yi5,
el bit de codigo bi7 al bit de s^bolo yig,
el bit de codigo big al bit de sfmbolo y22,
el bit de codigo b2i al bit de s^bolo y23, y
el bit de codigo b23 al bit de sfmbolo y2i.
Aqm, el patron de asignacion de bits de la FIG. 85 utiliza el patron de asignacion de bits de la FIG. 84 donde el multiplo b es 1 sin ninguna modificacion. En particular, la asignacion de los bits de codigo b0, b2, ..., b22 a los bits de sfmbolo yi y la asignacion de los bi, b3, ..., b23 a los bits de sfmbolo yi son similares a la asignacion de los bits de codigo bo a bii a los bits de sfmbolo yi de la FIG. 84.
La FIG. 86 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es i024QAM y el codigo LDpC es un codigo LDPC cuya longitud de codigo N es i6.200 bits y cuya tasa de codificacion es 3/4, 5/6 u 8/9 y ademas el multiplo b es 2 y tambien donde el metodo de modulacion es io24QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya longitud de codificacion es 3/4, 5/6 o g/i0 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es i6.200 bits y cuya tasa de codificacion es 3/4, 5/6 u 8/9 y el metodo de modulacion es i024QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 3i para almacenar (i6.200/ (i0 x 2)) x (io x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de i0 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
Por otra parte, donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/4, 5/6 o 9/i0 y el metodo de modulacion es i024QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 3i para almacenar (64.800/ (i0 x 2)) x (i0 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de i0 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye i0 x 2 (= mb) bits de codigo b0 a big de manera que los i0 x 2 (= mb) bits de codigo b0 a big que se leen de la memoria 3i se pueden asignar a los i0 x 2 (= mb) bits de sfmbolo y0 a yig de dos (= b) sfmbolos sucesivos como se ve en la FIG. 86.
En particular, segun la FIG. 86, la seccion de sustitucion 32 lleva a cabo, con respecto a todos los codigos LDPC que tienen la tasa de codificacion de 3/4, los codigos LDPC que tienen la tasa de codificacion de 5/6 y los codigos LDPC que tienen una tasa de codificacion adicional de 8/0 de entre los codigos LDPC que tienen la longitud de codigo N de i6.200 asf como un codigo LDPC que tiene la tasa de codificacion de 3/4, los codigos LDPC que tienen la tasa de codificacion de 5/6 y los codigos LDPC que tienen una tasa de codificacion adicional de 9/10 de entre los codigos LDPC que tienen otra longitud de codigo N de 64.800, una sustitucion para asignar
el bit de codigo b0 al bit de sfmbolo ye,

el bit de codigo bi al bit de sfmbolo y3,

el bit de codigo b2 al bit de sfmbolo y7,

el bit de codigo b3 al bit de sfmbolo yi0,
el bit de codigo b4 al bit de sfmbolo yig,

el bit de codigo b5 al bit de sfmbolo y4,
el bit de codigo b6 al bit de sfmbolo yg,

el bit de codigo b7 al bit de sfmbolo y5,

el bit de codigo b8 al bit de sfmbolo yi7,
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el bit de codigo bio al bit de sfmbolo yi4,

el bit de codigo bii al bit de s^bolo yii,

el bit de codigo bi2 al bit de s^bolo y2,

el bit de codigo bi3 al bit de s^bolo yi8,

el bit de codigo bi4 al bit de s^bolo yi6,

el bit de codigo bi5 al bit de s^bolo yi5,

el bit de codigo bia al bit de s^bolo yo,

el bit de codigo b17 al bit de s^bolo yi,

el bit de codigo bi8 al bit de s^bolo yi3, y

el bit de codigo big al bit de sfmbolo yi2.
La FIG. 87 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 4096QAM y el codigo LDPc es un codigo LDPC cuya longitud de codigo N es 16.200 bits y cuya tasa de codificacion es 5/6 u 8/9 y ademas el multiplo b es 2 y tambien donde el metodo de modulacion es 4096QAm y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 bits y cuya tasa de codificacion es 5/6 u 8/9 y el metodo de modulacion es 4096QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (16.200/ (12 x 2)) x (12 x 2) bits en la direccion de columna x la
direccion de fila se leen en una unidad de 12 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de
sustitucion 32.
Por otra parte, donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 5/6 o 9/10 y el metodo de modulacion es 4096QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (12 x 2)) x (12 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 12 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye 12 x 2 (= mb) bits de codigo b0 a b23 de manera que los 12 x 2 (= mb) bits que se leen de la memoria 31 se pueden asignar a los 12 x 2 (= mb) bits de sfmbolo y0 a y23 de dos (= b) sfmbolos sucesivos como se ve en la FlG. 87.
En particular, segun la FIG. 87, la seccion de sustitucion 32 lleva a cabo, con respecto a todos los codigos LDPC que tienen la tasa de codificacion de 5/6 y los codigos LDPC que tienen la tasa de codificacion de 8/9 de entre los codigos LDPC que tienen la longitud de codigo de 16.200 bits asf como codigos LDPC que tienen la tasa de codificacion de 5/6 y codigos LDPC que tienen la tasa de codificacion de 9/10 de entre los codigos LDPC que tienen otra longitud de codigo N de 64.800, una sustitucion para asignar
el bit de codigo b0 al bit de sfmbolo y10,
el bit de codigo b1 al bit de sfmbolo y15,
el bit de codigo b2 al bit de sfmbolo y4,
el bit de codigo b3 al bit de sfmbolo y^,
el bit de codigo b4 al bit de sfmbolo y21,
el bit de codigo b5 al bit de sfmbolo y^,
el bit de codigo b6 al bit de sfmbolo y23,
el bit de codigo b7 al bit de sfmbolo y18,
el bit de codigo be al bit de sfmbolo yn,
el bit de codigo b9 al bit de sfmbolo y14,
el bit de codigo b10 al bit de sfmbolo y22,
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el bit de codigo bi2 al bit de sfmbolo ya, el bit de codigo bi3 al bit de s^bolo yi7, el bit de codigo bi4 al bit de srnbolo yi3, el bit de codigo bi5 al bit de srnbolo y20, el bit de codigo bi6 al bit de sfmbolo yi, el bit de codigo bi7 al bit de srnbolo y3, el bit de codigo bi8 al bit de s^bolo yg, el bit de codigo big al bit de sfmbolo y2. el bit de codigo b20 al bit de sfmbolo y7, el bit de codigo b2i al bit de s^bolo y8, el bit de codigo b22 al bit de sfmbolo yi2, y el bit de codigo y23 al bit de sfmbolo yo.
Segun los patrones de asignacion de bits mostrados en las FIG. 84 a 87, se puede adoptar el mismo patron de asignacion de bits para una pluralidad de tipos de codigos LDPC, y, ademas, la tolerancia a los errores se puede fijar a un rendimiento deseado con respecto a todos los multiples tipos de codigos LDPC.
En particular, las FIG. 88 a 9i ilustran resultados de simulaciones de la BER (Tasa de Error de Bit) donde se lleva a cabo un proceso de sustitucion segun los patrones de asignacion de bits de las FIG. 84 a 87.
Se ha de senalar que, en las FIG. 88 a 9i, el eje de abscisas representa Es/No (relacion potencia de senal a potencia de ruido por un sfmbolo) y el eje de ordenadas representa la BER.
Ademas, la curva de lmea continua representa la BER donde se lleva a cabo el proceso de sustitucion y una lmea discontinua larga y corta alterna representa la BER donde no se lleva a cabo el proceso de sustitucion.
La FIG. 88 ilustra la BER donde se lleva a cabo un proceso de sustitucion segun el patron de asignacion de bits de la FIG. 84 para codigos LDPC cuya longitud de codigo N es 64.800 y cuya tasa de codificacion es 5/6 y 9/i0 adoptando 4096QAM como el metodo de modulacion y fijando el multiplo b a i.
La FIG. 89 ilustra la BER donde se lleva a cabo un proceso de sustitucion segun el patron de asignacion de bits de la FIG. 85 para codigos LDPC cuya longitud de codigo N es 64.800 y cuya tasa de codificacion es 5/6 y 9/i0 adoptando 4096QAM como el metodo de modulacion y fijando el multiplo b a 2.
Se ha de senalar que, en las FIG. 88 y 89, un grafico que tiene una marca triangular aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la tasa de codificacion de 5/6, y un grafico que tiene un asterisco aplicado al mismo representa la BER con respecto al codigo LDPC que tiene la tasa de codificacion de 9/i0.
La FIG. 90 ilustra la BER donde se lleva a cabo un proceso de sustitucion segun el patron de asignacion de bits de la FIG. 86 para codigos LDPC cuya longitud de codigo N es i6.200 y cuya tasa de codificacion es 3/4, 5/6 y 8/9 y para codigos LDPC cuya longitud de codigo N es 64.800 y cuya tasa de codificacion es 3/4, 5/6 y 9/i0 adoptando i024QAM como el metodo de modulacion y fijando el multiplo b a 2.
Se ha de senalar que, en la FIG. 90, un grafico que tiene un asterisco aplicado al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de 64.800 y la tasa de codificacion de 9/i0, y un grafico que tiene una marca triangular dirigida hacia arriba aplicada al mismo representa la BER con respecto a los codigos LDPC que tienen la longitud de codigo N de 64.800 y la tasa de codificacion de 5/6. Ademas, un grafico que tiene una marca cuadrada aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de 64.800 y la tasa de codificacion de 3/4.
Ademas, en la FIG. 90, un grafico que tiene una marca redonda aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de i6.200 y la tasa de codificacion de 8/9, y un grafico que tiene una marca triangular dirigida hacia abajo aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de i6.200 y la tasa de codificacion de 5/6. Ademas, un grafico que tiene una marca mas aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de i6.200 y la tasa de codificacion de 3/4.
La FIG. 9i ilustra la BER donde se lleva a cabo un proceso de sustitucion segun el patron de asignacion de bits de la FIG. 87 para codigos LDPC cuya longitud de codigo N es i6.200 y cuya tasa de codificacion es 5/6 y 8/9 y para
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Se ha de senalar que, en la FIG. 91, un grafico que tiene un asterisco aplicado al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de 64.800 y tasa de codificacion de 9/10, y un grafico que tiene una marca triangular dirigida hacia arriba aplicada al mismo representa la BER con respecto a los codigos LDPC que tienen la longitud de codigo N de 64.800 y la tasa de codificacion de 5/6.
Ademas, en la FIG. 91, un grafico que tiene una marca redonda aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de 16.200 y la tasa de codificacion de 8/9, y un grafico que tiene una marca triangular dirigida hacia abajo aplicada al mismo representa la BER con respecto al codigo LDPC que tiene la longitud de codigo N de 16.200 y la tasa de codificacion de 5/6.
Segun las FIG. 88 a 91, se puede adoptar el mismo patron de asignacion de bits con respecto a una pluralidad de tipos de codigos LDPC. Ademas, la tolerancia a los errores se puede fijar a un rendimiento deseado con respecto a todos los multiples tipos de codigos LDPC.
En particular, donde se adopta un patron de asignacion de bits para uso exclusivo para cada uno de una pluralidad de tipos de codigos LDPC que tienen diferentes longitudes de codigo y diferentes tasas de codificacion, la tolerancia a un error se puede elevar a un rendimiento muy alto. No obstante, es necesario cambiar el patron de asignacion de bits para cada uno de una pluralidad de tipos de codigos LDPC.
Por otra parte, segun los patrones de asignacion de bits de las FIG. 84 a 87, se puede adoptar el mismo patron de asignacion de bits para una pluralidad de tipos de codigos LDPC que tienen diferentes longitudes de codigo y diferentes tasas de codificacion, y se elimina la necesidad de cambiar el patron de asignacion de bits para cada uno de la pluralidad de tipos de codigos LDPC como en un caso en donde se adopta un patron de asignacion de bits para uso exclusivo para cada uno de una pluralidad de tipos de codigos LDPC.
Ademas, segun los patrones de asignacion de bits de las FIG. 84 a 87, se puede elevar la tolerancia a errores a un rendimiento alto, aunque es un poco menor que aquel donde se adopta un patron de asignacion de bits para uso exclusivo para cada uno de una pluralidad de tipos de codigos LDPC.
En particular, por ejemplo, donde el metodo de modulacion es 4096QAM, se puede usar el mismo patron de asignacion de bits en la FIG. 84 u 85 para todos los codigos LDPC que tienen la longitud de codigo N de 64.800 y la tasa de codificacion de 5/6 y 9/10. Incluso donde se adopta el mismo patron de asignacion de bits de esta manera, se puede elevar la tolerancia a errores a un rendimiento alto.
Ademas, por ejemplo, donde el metodo de modulacion es 1024QAM, se puede adoptar el mismo patron de asignacion de bits de la FIG. 86 para todos los codigos LDPC que tienen la longitud de codigo N de 16.200 y la tasa de codificacion de 3/4, 5/6 y 8/9 y los codigos LDPC que tienen la longitud de codigo N de 64.800 y la tasa de codificacion de 3/4, 5/6 y 9/10. Entonces, incluso si se adopta el mismo patron de asignacion de bits de esta manera, se puede elevar la tolerancia a errores a un rendimiento alto.
Mientras tanto, por ejemplo, donde el metodo de modulacion es 4096QAM, se puede adoptar el mismo patron de asignacion de bits de la FIG. 87 para todos los codigos LDPC que tienen la longitud de codigo N de 16.200 y la tasa de codificacion de 5/6 y 8/9 y los codigos LDPC que tienen la longitud de codigo N de 64.800 y la tasa de codificacion de 5/6 y 9/10. Entonces, incluso si se adopta el mismo patron de asignacion de bits de esta manera, se puede elevar la tolerancia a errores a un rendimiento alto.
Se describen ademas variaciones del patron de asignacion de bits.
La FIG. 92 ilustra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el codigo LDPC es cualquier codigo LDPC que tiene la longitud de codigo N de 16.200 o 64.800 bits y una de las tasas de codificacion para el codigo LDPC definido por una matriz de comprobacion de paridad H producida, por ejemplo, a partir de cualquiera de las tablas de valores iniciales de matriz de comprobacion de paridad mostradas en las FIG. 37 a 82 distintas de la tasa de codificacion de 3/5 y ademas el metodo de modulacion es QPSK y el multiplo b es 1.
Donde el codigo LDPC es un codigo LDPC que tiene la longitud de codigo N de 16.200 o 64.800 bits y tiene la tasa de codificacion distinta de 3/5 y ademas el metodo de modulacion es QPSK y el multiplo b es 1, el demultiplexor 25 lee bits de codigo escritos en la memoria 31 para almacenar (N/ (2 x 1)) x (2 x 1) bits en la direccion de columna x la direccion de fila en una unidad de 2 x 1 (= mb) bits en la direccion de fila y suministra los bits de codigo lefdos a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 2 x 1 (= mb) bits de codigo b0 y b1 lefdos de la memoria 31 de tal manera que los 2 x 1 (= mb) bits de codigo b0 y b1 se asignan a los 2 x 1 (= mb) bits de sfmbolo y0 e y1 de un (= b) sfmbolo como se ve en la FIG. 92.
En particular, segun la FIG. 92, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar
el bit de codigo bo al bit de sfmbolo yo y el bit de codigo bi al bit de sfmbolo yi.
Se ha de senalar que, en este caso, tambien es posible considerar que la sustitucion no se lleva a cabo y los bits de codigo b0 y b1 se determinan como estan como los bits de sfmbolos yo e yi, respectivamente.
5 La FIG. 93 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el codigo LDPC es un codigo LDPC que tiene la longitud de codigo N de 16.200 o 64.800 bits y tiene la tasa de codificacion distinta de 3/5 y ademas el metodo de modulacion es 16QAM y el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC que tiene la longitud de codigo N de 16.200 o 64.800 bits y tiene la tasa de codificacion distinta de 3/5 y ademas el metodo de modulacion es 16QAM y el multiplo b es 2, el demultiplexor 25 10 lee los bits de codigo escritos en la memoria 31 para almacenar (N/ (4 x 2)) x (4 x 2) bits en la direccion de columna x la direccion de fila en una unidad de 4 x 2 (= mb) bits en la direccion de fila y suministra los bits de codigo lefdos a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 4 x 2 (= mb) bits de codigo b0 a b7 lefdos de la memoria 31 de tal manera que los 4 x 2 (= mb) bits de codigo se asignan a los 4 x 2 (= mb) bits de sfmbolo y0 a y7 de dos (= b) sfmbolos 15 sucesivos como se ve en la FIG. 93.

En particular, segun la FIG. 93, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y7,

el bit de codigo b1 al bit de sfmbolo y1,

el bit de codigo b2 al bit de sfmbolo y4,
20 el bit de codigo b3 al bit de sfmbolo y2,

el bit de codigo b4 al bit de sfmbolo y5,

el bit de codigo b5 al bit de sfmbolo y3,
el bit de codigo b6 al bit de sfmbolo y6, y

el bit de codigo b7 al bit de sfmbolo y0.
25 La FIG. 94 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 64QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 o 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 o 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y el metodo de modulacion es 64QAM y ademas el multiplo b es 2, en el 30 demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (N/ (6 x 2)) x (6 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 6 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 6 x 2 (= mb) bits de codigo b0 a bn lefdos de la memoria 31 de manera que los 6 x 2 (= mb) bits de codigo b0 a bn se pueden asignar a los 6 x 2 (= mb) bits de sfmbolo y0 a yn de dos (= b) 35 sfmbolos sucesivos como se ve en la FIG. 94.
En particular, segun la FIG. 94, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar
el bit de codigo b0 al bit de sfmbolo yn,

el bit de codigo b1 al bit de sfmbolo y7,

el bit de codigo b2 al bit de sfmbolo y3,
40 el bit de codigo b3 al bit de sfmbolo y10,

el bit de codigo b4 al bit de sfmbolo y6,

el bit de codigo b5 al bit de sfmbolo y2,
el bit de codigo b6 al bit de sfmbolo yg,
10
15
20
25
30
35
el bit de codigo be al bit de sfmbolo yi, el bit de codigo bg al bit de sfmbolo ye, el bit de codigo bio al bit de s^bolo y4, y el bit de codigo bii al bit de s^bolo yo.
La FIG. 95 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 256QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y el metodo de modulacion es 256QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (8 x 2)) x (8 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 8 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 8 x 2 (= mb) bits de codigo b0 a bi5 lefdos de la memoria 31 de manera que los 8 x 2 (= mb) bits de codigo b0 a bi5 se pueden asignar a los 8 x 2 (= mb) bits de sfmbolo y0 a yi5 de dos (= b) sfmbolos sucesivos como se ve en la FIG. 95.
En particular, segun la FIG. 95, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo yi5, el bit de codigo bi al bit de sfmbolo yi, el bit de codigo b2 al bit de sfmbolo yi3, el bit de codigo b3 al bit de sfmbolo y3, el bit de codigo b4 al bit de sfmbolo y8, el bit de codigo b5 al bit de sfmbolo yii, el bit de codigo b6 al bit de sfmbolo yg, el bit de codigo b7 al bit de sfmbolo y5, el bit de codigo b8 al bit de sfmbolo yi0, el bit de codigo bg al bit de sfmbolo y6, el bit de codigo bi0 al bit de sfmbolo y4, el bit de codigo bii al bit de sfmbolo y7, el bit de codigo bi2 al bit de sfmbolo yi2, el bit de codigo bi3 al bit de sfmbolo y2, el bit de codigo bi4 al bit de sfmbolo yi4, y el bit de codigo bi5 al bit de sfmbolo y0.
La FIG. 96 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 256QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es i6.200 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y ademas el multiplo b es i.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es i6.200 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y el metodo de modulacion es 256QAM y ademas el multiplo b es i, en el demultiplexor 25, los bits de codigo escritos en la memoria 3i para almacenar (i6.200/ (8 x i)) x (8 x i) bits en la direccion de columna x la direccion de fila se leen en una unidad de 8 x i (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 8 x i (= mb) bits de codigo b0 a b7 lefdos de la memoria 3i de manera que los 8 x i (= mb) bits de codigo b0 a b7 se pueden asignar a los 8 x i (= mb) bits de sfmbolo y0 a y7 de un (= b) sfmbolo como se ve en la FIG. 96.
En particular, segun la FIG. 96, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar
5
10
15
20
25
30
35
40
el bit de codigo bo al bit de sfmbolo y7, el bit de codigo bi al bit de sfmbolo y3, el bit de codigo b2 al bit de sfmbolo yi, el bit de codigo b3 al bit de sfmbolo y5, el bit de codigo b4 al bit de sfmbolo y2, el bit de codigo b5 al bit de sfmbolo y6, el bit de codigo b6 al bit de sfmbolo y4, y el bit de codigo b7 al bit de sfmbolo yo.
La FIG. 97 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 16.200 o 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y ademas el metodo de modulacion es QPSK y el multiplo b es 1.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 o 64.800 bits y cuya tasa de codificacion es cualquiera distinta de 3/5 y ademas el metodo de modulacion es QPSK y el multiplo b es 1, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (N/ (2 x 1)) x (2 x 1) bits en la direccion de columna x la direccion de fila se leen en una unidad de 2 x 1 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 2 x 1 (= mb) bits de codigo b0 y b1 lefdos de la memoria 31 de manera que los 2 x 1 (= mb) bits de codigo b0 y b1 se pueden asignar a los 2 x 1 (= mb) bits de sfmbolo y0 e y1 de un (= b) sfmbolo como se ve en la FIG. 97.
En particular, segun la FIG. 97, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y0, y el bit de codigo b1 al bit de sfmbolo y2.
Se ha de senalar que, en este caso, tambien es posible considerar que la sustitucion no se lleva a cabo y los bits de codigo b0 y b1 se determinan como estan como los bits de sfmbolo y0 e y1, respectivamente.
La FIG. 98 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el codigo LDPC es un codigo LDPC cuya la longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/5 y ademas el metodo de modulacion es 16QAM y el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/5 y ademas el metodo de modulacion es 16QAM y el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (4 x 2)) x (4 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 4 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 4 x 2 (= mb) bits de codigo b0 a b7 lefdos de la memoria 31 de manera que los 4 x 2 (= mb) bits de codigo b0 a b7 se pueden asignar a los 4 x 2 (= mb) bits de sfmbolo y0 a y7 de dos (= b) sfmbolos sucesivos como se ve en la FIG. 98.
En particular, segun la FIG. 98, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y0, el bit de codigo b1 al bit de sfmbolo y5, el bit de codigo b2 al bit de sfmbolo y1, el bit de codigo b3 al bit de sfmbolo y2, el bit de codigo b4 al bit de sfmbolo y4, el bit de codigo b5 al bit de sfmbolo y7, el bit de codigo b6 al bit de sfmbolo y3, y el bit de codigo b7 al bit de sfmbolo y6.
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25
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Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 bits y cuya tasa de codificacion es 3/5 y ademas el metodo de modulacion es 16QAM y el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (16.200/ (4 x 2)) x (4 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 4 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 4 x 2 (= mb) bits de codigo b0 a b7 lefdos de la memoria 31 de manera que los 4 x 2 (= mb) bits de codigo b0 a b7 se pueden asignar a los 4 x 2 (= mb) bits de sfmbolo y0 a y7 de dos (= b) sfmbolos sucesivos como se ve en la FIG. 99.
En particular, segun la FIG. 99, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y7, el bit de codigo b1 al bit de sfmbolo y-i, el bit de codigo b2 al bit de sfmbolo y4, el bit de codigo b3 al bit de sfmbolo y2, el bit de codigo b4 al bit de sfmbolo y5, el bit de codigo b5 al bit de sfmbolo y3, el bit de codigo b6 al bit de sfmbolo y6, y el bit de codigo b7 al bit de sfmbolo y0.
La FIG. 100 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 64QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/5 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/5 y el metodo de modulacion es 64QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (6 x 2)) x (6 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 6 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 6 x 2 (= mb) bits de codigo b0 a bn lefdos de la memoria 31 de manera que los 6 x 2 (= mb) bits de codigo b0 a bn se pueden asignar a los 6 x 2 (= mb) bits de sfmbolo y0 a yn de dos (= b) sfmbolos sucesivos como se ve en la FIG. 100.
En particular, segun la FIG. 100, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y2, el bit de codigo b1 al bit de sfmbolo y7, el bit de codigo b2 al bit de sfmbolo y6, el bit de codigo b3 al bit de sfmbolo yg, el bit de codigo b4 al bit de sfmbolo y0, el bit de codigo b5 al bit de sfmbolo y3, el bit de codigo b6 al bit de sfmbolo y-i, el bit de codigo b7 al bit de sfmbolo ye, el bit de codigo be al bit de sfmbolo y4, el bit de codigo b9 al bit de sfmbolo yn, el bit de codigo b-i0 al bit de sfmbolo y5, y el bit de codigo bn al bit de sfmbolo y-ig.
5
10
15
20
25
30
35
40
La FIG. 101 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 64QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 16.200 bits y cuya tasa de codificacion es 3/5 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 16.200 bits y cuya tasa de codificacion es 3/5 y el metodo de modulacion es 64QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (16.200/ (6 x 2)) x (6 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 6 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 6 x 2 (= mb) bits de codigo b0 a bn lefdos de la memoria 31 de manera que los 6 x 2 (= mb) bits de codigo b0 a bn se pueden asignar a los 6 x 2 (= mb) bits de sfmbolo y0 a yn de dos (= b) sfmbolos sucesivos como se ve en la FIG. 101.
En particular, segun la FIG. 101, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo yn, el bit de codigo b1 al bit de sfmbolo y7, el bit de codigo b2 al bit de sfmbolo y3, el bit de codigo b3 al bit de sfmbolo y-i0, el bit de codigo b4 al bit de sfmbolo y6, el bit de codigo b5 al bit de sfmbolo y2, el bit de codigo b6 al bit de sfmbolo yg, el bit de codigo b7 al bit de sfmbolo y5, el bit de codigo b8 al bit de sfmbolo y-i, el bit de codigo bg al bit de sfmbolo y8, el bit de codigo b-i0 al bit de sfmbolo y4, y el bit de codigo bn al bit de sfmbolo y0.
La FIG. 102 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 256QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es de 64.800 bits y cuya tasa de codificacion es 3/5 y ademas el multiplo b es 2.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es 64.800 bits y cuya tasa de codificacion es 3/5 y el metodo de modulacion es 256QAM y ademas el multiplo b es 2, en el demultiplexor 25, los bits de codigo escritos en la memoria 31 para almacenar (64.800/ (8 x 2)) x (8 x 2) bits en la direccion de columna x la direccion de fila se leen en una unidad de 8 x 2 (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 8 x 2 (= mb) bits de codigo b0 a b-i5 lefdos de la memoria 31 de manera que los 8 x 2 (= mb) bits de codigo b0 a b-i5 se pueden asignar a los 8 x 2 (= mb) bits de sfmbolo y0 a y-i5 de dos (= b) sfmbolos sucesivos como se ve en la FIG. 102.
En particular, segun la FIG. 102, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y2, el bit de codigo b1 al bit de sfmbolo yn, el bit de codigo b2 al bit de sfmbolo y3, el bit de codigo b3 al bit de sfmbolo y4, el bit de codigo b4 al bit de sfmbolo y0, el bit de codigo b5 al bit de sfmbolo yg, el bit de codigo b6 al bit de sfmbolo y-i, el bit de codigo b7 al bit de sfmbolo ye, el bit de codigo b8 al bit de sfmbolo y-ig,
5
10
15
20
25
30
35
40

el bit de codigo bg al bit de s^bolo yi3, el bit de codigo bio al bit de s^bolo y7,

el bit de codigo bii al bit de s^bolo yi4,
el bit de codigo bi2 al bit de s^bolo ya,

el bit de codigo bi3 al bit de srnbolo yi5,
el bit de codigo bi4 al bit de srnbolo y5, y

el bit de codigo bi5 al bit de s^bolo yi2.
La FIG. i03 muestra un ejemplo de un patron de asignacion de bits que se puede adoptar donde el metodo de modulacion es 256QAM y el codigo LDPC es un codigo LDPC cuya longitud de codigo N es ia.200 bits y cuya tasa de codificacion es 3/5 y ademas el multiplo b es i.
Donde el codigo LDPC es un codigo LDPC cuya longitud de codigo N es ia.200 bits y cuya tasa de codificacion es 3/5 y el metodo de modulacion es 256QAM y ademas el multiplo b es i, en el demultiplexor 25, los bits de codigo escritos en la memoria 3i para almacenar (i6.200/ (8 x i)) x (8 x i) bits en la direccion de columna x la direccion de fila se leen en una unidad de 8 x i (= mb) bits en la direccion de fila y se suministran a la seccion de sustitucion 32.
La seccion de sustitucion 32 sustituye los 8 x i (= mb) bits de codigo b0 a b7 lefdos de la memoria 3i de manera que los 8 x i (= mb) bits de codigo b0 a b7 se pueden asignar a los 8 x i (= mb) bits de sfmbolo y0 a y7 de un (= b) sfmbolo como se ve en la FIG. i03.
En particular, segun la FIG. i03, la seccion de sustitucion 32 lleva a cabo una sustitucion para asignar el bit de codigo b0 al bit de sfmbolo y7,
el bit de codigo bi al bit de sfmbolo y3,
el bit de codigo b2 al bit de sfmbolo yi,
el bit de codigo b3 al bit de sfmbolo y5,
el bit de codigo b4 al bit de sfmbolo y2,
el bit de codigo b5 al bit de sfmbolo ya,
el bit de codigo ba al bit de sfmbolo y4, y
el bit de codigo b7 al bit de sfmbolo y0.
Ahora, se describe el desintercalador 53 que compone el aparato de recepcion i2.
La FIG. i04 es una vista que ilustra el procesamiento del multiplexor 54 que compone el desintercalador 53.
En particular, A de la FIG. i04 muestra un ejemplo de una configuracion funcional del multiplexor 54.
El multiplexor 54 se compone de una seccion de sustitucion inversa i00i y una memoria i002.
El multiplexor 54 determina los bits de sfmbolo de sfmbolos suministrados desde la seccion de descorrespondencia 52 en la etapa anterior como un objeto de procesamiento de la misma y lleva a cabo un proceso de sustitucion inversa que corresponde al proceso de sustitucion llevado a cabo por el demultiplexor 25 del aparato de transmision ii (proceso inverso al proceso de sustitucion), es decir, un proceso de sustitucion inversa de devolucion de las posiciones de los bits de codigo (bits de sfmbolo) del codigo LDPC sustituido por el proceso de sustitucion. Entonces, el multiplexor 54 suministra un codigo LDPC obtenido como resultado del proceso de sustitucion inversa al desintercalador de torsion de columna 55 en la etapa sucesiva.
En particular, en el multiplexor 54, se suministran mb bits de sfmbolo y0, yi, ..., ymb-i de b sfmbolos en una unidad de b sfmbolos (sucesivos) a la seccion de sustitucion inversa i00i.
La seccion de sustitucion inversa i00i lleva a cabo una sustitucion inversa de devolucion de la disposicion de los mb bits de sfmbolo y0 a ymb-i a la disposicion original de mb bits de codigo b0, bi, ..., bmb-i (se lleva a cabo una disposicion de los bits de codigo b0 a bmb-i antes de la sustitucion por la seccion de sustitucion 32 que compone el demultiplexor 25 en el lado del aparato de transmision ii). La seccion de sustitucion inversa i00i emite bits de codigo b0 a bmb-i obtenidos como resultado de sustitucion inversa.
5
10
15
20
25
30
35
40
45
50
La memoria 1002 tiene una capacidad de almacenamiento de almacenamiento de mb bits en la direccion de fila (horizontal) y almacenamiento de N/ (mb) bits en la direccion de columna (vertical) de manera similar a la memoria 31 que compone el demultiplexor 25 del lado del aparato de transmision 11. En otras palabras, la seccion de sustitucion inversa 1001 se configura de mb columnas cada una de las cuales almacena N/ (mb) bits.
No obstante, en la memoria 1002, se lleva a cabo la escritura de los bits de codigo de codigos LDPC emitidos desde la seccion de sustitucion inversa 1001 en una direccion en la que se lleva a cabo la lectura de los bits de codigo de la memoria 31 del demultiplexor 25 del aparato de transmision 11, y se lleva a cabo la lectura de los bits de codigo escritos en la memoria 1002 en una direccion en la cual se lleva a cabo la escritura de los bits de codigo en la memoria 31.
En particular, el multiplexor 54 del aparato de recepcion 12 lleva a cabo sucesivamente la escritura de bits de codigo de un codigo LDPC emitido desde la seccion de sustitucion inversa 1001 en una unidad de mb bits en la direccion de fila comenzando con la primera fila de la memoria 1002 hacia un punto mas bajo como se ve en A de la FIG. 104.
Entonces, cuando termina la escritura de bits de codigo para una longitud de codigo, el multiplexor 54 lee los bits de codigo en la direccion de columna de la memoria 1002 y suministra los bits de codigo al desintercalador de torsion de columna 55 en la etapa sucesiva.
Aqm, B de la FIG. 104 es una vista que ilustra la lectura de los bits de codigo de la memoria 1002.
El multiplexor 54 lleva a cabo la lectura de bits de codigo de un codigo LDPC en una direccion hacia abajo (direccion de columna) desde arriba de una columna que compone la memoria 1002 comenzando con una columna de mas a la izquierda hacia una columna del lado derecho.
Ahora, el procesamiento del desintercalador de torsion de columna 55 que compone el desintercalador 53 del aparato de recepcion 12 se describe con referencia a la FIG. 105.
La FIG. 105 muestra un ejemplo de una configuracion de la memoria 1002 del multiplexor 54.
La memoria 1002 tiene una capacidad de almacenamiento para almacenar mb bits en la direccion (vertical) de columna y almacena N/ (mb) bits en la direccion (horizontal) de fila y se compone de mb columnas.
El desintercalador de torsion de columna 55 escribe los bits de codigo de un codigo LDPC en la direccion de fila en la memoria 1002 y controla la posicion en la que se inicia la lectura cuando los bits de codigo se leen en la direccion de columna para llevar a cabo desintercalado de torsion de columna.
En particular, el desintercalador de torsion de columna 55 lleva a cabo un proceso de reordenacion inversa de cambio de manera adecuada de la posicion de inicio de lectura en la que la lectura de los bits de codigo con respecto a cada una de una pluralidad de columnas ha de ser iniciada para devolver la disposicion de los bits de codigo reordenados por el intercalado de torsion de columna a la disposicion original.
Aqm, la FIG. 105 muestra un ejemplo de una configuracion de la memoria 1002, donde el metodo de modulacion es 16QAM y el multiplo b es 1. Por consiguiente, el numero de bits m de un sfmbolo es 4 bits, y la memoria 1002 incluye cuatro (= mb) columnas.
El desintercalador de torsion de columna 55 lleva a cabo (en lugar del multiplexor 54), la escritura de bits de codigo de un codigo LDPC emitido desde la seccion de sustitucion 1001 en la direccion de fila sucesivamente en la memoria 1002 comenzando con la primera fila hacia una fila de mas abajo.
Entonces, si termina la escritura de bits de codigo para una longitud de codigo, entonces el desintercalador de torsion de columna 55 lleva a cabo la lectura de los bits de codigo en la direccion hacia abajo (direccion de columna) desde una parte superior de la memoria 1002 comenzando con una columna de mas a la izquierda hacia una columna del lado derecho.
No obstante, el desintercalador de torsion de columna 55 lleva a cabo la lectura de los bits de codigo de la memoria 1002 determinando la posicion de inicio de escritura tras la escritura de los bits de codigo por el intercalador de torsion de columna 24 en el lado del aparato de transmision 11 a una posicion de inicio de lectura de los bits de codigo.
En particular, si la direccion de la posicion de la parte superior de cada columna se determina como 0 y la direccion de cada posicion en la direccion de columna se representa por un numero entero dado en un orden ascendente, entonces donde el metodo de modulacion es 16QAM y el multiplo b es 1, el desintercalador de torsion de columna 55 fija la posicion de inicio de lectura para la columna de mas a la izquierda a la posicion cuya direccion es 0, fija la posicion de inicio de lectura para la segunda columna (desde la izquierda) a la posicion cuya direccion es 2, fija la posicion de inicio de lectura para la tercera columna a la posicion cuya direccion es 4, y fija la posicion de inicio de lectura para la cuarta columna a la posicion cuya direccion es 7.
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Se ha de senalar que, con respecto a cada una de aquellas columnas cuya posicion de inicio de lectura tiene una direccion distinta de 0, la lectura de los bits de codigo se lleva a cabo de manera que, despues de que tal lectura se lleva a cabo hasta la posicion mas baja, la posicion de lectura se devuelve a la parte superior (posicion cuya direccion es 0) de la columna y la lectura se lleva a cabo hacia abajo a la posicion inmediatamente anterior a la posicion de inicio de lectura. Entonces, despues de eso, la lectura se lleva a cabo desde la siguiente columna (derecha).
Llevando a cabo tal intercalado de torsion de columna como se ha descrito anteriormente, la disposicion de los bits de codigo reorganizados por el intercalado de torsion de columna se devuelve a la disposicion original.
La FIG. 106 es un diagrama de bloques que muestra otro ejemplo de la configuracion del aparato de recepcion 12.
Con referencia a la FIG. 106, el aparato de recepcion 12 es un aparato de procesamiento de datos que recibe una senal de modulacion desde el aparato de transmision 11 e incluye una seccion de demodulacion ortogonal 51, una seccion de descorrespondencia 52, un desintercalador 53 y una seccion de decodificacion LDPC 1021.
La seccion de demodulacion ortogonal 51 recibe una senal de modulacion desde el aparato de transmision 11, lleva a cabo la demodulacion ortogonal y suministra los sfmbolos (valores en las direcciones de los ejes I y Q) obtenidos como resultado de la demodulacion ortogonal a la seccion de descorrespondencia 52.
La seccion de descorrespondencia 52 lleva a cabo la descorrespondencia de conversion de los sfmbolos desde la seccion de demodulacion ortogonal 51 en bits de codigo de un codigo de LDPC y suministra los bits de codigo al desintercalador 53.
El desintercalador 53 incluye un multiplexor (MUX) 54, un desintercalador de torsion de columna 55 y un desintercalador de paridad 1011 y lleva a cabo el desintercalado de los bits de codigo del codigo de LDPC desde la seccion de descorrespondencia 52.
En particular, el multiplexor 54 determina un codigo LDPC desde la seccion de descorrespondencia 52 como un objeto de procesamiento de la misma y lleva a cabo un proceso de sustitucion inversa que corresponde al proceso de sustitucion llevado a cabo por el demultiplexor 25 del aparato de transmision 11 (proceso inverso al proceso de sustitucion), es decir, un proceso de sustitucion inversa de devolucion de las posiciones de los bits de codigo sustituidos por el proceso de sustitucion a las posiciones originales. Entonces, el multiplexor 54 suministra un codigo LDPC obtenido como resultado del proceso de sustitucion inversa al desintercalador de torsion de columna 55.
El desintercalador de torsion de columna 55 determina el codigo de LDPC desde el multiplexor 54 como un objeto de procesamiento y lleva a cabo el desintercalado de torsion de columna que corresponde al intercalado de torsion de la columna como un proceso de reordenacion llevado a cabo por el intercalador de torsion de columna 24 del aparato de transmision 11.
El codigo LDPC obtenido como resultado del desintercalado de torsion de columna se suministra desde el desintercalador de torsion de columna 55 al desintercalador de paridad 1011.
El desintercalador de paridad 1011 determina los bits de codigo despues del desintercalado de torsion de columna por el desintercalador de torsion de columna 55 como un objeto de procesamiento del mismo y lleva a cabo el desintercalado de paridad que corresponde al intercalado de paridad llevado a cabo por el intercalador de paridad 23 del aparato de transmision 11 (proceso inverso al intercalado de paridad), es decir, el desintercalado de paridad de devolucion de la disposicion de los bits de codigo del codigo LDPC cuya disposicion se cambio por el intercalado de paridad a la disposicion original.
El codigo LDPC obtenido como resultado del desintercalado de paridad se suministra desde el desintercalador de paridad 1011 a la seccion de decodificacion LDPC 1021.
Por consiguiente, en el aparato de recepcion 12 de la FIG. 106, el codigo LDPC para el que se han llevado a cabo el proceso de sustitucion inversa, el desintercalado de torsion de columna y el desintercalado de paridad, es decir, un codigo LDPC obtenido mediante codificacion LDPC segun la matriz de comprobacion de paridad H, se suministra a la seccion de decodificacion LDPC 1021.
La seccion de decodificacion LDPC 1021 lleva a cabo la decodificacion LDPC del codigo LDPC desde el desintercalador 53 usando la matriz de comprobacion de paridad H en sf misma usada para codificacion LDPC por la seccion de codificacion LDPC 21 del aparato de transmision 11 o una matriz de comprobacion de paridad de conversion obtenida llevando a cabo al menos conversion de columna que corresponde al intercalado de paridad para la matriz de comprobacion de paridad H. Entonces, la seccion de decodificacion LDPC 1021 emite los datos obtenidos mediante la decodificacion LDPC como resultado de la decodificacion de los datos objeto.
Aqrn, en el aparato de recepcion 12 de la FIG. 106, dado que un codigo LDPC obtenido mediante codificacion LDPC segun la matriz de comprobacion de paridad H se suministra desde el (desintercalador de paridad 1011 del) desintercalador 53 a la seccion de decodificacion LDPC 1021, donde la decodificacion LDPC del codigo LDPC se
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lleva a cabo usando la matriz de comprobacion de paridad H en s^ misma usada para la codificacion LDPC por la seccion de codificacion LDPC 21 del aparato de transmision 11, se puede configurar la seccion de decodificacion LDPC 1021, por ejemplo, desde un aparato de decodificacion que lleva a cabo decodificacion LDPC segun un metodo de decodificacion en serie completo en donde la operacion matematica de mensajes (mensajes de nodo de comprobacion y mensajes de nodo variable) se lleva a cabo para un nodo uno por uno u otro aparato de decodificacion en donde la decodificacion LDPC se lleva a cabo segun un metodo de decodificacion en paralelo completo en donde la operacion matematica de los mensajes se lleva a cabo simultaneamente (en paralelo) para todos los nodos.
Ademas, donde la decodificacion de LDPC de un codigo LDPC se lleva a cabo usando una matriz de comprobacion de paridad de conversion obtenida llevando a cabo al menos la sustitucion de columnas que corresponde al intercalado de paridad para la matriz de comprobacion de paridad H usada en la codificacion LDPC por la seccion de codificacion LDPC 21 del aparato de transmision 11, la seccion de decodificacion LDPC 1021 se puede confirmar a partir de un aparato de decodificacion de una arquitectura que lleva a cabo la operacion matematica de nodo de comprobacion y la operacion matematica de nodo variable simultaneamente para P (o un testador de P distinto de 1) nodos de comprobacion y P nodos variables y que tiene una seccion de reordenacion de datos de recepcion 310 para llevar a cabo una sustitucion de columnas similar a la sustitucion de columnas para obtener una matriz de comprobacion de paridad de conversion para el codigo LDPC para reordenar los bits de codigo de los codigos LDPC.
Se ha de senalar que, mientras que, en la FIG. 106, el multiplexor 54 para llevar a cabo el proceso de sustitucion inversa, el desintercalador de torsion de columna 55 para llevar a cabo el desintercalado de torsion de columna y el desintercalador de paridad 1011 para llevar a cabo el desintercalado de paridad se configuran por separado unos de otros por la conveniencia de la descripcion, dos o mas del multiplexor 54, el desintercalador de torsion de columna 55 y el desintercalador de paridad 1011 se pueden configurar integralmente de manera similar al intercalador de paridad 23, al intercalador de torsion de columna 24 y al demultiplexor 25 del aparato de transmision 11.
La FIG. 107 es un diagrama de bloques que muestra un primer ejemplo de una configuracion de un sistema de recepcion que se puede aplicar al aparato de recepcion 12.
Con referencia a la FIG. 107, el sistema de recepcion incluye una seccion de adquisicion 1101, una seccion de procesamiento de decodificacion de lmea de transmision 1102 y una seccion de procesamiento de decodificacion de fuente de informacion 1103.
La seccion de adquisicion de 1101 adquiere una senal que incluye un codigo de LDPC obtenido al menos mediante codificacion LDPC de datos objeto tales como datos de imagen y datos de musica de un programa a traves de una lmea de transmision tal como, por ejemplo, difusion digital terrestre, difusion digital por satelite, una red de CATV, Internet o alguna otra red. Entonces, la seccion de adquisicion de 1101 suministra la senal adquirida a la seccion de procesamiento de decodificacion de lmea de transmision 1102.
Aqrn, donde se emite la senal adquirida por la seccion de adquisicion 1101, por ejemplo, de una estacion de difusion a traves de ondas terrestres, ondas por satelite, una CATv (Television por Cable) o similares, la seccion de adquisicion 1101 se configura a partir de un sintonizador, un STB (Set Top Box (decodificador)) o similares. Por otra parte, donde la senal adquirida por la seccion de adquisicion 1101 se transmite en un estado de multidifusion como en la IPTV (Television de Protocolo de Internet), por ejemplo, desde un servidor web, la seccion de adquisicion 11 se configura a partir de una I/F (Interfaz) de red tal como, por ejemplo, una NIC (Tarjeta de Interfaz de Red).
La seccion de procesamiento de decodificacion de lmea de transmision 1102 lleva a cabo un proceso de decodificacion de lmea de transmision que incluye al menos un proceso para corregir los errores producidos en la lmea de transmision para la senal adquirida a traves de la lmea de transmision por la seccion de adquisicion 1101, y suministra una senal obtenida como resultado del proceso de decodificacion de lmea de transmision a la seccion de procesamiento de decodificacion de fuente de informacion 1103.
En particular, la senal adquirida a traves de la lmea de transmision por la seccion de adquisicion 1101 es una senal obtenida llevando a cabo al menos codificacion de correccion de error para corregir los errores producidos en la lmea de transmision, y para tal senal como se acaba de describir, la seccion de procesamiento de decodificacion de lmea de transmision 1102 lleva a cabo un proceso de decodificacion de lmea de transmision tal como, por ejemplo, un proceso de correccion de error.
Aqrn, como la codificacion de correccion de error, por ejemplo, estan disponibles la codificacion LDPC, la codificacion Reed-Solomon, etc. Aqrn, como la codificacion de correccion de error, al menos se lleva a cabo la codificacion LDPC.
Ademas, el proceso de decodificacion de lmea de transmision incluye algunas veces la demodulacion de una senal de modulacion, etc.
La seccion de procesamiento de decodificacion de fuente de informacion 1103 lleva a cabo un proceso de decodificacion de fuente de informacion que incluye al menos un proceso para descomprimir informacion
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comprimida en informacion original para la senal para la que se ha llevado a cabo el proceso de decodificacion de lmea de transmision.
En particular, la senal adquirida a traves de la lmea de transmision por la seccion de adquisicion 1101 algunas veces se ha procesado mediante codificacion de compresion para comprimir la informacion con el fin de reducir la cantidad de datos, tales como imagenes, sonido, etc. como informacion. En este caso, la seccion de procesamiento de decodificacion de fuente de informacion 1103 lleva a cabo un proceso de decodificacion de fuente de informacion tal como un proceso (proceso de descompresion) para descomprimir la informacion comprimida en informacion original para una senal para la cual se ha llevado a cabo el proceso de decodificacion de lmea de transmision.
Se ha de senalar que, donde la senal adquirida a traves de la lmea de transmision por la seccion de adquisicion 1101 no se ha llevado a cabo codificacion de compresion, la seccion de procesamiento de decodificacion de fuente de informacion 1103 no lleva a cabo el proceso de descompresion de la informacion comprimida en la informacion original.
Aqm, como el proceso de descompresion, por ejemplo, estan disponibles una decodificacion MPEG, etc. Ademas, el proceso de decodificacion de lmea de transmision algunas veces incluye desaleatorizacion ademas del proceso de descompresion.
En el sistema de recepcion configurado de tal manera como se ha descrito anteriormente, la seccion de adquisicion 1101 recibe una senal obtenida llevando a cabo codificacion de compresion tal como codificacion MPEG para datos de, por ejemplo, imagenes, sonido, etc. y ademas llevando a cabo codificacion de correccion de error tal como codificacion LDPC para los datos codificados por compresion a traves de una lmea de transmision. La senal se suministra a la seccion de procesamiento de decodificacion de lmea de transmision 1102.
En la seccion de procesamiento de decodificacion de lmea de transmision 1102, procesos similares a los llevados a cabo, por ejemplo, por la seccion de demodulacion ortogonal 51, la seccion de descorrespondencia 52, el desintercalador 53 y la seccion de decodificacion LDPC 56 (o seccion de decodificacion LDPC 1021) se llevan a cabo como el proceso de decodificacion de lmea de transmision para la senal desde la seccion de adquisicion 1101. Entonces, una senal obtenida como resultado del proceso de decodificacion de lmea de transmision se suministra a la seccion de procesamiento de decodificacion de fuente de informacion 1103.
En la seccion de procesamiento de decodificacion de fuente de informacion 1103, un proceso de decodificacion de fuente de informacion tal como una decodificacion MPEG se lleva a cabo para la senal desde la seccion de procesamiento de decodificacion de lmea de transmision 1102, y se emite una imagen o un sonido obtenido como resultado del proceso de decodificacion de informacion.
Tal sistema de recepcion de la FIG. 107 como se ha descrito anteriormente se puede aplicar, por ejemplo, a un sintonizador de television para recibir difusion de television como difusion digital, etc.
Se ha de senalar que es posible configurar la seccion de adquisicion 1101, la seccion de procesamiento de decodificacion de lmea de transmision 1102 y la seccion de procesamiento de decodificacion de fuente de informacion 1103 cada una como un aparato independiente (hardware (IC (Circuito Integrado) o similar) o un modulo de software).
Ademas, en cuanto a la seccion de adquisicion 1101, la seccion de procesamiento de decodificacion de lmea de transmision 1102 y la seccion de procesamiento de decodificacion de fuente de informacion 1103, un conjunto de la seccion de adquisicion 1101 y la seccion de procesamiento de decodificacion de lmea de transmision 1102, otro conjunto de la seccion de procesamiento de decodificacion de lmea de transmision 1102 y la seccion de procesamiento de decodificacion de fuente de informacion 1103 o un conjunto adicional de la seccion de adquisicion 1101, la seccion de procesamiento de decodificacion de lmea de transmision 1102 y la seccion de procesamiento de decodificacion de fuente de informacion 1103 se puede configurar como un unico aparato independiente.
La FIG. 108 es un diagrama de bloques que muestra un segundo ejemplo de la configuracion del sistema de recepcion que se puede aplicar al aparato de recepcion 12.
Se ha de senalar que, en la FIG. 108, elementos que corresponden a los de la FIG. 107 se denotan con numeros de referencia similares, y la descripcion de ellos se omite de manera adecuada en la siguiente descripcion.
El sistema de recepcion de la FIG. 108 es comun al de la FIG. 107 en que incluye una seccion de adquisicion 1101, una seccion de procesamiento de decodificacion de lmea de transmision 1102 y una seccion de procesamiento de decodificacion de fuente de informacion 1103 pero es diferente de la de la FIG. 107 en que incluye nuevamente una seccion de salida 1111.
La seccion de salida 1111 es, por ejemplo, un aparato de visualizacion para visualizar una imagen o un altavoz para emitir sonido y emite una imagen, un sonido de los similares como una senal emitida desde la seccion de procesamiento de decodificacion de fuente de informacion 1103. En otras palabras, la seccion de salida 1111 muestra una imagen o emite un sonido.
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Tal sistema de recepcion de la FIG. 108 como se ha descrito anteriormente se puede aplicar, por ejemplo, a una TV (receptor de television) para recibir una difusion de television como una difusion digital, un receptor de radio para recibir una difusion de radio, etc.
Se ha de senalar que, donde la senal adquirida por la seccion de adquisicion 1101 no esta en una forma en donde no se aplica codificacion de compresion, una senal emitida desde la seccion de procesamiento de decodificacion de lmea de transmision 1102 se suministra a la seccion de salida 1111.
La FIG. 109 es un diagrama de bloques que muestra un tercer ejemplo de la configuracion del sistema de recepcion que se puede aplicar al aparato de recepcion 12.
Se ha de senalar que, en la FIG. 109, los elementos que corresponden a los de la FIG. 107 se denotan por numeros de referencia similares, y en la siguiente descripcion, se omite de manera adecuada la descripcion de ellos.
El sistema de recepcion de la FIG. 109 es comun al de la FIG. 107 en que incluye una seccion de adquisicion 1101 y una seccion de procesamiento de decodificacion de lmea de transmision 1102.
No obstante, el sistema de recepcion de la FIG. 109 es diferente del de la FIG. 107 en que no incluye la seccion de procesamiento de decodificacion de fuente de informacion 1103 sino que incluye recientemente una seccion de grabacion 1121.
La seccion de grabacion 1121 graba (almacena) una senal (por ejemplo, un paquete TS de un TS de MPEG) emitido desde la seccion de procesamiento de decodificacion de lmea de transmision 1102 en o dentro de un medio de grabacion (almacenamiento) tal como un disco optico, un disco duro (disco magnetico) o como un disco optico, un disco duro (disco magnetico) o una memoria rapida.
Tal sistema de recepcion de la FIG. 109 como se ha descrito anteriormente se puede aplicar a un grabador para grabar una difusion de television o similar.
Se ha de senalar que, en la FIG. 109, el sistema de recepcion puede incluir la seccion de procesamiento de decodificacion de fuente de informacion 1103 de manera que una senal despues de que el proceso de decodificacion de fuente de informacion se ha llevado a cabo por la seccion de procesamiento de decodificacion de fuente de informacion 1103, es decir, una imagen o un sonido obtenido decodificando, se graba por la seccion de grabacion 1121.

Claims (27)

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    REIVINDICACIONES
    1. Un aparto de procesamiento de datos (22) configurado para procesar un codigo de comprobacion de paridad de baja densidad, LDPC, como se ha prescrito en el estandar dVb-S.2 ETSI EN 302 307 V1.1.2, dicho aparato de procesamiento de datos que comprende:
    un almacen (31) configurado para almacenar bits de codigo del codigo LDPC en una direccion de fila y una direccion de columna,
    una unidad de reordenacion (24) configurada
    para reordenar los bits de codigo del codigo LDPC, el codigo LDPC que se genera segun una matriz de comprobacion de paridad que comprende una matriz de informacion y una matriz de paridad, la matriz de informacion que corresponde a bits de informacion del codigo LDPC que tiene una estructura dclica y la matriz de paridad que corresponde a los bits de paridad del codigo LDPC tiene una estructura de escalera, los bits de codigo LDPC que se transmiten como sfmbolos cada uno formado de m bits de codigo del codigo LDPC, donde m es igual a 4, 6, 8, 10 o 12,
    para escribir en la direccion de columna en el almacen y leer en la direccion de fila desde dicho almacen, en donde el almacen almacena mb bits en la direccion de fila y almacena N/ (mb) bits en la direccion de columna, donde b es un numero entero positivo y N es la longitud de codigo LDPC, el codigo LDPC que tiene una longitud de informacion de K bits, y
    para intercalar con torsion de columna cambiando la posicion de inicio de escritura de una columna cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna en dicho almacen como un proceso de reordenacion para reordenar los bits de codigo del codigo LDPC, y
    un intercalador de paridad (23) configurado para intercalar paridad el bit de codigo de orden K+qx+y+1 de entre los bits de paridad que son bits de codigo de orden K+1 a orden K+M del codigo LDPC a la posicion del bit de codigo K+Py+x+1, K + M = N, x que es un numero entero mayor que 0 pero menor que P e y que es un numero entero mayor que 0 pero menor que q, donde P = 360 y q = M/360.
  2. 2. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 4 bits y el numero entero b es 2, los cuatro bits de codigo del codigo LDPC se mapean a uno de 16 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene ocho columnas para almacenar 4 x 2 bits en la direccion de fila y almacena 64.800/ (4 x 2) bits en la direccion de columna, y
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la segunda columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la quinta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la sexta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la septima columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 7, y
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  3. 3. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 6 bits y el numero entero b es 2, seis bits de codigo del codigo LDPC se mapean a uno de los 64 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 12 columnas para almacenar 6 x 2 bits en la direccion de fila y almacena 64.800/ (6 x 2) bits en la direccion de columna, y
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la segunda columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la quinta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la sexta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la septima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la octava columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la novena columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la decima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 8, y
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 9.
  4. 4. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 8 bits y el numero entero b es 2, ocho bits de codigo del codigo LDPC se mapean a uno de 256 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 16 columnas para almacenar 8 x 2 bits en la direccion de fila y almacena 64.800/ (8 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 2,
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    fijar la posicion de inicio de escritura de la quinta columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la sexta columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la septima columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la octava columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 15,
    fijar la posicion de inicio de escritura de la novena columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 16,
    fijar la posicion de inicio de escritura de la decima columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 20,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 22,
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 22,
    fijar la posicion de inicio de escritura de la decimotercera columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 27,
    fijar la posicion de inicio de escritura de la decimocuarta columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 27,
    fijar la posicion de inicio de escritura de la decimoquinta columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 28, y
    fijar la posicion de inicio de escritura de la decimosexta columna de entre las 16 columnas de dicho almacen a la posicion cuya direccion es 32.
  5. 5. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 10 bits y el numero entero b es 2, 10 bits de codigo del codigo LDPC se mapean a uno de 1024 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 20 columnas para almacenar 10 x 2 bits en la direccion de fila y almacena 64.800/ (10 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la quinta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijar la posicion de inicio de escritura de la octava columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 9,
    fijar la posicion de inicio de escritura de la novena columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 13,
    fijar la posicion de inicio de escritura de la decima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 14,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 14,
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 16,
    fijar la posicion de inicio de escritura de la decimotercera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 21,
    fijar la posicion de inicio de escritura de la decimocuarta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 21,
    fijar la posicion de inicio de escritura de la decimoquinta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 23,
    fijar la posicion de inicio de escritura de la decimosexta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 25,
    fijar la posicion de inicio de escritura de la decimoseptima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 25,
    fijar la posicion de inicio de escritura de la decimoctava columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 26,
    fijar la posicion de inicio de escritura de la decimonovena columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 28, y
    fijar la posicion de inicio de escritura de la vigesima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 30.
  6. 6. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 12 bits y el numero entero b es 1, 12 bits de codigo del codigo LDPC se mapean a uno de 4096 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 12 columnas para almacenar 12 x 1 bits en la direccion de fila y almacena 64.800/ (12 x 1) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijar la posicion de inicio de escritura de la septima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 4,
    fijar la posicion de inicio de escritura de la octava columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la novena columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la decima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 8, y
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 9.
  7. 7. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 4 bits y el numero entero b es 2, cuatro bits de codigo del codigo LDPC se mapean a uno de 16 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene ocho columnas para almacenar 4 x 2 bits en la direccion de fila y almacena 16.200/ (4 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la quinta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la sexta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 20,
    fijar la posicion de inicio de escritura de la septima columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 20, y
    fijar la posicion de inicio de escritura de la octava columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 21.
  8. 8. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 6 bits y el numero entero b es 2, seis bits de codigo del codigo LDPC se mapean a uno de 64 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 12 columnas para almacenar 6 x 2 bits en la direccion de fila y almacena 16.200/ (6 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijar la posicion de inicio de escritura de la segunda columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la quinta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la sexta columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la septima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la octava columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la novena columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la decima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 6,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 7, y
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 12 columnas de dicho almacen a la posicion cuya direccion es 7.
  9. 9. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son ocho bits y el numero entero b es 1, ocho bits de codigo del codigo LDPC se mapean a uno de 256 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 8 columnas para almacenar 8 x 1 bits en la direccion de fila y almacena 16.200/ (8 x 1) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la quinta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la sexta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 20,
    5
    10
    15
    20
    25
    30
    35
    40
    45
  10. 10. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 10 bits y el numero entero b es 2, 10 bits de codigo del codigo LDPC se mapean a uno de 1024 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 20 columnas para almacenar 10 x 2 bits en la direccion de fila y almacena 16.200/ (10 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la quinta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la sexta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la septima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la octava columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la novena columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la decima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la decimotercera columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 5,
    fijar la posicion de inicio de escritura de la decimocuarta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la decimoquinta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la decimosexta columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la decimoseptima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 7,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijar la posicion de inicio de escritura de la vigesima columna de entre las 20 columnas de dicho almacen a la posicion cuya direccion es 10.
  11. 11. El aparato de procesamiento de datos (22) segun la reivindicacion 1, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 12 bits y el numero entero b es 2, 12 bits de codigo del codigo LDPC se mapean a uno de 4096 puntos de senal determinados en un metodo de modulacion, y dicho almacen (31) tiene 24 columnas para almacenar 12 x 2 bits en la direccion de fila y almacena 16.200/ (12 x 2) bits en la direccion de columna,
    dicha unidad de reordenacion (24) esta configurada para:
    fijar, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0, y
    fijar la posicion de inicio de escritura de la segunda columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la tercera columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la cuarta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la quinta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la sexta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la septima columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 0,
    fijar la posicion de inicio de escritura de la octava columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la novena columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la decima columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 1,
    fijar la posicion de inicio de escritura de la undecima columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la duodecima columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la decimotercera columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 2,
    fijar la posicion de inicio de escritura de la decimocuarta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 3,
    fijar la posicion de inicio de escritura de la decimoquinta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 7,
    fijar la posicion de inicio de escritura de la decimosexta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 9,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    50
    fijar la posicion de inicio de escritura de la decimonovena columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 10,
    fijar la posicion de inicio de escritura de la vigesima columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 10,
    fijar la posicion de inicio de escritura de la vigesimoprimera columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 10,
    fijar la posicion de inicio de escritura de la vigesimosegunda columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 10,
    fijar la posicion de inicio de escritura de la vigesimotercera columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 10, y
    fijar la posicion de inicio de escritura de la vigesimocuarta columna de entre las 24 columnas de dicho almacen a la posicion cuya direccion es 11.
  12. 12. Un metodo de procesamiento de un codigo de comprobacion de paridad de baja densidad, LDPC, como se ha prescrito en el estandar DVB-S.2 ETSI EN 302 307 V1.1.2, dicho metodo datos que comprende:
    almacenar bits de codigo del codigo LDPC en una direccion de fila y una direccion de columna, en un almacen,
    reordenar los bits de codigo del codigo LDPC, el codigo LDPC que se genera segun una matriz de comprobacion de paridad que comprende una matriz de informacion y una matriz de paridad, la matriz de informacion que corresponde a bits de informacion del codigo LDPC que tiene una estructura cfclica y la matriz de paridad que corresponde a los bits de paridad del codigo LDPC tiene una estructura de escalera, los bits de codigo LDPC que se transmiten como sfmbolos cada uno formado de m bits de codigo del codigo LDPC, donde m es igual a 4, 6, 8, 10 o 12,
    escribir en la direccion de columna en el almacen y leer en la direccion de fila desde dicho almacen, en donde el almacen almacena mb bits en la direccion de fila y almacena N/ (mb) bits en la direccion de columna, donde b es un numero entero positivo y N es la longitud de codigo LDPC, el codigo LDPC que tiene una longitud de informacion de K bits, e
    intercalar con torsion de columna cambiando la posicion de inicio de escritura de una direccion de columna cuando los bits de codigo del codigo LDPC han de ser escritos en la direccion de columna en dicho almacen como un proceso de reordenacion para reordenar los bits de codigo del codigo LDPC, e
    intercalar con paridad el bit de codigo de orden K+qx+y+1 de entre los bits de paridad que son bits de codigo de orden K+1 a orden K+M del codigo LDPC a la posicion del bit de codigo de orden K+Py+x+1, K + M = N, x que es un numero entero mayor que 0 pero menor que P e y que es un numero entero mayor que 0 pero menor que q, donde P = 360 y q = M/360.
  13. 13. Un programa de ordenador que incluye un codigo ejecutable por ordenador que cuando se carga en un ordenador realiza el metodo segun la reivindicacion 12.
  14. 14. Un aparato de decodificacion configurado para decodificar un codigo de comprobacion de paridad de baja densidad, LDPC, como se ha prescrito en el estandar DVB-S.2 ETSI EN 302 307 V1.1.2, el codigo LDPC que tiene una longitud de informacion de K bits que se generan segun una matriz de comprobacion de paridad que comprende una matriz de informacion y una matriz de paridad, la matriz de informacion que corresponde a bits de informacion del codigo LDPC que tiene una estructura dclica y la matriz de paridad que corresponde a los bits de paridad del codigo LDPC que tiene una estructura de escalera, los bits de codigo LDPC que se han transmitido como sfmbolos cada uno formado de m bits de codigo del codigo LDPC, donde m es igual a 4, 6, 8, 10 o 12, el aparato de decodificacion que comprende
    un almacen (1002) configurado para almacenar los bits de codigo del codigo LDPC en una direccion de fila y una direccion de columna, el almacen almacena mb bits en la direccion de fila y almacena N/ (mb) bits en la direccion de columna, donde b es un numero entero positivo y N es la longitud de codigo LDPC,
    una unidad de reordenacion inversa (53) configurada para realizar un desintercalado de torsion de columna escribiendo los bits de codigo en la direccion de fila en el almacen y leyendo los bits de codigo en la direccion de columna, en donde la posicion de inicio de lectura de una columna se cambia cuando los bits de codigo se leen desde la columna, y
    5
    10
    15
    20
    25
    30
    35
    40
    45
    50
    una unidad de decodificacion (1021) configurada para decodificar el codigo LDPC usando una matriz de comprobacion de paridad de conversion obtenida llevando a cabo una sustitucion de columnas para la matriz de comprobacion de paridad que corresponde a un intercalado de paridad, en donde el intercalado de paridad intercala el bit de codigo de orden K+qx+y+1 de entre los bits de paridad que son bits de codigo de orden K+1 a orden K+M del codigo LDPC a la posicion del bit de codigo de orden K+Py+x+1, K + M = N, x que es un numero entero mayor que 0 pero menor que P e y que es un numero entero mayor que 0 pero menor que q, donde P = 360 y q = M/360.
  15. 15. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 4 bits y el numero entero b es 2, cuatro bits de codigo del codigo LDPC se mapean a uno de 16 puntos de senal determinados en un metodo de modulacion, y almacenados como 8 columnas de 4 x 2 bits en la direccion de fila y 64.800/ (4 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior de dicho almacen en la direccion de columna se representa por 0 y la direccion de cada posicion de dicho almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la segunda columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 4,
    fijando la posicion de inicio de lectura de la quinta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 4,
    fijando la posicion de inicio de lectura de la sexta columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la septima columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 7, y
    fijando la posicion de inicio de lectura de la octava columna de entre las ocho columnas de dicho almacen a la posicion cuya direccion es 7.
  16. 16. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 6 bits y el numero entero b es 2, seis bits de codigo del codigo LDPC que se mapean a uno de los 64 puntos de senal determinados en un metodo de modulacion, y almacenados como 12 columnas de 6 x 2 bits en la direccion de fila y 64.800/ (6 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la segunda columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 3,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando la posicion de inicio de lectura de la octava columna de entre las 12 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la novena columna de entre las 12 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la decima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la undecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 8, y
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 9.
  17. 17. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 8 bits y el numero entero b es 2, ocho bits de codigo del codigo LDPC que se mapean a uno de los 256 puntos de senal determinados en un metodo de modulacion, y almacenados como 16 columnas de 8 x 2 bits en la direccion de fila y 64.800/ (8 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las 16 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 16 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 16 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 16 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 16 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 16 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la septima columna de entre las 16 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la octava columna de entre las 16 columnas del almacen a la posicion cuya direccion es 15,
    fijando la posicion de inicio de lectura de la novena columna de entre las 16 columnas del almacen a la posicion cuya direccion es 16,
    fijando la posicion de inicio de lectura de la decima columna de entre las 16 columnas del almacen a la posicion cuya direccion es 20,
    fijando la posicion de inicio de lectura de la undecima columna de entre las 16 columnas del almacen a la posicion cuya direccion es 22,
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 16 columnas del almacen a la posicion cuya direccion es 22,
    fijando la posicion de inicio de lectura de la decimotercera columna de entre las 16 columnas del almacen a la posicion cuya direccion es 27,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando la posicion de inicio de lectura de la decimosexta columna de entre las 16 columnas del almacen a la posicion cuya direccion es 32.
  18. 18. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 10 bits y el numero entero b es 2, 10 bits de codigo del codigo LDPC que se mapean a uno de los 1024 puntos de senal determinados en un metodo de modulacion, y almacenados como 20 columnas de 10 x 2 bits en la direccion de fila y 64.800/ (10 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 20 columnas del almacen a la posicion cuya direccion es 1,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 4,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 6,
    fijando la posicion de inicio de lectura de la septima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 6,
    fijando la posicion de inicio de lectura de la octava columna de entre las 20 columnas del almacen a la posicion cuya direccion es 9,
    fijando la posicion de inicio de lectura de la novena columna de entre las 20 columnas del almacen a la posicion cuya direccion es 13,
    fijando la posicion de inicio de lectura de la decima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 14,
    fijando la posicion de inicio de lectura de la undecima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 14,
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 16,
    fijando la posicion de inicio de lectura de la decimotercera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 21,
    fijando la posicion de inicio de lectura de la decimocuarta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 21,
    fijando la posicion de inicio de lectura de la decimoquinta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 23,
    fijando la posicion de inicio de lectura de la decimosexta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 25,
    fijando la posicion de inicio de lectura de la decimoseptima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 25,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    50
    fijando la posicion de inicio de lectura de la vigesima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 30.
  19. 19. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 64.800 bits, los m bits son 12 bits y el numero entero b es 1, 12 bits de codigo del codigo LDPC que se mapean a uno de los 4096 puntos de senal determinados en un metodo de modulacion, y almacenados como 12 columnas de 12 x 1 bits en la direccion de fila y 64.800/ (12 x 1) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 4,
    fijando la posicion de inicio de lectura de la septima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 4,
    fijando la posicion de inicio de lectura de la octava columna de entre las 12 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la novena columna de entre las 12 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la decima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la undecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 8, y
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 9.
  20. 20. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 4 bits y el numero entero b es 2, cuatro bits de codigo del codigo LDPC que se mapean a uno de los 16 puntos de senal determinados en un metodo de modulacion, y almacenados como ocho columnas de 4 x 2 bits en la direccion de fila y 16.200/ (4 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las ocho columnas del almacen a la posicion cuya direccion es 0, y
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando la posicion de inicio de lectura de la cuarta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 1,
    fijando la posicion de inicio de lectura de la quinta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la sexta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 20,
    fijando la posicion de inicio de lectura de la septima columna de entre las ocho columnas del almacen a la posicion cuya direccion es 20, y
    fijando la posicion de inicio de lectura de la octava columna de entre las ocho columnas del almacen a la posicion cuya direccion es 21.
  21. 21. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 6 bits y el numero entero b es 2, seis bits de codigo del codigo LDPC que se mapean a uno de los 64 puntos de senal determinados en un metodo de modulacion, y almacenados como 12 columnas de 6 x 2 bits en la direccion de fila y 16.200/ (6 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 12 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 12 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la septima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la octava columna de entre las 12 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la novena columna de entre las 12 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la decima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 6,
    fijando la posicion de inicio de lectura de la undecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 7, y
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 12 columnas del almacen a la posicion cuya direccion es 7.
  22. 22. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 8 bits y el numero entero b es 1, ocho bits de codigo del codigo LDPC que se mapean a uno de los 256 puntos de senal determinados en un metodo de modulacion, y almacenados como 8 columnas de 8 x 1 bits en la direccion de fila y 16.200/ (8 x 1) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de lectura de la primera columna de entre las ocho columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las ocho columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las ocho columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 1,
    fijando la posicion de inicio de lectura de la quinta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la sexta columna de entre las ocho columnas del almacen a la posicion cuya direccion es 20,
    fijando la posicion de inicio de lectura de la septima columna de entre las ocho columnas del almacen a la posicion cuya direccion es 20, y
    fijando la posicion de inicio de lectura de la octava columna de entre las ocho columnas del almacen a la posicion cuya direccion es 21.
  23. 23. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 10 bits y el numero entero b es 2, 10 bits de codigo del codigo LDPC que se mapean a uno de los 1024 puntos de senal determinados en un metodo de modulacion, y almacenados como 20 columnas de 10 x 2 bits en la direccion de fila y 16.200/ (10 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 20 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la septima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la octava columna de entre las 20 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la novena columna de entre las 20 columnas del almacen a la posicion cuya direccion es 5,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la decimotercera columna de entre las 20 columnas del almacen a la posicion cuya direccion es 5,
    fijando la posicion de inicio de lectura de la decimocuarta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la decimoquinta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la decimosexta columna de entre las 20 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la decimoseptima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la decimoctava columna de entre las 20 columnas del almacen a la posicion cuya direccion es 8,
    fijando la posicion de inicio de lectura de la decimonovena columna de entre las 20 columnas del almacen a la posicion cuya direccion es 8, y
    fijando la posicion de inicio de lectura de la vigesima columna de entre las 20 columnas del almacen a la posicion cuya direccion es 10.
  24. 24. El aparato de decodificacion segun la reivindicacion 14, en donde el codigo LDPC es un codigo LDPC que tiene una longitud de codigo N de 16.200 bits, los m bits son 12 bits y el numero entero b es 2, 12 bits de codigo del codigo LDPC que se mapean a uno de los 4096 puntos de senal determinados en un metodo de modulacion, y almacenados como 24 columnas de 12 x 2 bits en la direccion de fila y 16.200/ (12 x 2) bits en la direccion de columna, y la unidad de reordenacion inversa (53) esta configurada para realizar desintercalado de torsion de columna
    fijando, donde la direccion de la posicion superior del almacen en la direccion de columna se representa por 0 y la direccion de cada posicion del almacen en la direccion de columna se representa por un numero entero dado en un orden ascendente,
    la posicion de inicio de escritura de la primera columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0, y
    fijando la posicion de inicio de lectura de la segunda columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la tercera columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la cuarta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la quinta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la sexta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la septima columna de entre las 24 columnas del almacen a la posicion cuya direccion es 0,
    fijando la posicion de inicio de lectura de la octava columna de entre las 24 columnas del almacen a la posicion cuya direccion es 1,
    fijando la posicion de inicio de lectura de la novena columna de entre las 24 columnas del almacen a la posicion cuya direccion es 1,
    5
    10
    15
    20
    25
    30
    35
    40
    45
    fijando la posicion de inicio de lectura de la duodecima columna de entre las 24 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la decimotercera columna de entre las 24 columnas del almacen a la posicion cuya direccion es 2,
    fijando la posicion de inicio de lectura de la decimocuarta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 3,
    fijando la posicion de inicio de lectura de la decimoquinta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 7,
    fijando la posicion de inicio de lectura de la decimosexta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 9,
    fijando la posicion de inicio de lectura de la decimoseptima columna de entre las 24 columnas del almacen a la posicion cuya direccion es 9,
    fijando la posicion de inicio de lectura de la decimoctava columna de entre las 24 columnas del almacen a la posicion cuya direccion es 9,
    fijando la posicion de inicio de lectura de la decimonovena columna de entre las 24 columnas del almacen a la posicion cuya direccion es 10,
    fijando la posicion de inicio de lectura de la vigesima columna de entre las 24 columnas del almacen a la posicion cuya direccion es 10,
    fijando la posicion de inicio de lectura de la vigesimoprimera columna de entre las 24 columnas del almacen a la posicion cuya direccion es 10,
    fijando la posicion de inicio de lectura de la vigesimosegunda columna de entre las 24 columnas del almacen a la posicion cuya direccion es 10,
    fijando la posicion de inicio de lectura de la vigesimotercera columna de entre las 24 columnas del almacen a la posicion cuya direccion es 10, y
    fijando la posicion de inicio de lectura de la vigesimocuarta columna de entre las 24 columnas del almacen a la posicion cuya direccion es 11.
  25. 25. Un metodo de decodificacion que decodifica un codigo de comprobacion de paridad de baja densidad, LDPC, como se ha prescrito en el estandar DVB-S.2 ETSI EN 302 307 V1.1.2, el codigo LDPC que tiene una longitud de informacion de K bits que se generan segun una matriz de comprobacion de paridad que comprende una matriz de informacion y una matriz de paridad, la matriz de informacion que corresponde a bits de informacion del codigo LDPC que tiene una estructura cfclica y la matriz de paridad que corresponde a los bits de paridad del codigo LDPC que tiene una estructura de escalera, los bits de codigo del codigo LDPC que se han transmitido como sfmbolos cada uno formado de m bits de codigo del codigo LDPC, donde m es igual a 4, 6, 8, 10 o 12, el metodo de decodificacion que comprende
    almacenar los bits de codigo del codigo LDPC en una direccion de fila y una direccion de columna en un almacen (1002), el almacen que almacena mb bits en la direccion de fila y que almacena N/ (mb) bits en la direccion de columna, donde b es un numero entero positivo y N es la longitud de codigo LDPC,
    realizar un desintercalado de torsion de columna escribiendo los bits de codigo en la direccion de fila en el almacen y leyendo los bits de codigo en la direccion de columna, en donde la posicion de inicio de lectura de una columna se cambia cuando los bits de codigo se leen desde la columna, y
    decodificar el codigo LDPC usando una matriz de comprobacion de paridad de conversion obtenida llevando a cabo una sustitucion de columnas para la matriz de comprobacion de paridad que corresponde a un intercalado de paridad, en donde el intercalado de paridad intercala el bit de codigo de orden K+qx+y+1 de entre los bits de paridad que son los bits de codigo de orden K+1 a orden K+M del codigo LDPC a la posicion del bit de codigo de orden K+Py+x+1, K + M = N, x que es un numero entero mayor que 0 pero menor que P e y que es un numero entero mayor que 0 pero menor que q, donde P = 360 y q = M/360.
  26. 26. Un receptor de television que incluye un aparato de decodificacion segun cualquiera de las reivindicaciones 14 a 24.
  27. 27. Un decodificador que incluye un aparato de decodificacion segun cualquiera de las reivindicaciones 14 a 24.
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