ES2843002T3

ES2843002T3 - Comunicación bidireccional

Info

Publication number: ES2843002T3
Application number: ES04291927T
Authority: ES
Inventors: Alain Rhelimi; Robert Leydier
Original assignee: Thales DIS France SA
Current assignee: Thales DIS France SA
Priority date: 2004-06-30
Filing date: 2004-07-28
Publication date: 2021-07-15
Anticipated expiration: 2024-07-28
Also published as: EP1612985A1; EP1612985B1

Abstract

Dispositivo de comunicación bidireccional que incluye un transmisor maestro (SysM1, TRM1, SysM2, TRM2) unido a al menos un transmisor esclavo (SysS1, TRS1, SysS2, TRS2) mediante un hilo de enlace activo, teniendo el transmisor maestro y el transmisor esclavo una referencia común (GND), siendo apto el transmisor maestro para transmitir una señal maestra (S1) hacia el transmisor esclavo y siendo apto el transmisor esclavo para transmitir una señal esclava (S2) hacia el transmisor maestro, en el que la señal maestra (S1) es una modulación digital en tensión y la señal esclava (S2) es una modulación digital en corriente, en el que, durante un estado activo del transmisor maestro, la señal maestra incluye un reloj de transmisión y la señal esclava se sincroniza mediante la señal maestra, y en el que el transmisor maestro incluye un estado de espera en el que la señal maestra ya no incluye el reloj de transmisión, caracterizado por que el transmisor maestro incluye un medio de digitalización (STM, DM, Rcs) apto para digitalizar dos valores discretos de la señal esclava (S2), interpretada como valores binarios 0 o 1, y por que el transmisor maestro está configurado para interpretar como un paso del estado de espera a un estado activo de dicho transmisor maestro el consumo, por el transmisor esclavo o uno de los transmisores esclavos, de una corriente digitalizada por el transmisor maestro como un estado 1 lógico.

Description

DESCRIPCIÓN

Comunicación bidireccional

Campo técnico de la invención

La invención se refiere a un dispositivo y a un procedimiento de comunicación digital bidireccional y simultánea entre un transmisor llamado maestro y al menos un transmisor llamado esclavo, unidos mediante un hilo de enlace activo (definiéndose un transmisor como una pareja emisor y receptor).

Concierne una aplicación del dispositivo y del procedimiento de comunicación al establecimiento de interfaz entre al menos dos dispositivos por mediación de un conector único (por ejemplo, una llave electrónica y una cerradura electrónica).

Estado de la técnica anterior

Existen numerosas técnicas para hacer que varios sistemas electrónicos se comuniquen. La elección de una técnica se relaciona con las restricciones técnicas del entorno, por ejemplo: la velocidad de transmisión, la distancia entre los sistemas, la potencia eléctrica disponible para los medios de transmisión, el medio de comunicación (radiofrecuencia, infrarrojos, por cable...) y sus características (cable apantallado, fibra óptica...).

Las patentes US 5.619.066 y US 5.517.015 describen unos dispositivos y método de comunicación en un solo hilo entre un sistema maestro (anfitrión) y un sistema esclavo (módulo).

Otro método de comunicación conocido es la comunicación llamada "half duplex". El sistema maestro transmite energía e información a un sistema esclavo. El sistema esclavo acumula datos y energía. El sistema esclavo transmite su información hacia el sistema esclavo merced a la energía acumulada anteriormente.

Estas soluciones presentan inconvenientes, especialmente con relación a la importante limitación en lo que respecto a la potencia transmitida y costes. En efecto, la energía recogida de la señal procedente del sistema maestro (anfitrión) se almacena en una capacitancia. La implementación de una capacitancia de gran valor (algunos nanofaradios) es costosa en el seno de un circuito integrado. Además, la utilización de una capacitancia viene acompañada de una ondulación residual poco compatible con tecnologías digitales.

Finalmente, otro dispositivo de comunicación conocido tal como el teléfono permite transmitir información de manera bidireccional y simultánea, así como energía. Una polarización continua de la línea telefónica permite telealimentar el aparato telefónico del usuario. La combinación de las señales ascendentes (de la red pública hacia el aparato telefónico del usuario) y descendentes (del aparato telefónico del usuario hacia la red pública) se traduce en una señal compuesta en tensión. El conocimiento de la señal compuesta y de una de las dos señales, ascendente o descendente, permite generar respectivamente la señal descendente o ascendente.

Explicación de la invención

En toda la explicación subsiguiente, un transmisor se entiende como una pareja emisor y receptor.

La invención se encuentra descrita en las reivindicaciones que se acompañan. Es una finalidad de la invención proponer un dispositivo y un procedimiento de comunicación digital bidireccional y simultánea entre un transmisor maestro y al menos un transmisor esclavo unidos mediante un hilo de enlace activo que no presente los inconvenientes de la técnica anterior, en particular que no precise de la puesta en práctica de un depósito de energía del tipo capacitancia.

Los documentos EP 0406718, EP 0583716 y US 6188314 muestran sistemas de comunicación que utilizan un único hilo para comunicarse en modulación de tensión en un sentido y en modulación de corriente en el otro sentido. De acuerdo con la invención, esta finalidad se consigue mediante un dispositivo y un procedimiento de comunicación digital bidireccional y simultánea que se funda en la utilización de dos magnitudes físicas y eléctricas diferentes, a saber, una tensión y una corriente eléctrica.

La señal maestra (S1) transmitida por el transmisor maestro hacia el transmisor esclavo es una modulación digital (0 o 1 lógico) en tensión (VCL). La señal esclava (S2) transmitida por el transmisor esclavo hacia el transmisor maestro es una modulación digital (0 o 1 lógico) en corriente (ICL). De acuerdo con una primera forma de realización de la invención, la información digital contenida en la señal maestra S1 incluye una señalización de inicialización, una señalización de sincronización y datos.

De acuerdo con una segunda forma de realización de la invención, la señal maestra incluye, asimismo, el transporte de energía.

La tabla que sigue presenta los diferentes valores de modulación digital en tensión VCL y en corriente ICL:

Cuando el transmisor maestro emite una señal maestra S1 correspondiente, por convenio, a un 1 lógico, esto es, X voltios, entonces el transmisor esclavo puede consumir una corriente de Y miliamperios correspondiente, por convenio, a un 1 lógico, o no puede consumir corriente, lo cual corresponde a un 0 lógico.

Por consiguiente, cada vez que el transmisor maestro emite una señal maestra S1 correspondiente a un 1 lógico o X voltios, el transmisor esclavo es capaz de transmitir una señal esclava S2. La elección de la codificación de la señal maestra S1 va a permitir transmitir un reloj de transmisión y datos en modo full duplex.

Más concretamente, la presente invención concierne a un dispositivo de comunicación bidireccional que incluye un transmisor maestro unido a al menos un transmisor esclavo mediante un hilo de enlace activo, teniendo el transmisor maestro y el transmisor esclavo una referencia común, siendo apto el transmisor maestro para transmitir una señal maestra hacia el transmisor esclavo y siendo apto el transmisor esclavo para transmitir una señal esclava hacia el transmisor maestro, donde la señal maestra es una modulación digital en tensión y la señal esclava es una modulación digital en corriente.

De acuerdo con una primera modalidad de la invención, los transmisores maestro y esclavo están acoplados a una alimentación. La señal maestra comprende un reloj de transmisión y datos.

De acuerdo con una segunda modalidad de la invención, solo el transmisor maestro está acoplado a una alimentación, transmitiendo el transmisor maestro una señal maestra polarizada hacia el transmisor esclavo. La señal maestra polarizada comprende un reloj de transmisión, datos y energía.

Asimismo, la presente invención concierne a un procedimiento de comunicación bidireccional entre un transmisor maestro y al menos un transmisor esclavo unidos mediante un hilo de enlace activo, que incluye las siguientes etapas:

a) transmitir una señal maestra, siendo la señal maestra una modulación digital en tensión, y

b) transmitir una señal esclava, siendo la señal esclava una modulación digital en corriente.

De acuerdo con la primera modalidad de la invención, la señal maestra comprende un reloj de transmisión y datos. De acuerdo con la segunda forma de realización de la invención, el procedimiento incluye además una etapa de polarización de la señal maestra (offset (compensación) en tensión) antes de la etapa de transmisión de la señal maestra del transmisor maestro hacia el transmisor esclavo, siendo la señal maestra resultante una modulación digital en tensión que comprende un reloj de transmisión, datos y energía. De acuerdo con la segunda forma de realización de la invención, el procedimiento incluye además una etapa de polarización de la señal esclava (compensación en corriente).

Por consiguiente, con la invención, es posible transmitir, en un solo hilo de comunicación que une dos sistemas, datos digitales en un modo de transmisión simultánea y en ambos sentidos (llamado full duplex), un reloj síncrono con los datos transmitidos, una señal de reposición a cero y, eventualmente, energía.

La invención se aplica más particularmente en el campo comunicaciones alámbricas rápidas (< 10 Mbits) y para sistemas que acusan restricciones de energía y de medios físicos de conexión. La invención puede ser utilizada en entornos maduros y acusadamente estandarizados en los cuales las interconexiones de los sistemas están racionalizadas. Asimismo, permite brindar caminos de migración de sistemas antiguos hacia sistemas nuevos, conservando interfaces eléctricas estables, es decir, conectores normalizados. Finalmente, es otra ventaja de la invención la de permitir la fabricación de medios de comunicación cuyos costes de fabricación están optimizados (elevados volúmenes de fabricación, reducidos costes de fabricación).

Descripción de las figuras

La presente invención queda ilustrada mediante ejemplos no limitativos en las adjuntas figuras, en las cuales idénticas referencias indican elementos similares:

- la Figura 1 ilustra esquemáticamente un sistema de comunicación según una primera forma de realización de la invención sin transmisión de energía;

- la Figura 2 ilustra esquemáticamente un sistema de comunicación según una segunda forma de realización de la invención con transmisión de energía;

- la Figura 3 representa un esquema funcional de un sistema maestro según la primera forma de realización de la invención;

- la Figura 4 representa un esquema funcional de un sistema esclavo según la primera forma de realización de la invención;

- la Figura 5 representa de manera detallada el transmisor maestro de la Figura 3;

- la Figura 6 representa de manera detallada el transmisor esclavo de la Figura 4;

- la Figura 7 representa un esquema funcional de un sistema maestro según la segunda forma de realización de la invención;

- la Figura 8 representa un esquema funcional de un sistema esclavo según la segunda forma de realización de la invención;

- la Figura 9 representa un esquema funcional del transmisor maestro de la Figura 7;

- la Figura 10 representa un esquema funcional del transmisor esclavo de la Figura 8;

- la Figura 11 representa de manera detallada el transmisor maestro de las Figuras 7 y 9;

- la Figura 12 representa de manera detallada el transmisor esclavo de las Figuras 8 y 10;

- la Figura 13 ilustra la codificación de la señal maestra para un sistema de comunicación según la primera forma de realización de la invención;

- la Figura 14 ilustra la codificación de la señal maestra polarizada para un sistema de comunicación según la segunda forma de realización de la invención;

- la Figura 15 muestra la forma de la señal esclava;

- la Figura 16 ilustra el principio de la sincronización de la señal esclava por la señal maestra;

- la Figura 17 ilustra el principio de la inicialización del transmisor esclavo por el transmisor maestro;

- la Figura 18 representa de manera detallada una primera variante del decodificador de señal maestra;

- las Figuras 19 y 20 ilustran el principio de funcionamiento de la primera variante del decodificador de señal maestra; - la Figura 21 representa de manera detallada una segunda variante del decodificador de señal maestra;

- la Figura 22 representa una señal maestra correspondiente a un bit de parada de recepción de trama;

- la Figura 23 ilustra los efectos del ruido de fase sobre la señal maestra;

- la Figura 24 representa un esquema funcional de un circuito lógico asociado al transmisor maestro;

- la Figura 25 representa esquemáticamente una primera variante de red que incluye transmisores maestro y esclavo según la primera forma de realización de la invención;

- la Figura 26 muestra un protocolo de comunicación sin contención para la red de la Figura 25;

- las Figuras 27 y 28 muestran de manera detallada ejemplos de tramas de bits;

- la Figura 29 representa esquemáticamente una segunda variante de red que incluye transmisores maestro y esclavo según la primera forma de realización de la invención y un repetidor de bus;

- la Figura 30 representa esquemáticamente un sistema de comunicación mixto que incluye transmisores maestro y esclavo según la primera y la segunda forma de realización de la invención; y

- la Figura 31 representa esquemáticamente una tercera variante de red que, llamada red heterogénea, incluye transmisores maestro y esclavo según la primera y la segunda forma de realización de la invención.

Descripción detallada de la invención

La Figura 1 muestra un dispositivo de comunicación según una primera forma de realización de la invención que comprende un sistema maestro SysM1 unido a un sistema esclavo SysS1. De acuerdo con esta primera forma de realización sin transmisión de energía, los transmisores maestro y esclavo están unidos a unos medios de alimentación En.

El sistema maestro SysM1 y el sistema esclavo SysS1 disponen ambos de una conexión GND unida a una referencia común. Ventajosamente, esta referencia común es una masa analógica.

La señal maestra S1 transmitida por el transmisor maestro hacia el transmisor esclavo es una modulación digital (0 o 1 lógico) en tensión VCL. La señal maestra S1 incluye un reloj de transmisión, datos y una señal de reposición a cero (o de inicialización).

La señal esclava (S2) transmitida por el transmisor esclavo hacia el transmisor maestro es una modulación digital (0 o 1 lógico) en corriente ICL. La señal esclava S2 únicamente incluye datos.

La Figura 2 muestra un dispositivo de comunicación según una segunda forma de realización de la invención que comprende un sistema maestro SysM2 unido a un sistema esclavo SysS2. De acuerdo con esta segunda forma de realización, llamada con transmisión de energía, solo el transmisor maestro está unido a unos medios de alimentación En.

La señal maestra S1 incluye un reloj de transmisión, datos, una señal de reposición a cero (o de inicialización) y energía.

La señal esclava S2 únicamente incluye datos.

Vamos a describir con mayor detalle, en primera instancia, la primera forma de realización, luego la segunda forma de realización y, finalmente, diferentes aspectos de la invención propios de las dos formas de realización.

Primera forma de realización - sin transferencia de energía

La Figura 3 representa de manera más detallada el sistema maestro SysM1. Incluye un circuito lógico maestro LOGM acoplado a un transmisor maestro TRM1. El circuito lógico maestro está acoplado a un sistema digital (no representado) con el que intercambia de manera estandarizada señales de transmisión TRX, de emisión RTX, de inicialización RST, de sincronización TOP, de reloj de transmisión CLK_TX. El circuito lógico LOGM recibe una señal de reloj interno CL1 y se alimenta mediante una tensión VDD1. El circuito lógico maestro LOGM está conectado al transmisor maestro TRM1 mediante una conexión para la transmisión de datos TXM1 hacia el transmisor maestro y mediante una conexión para la recepción de datos RXM1 del transmisor esclavo.

El transmisor maestro TRM1 se alimenta mediante la tensión VDD1. Emite y recibe señales en dirección a un sistema esclavo SysS1 por una entrada/salida OUT1.

El circuito lógico maestro LOGM y el transmisor maestro TRM1 están unidos a una referencia común (por ejemplo, una masa).

La Figura 4 representa de manera más detallada el sistema esclavo SysS1. El sistema esclavo SysS1 y el sistema maestro SysM1 están unidos por el nodo N1.

El sistema esclavo SysS1 incluye un circuito lógico esclavo LOGS acoplado a un transmisor esclavo TRS1. El circuito lógico esclavo está acoplado a un sistema digital (no representado) y con el cual intercambia de manera estandarizada señales de transmisión DTXS1, de emisión DRXS1, de inicialización RSTS1, de sincronización TOPS1 y VALS1. El circuito lógico esclavo LOGS recibe una señal de reloj interno CL1 y se alimenta mediante una tensión VDD1. El circuito lógico esclavo LOGS está conectado al transmisor esclavo TRS1 mediante una conexión para la transmisión de datos TXS1 hacia el transmisor esclavo y mediante una conexión para la recepción de datos RXS1 provenientes del transmisor esclavo.

El transmisor esclavo TRS1 se alimenta mediante la tensión VDD1. Emite y recibe señales en dirección al sistema maestro SysM1 por una entrada/salida IN1.

El circuito lógico esclavo LOGS y el transmisor esclavo TRS1 están unidos a una referencia común (por ejemplo, una masa).

Los valores indicados en los esquemas subsiguientes permiten una simulación analógica. Los transistores son modelos de tipo MOSFET de enriquecimiento estándar (PMOS o NMOS) con una tensión de transición VT de 0,5 voltios, con un drenador cuya relación del ancho al largo W/L viene indicada en cada esquema a título de ejemplo. Igualmente, los valores de las resistencias en ohmios o en kiloohmios están indicados a título de ejemplo.

La Figura 5 muestra en detalle un ejemplo de realización del transmisor maestro TRM1 de la Figura 3 para la primera forma de realización, sin transporte de energía.

El transmisor maestro TRM1 incluye una fuente de corriente CSM11 y dos espejos de corriente CMM11 y CMM12. Incluye asimismo una puerta seguidora de salida OB (buffer). Está unido a una entrada TXM1 y a una fuente de alimentación VDD1. Posee una salida RXM1 y una salida OUT1 unida al nodo N1.

El transmisor maestro TRM1 funciona de la siguiente manera. La corriente que circula por el transistor Q112 es igual a 1/50 de la corriente que atraviesa el transistor Q107 (espejo de corriente CMM12) cuando la entrada TXM1 está a nivel 0 (el transistor Q101 está en conducción) y hay un consumidor de corriente conectado a la salida OUT1 (el transistor Q111 está en corte). La corriente que atraviesa el transistor Q108 es igual a aquella que atraviesa el transistor Q103 (espejo de corriente CMM11 por intermedio del transistor Q115). Si la corriente hacia la salida OUT1 es inferior a 50 veces la corriente que atraviesa el transistor Q103, entonces la salida RXM1 vale 0. Cuando la entrada TXM1 vale VDD1 (es decir, un 1 lógico), entonces RXM1 vale 0. El umbral de detección ILH (ver figura 16) de corriente es igual al valor de la fuente de corriente (esto es, aproximadamente el valor de la relación VT/R1, donde VT es la tensión de transición del transistor Q101 (0,5 voltios en el ejemplo)) multiplicado por la relación de las razones W/L de los transistores Q107 y Q112. Si la impedancia de salida del transmisor maestro es baja (por ejemplo, algunos ohmios), entonces el consumo de corriente en la salida OUT1 tiene escasa repercusión sobre el nivel de la señal maestra S1. La ausencia de la señal TXM1 durante un tiempo dado se interpreta como una señal de inicialización del transmisor esclavo. Nótese que la tensión máxima de salida es inferior o igual al valor de VDD-VT (siendo VT la tensión de transición del transistor Q107).

La Figura 6 muestra en detalle un ejemplo de realización del transmisor esclavo de la Figura 4 para la primera forma de realización, sin transporte de energía. El transmisor esclavo TRS1 incluye una fuente de corriente CSS11 y un espejo de corriente CMS11. Incluye asimismo una puerta seguidora de entrada IB (buffer). Está unido por la entrada IN1 al nodo N1, a la entrada TXS1 y a la fuente de alimentación VDD1. Posee una salida RXS1.

El transmisor esclavo TRS1 funciona de la siguiente manera. La corriente que circula por la entrada IN1 es igual a 75 veces la corriente que circula por el transistor Q218 merced al espejo de corriente CMS11 (transistores Q217/Q206) y si el transistor Q219 está en conducción (la señal en la entrada TXS1 vale el valor de VDD1). La señal en la salida RXS1 es el complemento de la señal IN1 merced al inversor (transistores Q205/Q204) de la puerta seguidora de entrada IB.

Segunda forma de realización - con transferencia de energía

La Figura 7 representa de manera más detallada el sistema maestro SysM2. Incluye un circuito lógico maestro LOGM acoplado a un transmisor maestro TRM2. El circuito lógico maestro está acoplado a un sistema digital (no representado) y con el que intercambia de manera estandarizada señales de transmisión TRX, de emisión RTX, de inicialización RST, de sincronización TOP, de reloj de transmisión CLK_TX. El circuito lógico LOGM recibe una señal de reloj interno CL2 y se alimenta mediante una tensión VDD2. El circuito lógico maestro LOGM está conectado al transmisor maestro TRM2 mediante una conexión para la transmisión de datos TXM2 hacia el transmisor maestro y mediante una conexión para la recepción de datos RXM2 del transmisor maestro.

El transmisor maestro TRM2 se alimenta mediante la tensión VDD2. Emite y recibe señales en dirección a un sistema esclavo SysS2 por una entrada/salida OUT2.

El circuito lógico maestro LOGM y el transmisor maestro TRM2 están unidos a una referencia común (por ejemplo, una masa).

La Figura 8 representa de manera más detallada el sistema esclavo SysS2. El sistema esclavo SysS2 y el sistema maestro SysM2 están unidos por el nodo N2.

El sistema esclavo SysS2 incluye un circuito lógico esclavo LOGS acoplado a un transmisor esclavo TRS2. El circuito lógico esclavo está acoplado a un sistema digital (no representado) y con el cual intercambia de manera estandarizada señales de transmisión DTXS2, de emisión DRXS2, de inicialización RSTS2, de sincronización TOPS2 y VALS2. El circuito lógico esclavo LOGS recibe una señal de reloj interno CL2. El circuito lógico esclavo LOGS recibe su alimentación VDD2 por el transmisor esclavo TRS2. El circuito lógico esclavo LOGS está conectado al transmisor esclavo TRS2 mediante una conexión para la transmisión de datos TXS2 hacia el transmisor esclavo y mediante una conexión para la recepción de datos RXS2 provenientes del transmisor esclavo.

El transmisor esclavo TRS2 extrae su alimentación VDD2 de la señal maestra S1 recibida del transmisor maestro TRM2. Emite y recibe señales en dirección al sistema maestro SysM2 por una entrada/salida IN2.

El circuito lógico esclavo LOGS y el transmisor esclavo TRS2 están unidos a una referencia común (por ejemplo, una masa).

Las Figuras 9 y 11 muestran en detalle un ejemplo de realización del transmisor maestro TRM2 de la Figura 7 para la segunda forma de realización, con transporte de energía.

El transmisor maestro TRM2 incluye una fuente de corriente CSM21 y dos espejos de corriente CMM21 y CMM22. Incluye asimismo un amplificador AM, así como un balasto BLM a la entrada, un detector DM, así como una resistencia de medida de la corriente Rcs y un disparador de Schmitt a la salida STM. Está unido a una entrada TXM2 y recibe la tensión de alimentación VDD2. Posee una salida RXM2 y una salida OUT2 unida al nodo N2. El transmisor maestro TRM2 funciona de la siguiente manera. El transmisor maestro TRM2 es más complejo, pues la señal maestra S1 está polarizada. El amplificador AM es un montaje seguidor de tensión que consta de los transistores Q302/Q303 para la parte diferencial y Q335/Q306 para la etapa de salida del balasto BLM. En serie con la salida del amplificador AM, la resistencia R^{c s}permite medir la corriente consumida por el transmisor esclavo. El detector DM es un comparador de tensión (transistores Q305/Q307) que opera una transición cuando la corriente de salida vale:

R1

W - V° " ™ R c s x R6

El disparador de Schmitt STM formado por los transistores Q327, Q325, Q322, Q326, Q323, Q324 permite digitalizar las señales a la salida del detector DM. Es preferible completar este filtrado somero con un filtrado digital adecuado (no representado) bien conocido por un experto en la materia.

Las Figuras 10 y 12 muestran en detalle un ejemplo de realización del transmisor esclavo de la Figura 8 para la segunda forma de realización, con transporte de energía.

El transmisor esclavo TRS2 incluye una fuente de corriente CSS21 y un espejo de corriente CMS21. Incluye asimismo un regulador serie de tensión que consta de un amplificador operacional AS y de su transistor balasto BLS, un trasladador de tensión TV y un disparador de Schmitt OB unido a la salida RXS2. El disparador de Schmitt permite la conformación de los datos extraídos de la señal maestra S1. Está unido por la entrada IN2 al nodo N2. El regulador de tensión se compone de una referencia de tensión RT, de un amplificador diferencial AS (transistores Q429/Q430) y de un balasto BLS (transistores Q428/Q408/Q404). El trasladador de tensión TV se compone de la fuente de corriente Q421 y de la resistencia R408. La conformación de los datos de la señal maestra S1 se realiza mediante los transistores Q418/Q419 y Q417/Q409 (puerta seguidora de salida OB). En funcionamiento normal, el conjunto del transmisor esclavo debe consumir una corriente inferior a ILL (ver Figura 16) con el fin de que el transmisor maestro no interprete este consumo como una transmisión de datos.

La tensión V^{c o r e}es la tensión regulada extraída de la señal maestra S1 que permite alimentar la lógica del transmisor esclavo LOGS.

codificación de la señal maestra y esclava

La Figura 13 ilustra la codificación de la señal maestra S1 para un sistema de comunicación según la primera forma de realización de la invención. El periodo T de la señal maestra S1 es constante. La duración en 1 de un 1 lógico vale tres veces la duración en 1 de un 0 lógico. Se llama a esta codificación "Pulse Width Modulation", PWM, o "Return to Zero", RZ. Con esta codificación, la señal maestra S1 siempre comprende un nivel de tensión alto transmitido al transmisor esclavo. Por lo tanto, el transmisor esclavo puede consumir una corriente de Y mA y emitir la señal esclava S2. Por consiguiente, con el dispositivo de comunicación descrito anteriormente, los transmisores maestro y esclavo configuran dos lazos imbricados: un lazo en tensión que transporta la señal maestra S1 y un lazo en corriente que transporta la señal esclava S2. Asimismo, la señal esclava S2 se debe muestrear obligatoriamente en sincronismo con la señal maestra S1.

Esta codificación es ventajosa por la simplicidad de su puesta en práctica. No obstante, se pueden poner en práctica otros tipos de codificación (por ejemplo, una inversión en la codificación del 0 y del 1 lógico). Preferentemente, los ciclos de trabajo entre un 0 y un 1 lógico deben ser lo suficientemente diferentes para diferenciarlos y para su inmunidad frente al ruido de fase (jitter).

La Figura 14 ilustra la codificación de la señal maestra S1 para un sistema de comunicación según la segunda forma de realización de la invención. De acuerdo con esta codificación, se agrega una componente continua a la señal maestra S1. La señal maestra S1 polarizada distribuye energía al esclavo principalmente cuando su tensión es superior a VDLM y datos cuando su tensión varía entre los niveles VDLM y VDD. La codificación de los 0 y 1 lógico sigue siendo aquella anteriormente descrita en relación con la Figura 13. Los tiempos cumplen las siguientes ecuaciones: tc1 = 3 x tc0 y tc1 tc0 = T.

El transmisor esclavo descrito en relación con las Figuras 8, 10 y 12 está alimentado con tensión y de manera permanente por el transmisor maestro. No es útil almacenar energía eléctrica en una capacitancia de almacenamiento.

Esto presenta la ventaja de ser realizable en forma de circuito integrado sin condensador de almacenamiento de energía, que ocuparía una importante superficie e incrementaría los costes.

Para extraer la energía de la señal maestra S1 basta un transmisor esclavo provisto de un simple limitador o regulador de tensión en serie.

El mismo principio se aplica a la señal esclava S2 a la que se agrega una corriente de polarización. Esta corriente de polarización corresponde al consumo máximo normal de energía del transmisor esclavo en funcionamiento normal. La Figura 15 muestra la forma de la señal esclava resultante que comprende la polarización, así como los datos. La potencia de funcionamiento es igual al producto de la corriente de polarización de la señal esclava S2 por la tensión de polarización de la señal maestra S1. El consumo de una corriente superior a la de polarización PL es el dato contenido en la señal esclava S2.

La Figura 16 ilustra el principio de la sincronización de la señal esclava por la señal maestra.

Los diferentes valores de la señal maestra S1 y de la señal esclava S2 polarizadas son:

La sincronización se puede llevar a cabo indistintamente en el flanco de subida o de bajada de la señal maestra S1. Sin embargo, si el ahorro de energía es un factor importante del entorno, la sincronización se realiza de manera preferente en el flanco de subida de la señal maestra S1.

La Figura 17 ilustra el principio de la inicialización del transmisor esclavo por el transmisor maestro.

La inicialización del circuito lógico LOGS del sistema esclavo SysS1 o SysS2 se realiza cuando la señal maestra S1 es una fracción predeterminada del nivel VDML. Otro método consiste en suspender el reloj de transmisión durante un tiempo determinado, por ejemplo 4 veces el periodo T.

La Figura 18 representa de manera detallada una primera variante del decodificador de señal maestra DEC1. Este decodificador permite realizar la decodificación de la señal maestra S1 mediante el sistema esclavo SysS1 para la primera forma de realización de la invención.

El decodificador funciona de la siguiente manera. La señal codificada aplicada en la entrada RXS1 entra en un cerrojo FF1 para ser sincronizada por un reloj interno ICL. El reloj ICL debe ser inferior a T/8 y superior a T/128, donde T es el periodo de la señal maestra S1. Cuando la señal en la entrada RXS1 está a nivel 1, entonces la salida B del multiplexador MUX M1 vale 1. El contador configurado por el registro R1 y el sumador Ad contabilizan. La salida A del registro R1 se incrementa a cada flanco del reloj ICL. Cuando la señal en la entrada RSX1 está a nivel 0, entonces la salida B del multiplexador MUX M1 vale 1. La salida A del registro R1 se decrementa a cada flanco del reloj ICL. En el flanco de subida de la señal en la entrada RSX1, la salida del detector del flanco RED configurada por el cerrojo FF2 y la puerta AND vale 1. La salida B del multiplexador MUX M1 vale 0. La entrada del cerrojo Ff3 vale A[7] correspondiente al signo de A. La salida A del registro R1 vale 0 después del flanco del reloj ICL. Por consiguiente, la señal en la salida VALS1 del decodificador es síncrona con el reloj interno ICL y con el reloj de transmisión integrado en la señal en la entrada RXS1.

Una señal aparece en la salida VALS1 cada vez que se ha decodificado un bit (0 o 1). Esta señal temporiza un registro de desplazamiento que deserializa los bits y los ordena en paquetes de 8 bits o más.

La evolución del contador para una señal maestra S1 que codifica un 1 lógico se ilustra en la Figura 19. La evolución del contador para una señal maestra S1 que codifica un 0 lógico se ilustra en la Figura 20.

El cerrojo FF3 permite muestrear el bit de signo, el cual se halla en la salida Q del cerrojo FF3 unida a la salida DRXS1.

El reloj de transmisión integrado en la señal maestra S1 no se utiliza para la decodificación, sino que está disponible en la salida VALS1. La salida VALS1 puede hacer de interfaz con un controlador de transmisión de tipo UART (Universal Asynchronous Receiver Transmitter) o USART (Universal Synchronous Asynchronous Receiver Transmitter). Además, este tipo de decodificador es ventajoso, pues tolera un funcionamiento aun si el reloj de transmisión varía entre uno y otro bit.

La Figura 21 representa de manera detallada una segunda variante del decodificador de señal maestra DEC2. Este decodificador permite realizar la decodificación de la señal maestra S1 mediante el sistema esclavo SysS2 para la segunda forma de realización de la invención.

El decodificador funciona de la misma manera que aquella descrita en relación con la Figura 18. El decodificador incluye además un detector de señal de final de trama TFD que incluye un cerrojo FF4 y un multiplexador MUX M4.

Una señal aparece en la salida VALS2 cada vez que se ha decodificado un bit (0 o 1). Esta señal temporiza un registro de desplazamiento que deserializa los bits y los ordena en paquetes de 8 bits o más.

Una señal aparece en la salida TOPS2 que es transmitida hacia los transmisores esclavos para señalizar la recepción por el transmisor maestro de una trama. Esta señal, cuyo ciclo de trabajo vale / , no es portadora de valor lógico 0 o 1.

La Figura 22 muestra el cronograma del bit de parada de recepción de trama emitido por un transmisor maestro al final de la transmisión de un esclavo. La modulación PWM anteriormente descrita se enriquece con un código cuyo ciclo de trabajo es / . Este valor es detectable con facilidad mediante la segunda variante de decodificador, merced a la medición del valor absoluto de la señal de la salida A que debe ser próximo a cero (dependiendo del ruido de fase, comúnmente denominado "Jitter"). La señal de final de trama puede ser emitida en cualquier momento por el transmisor maestro en cuanto ha recibido una trama de recepción completa de un transmisor esclavo. Así pues, la señal de final de trama puede ser emitida en mitad de un mensaje destinado a un transmisor esclavo. La señal de final de trama no tiene valor lógico 1 o 0. Por consiguiente, no se transmite al controlador de transmisión de tipo UART/USART.

La Figura 23 ilustra los efectos del ruido de fase (Jitter) J1 sobre la señal maestra S1. El ruido eléctrico influye en la estabilidad de los relojes internos del transmisor y en la sincronización de los relojes internos del transmisor maestro y esclavo. La elección del ciclo de trabajo para el 0 lógico (1/4T), el 1 lógico (3/4T) y para el bit de parada de recepción de trama (1/2T) viene condicionada por la relevancia del ruido de fase. Es menester, en particular, evitar elegir ciclos de trabajo que ya no permitan distinguir entre los diferentes estados lógicos cuando se manifiesta ruido de fase.

La Figura 24 representa esquemáticamente un circuito lógico para el transmisor maestro. El circuito lógico maestro LOGM está acoplado a un sistema digital (no representado) con el que intercambia de manera estandarizada las señales de transmisión TRX, de emisión RTX, de inicialización RST y de reloj de transmisión CLK_TX (ver Figura 7). El circuito lógico maestro LOGM está acoplado al transmisor maestro (por ejemplo, TRM2) mediante las conexiones TXM2 y RXM2. El circuito lógico maestro LOGM incluye un modulador lógico LMOD, un modulador analógico AMOD, una referencia de tensión BG y un cerrojo FF.

El modulador lógico LMOD recibe las señales de transmisión TRX y de reloj de transmisión CLK_TX y está unido al modulador analógico AMOD y al cerrojo FF.

El modulador analógico AMOD está unido a la referencia de tensión BG y recibe la señal de inicialización RST. Éste proporciona la señal TXM2 a un transmisor maestro (por ejemplo, TRM2).

El cerrojo, el cual recibe la señal RX del transmisor maestro, emite la señal de emisión RTX bajo el control del modulador lógico LMOD.

Puede estar acoplado un circuito lógico maestro LOGM análogo (no representado) al transmisor maestro TRM1.

Ejemplos de redes de comunicación

La Figura 25 representa esquemáticamente una primera variante de una red que incluye transmisores maestro y esclavo según la primera forma de realización de la invención.

Los transmisores sin transporte de energía están adaptados a un modo de funcionamiento en red de tipo BUS BS1. La topología soportada es el BUS. Se utiliza un solo transmisor maestro si es deseable evitar la puesta en práctica de mecanismos contra las contenciones de bus.

La señal maestra S1 emitida por el transmisor maestro TRMA es recibida por todos los transmisores esclavos TRSL1, TRSL2, ..., TRSL8 (determinando un lazo en tensión). La corriente detectada por el transmisor maestro TRMA es la suma de las corrientes consumidas por cada transmisor esclavo TRSL1, TRSL2, ..., TRSL8. De acuerdo con la primera forma de realización de la invención, por convenio, no se consume corriente alguna para un cero lógico de la señal esclava S2. En este caso, el transmisor maestro TRMA recibe una O lógica de las señales esclavas S2 de los transmisores esclavos TRSL1, TRSL2, ..., TRSL8.

El direccionamiento del bus se puede realizar de dos maneras.

De acuerdo con una primera manera de direccionamiento, el transmisor maestro TRMA, por mediación de un protocolo de comunicación adaptado, emite la dirección del transmisor esclavo autorizado a emitir una señal esclava S2. El transmisor esclavo, por ejemplo TRSL3, emite su mensaje y, luego, el transmisor maestro TRMA direcciona otro transmisor esclavo, por ejemplo TRSL7. Esta manera de direccionamiento es llamada "modo de interrogación". De acuerdo con una segunda manera de direccionamiento, el transmisor maestro TRMA repite el bit que lee en el bus. Si un transmisor esclavo, por ejemplo TRSL3, emite un 0 (ausencia de corriente) y el bit leído por el maestro es un 1, entonces otro transmisor esclavo, por ejemplo TRSL7, dispone del bus. El transmisor esclavo, por ejemplo TRSL3, espera entonces la siguiente negociación para tratar de tomar el bus. Esta manera de direccionamiento es llamada "modo de detección de colisión".

En el modo detección de colisión, toma el bus el transmisor esclavo que envíe el primer uno lógico en una fase de negociación. Son posibles tres casos.

De acuerdo con un primer caso, cada transmisor esclavo posee una dirección fija. La codificación de las direcciones determina la prioridad de un transmisor esclavo frente a los demás. En este modo, un transmisor esclavo de baja prioridad no podrá comunicarse si un transmisor esclavo de mayor prioridad monopoliza el bus.

De acuerdo con un segundo caso, cada transmisor esclavo posee una dirección fija y el transmisor maestro repite la dirección del transmisor esclavo. Este planteamiento es utilizado ampliamente en las redes de tipo Ethernet, en particular en el protocolo de resolución de contención (CSMA-CR). Cada transmisor esclavo compara el bit que emite con el bit que se recibe y para de emitir si existe una diferencia.

De acuerdo con el tercer caso, se utiliza el protocolo BITMAP. Este protocolo es un ejemplo de protocolo sin colisión. Este protocolo funciona principalmente si el número de transmisores esclavos es fijo y conocido.

La Figura 26 ilustra un protocolo de comunicación de tipo BITMAP para la red de la Figura 25 que incluye 8 transmisores esclavos. En la trama de resolución de contención RC1, RC2, RC3, RC4, cada transmisor esclavo dispone de un bit correspondiente a su orden (de 1 a 8). Este bit permite a cada transmisor esclavo indicar su intención de comunicarse con el transmisor maestro. Por ejemplo, en la trama de resolución de contención RC1, los transmisores esclavos 2, 6 y 7 indican su intención de transmitir respectivamente las tramas T2, T6 y T7 al transmisor maestro. El mapa de bits de contención es difundido en el bus de modo que cada transmisor esclavo recibe aviso de las peticiones de los demás transmisores esclavos. Al no poder conocer los transmisores esclavos el final de transmisión de los demás transmisores esclavos, el transmisor maestro difunde (broadcast) en el bus una señal de final de recepción de trama (ver, por ejemplo, la Figura 22).

En la red de la Figura 25, el transmisor maestro puede comunicarse con todos los transmisores esclavos, pero los transmisores esclavos no pueden comunicarse entre sí. En efecto, solo el transmisor maestro es capaz de interpretar la señal S2 en corriente emitida por los transmisores esclavos. El transmisor maestro puede pasar a un modo de difusión general en el que repite sistemáticamente los bits emitidos por un transmisor esclavo. De este modo, el mensaje transmitido por uno de los transmisores esclavos se difunde en el conjunto del bus (Broadcasting).

La Figura 27 ilustra una trama de bits genérica y su codificación utilizada para la comunicación entre el transmisor maestro y los transmisores esclavos cuando el bus recibe el nombre de "orientado a trama de bits".

Una trama comienza con un indicador de arranque FL1 y termina con un indicador de parada FL2. Los indicadores son identificables por un circuito lógico adecuado (no representado). Entre los indicadores, la trama incluye una cabecera HD, datos PL y un código de comprobación CK. Según es convencional, se utiliza la técnica conocida de la inserción de bits (o "bit stuffing"). Por convenio, solo los indicadores FL1 y FL2 pueden tener 6 bits a un 1 lógico consecutivos. En los demás casos, un circuito electrónico específico se encarga:

- en emisión, de insertar un cero lógico con el fin de obtener secuencias de 5 bits a 1 lógico consecutivos;

- en recepción, de extraer los ceros de transparencia para recomponer las tramas originales.

Cuando la comunicación entre el transmisor maestro y los transmisores esclavos se efectúa mediante bus llamado "orientado a señal", las señales RX y TX decodificadas portan una información binaria que puede ser utilizada para transmitir cronogramas discretizados tal y como se ilustra en la Figura 28. Por ejemplo, es posible transmitir señales RX y TX de un UART parametrizado para funcionar a 100 Kbit/s con un bus parametrizado a 2 Mbit/s. Cabe asimismo la posibilidad de modular una señal RC5 de telemando por infrarrojos merced a este tipo de comunicación. Se puede realizar una combinación si la codificación de la Figura 28 se inserta en una trama orientada a bit descrita en relación con la Figura 27 (bus orientado a trama de bits).

Cuando la comunicación entre el transmisor maestro y los transmisores esclavos se efectúa mediante bus llamado "orientado a carácter", las señales RX y TX decodificadas se pueden encaminar directamente hacia un UART. Un bit a cero se considera entonces como un bit de arranque ("start bit"). Se puede obtener un factor de velocidad de transferencia si se necesitan varios bits a 1 o 0 para transmitir/recibir un bit hacia/del UART.

La Figura 29 representa esquemáticamente una segunda variante de red que incluye transmisores maestro y esclavo según la primera forma de realización de la invención y un repetidor de bus.

Un transmisor maestro raíz TRMR, conectado a un sistema electrónico Sys1, pilota unos transmisores maestros secundarios TRM11 y TRM12. La señal maestra S1 inicial es emitida por el transmisor maestro raíz TRMR y propagada en un primer bus BS2 que lo une a los transmisores esclavos SL11, SL12 y SL13. El transmisor esclavo SL13 está unido al transmisor maestro secundario TRM11 y configuran un repetidor de bus RPT. El repetidor de bus RPT está unido a un bus secundario BS3 que incluye los transmisores esclavos SL14 y SL15. El transmisor esclavo SL15 está unido al transmisor maestro secundario TRM12.

Las Figuras 30 y 31 muestran montajes de transmisores maestros y esclavos mixtos, es decir, con transporte de energía y sin él.

La Figura 30 representa esquemáticamente un sistema de comunicación mixto que incluye transmisores maestros y esclavos según la primera y la segunda forma de realización de la invención.

Un sistema electrónico Sys2 está unido a dos transmisores maestros TRM21 y TRM22. El primer transmisor maestro TRM21 es conforme a la primera forma de realización de la invención y está adaptado para una comunicación punto a punto en el bus BS4 con los transmisores esclavos SL21 y SL22. El segundo transmisor maestro TRM22 es conforme a la segunda forma de realización de la invención. Está unido a una fuente de energía E^{t r m 22}y adaptado para una comunicación multipunto PTP con el transmisor esclavo SL23.

La Figura 31 representa esquemáticamente una tercera variante de red que, llamada red heterogénea, incluye transmisores maestro y esclavo según la primera y la segunda forma de realización de la invención.

Un sistema electrónico Sys3 está unido a un transmisor maestro TRM31. La señal maestra S1 inicial es emitida por el transmisor maestro raíz TRM31 y propagada en un primer bus BS5 que lo une a los transmisores esclavos SL31, SL32 y SL33. El transmisor esclavo SL33 está unido a un transmisor maestro TRM32 unido a una fuente de energía E^{t r m 32}. El transmisor maestro TRM32 está adaptado para una comunicación multipunto con un transmisor esclavo SL34.

Ahorro de energía

En las dos formas de realización con transporte de energía y sin él, es posible poner en práctica un procedimiento despertador del transmisor maestro por el transmisor esclavo. Para ahorrar energía, puede ser útil parar el flujo de transmisión de la señal maestra S1. En efecto, la señal maestra S1 incluye una parte dinámica que origina un consumo de energía debido a la carga y descarga del bus y debido al mantenimiento de las funciones lógicas de codificación y decodificación de la señal maestra S1. Los transmisores pueden encontrarse en tres estados: activo, espera, inactivo.

El estado inactivo (inicialización) y el estado activo (transferencia de datos y de energía) se han descrito anteriormente.

En el estado de espera, el transmisor maestro proporciona una señal maestra S1 a estado lógico 1 permanente (es decir, una señal maestra que no incluye reloj de transmisión) que garantiza la alimentación del transmisor esclavo en la forma de realización con transporte de energía. Para que el transmisor maestro pase del estado de espera al estado activo, basta con que el transmisor esclavo (o uno de los transmisores esclavos para un montaje en red) consuma una corriente. El consumo de esta corriente, digitalizado por el transmisor maestro como un estado 1 lógico lleva consigo la puesta del transmisor maestro en estado activo.

Los estados lógicos correspondientes al estado de espera y al estado activo son puramente convencionales. Por descontado, estos estados lógicos se pueden invertir.

Ventajas

Las ventajas comunes a los transmisores según la primera forma de realización sin transporte de energía y la segunda forma de realización con transporte de energía son las siguientes.

La invención permite una transmisión de datos full duplex, así como señales de sincronización en un hilo activo único. Por una parte, esta característica es particularmente ventajosa para los sistemas flexibles y con acusadas restricciones en el dominio de los costes, e incluso para ciertas situaciones que no dejan una alternativa para el uso de una técnica de comunicación en varios hilos. Por otra parte, el número de hilos de conexión tiene un impacto directo sobre la fiabilidad de una solución, así como el coste de los conectores. Pueden surgir contingencias de funcionamiento con motivo de malos contactos en solamente una parte de un conector multipunto y generar malos funcionamientos. Este riesgo se ve reducido con el dispositivo de comunicación de hilo único de la invención.

El transmisor maestro emite datos dirigidos a los esclavos por mediación de una etapa de salida de impedancia muy baja (algunos ohmios). Tal etapa de salida permite controlar eficazmente una línea de transmisión aun si esta última es altamente capacitiva. De este modo, las velocidades de transmisión teóricamente posibles mediante este tipo de transmisión son muy superiores a las de otros sistemas que emplean amplificadores asimétricos de alta impedancia (p. ej. I2C, Bus J1850). Los picos de corriente aparecen principalmente durante las transiciones de la señal maestra S1 (tensión) y se deben a las capacitancias de línea. La medida de la señal esclava S2 (corriente) se realiza fuera de las fases transitorias de la señal maestra S1, lo cual garantiza una debida inmunidad al ruido.

La invención permite la puesta en práctica de repetidor de bus y la realización de pasarelas de manera simple.

Las ventajas propias de los transmisores según la primera forma de realización sin transporte de energía son las siguientes.

Este modo autoriza una constitución de red mediante enlaces multipunto. Por otro lado, faculta técnicas de gestión de bus sin contención, así como la difusión general de mensajes. Es simple en su puesta en práctica en consideración a las prestaciones.

Las ventajas propias de los transmisores según la segunda forma de realización con transporte de energía son las siguientes.

Este modo faculta de manera simple un enlace solamente punto a punto, al propio tiempo que no imposibilita un enlace multipunto si la suma de las corrientes de polarización del conjunto de los transmisores esclavos del bus es inferior a ILL.

Permite la utilización de un solo hilo para transmitir datos y energía. Esto puede tener ventajas prácticas para el diseño de circuitos integrados que reciban varias fuentes de energía, se puede parar algunas de ellas y cortocircuitar los contactos de alimentación. Es simple realizar cajones de aislamiento en correspondencia con el circuito integrado que gestiona en su conjunto la alimentación y la transmisión.

Observaciones finales

La descripción detallada que antecede referida a las Figuras ilustra un dispositivo de comunicación digital bidireccional que presenta las siguientes características.

Un dispositivo de comunicación digital bidireccional incluye un transmisor maestro (SysM1, TRM1, SysM2, TRM2) unido a al menos un transmisor esclavo (SysS1, TRS1, SysS2, TRS2) mediante un hilo de enlace activo. El transmisor maestro y el transmisor esclavo tienen una referencia común (GND). El transmisor maestro es apto para transmitir una señal maestra (S1) hacia el transmisor esclavo y el transmisor esclavo es apto para transmitir una señal esclava (S2) hacia el transmisor maestro. La señal maestra (S1) es una modulación digital en tensión. La señal esclava (S2) es una modulación digital en corriente.

De acuerdo con otro aspecto de la invención, el dispositivo de comunicación digital bidireccional incluye las siguientes características opcionales.

El transmisor maestro (SysM1, TRM1, SysM2, TRM2) incluye:

- un lazo de tensión (OB) de impedancia baja a través del cual se transmite la señal maestra (S1), comprendiendo la señal maestra (S1) un reloj de transmisión y datos, y

- un medio de digitalización (STM, DM, Rcs) apto para digitalizar dos valores discretos de la señal esclava (S2), interpretada como valores binarios 0 o 1 (el medio de digitalización incluye un circuito de medida de la corriente consumida por el transmisor esclavo).

El transmisor esclavo (SysS1, TRS1, SysS2, TRS2) incluye:

- un lazo de corriente (IB) a través del cual se transmite la señal esclava (S2), comprendiendo la señal esclava (S2) datos y sincronizándose mediante la señal maestra (S1), y

- un medio de recepción de la señal maestra (S1) y un medio de extracción (DEC1, DEC2) del dato y del reloj de transmisión de la señal maestra (S1).

De acuerdo con una primera forma de realización de la invención, llamada con transferencia de energía, el transmisor maestro (SysM1, TRM1, SysM2, TRM2) y el transmisor esclavo (SysS1, TRS1, SysS2, TRS2) están acoplados a una alimentación (En).

De acuerdo con una segunda forma de realización de la invención, llamada con transferencia de energía, solo el transmisor maestro (SysM1, TRM1, SysM2, TRM2) está acoplado a una alimentación (En). El transmisor maestro transmite una señal maestra (S1) polarizada hacia el transmisor esclavo (SysS1, TRS1, SysS2, TRS2), siendo la señal maestra (S1) polarizada una modulación digital en tensión que comprende un reloj de transmisión, datos y una tensión de polarización (energía).

La descripción detallada que antecede referida a las Figuras ilustra asimismo un procedimiento de comunicación digital bidireccional que presenta las siguientes características.

El procedimiento de comunicación bidireccional entre un transmisor maestro (SysM1, TRM1, SysM2, TRM2) y al menos un transmisor esclavo (SysS1, TRS1, SysS2, TRS2) unidos mediante un hilo de enlace activo incluye una etapa de transmisión de una señal maestra (S1), siendo la señal maestra (S1) una modulación digital en tensión (que comprende un reloj de transmisión y datos), y una etapa de transmisión de una señal esclava (S2), siendo la señal esclava (S2) una modulación digital en corriente (que comprende datos).

De acuerdo con otra forma de realización de la invención, llamada con transporte de energía, el procedimiento incluye además una etapa de polarización de la señal maestra (S1) antes de la etapa de transmisión de la señal maestra (S1), comprendiendo la señal maestra (S1) resultante un reloj de transmisión, datos y una tensión de polarización (energía). De acuerdo con otro aspecto de la invención, el procedimiento de comunicación digital bidireccional incluye las siguientes características.

La señal esclava (S2) se sincroniza mediante la señal maestra (S1).

El procedimiento incluye una etapa suplementaria de digitalización de dos valores discretos de la señal esclava (S2), interpretada como valores binarios 0 o 1 lógico, y una etapa de extracción del dato y del reloj de transmisión de la señal maestra (S1) recibida.

De acuerdo con otro aspecto de la invención, la etapa de digitalización consiste en interpretar como valores binarios 0 o 1 lógico la corriente consumida por el, al menos un, transmisor esclavo (SysS1, TRS1, SysS2, TRS2).

De acuerdo con otro aspecto de la invención, el procedimiento de comunicación digital bidireccional incluye las siguientes características opcionales.

La modulación de la señal maestra (S1) es del tipo Pulse Width Modulation (PWM) que define una codificación binaria, identificándose un 1 lógico y un 0 lógico mediante dos ciclos de trabajo diferenciados. Por convenio, el 0 lógico se identifica mediante un ciclo de trabajo de % de un bit transmitido y el 1 lógico se identifica mediante un ciclo de trabajo de % de un bit transmitido.

De manera ventajosa, la identificación de cada valor lógico contenido en la señal maestra (S1) consiste en medir el ciclo de trabajo de la señal maestra (S1) mediante una etapa de recuento/descuento utilizando un reloj asíncrono del reloj de transmisión y de frecuencia al menos cuatro veces superior.

Más en particular, la identificación del valor lógico de la señal maestra (S1) está relacionada con el signo del valor de recuento.

De acuerdo con un aspecto más de la invención, el procedimiento de comunicación digital bidireccional incluye las siguientes características opcionales.

La ausencia, durante un tiempo determinado, de la señal de reloj de la señal maestra (S1) es interpretada por el transmisor esclavo como una reposición a cero (señal de RESET). Alternativamente, la ausencia, durante un tiempo determinado, de la polarización o de la señal de reloj de la señal maestra (S1) es interpretada por el transmisor esclavo como una reposición a cero.

La transmisión por el transmisor maestro de una señal maestra (S1) a un estado 1 permanente que no incluye reloj de transmisión define un estado de espera. De acuerdo con la realización de la presente invención, el consumo por parte del transmisor esclavo de una corriente digitalizada por el transmisor maestro como un 1 lógico es interpretado por el transmisor maestro como un paso del estado de espera a un estado activo.

Las figuras y sus descripciones hechas anteriormente, más que limitar la invención, la ilustran. Los signos de referencia en las reivindicaciones carecen de carácter limitativo alguno. Los verbos "comprender" e "incluir" no excluyen la presencia de otros elementos distintos a aquellos relacionados en las reivindicaciones. La palabra "un" antepuesta a un elemento no excluye la presencia de una pluralidad de tales elementos.

Las dos formas de realización de la invención se han ilustrado mediante ejemplos de realización funcional. Caben otras numerosas implementaciones técnicas para cumplir con las funciones requeridas por la invención. A título de ejemplo, caben otras soluciones para detectar la corriente consumida por el transmisor esclavo o para emitir señales con una baja impedancia de salida.

Finalmente, un experto en la materia sabe igualmente que deberá añadir otras funciones con el fin de proteger el circuito electrónico contra las descargas electrostáticas ("Electro Static Discharge", ESD), las sobrecargas de corriente y de tensión y prever adecuaciones con el fin de precaver las dispersiones de procedimientos de fabricación, etc. Estas protecciones y adecuaciones no han sido descritas, pues no constituyen el objeto de la invención y habrían recargado la explicación de la invención.

Claims

REIVINDICACIONES

1. Dispositivo de comunicación bidireccional que incluye un transmisor maestro (SysMI, TRM1, SysM2, TRM2) unido a al menos un transmisor esclavo (SysS1, TRS1, SysS2, TRS2) mediante un hilo de enlace activo, teniendo el transmisor maestro y el transmisor esclavo una referencia común (GND), siendo apto el transmisor maestro para transmitir una señal maestra (S1) hacia el transmisor esclavo y siendo apto el transmisor esclavo para transmitir una señal esclava (S2) hacia el transmisor maestro, en el que la señal maestra (S1) es una modulación digital en tensión y la señal esclava (S2) es una modulación digital en corriente, en el que, durante un estado activo del transmisor maestro, la señal maestra incluye un reloj de transmisión y la señal esclava se sincroniza mediante la señal maestra, y en el que el transmisor maestro incluye un estado de espera en el que la señal maestra ya no incluye el reloj de transmisión,

caracterizado por que el transmisor maestro incluye un medio de digitalización (STM, DM, Rcs) apto para digitalizar dos valores discretos de la señal esclava (S2), interpretada como valores binarios 0 o 1, y por que el transmisor maestro está configurado para interpretar como un paso del estado de espera a un estado activo de dicho transmisor maestro el consumo, por el transmisor esclavo o uno de los transmisores esclavos, de una corriente digitalizada por el transmisor maestro como un estado 1 lógico.

2. Dispositivo de comunicación digital bidireccional según la reivindicación 1, caracterizado por que:

a) el transmisor maestro (SysM1, TRM1, SysM2, TRM2) incluye:

- un lazo de tensión (OB) de impedancia a través del cual se transmite la señal maestra (S1), comprendiendo la señal maestra (S1) datos,

b) el, al menos un, transmisor esclavo (SysS1, TRS1, SysS2, TRS2) incluye:

- un lazo de corriente (IB) a través del cual se transmite la señal esclava (S2), comprendiendo la señal esclava (S2) datos, y

3. Dispositivo según la reivindicación 1 o 2, caracterizado por que solo el transmisor maestro (SysM1, TRM1, SysM2, TRM2) está acoplado a una alimentación (En), transmitiendo el transmisor maestro una señal maestra (S1) polarizada hacia el transmisor esclavo (SysS1, TRS1, SysS2, TRS2), siendo la señal maestra (S1) polarizada una modulación digital en tensión que además comprende datos y una tensión de polarización.

4. Dispositivo según la reivindicación 1 o 2, caracterizado por que al menos dos transmisores esclavos (TRSL1, TRSL2) y un transmisor maestro (TRMA) están conectados a un bus de comunicación (BS1).

5. Dispositivo según una de las reivindicaciones anteriores, caracterizado por que la combinación de un transmisor maestro (TRM11) y de un transmisor esclavo (TRSL11) en un bus de comunicación configura un repetidor de bus (RPT).

6. Procedimiento de comunicación bidireccional entre un transmisor maestro (SysM1, TRM1, SysM2, TRM2) y al menos un transmisor esclavo (SysS1, TRS1, SysS2, TRS2) unidos mediante un hilo de enlace activo, teniendo el transmisor maestro y el transmisor esclavo una referencia común (GND), siendo apto el transmisor maestro para transmitir una señal maestra (S1) hacia el transmisor esclavo y siendo apto el transmisor esclavo para transmitir una señal esclava (S2) hacia el transmisor maestro, en el que el transmisor maestro dispone de un estado activo en cuyo transcurso el procedimiento incluye las siguientes etapas:

a) transmitir una señal maestra (S1), siendo la señal maestra (S1) una modulación digital en tensión que incluye datos y un reloj de transmisión, y

b) transmitir una señal esclava (S2), siendo la señal esclava (S2) una modulación digital en corriente e incluye datos sincronizados mediante la señal maestra,

y en el que el transmisor maestro incluye un estado de espera en el que la señal maestra ya no incluye el reloj de transmisión, caracterizado por que el procedimiento incluye asimismo una etapa de digitalización de dos valores discretos de la señal esclava (S2), interpretada como valores binarios 0 o 1 lógico, y por que el consumo por el transmisor esclavo, o uno de los transmisores esclavos, de una corriente digitalizada por el transmisor maestro como un 1 lógico es interpretado por el transmisor maestro como un paso del estado de espera a un estado activo de dicho transmisor maestro.

7. Procedimiento de comunicación según la reivindicación 6, caracterizado por incluir una etapa de extracción, de la señal maestra (S1) recibida, del dato y del reloj de transmisión.

8. Procedimiento según la reivindicación 7, caracterizado por que la etapa de digitalización consiste en interpretar como valores binarios 0 o 1 lógico la corriente consumida por el, al menos un, transmisor esclavo (SysSI, TRS1, SysS2, TRS2).

9. Procedimiento según una de las reivindicaciones 6 a 8, caracterizado por que el procedimiento incluye además una etapa de polarización de la señal maestra (S1) antes de la etapa de transmisión de la señal maestra (S1), siendo la señal maestra (S1) resultante una modulación digital en tensión que comprende un reloj de transmisión, datos y una tensión de polarización.

10. Procedimiento según una de las reivindicaciones 6 a 9, caracterizado por que la modulación de la señal maestra (S1) es del tipo Pulse Width Modulation (PWM) que define una codificación binaria, identificándose un 1 lógico y un 0 lógico mediante dos ciclos de trabajo diferenciados.

11. Procedimiento según la reivindicación 10, caracterizado por que el 0 lógico se identifica mediante un ciclo de trabajo de % de un bit transmitido y el 1 lógico se identifica mediante un ciclo de trabajo de % de un bit transmitido.

12. Procedimiento según una de las reivindicaciones 6 a 11, caracterizado por que el periodo de la señal maestra (S1) es variable.

13. Procedimiento según una de las reivindicaciones 7 a 8, caracterizado por que el valor digitalizado de la señal esclava (S2) se muestrea en un flanco de bajada de la señal maestra (S1).

14. Procedimiento según la reivindicación 9, caracterizado por que el valor digitalizado de la señal esclava (S2) se muestrea en un flanco de subida de la señal maestra (S1).

15. Procedimiento según la reivindicación 10 u 11, caracterizado por que la identificación de cada valor lógico contenido en la señal maestra (S1) consiste en medir el ciclo de trabajo de la señal maestra (S1) mediante una etapa de recuento/descuento utilizando un reloj asíncrono del reloj de transmisión y de frecuencia al menos cuatro veces superior.

16. Procedimiento según la reivindicación 15, caracterizado por que la identificación del valor lógico de la señal maestra (S1) está relacionada con el signo del valor de recuento.

17. Procedimiento según la reivindicación 7, caracterizado por que la ausencia, durante un tiempo determinado, de la señal de reloj de la señal maestra (S1) es interpretada por el transmisor esclavo como una reposición a cero.

18. Procedimiento según la reivindicación 8, caracterizado por que la ausencia, durante un tiempo determinado, de la polarización o de la señal de reloj de la señal maestra (S1) es interpretada por el transmisor esclavo como una reposición a cero.

19. Procedimiento según una de las reivindicaciones 6 a 18, caracterizado por que la transmisión por el transmisor maestro de una señal maestra (S1) a un estado 1 permanente que no incluye reloj de transmisión define el estado de espera.

20. Red de comunicación que incluye un bus de comunicación (BS1, BS2, BS3, BS4), caracterizado por incluir una pluralidad de dispositivos de comunicación digital bidireccional según las reivindicaciones 1 a 5.