ES2846828T3

ES2846828T3 - ASIC integrado de señales mixtas con ADC, DAC y DSP

Info

Publication number: ES2846828T3
Application number: ES15831689T
Authority: ES
Inventors: Erik Buehler; Buren Damon Van; Paul Rutt
Original assignee: SEAKR Engineering Inc
Current assignee: SEAKR Engineering Inc
Priority date: 2014-08-15
Filing date: 2015-08-17
Publication date: 2021-07-29
Anticipated expiration: 2035-08-17
Also published as: EP3146685A4; CA2952837C; US20160050010A1; EP3146685A1; US20170063446A1; US10218430B2; CA2952837A1; US10243650B2; EP3866423A1; US9461732B2; EP3146685B1; US20170054492A1; WO2016025953A1

Abstract

Transceptor integrado de RF de conversión analógica a digital y conversión digital a analógica, ADDA, para aplicaciones satelitales, estando el transceptor contenido en uno o más dados, situados todos en el mismo encapsulado y que comprende: una pluralidad de unidades de conversión analógica a digital, ADC, de alta velocidad (24), configuradas, cada una de ellas, para recibir una señal de RF y dar salida a una señal digital muestreada; una pluralidad de unidades de conversión digital a analógica, DAC, de alta velocidad (32), configuradas, cada una de ellas, para recibir una señal digital muestreada y dar salida a una señal de RF; una pluralidad de entradas digitales (28, 22); una pluralidad de salidas digitales (30, 34); uno o más núcleos de procesado de señal digital, DSP, (26), siendo cada núcleo capaz de procesar datos de una unidad de ADC de alta velocidad y de dar salida a los datos procesados sobre una o más salidas digitales; y una pluralidad de núcleos de procesado de señal digital, DSP, (26), siendo cada uno de ellos capaz de procesar datos de una entrada digital y de dar salida a los datos procesados hacia una unidad de DAC; en el que la provisión del transceptor de RF en el mismo encapsulado mitiga operativamente de manera espacial y temporal un efecto de evento único, (SEE), cerca de donde se produjo el evento inducido de SEE en circuitería a nivel de componente o sistema dentro del transceptor de RF para proporcionar una mitigación de efectos que tiene una duración inferior a 1 nanosegundo, estando, el transceptor de RF, operativamente, configurado asimismo para convertir en sentido descendente y digitalizar frecuencias de RF de 100 MHz a 20 GHz.

Description

DESCRIPCIÓN

ASIC integrado de señales mixtas con ADC, DAC y DSP

Referencia cruzada a solicitudes relacionadas

Esta solicitud reivindica la prioridad con respecto a la solicitud de patente provisional US n.° 62/037.816, presentada el 15 de agosto de 2014.

Antecedentes

Los diseños actuales de conversores descendentes y conversores ascendentes en aplicaciones de satélites utilizan, típicamente, amplificadores que usan una alta potencia y que tienen una masa/peso elevado, junto con mezcladores, osciladores y bancos de filtros pesados. Dichos dispositivos consumen una cantidad no deseable de Tamaño, Peso, Potencia y Coste (SWaPC) y, debido al elevado número de componentes, dichos dispositivos presentan una fiabilidad inferior a la deseada y su fabricación y pruebas resultan difíciles y se prolongan en el tiempo.

El entorno hostil que afronta un satélite puede acentuar el reto de diseñar la circuitería electrónica. Uno de los riesgos ambientales principales en una aplicación satelital está asociado a la presencia del entorno de radiación ionizante en el espacio. Debe señalarse que los efectos de la radiación asociados a una radiación ionizante están también presentes en aplicaciones terrestres, aunque la tasa de aparición en aplicaciones terrestres es significativamente inferior a la de aplicaciones en el espacio. El entorno de radiación en el espacio incluye neutrones, protones e iones pesados que pueden tener un impacto temporal sobre el funcionamiento normal de dispositivos semiconductores a través de los efectos por evento único (SEE). Adicionalmente, la exposición de larga duración a radiación acumulada durante la duración de la misión provoca efectos de dosis de ionización total (TID) y/o de dosis correspondiente a daños por desplazamiento (DDD), y los mismos tienen un impacto en el rendimiento de los semiconductores a través de una degradación paramétrica incluyendo fugas de corriente y desplazamientos de temporización. Puede remitirse a la publicación “Single Event Effects in Aerospace” de Edward Petersen, oct. 2011. ISBN-10:0470767499; ISBN-13:978-0470767498, cuyo contenido completo puede incorporarse a la presente en su totalidad.

Los efectos de SEE son en general instantáneos y pueden afectar al funcionamiento del circuito de semiconductores. Estos efectos de SEE incluyen enclavamiento (latchup) por evento único (SEL), perturbación por evento único (SEU), transitorios por evento único (SET) e interrupción funcional por evento único (SEFI). La mitigación del SEL se puede proporcionar mediante el uso de una tecnología tal como el silicio sobre aislante (SOI). Los efectos de la SEU, el SET y/o la SEFI pueden dar como resultado que una línea de comunicación en serie (a la que se hace referencia comúnmente como carril) pase a un estado no válido (posiblemente debido a una falta de enganche en la circuitería del reloj o a un error inducido en el módulo lógico de control) en el que dejan de transmitirse o recibirse datos válidos durante un periodo prolongado de tiempo. La tasa de aparición de errores blandos en aplicaciones terrestres para un diseño típico de chip de semiconductores es significativamente inferior a la tasa de aparición de la SEU, el SET y/o la SEFI para el mismo diseño de chip semiconductor en aplicaciones en el espacio.

Las técnicas divulgadas en la presente memoria se han desarrollado para hacer frente a estos antecedentes.

El documento CA2542445 divulga un módulo de procesador adaptativo incluyendo unidades de ADC, unidades de DAC y núcleos de DSP. El documento US20030054788 divulga un sistema de transceptor de radiocomunicaciones de banda ancha.

Sumario

En la presente memoria, se divulga un transceptor integrado de RF de conversión analógica a digital y conversión digital a analógica (ADDA) para aplicaciones satelitales, configurado para sustituir la circuitería de Rf analógica convencional de conversión descendente y ascendente. El transceptor integrado ADDA de RF incluye una pluralidad de unidades de conversión analógica a digital (ADC) de alta velocidad tolerantes a la radiación, configurada cada una de ellas para recibir una señal de RF y dar salida a una señal digital muestreada; una pluralidad de unidades de conversión digital a analógica (DAC) de alta velocidad tolerantes a la radiación, configurada cada una de ellas para recibir una señal digital muestreada y dar salida a una señal de RF; una pluralidad de entradas digitales tolerantes a la radiación; una pluralidad de salidas digitales tolerantes a la radiación; una pluralidad de núcleos de procesado de señal digital (DSP) tolerantes a la radiación, con capacidad, cada uno de ellos, de procesar datos de una unidad de ADC de alta velocidad y dar salida a los datos procesados sobre una o más salidas digitales; y una pluralidad de núcleos de procesado de señal digital (DSP) tolerantes a la radiación, con capacidad, cada uno de ellos, de procesar datos de una entrada digital y dar salida a los datos procesados hacia una unidad de DAC.

El transceptor ADDA de RF integrado también puede incluir proporcionar selectivamente la salida de una única unidad de ADC de alta velocidad a uno o más núcleos de DSP El transceptor ADDA de RF integrado también puede incluir proporcionar la salida de uno o más núcleos de DSP a una única unidad de DAC de alta velocidad. El núcleo de Ds P puede incluir: un mezclador digital operativo para llevar a cabo una traslación, en frecuencia, de datos de RF a banda base o de banda base a RF; un filtro de diezmado operativo para suprimir el aliasing y submuestrear una señal de banda base, convertida en frecuencia en sentido descendente, a su ancho de banda de información, con el fin de reducir la tasa de datos de salida; y un filtro de interpolación operativo para suprimir imágenes al tiempo que se supramuestrea una señal de banda base a la tasa de muestreo de salida anterior a la conversión en frecuencia de sentido ascendente, con el fin de reducir la tasa de muestreo de entrada.

El sintetizador de frecuencia digital puede incluir una tabla de consulta (LUT) que almacena una sinusoide muestreada; y un acumulador de fase digital, en donde se codifica la fase en forma de un valor entero que se mapea con una dirección de la tabla de consulta. El acumulador de fase digital se puede incrementar, y, a partir de la LUT, se produce una muestra en la dirección correspondiente. El núcleo de DSP puede incluir: una cascada de filtros de traslación de frecuencia diezmadores, para, jerárquicamente, convertir en sentido descendente y submuestrear datos digitales de una de las unidades de ADC de alta velocidad; y una cascada de filtros de traslación de frecuencia interpoladores, para, jerárquicamente, convertir en sentido ascendente y supramuestrear datos digitales con el fin de alimentar una de las unidades de DAC de alta velocidad.

El transceptor ADDA de RF integrado puede incluir, además, una entrada de frecuencia de sintonización digital para cambiar rápidamente la frecuencia de traslación ascendente o descendente durante el funcionamiento de la unidad ADDA. El transceptor ADDA de RF integrado puede incluir, además, una entrada de selección de ancho de banda digital para cambiar rápidamente el ancho de banda de procesado, que se corresponde con la relación de interpolación o diezmado. El transceptor ADDA de RF integrado puede incluir, además, una entrada de sincronización de tiempo de activación-desactivación de potencia en ranuras de tiempo TDMA, para ahorrar energía cuando se está en funcionamiento durante la parte inactiva de una trama TDMA. Las entradas y salidas digitales pueden incluir un conversor configurable de datos de coma flotante complejos para conservar el ancho de banda de comunicación de entrada y salida de datos digitales al tiempo que se preserva la fidelidad de datos con independencia de la relación de interpolación o diezmado. Los números complejos pueden incluir partes i y q que comparten uno o más bits en relación con sus exponentes.

El transceptor ADDA de RF integrado puede incluir, además, biestables tratados contra la radiación en lugar de registros de configuración y de otro tipo para garantizar un funcionamiento en un entorno espacial con una baja tasa de errores. El transceptor se puede implementar en un único dispositivo de silicio monolítico. El transceptor se puede implementar en un ASIC. El transceptor se puede implementar en un módulo multichip. El transceptor se puede implementar en un dispositivo híbrido que incluya elementos de circuito integrado activos y pasivos.

El transceptor ADDA de RF integrado puede incluir, además, deshabilitar selectivamente entradas o salidas digitales no usadas cuando se procesa un ancho de banda inferior al máximo. El transceptor ADDA de RF integrado puede incluir, además, utilizar un empaquetamiento de datos flexible en las salidas digitales y un desempaquetamiento de datos flexible de las entradas digitales.

En la presente memoria, se divulga también un método usado en un satélite, incluyendo: proporcionar un Circuito Integrado de Aplicación Específica (ASIC) que: convierte en sentido descendente una primera señal de RF y la convierte en una señal de frecuencia inferior; recibe la señal de frecuencia inferior y la convierte en una primera señal digital; convierte la primera señal digital en una segunda señal digital; recibe la segunda señal digital y la convierte en una señal analógica; y recibe la señal analógica y la convierte en una segunda señal de RF.

En la presente memoria se divulga también un método usado en un satélite, incluyendo: proporcionar un Circuito Integrado de Aplicación Específica (ASIC) que: convierte en sentido descendente una primera señal de RF y la convierte en una señal de frecuencia inferior; recibe la señal de frecuencia inferior y la convierte en una primera señal digital; recibe una segunda señal digital y la convierte en una señal analógica; y recibe la señal analógica y la convierte en una segunda señal de RF.

En la presente memoria se divulga un método usado en un satélite, incluyendo: proporcionar un Circuito Integrado de Aplicación Específica (ASIC) que: recibe una primera señal de RF analógica y la convierte en una primera señal digital; convierte en sentido descendente la primera señal digital para crear una segunda señal digital de frecuencia inferior; recibe una tercera señal digital y convierte en sentido ascendente la tercera señal digital para crear una cuarta señal digital de frecuencia superior; y convierte la cuarta señal digital en una segunda señal de RF analógica.

También se divulga en la presente memoria un transceptor integrado de RF de conversión analógica a digital y conversión digital a analógica (ADDA) para aplicaciones satelitales, configurado para sustituir circuitería analógica convencional de RF de conversión ascendente y descendente. El transceptor ADDA de RF integrado incluye una pluralidad de unidades de conversión analógica a digital (ADC) de alta velocidad, configuradas, cada una de ellas, para recibir una señal de RF y dar salida a una señal digital muestreada; una pluralidad de unidades de conversión digital a analógica (DAC) de alta velocidad, configuradas, cada una de ellas, para recibir una señal digital muestreada y dar salida a una señal de RF; una pluralidad de entradas digitales; una pluralidad de salidas digitales; y una pluralidad de núcleos de procesado de señal digital (DSP), con capacidad, cada uno de ellos, de procesar datos de una unidad de ADC de alta velocidad y dar salida a los datos procesados sobre una o más salidas digitales y con capacidad de procesar datos de una entrada digital y dar salida a los datos procesados hacia una unidad de DAC. El transceptor ADDA de RF completo está contenido en un único encapsulado. La circuitería antes descrita es tolerante a la radiación. La circuitería antes descrita puede tratar una amplia gama de anchos de banda y frecuencias de RF.

Breve descripción de los dibujos

La exposición de la presente se describe en referencia a los dibujos siguientes, en donde números de referencia equivalentes indican elementos sustancialmente similares:

la figura 1 es un diagrama de bloques de un ASIC Transceptor ADDA de RF.

la figura 2 es una comparación de un planteamiento de la técnica anterior y el planteamiento propuesto para la conversión descendente.

la figura 3 es un esquema lógico de un empaquetamiento flexible de datos.

las figuras 4 a 8 son diferentes ejemplos de maneras según las cuales se podría configurar o usar el ASIC, con varios componentes selectivamente apagados.

Descripción detallada

Aunque las formas de realización divulgadas en la presente memoria son susceptibles de diversas modificaciones y formas alternativas, en los dibujos se han mostrado formas de realización específicas de las mismas a título de ejemplo y estas se describen de forma detallada en la presente. No obstante, debe entenderse que no se pretende limitar la invención a la forma particular divulgada, sino que, por el contrario, la invención está destinada a cubrir todas las modificaciones, y alternativas de formas de realización de la invención según definen las reivindicaciones. La exposición se describe en referencia a los dibujos, en donde números de referencia equivalentes indican elementos sustancialmente similares.

Las técnicas y diseños divulgados en la presente memoria se refieren meramente al uso de dicha circuitería en aplicaciones basadas en satélites. Incluyen el uso de un Circuito Integrado de Aplicación Específica (ASIC) para una parte de la conversión descendente, la conversión analógica-a-digital (ADC), el procesado de señal digital (DSP), la conversión digital-a-analógica (DAC), y una parte de la conversión ascendente. Específicamente, el DSP en el ASIC puede llevar a cabo ciertas funciones que diseños anteriores realizaban en el dominio analógico (como mínimo, mezclado y filtrado). El uso de un ASIC en aplicaciones basadas en satélites es un reto debido a las perturbaciones, transitorios e interrupciones funcionales afectados por la radiación y que se han descrito en los antecedentes.

En una forma de realización, el diseño se basa en un proceso de semiconductores disponibles comercialmente con un tamaño característico (feature size) en el intervalo de 14 nm a 45 nm. El ADC puede trabajar a una tasa de muestreo de 64 gigamuestras por segundo (proporcionando un ancho de banda utilizable de 20 GHz). Cada uno del ADC y el DAC puede consumir 1.1 vatios por canal. Las unidades de ADC y DAC pueden incluir, cada una de ellas, memorias intermedias de captura/reproducción incorporadas.

En la figura 1 se muestra un ASIC 20 simplificado. En este ejemplo simplificado, el mismo puede tener un caudal de RF de 80 GHz. Puede trabajar en modo ADC o modo dAc . Puede consumir solamente 8 vatios de potencia como máximo. El ASIC 20 incluye una pluralidad de Entradas de RF 22 que se proporcionan a uno o más Conversores Analógicos-a-Digitales (ADC) 24. Las salidas digitales de los ADC 24 se proporcionan a uno o más Procesadores de Señal Digital (DSP) 26. También se proporciona una pluralidad de Entradas Digitales 28 a los DSP 26, igual que se proporciona una pluralidad de Salidas Digitales 30 desde los DSP 26. Algunas salidas digitales de los DSP 26 se proporcionan a uno o más Conversores Digitales-a-Analógicos (DAC) 32. Estos DAC 32 proporcionan una pluralidad de Salidas de RF 34. Debe señalarse que el ASIC puede estar contenido en un dado o en una pluralidad de dados, situados todos ellos en el mismo encapsulado.

La figura 2 compara un conversor descendente de RF de dos etapas tradicional (500 MHz por canal) con un conversor descendente propuesto (500 MHz por canal) que es en su mayor parte digital. Como puede observarse, el diseño nuevo da como resultado una reducción de potencia del 50% y una reducción de los componentes del 63.9%. Además, tiene capacidad de banda ultraancha. Se muestra un conversor descendente de RF de dos etapas tradicional 40 con un banco de amplificadores de bajo ruido (LNA) 42, seguidos por un banco de filtros 44 (probablemente pasabanda), un banco de mezcladores 46, un banco de amplificadores 48, un banco de filtros 50 (de nuevo, probablemente pasabanda), un banco de mezcladores 52, un banco de amplificadores 54, un banco de filtros 56 (de nuevo, probablemente pasabanda), y un banco de conversores analógicos-a-digitales (ADC) 58. Con las mejoras divulgadas en la presente memoria, este conversor descendente 40 se puede sustituir por un conversor descendente 60 (en su mayor parte digital) incluyendo un banco de amplificadores de bajo ruido (lNa ) 62, seguidos por un banco de filtros 64 (probablemente pasabanda), un banco de amplificadores 66, y un circuito integrado de aplicación específica (ASIC) descrito en la presente. Tal como puede apreciarse, los numerosos componentes analógicos y de uso intensivo de potencia se han sustituido por una funcionalidad en el ASIC. Esto se logra, al menos parcialmente, mediante conversión directa de la señal de RF a banda base. Como ejemplo, puede incluir 16 canales de RF de entrada (evidentemente, el número real es fácilmente escalable). Con un consumo de potencia de 7.5 vatios/canal, el consumo de potencia total puede ser 120 vatios. Esto incluye ADC, amplificadores y conversores de punto de carga. Tal como puede apreciarse, un diseño puede dar acomodo a muchas misiones diferentes. Puede tener la capacidad de convertir en sentido descendente y digitalizar cualquier RF, en un intervalo de 100 MHz a 20 GHz. El ancho de banda por puerto puede ser configurable sobre el intervalo de 100 MHz a 20 GHz.

Una denominación para los dispositivos divulgados en la presente memoria puede ser ADDA, que proviene de las primeras letras de ADC, DSP, Da C, ASIC. Tal como se ha descrito, puede estar destinado a sustituir la circuitería convencional de conversión ascendente/descendente de RF por un módulo lógico en su mayoría digital. Puede tener la capacidad de ir directamente de frecuencias de RF hasta la banda Ku (aproximadamente un máximo de 20 GHz), o la banda Ka (aproximadamente un máximo de 30 GHz). Puede tener la capacidad de soportar anchos de banda instantáneos hasta 3 GHz por puerto. Se apreciará que también se podría crear otra versión de ADDA con un número mayor o menor de entradas, salidas o componentes.

Usando las técnicas descritas en la presente, es posible lograr tasas de muestreo internas por puerto, sin procesar, típicas, de 64 GSp (reales) (o 128 GSp o incluso mayores); frecuencias de reloj digital internas típicas de 500 MHz; un diezmado/interpolación mínimo 8X ^ 4 GSp complejas; un diezmado/interpolación máxima de 1024 X ^ 62.5 MSp complejas; y un diezmado/interpolación a la potencia de dos seleccionable.

Las señales de valor complejo tienen un componente real y uno imaginario. De una señal compleja se requiere que codifique de manera totalmente inequívoca el estado instantáneo de un sistema oscilante en un único número. En un sistema físico, una señal compleja podría codificar la posición y la velocidad en cada instante de tiempo, en la medida en la que la energía cinética y la energía potencial se están intercambiando de una a otra. En un sistema eléctrico, una señal compleja codificaría el intercambio entre el campo magnético y el campo eléctrico. Las señales complejas no transportan más información que las señales de valor real con una tasa de muestreo del doble, pero las señales de valor real requieren un procesado adicional, tal como una transformada de Hilbert, para extraer el estado instantáneo del sistema. De este modo, por contra a lo que indica la intuición, las señales complejas permiten un procesado más eficiente y simple en muchas aplicaciones de procesado de la señal. El formato de la información se hace más complejo, pero el procesado de los datos resulta menos complejo.

El DSP puede presentar múltiples personalidades o formas/modos/configuraciones diferentes según las cuales puede usarse. Específicamente, en un modo de entrada, tiene la capacidad de sintonizarse con una banda de RF de entrada de interés, de filtrar, y de decimar a un ancho de banda de interés. En un modo de salida, tiene la capacidad de interpolar hasta la tasa de muestreo de salida sin procesar y de convertir digitalmente en sentido ascendente hasta la RF de salida de interés. Hay múltiples modos de funcionamiento, incluyendo tener cuatro ADC activos, cuatro DAC activos, dos ADC activos y dos DAC activos, un ADC activo que alimente a la totalidad de cuatro núcleos de DSP, y cuatro núcleos de DSP que alimenten a un DAC activo. Presenta un empaquetado/desempaquetado flexible de datos hacia/desde Enlaces Serie de Alta Velocidad. Los Enlaces Serie de Alta Velocidad podrían incluir cualquiera de una variedad de protocolos basados en la tecnología SerDes (Serializador/Deserializador), incluyendo JESD204B, PCI Express, Ethernet, Interlaken, XAUI, Xilinx Aurora, Altera Serial Lite, o muchas otras posibilidades. Los carriles SerDes que no se necesiten se pueden desactivar para ahorrar energía. Los ADC/DAC/DSP que no se necesiten se pueden desactivar para ahorrar energía. Puede haber un pin de entrada de encendido/apagado en ranuras de tiempo TDMA. En tal caso, sería bueno disponer de un tiempo de rampa ascendente/descendente inferior a 100 ps. La trama TDMA típica es 100 ms y los ciclos de trabajo mínimos/típicos/máximos son, típicamente, del 1%/10%/100%.

Los elementos de DSP reconfigurables permiten reorientar el diseño de las frecuencias para futuras tecnologías de implementación. Por lo tanto, no se requiere ningún rediseño del DSP para soportar diferentes anchos de banda o frecuencias de sintonización de RF, con independencia de la tecnología de implementación. Incluso si se implementa en una tecnología que permita un procesado a tasa de muestreo mucho más altas, un acceso a anchos de banda y frecuencias de RF mayores, el DSP se puede programar ajustando sus bits de configuración para una resintonización correspondiente.

Listas de Características del DSP -- El algoritmo del DSP incluye la totalidad de las siguientes características, que se optimizan de manera conjunta y que interaccionan para dar como resultado un rendimiento del sistema que es mayor que la suma de sus partes:

Sintetizador de Frecuencia Digital - La síntesis de frecuencia se logra por medio de una tabla de consulta (LUT) programable que almacena muestras de valor complejo de un cuarto de una sinusoide muestreada. Un contador de índice incrementa la dirección de la LUT de tal manera que se accede a los valores de la LUT en una secuencia lineal. Cuando el contador alcanza el final de la forma de onda almacenada, se reinicializa a cero y comienza de nuevo. Cada vez que el contador se reinicializa, se avanza un estado de un cuarto de onda de la máquina de estados, de tal manera que la sinusoide recuperada se manipula situándola en el cuadrante correcto de la sinusoide que se está generando. La combinación de una LUT programable, una profundidad de LUT programable y una manipulación por cuartos de onda da como resultado una generación de sinusoides exenta de ruido de fase con órdenes de magnitud más elecciones de frecuencia disponibles en comparación con una longitud de tabla fija. Esta resolución adicional y mejorada en frecuencia hace que mejore el rendimiento de un sistema canalizado, y reduce los requisitos de rendimiento sobre el canalizador al relajar sus especificaciones de la banda de transición.

Mezclador digital - El mezclador digital multiplica la señal que se va a trasladar en frecuencia por la sinusoide creada por el Sintetizador de Frecuencia Digital, y da como resultado una señal cuyas subportadoras están alineadas íntimamente con los centros de los subcanales del canalizador.

Filtro de diezmado - El filtro de diezmado se usa en la dirección Rx y consiste en una cascada de filtros de diezmado eficientes, que soportan un número configurable de operaciones de diezmado-por-dos, seguidas por una operación configurable de diezmado por tres o cinco. La selección del diezmado configurable permite que el ancho de banda canalizado se corresponda de manera más ajustada con el ancho de banda ocupado de la señal, con vistas a una eficiencia mejorada de la potencia. El filtro de diezmado proporciona una caída mejorada en comparación con un planteamiento de filtrado pasabanda analógico.

Filtro de interpolación - El filtro de interpolación se usa en la dirección Tx y lleva a cabo la operación inversa exacta del filtro de diezmado, soportando los mismos factores de interpolación que factores de diezmado. La finalidad del filtro de interpolación es supramuestrear una señal compleja de banda base a una tasa de muestreo más alta, al tiempo que limitando las imágenes de supramuestreo.

Ecualizador - El ecualizador se usa para alinear en el tiempo y en fase múltiples canales de datos de tal manera que queden alineados en el tiempo, en fase y en amplitud a lo largo de la frecuencia, con el fin de facilitar una conformación de haz. El ecualizador programable proporciona también un filtrado mejorado con respecto a planteamientos de filtrado analógico.

Canalizador - El canalizador, que funciona en la dirección Rx, es configurable para descomponer el espectro en una serie de subcanales separados espectralmente que abarcan la banda de paso. Esto, combinado con el conformador de haz, permite conformar individualmente cada subcanal en cuanto al haz de manera que a múltiples usuarios, que transmiten cada uno de ellos sobre frecuencias diferentes, se les puede asignar, a cada uno, su propio subcanal-haz optimizado, con el fin de comunicarse sin interferencias con los otros usuarios. A continuación, se pueden encaminar independientemente haces-subcanales de Rx a través del sistema por medio del rúter, para su transmisión en uno o más haces de subcanal de Tx.

Un banco de filtros OFDM (multiplexado por división ortogonal de frecuencia) es una alternativa a la canalización, que lleva a cabo una función similar (descomposición espectral), con un área reducida de los dados y con un consumo de potencia reducido. No obstante, únicamente es compatible con sistemas en los que los módems en tierra emiten formas de onda compatibles con el OFDM, es decir, los módems (terminales de tierra) deben garantizar que transmiten sobre frecuencias que son ortogonales en el receptor (nave espacial).

Reconstructor - el reconstructor funciona en la dirección Tx, y lleva a cabo la función opuesta del canalizador. Combina entre sí múltiples subcanales obteniendo una única señal de ancho de banda más amplio para excitar el DAC.

Conformador de haz - el conformador de haz funciona en las direcciones tanto Tx como Rx. En la dirección Rx, combina entre sí múltiples subcanales de elementos de antena diferentes pero a la misma frecuencia para formar haces-subcanales de entrada, usando la diversidad espacial con el fin de aislar múltiples usuarios que transmiten sobre la misma frecuencia. En la dirección Tx extiende información de cada usuario sobre múltiples elementos de antena de salida de tal manera que los haces deseados se radian por medio de la combinación coherente de los patrones de los elementos. El conformador de haz digital permite una conformación de haz y una orientación de haz flexibles, que proporcionan las siguientes ventajas:

• Ensanchamiento de la separación entre haces para permitir una cobertura total con una constelación parcial.

• Estrechamiento de la separación entre haces para proporcionar una mayor densidad y mayores ingresos para una constelación totalmente poblada.

• Orientación del haz para dirigirse a usuarios específicos, o para proporcionar mejoras en la eliminación de interferencias.

• La conformación de haz digital permite un aumento de potencia para que uno de los haces contrarreste condiciones meteorológicas adversas o incremente la capacidad, a costa de los otros haces.

Reducción del Factor de Cresta (CFR) - El CFR funciona en la dirección Tx para mejorar la NPR de una señal conformada en haz multiportadora, antes del DAC.

Pre-Distorsión Digital (DPD) - La DPD funciona en la dirección Tx para aplicar la dirección opuesta a la señal que aplicará el amplificador, de tal manera que la combinación de la DPD seguida por el amplificador se comporta como un limitador suave (soft limiter) ideal, permitiendo la excitación del amplificador con un backoff reducido para un requisito de NPR dado.

Rúter - En la dirección Rx, el rúter encamina datos de subcanales conformados en cuanto a haz desde la entrada al(a los) carril(es) SerDes apropiado(s) de tal manera que los mismos serán recibidos por el chip deseado de aguas abajo. En la dirección Tx, el rúter encamina datos de subcanales conformados en cuanto a haz desde la entrada al trayecto de DSP apropiado de tal manera que a los mismos les puede dar salida el DAC deseado.

Las unidades de ADC y DAC de alta resolución incorporadas pueden contener una funcionalidad de calibración y de autocomprobación incorporada (BIST). Pueden tener la capacidad de estimular las entradas de las unidades de ADC y recopilar/analizar salidas de las unidades de DAC. Pueden incluir memorias intermedias de captura/reproducción incorporadas. El algoritmo de BIST puede tener la capacidad de validar la unidad de ADDA con un accesorio de comprobación simple. La calibración puede incluir una linealización, basada en LUT, de cada sub-ADC/sub-DAC.

Aunque, en la presente, se han descrito varios tipos específicos de interfaces de comunicación, tales como SerDes, JESD204 y JESD204B, debe entenderse que las enseñanzas del presente documento son aplicables igualmente a cualquier tipo de interfaz de comunicación digital que incluya una o más líneas de señal, funcionando en una modalidad en serie o en paralelo. Las interfaces de comunicación adicionales también incluyen comunicación óptica, comunicación de proximidad y comunicación inalámbrica. La comunicación óptica usa fotones en lugar de electrones para la comunicación. La comunicación de proximidad utiliza un acoplamiento capacitivo en lugar de una conexión directa por medio de cables. Las comunicaciones inalámbricas incluyen interfaces tales como WiFi, incluidas interfaces acordes a la IEEE 802.11, Zigbee, incluidas interfaces acordes a la IEEE 802.15.4, y BlueTooth, incluidas interfaces acordes a la IEEE 802.15.1.

Debido al entorno de radiación ionizante que experimentan los conjuntos electrónicos que funcionan en aplicaciones satelitales, puede que resulte deseable que la totalidad o partes del conjunto electrónico estén tratados contra la radiación o sean tolerantes a la misma. Esto puede incluir cualquier combinación o cierta combinación de conjuntos electrónicos que se hayan tratado contra la radiación mediante proceso (que tiene que ver con la tecnología de semiconductores subyacente en relación con cómo se fabrica el dispositivo electrónico), por diseño (que tiene que ver con la disposición física de los elementos del circuito en el dado) o por otros medios. La tolerancia a la radiación se puede determinar por pruebas, análisis o pruebas y análisis de dispositivos cuyo diseño no se optimizó de manera intencionada para su uso en un entorno de radiación ionizante.

El entorno hostil al que se enfrenta un satélite puede hacer que se agrave el desafío del diseño de la circuitería electrónica. Uno de los riesgos ambientales principales en una aplicación satelital está asociado a la presencia del entorno de radiación ionizante en el espacio. Debe señalarse que los efectos de la radiación asociados a una radiación ionizante están presentes también en aplicaciones terrestres, y a dichos efectos de radiación se les denomina en general errores blandos. El entorno de radiación ionizante en el espacio incluye neutrones, protones e iones pesados, que pueden tener un impacto en el funcionamiento normal de los dispositivos semiconductores a través de efectos de evento único (SEE), dosis de ionización total (TID) y/o dosis correspondiente a daños por desplazamiento (DDD). Los efectos de la TID y la DDD son en general acumulativos a lo largo de la duración de la misión y tienen un impacto en parámetros de los semiconductores incluida la fuga de corriente. Los efectos de SEE son en general instantáneos y pueden tener un impacto en el funcionamiento del circuito de semiconductores. Estos efectos de SEE incluyen enclavamiento (latchup) por evento único (SEL), perturbación por evento único (SEU), transitorio por evento único (SET) e interrupción funcional por evento único (SEFI). La mitigación del SEL se puede proporcionar mediante el uso de una tecnología, tal como silicio sobre aislante (SOI). Los efectos de la SEU, el SET y/o la SEFI pueden incluir el provocar que una línea de comunicación en serie (a la que se hace referencia comúnmente como carril) entre en un estado no válido (un ejemplo de ello sería la pérdida de enganche) en el cual dejan de transmitirse o recibirse datos válidos durante un periodo de tiempo prolongado. La tasa de aparición de errores blandos en aplicaciones terrestres para un diseño típico de un chip semiconductor es significativamente inferior a la tasa de aparición de la SEU, el SET y/o la SEFI para el mismo diseño de chip semiconductor en aplicaciones espaciales.

La mitigación de la SEU, el SET y/o la SEFI en diseños de chips semiconductores para aplicaciones espaciales se puede llevar a cabo usando una variedad de técnicas incluyendo la selección y optimización de materiales y técnicas de procesado en la fabricación de los semiconductores (tratamiento contra la radiación por proceso (RHBP)), y mediante el diseño y la fabricación de estructuras especializadas en el diseño del chip que, a continuación, se fabricación por medio de materiales y procesos convencionales en el proceso de fabricación de semiconductores (tratamiento contra la radiación por diseño (RHBD)). Existen técnicas adicionales para proporcionar mitigación en sistemas a nivel de sistema incluyendo chips semiconductores que son o bien RHBp o bien RHBD o bien convencionales (no optimizados específicamente para su uso en un entorno de radiación ionizante), tales como técnicas de mitigación de SEU, SET y/o SEFI a las que se hace referencia en esta solicitud como técnicas de mitigación de radiación a nivel de sistema (SLRMT).

El diseño efectivo de sistemas de electrónica para su uso en el entorno de la radiación ionizante espacial requiere que el equipo de diseño del sistema haga un uso eficaz y eficiente de componentes que son o bien RHBP, o bien RHBD y/o bien convencionales y normalmente incluye el uso de SLRMT. La optimización de la selección de los componentes y de la SLRMT depende en gran medida de los detalles específicos de los efectos de radiación que se deben mitigar y del nivel deseado de tolerancia a la radiación del sistema a obtener. Muchos SEU, SET y/o SEFI se mitigan de manera óptima en general lo más cerca posible, tanto espacial como temporalmente, de donde se produjo el evento inducido por SEE en el circuito a nivel de componente o sistema para proporcionar una mitigación eficaz y eficiente de dichos efectos. Por ejemplo, la duración del SET inducido en nodos de tecnología ASIC con un tamaño característico < 90 nm, puede ser < 1 ns, y puede ser tan pequeño como varias decenas de ps para tamaños característicos < 32 nm. La mitigación de un SET de duración tan corta dentro del mismo encapsulado semiconductor puede proporcionar una implementación más eficiente de la mitigación del SET con respecto a un planteamiento que ocupa dos o más chips en posiciones separadas dentro del mismo sistema. Esta eficiencia es el resultado de la capacidad de detectar y mitigar espacial y/o temporalmente cerca de la fuente de los errores inducidos por SEE.

Las pruebas de radiación se pueden materializar usando un haz de partículas cargadas de un acelerador de partículas donde el haz de partículas cargadas puede incluir protones y/o iones pesados y el acelerador puede ser un ciclotrón o un acelerador lineal. En el caso de un haz de protones, la energía del haz puede estar en el intervalo de 0.1 MeV a más de 200 MeV y, típicamente, está en el intervalo de aproximadamente > 1 MeV a aproximadamente o bien 65 o bien 200 MeV. En el caso de un haz de iones pesados, el haz puede tener una transferencia de energía lineal (LET) en el intervalo de 0.1 a más de 100 MeV cmA2/mg y, típicamente, está en el intervalo de > 0.5 a aproximadamente de 60 a 85 MeV cmA2/mg. La fluencia total de partículas usadas en dichas pruebas puede variar considerablemente y, normalmente, está en el intervalo de 10a6 a más de 10A12 partículas por cmA2 a la energía de cada haz en el caso de un haz de protones y, normalmente, está en el intervalo de 10A2 a más de 10A8 partículas por cmA2 en cada valor de LET en el caso de un haz de iones pesados. El número de perturbaciones (SEU), transitorios (SET) y/o interrupciones funcionales (SEFI) inducidos por radiación se expresa, normalmente, como una sección transversal que se refiere al número de eventos observados en un área dada (típicamente 1 cmA2) en función de la fluencia del haz. La sección transversal no es superior a 1.0 y puede ser inferior a 10A-10 cmA2, normalmente está en el intervalo de aproximadamente 10-2 a < 10-10 cmA2. Se considera en general que un dispositivo es tolerante a la radiación si el número de SEU, SET y/o SEFI detectados es suficientemente pequeño de tal manera que no tenga un impacto significativo sobre el funcionamiento del sistema o circuito que contenga una o más instancias de ese dispositivo. Una sección transversal de iones pesados < 10 4 cmA2 a una LET > 37 MeV cmA2/mg, según se demuestra mediante pruebas y/o análisis, es un ejemplo de una sección transversal que puede ser suficiente para demostrar que un dispositivo dado es tolerante a la radiación. La sección transversal de iones pesados o protones que se mide o determina mediante análisis para un dispositivo en uno o más valores de la LET del haz o valores de energía del haz de manera que se considere tolerante a la radiación puede variar considerablemente y depende, en parte, de la órbita anticipada para el satélite y del grado en el que el circuito y/o sistema que contiene ese dispositivo es capaz de mantener el funcionamiento deseado cuando se produce una SEU, un SET y/o una SEFI.

La figura 4 muestra una disposición. En este caso, un ASIC 120 incluye una pluralidad de ADC 122 que reciben entradas de RF analógica y proporcionan salidas a una pluralidad de DSP 124. Las salidas de los DSP 124 se proporcionan, a las velocidades de reloj del DSP, a una Caja de Cambios y Enlace 126 que adapta/convierte los datos de tasa de reloj del DSP a la tasa serie de una pluralidad de Transmisores SerDes 128 (en realidad, al ancho de banda serie acumulado). La Caja de Cambios y Enlace 126 también intercambia datos con otra Caja de Cambios y Enlace 132 que recibe datos serie de una pluralidad de receptores SerDes 130 (a la tasa serie). La Caja de Cambios y Enlace 132 adapta/convierte datos entrantes a las tasa de reloj de DSP correspondientes a una pluralidad de DSP 134, que, a su vez, proporcionan salidas a una pluralidad de DAC 136. En la Caja de Cambios y Enlace 132 se implementa un empaquetamiento flexible de los datos (tal como se describe de forma más detallada posteriormente).

La figura 5 muestra una disposición similar en la que tres de los cuatros ADC 122 se han apagado (o situado en un modo de baja potencia) ya que no eran necesarios para esta disposición (ya que se puede conectar un único par de ADC/DAC al módulo lógico de procesado de d Sp ). En este caso, tres de los cuatro DAC 136 también se han apagado. La figura 6 muestra una parte de una disposición similar en la que se han apagado (o situado en un modo de baja potencia) todos los transmisores SerDes 128 excepto cuatro. La figura 7 muestra una disposición similar en la que se ha apagado toda la mitad inferior (que convierte entradas de digital serie a salidas de RF analógicas) del ASIC 120 de la figura 5. La figura 8 muestra una disposición similar en la que se ha apagado toda la mitad superior (que convierte entradas de RF analógicas a salidas digitales serie) del ASIC 120 de la figura 5.

Tal como puede apreciarse, son también posibles muchas otras disposiciones alternativas con este ASIC 120 y las enseñanzas del presente documento.

En la presente se usan los términos señal y forma de onda, y los mismos pueden ser intercambiables. Todos los intervalos de frecuencia y otros valores numéricos y cuantitativos usados en la presente son meramente ejemplos y no están destinados a ser limitativos con respecto a los conceptos descritos en este documento. Los términos alta velocidad y baja velocidad usados con respecto a unidades de ADC y unidades de DAC están destinados a diferenciar entre aquellos que funcionan a las frecuencias de RF en las entradas y salidas del transceptor ADDA de RF y aquellos que funcionan a frecuencias inferiores internas con respecto al transceptor ADDA de RF. Únicamente a título de ejemplo, pueden usarse internamente unidades de ADC y DAC de baja velocidad para lograr una funcionalidad de calibración, BIST y señal difuminadora (dither).

El transceptor ADDA de RF integrado para aplicaciones satelitales descrito en la presente se puede implementar en su totalidad, o en gran medida, en un único dispositivo de silicio monolítico. Por ejemplo, se podría implementar en un ASIC. Alternativamente, se podría implementar en un módulo multichip o en un dispositivo híbrido que incluya elementos de circuito integrado activos y pasivos.

Debe apreciarse que los conceptos divulgados en la presente memoria se podrían usar para implementar solamente una parte de un transceptor ADDA de RF. Por ejemplo, esto podría incluir unidades de ADC y núcleos de DSP o podría incluir núcleos de DSP y unidades de DAC. De manera similar, se podría diseñar un transceptor ADDA de Rf de manera que partes del mismo se podrían hacer de manera selectiva operativas o no operativas. De este modo, un transceptor ADDA de RF podría tener unidades de ADC, núcleos de DSP y unidades de DAC y se podría hacer o bien las unidades de ADC o bien las unidades de DAC o bien partes de los núcleos de DSP (o alguna combinación de estas) fuesen no operativas. Esto se podría lograr mediante funcionamiento de la alimentación en modo isla, desactivación intermitente (gating) del reloj, o cualesquiera otros medios adecuados. El hecho de tener solamente partes del transceptor ADDA de RF en un diseño o de tener solamente partes operativas puede ser deseable desde la perspectiva de SWaP o con el fin de reducir costes de licencias IP.

También debe apreciarse que las tablas de consulta (LUT) en los entornos hostiles experimentados por los satélites pueden tener tendencia a corromperse con el tiempo. Las estrategias de mitigación adecuadas incluyen, aunque sin carácter limitativo, el uso de Detección y Corrección de Errores (ED&C), detección y sustitución de errores, detección y aproximación de errores, y depuración de fondo, entre otras.

Aunque se han mencionado varios tipos específicos de síntesis de frecuencia, debe entenderse que podría usarse cualquier tipo adecuado de síntesis de frecuencia. Por ejemplo, este podría incluir oscilación digital de funcionamiento continuado.

Con respecto al conversor configurable de datos de coma flotante complejos para conservar el ancho de banda de comunicación de entrada y salida de datos digitales, al tiempo que se preserva la fidelidad de los datos con independencia de la relación de interpolación o diezmado, los números complejos incluyen partes i y q que comparten uno o más bits en relación con sus exponentes.

Resolución, cuando se refiere a ADC y DAC, se refiere al número de niveles de cuantificación. Por ejemplo, un ADC de 8 bits tendría 256 niveles de cuantificación (2A8 = 256). Precisión es un término menos específico referente a la calidad del conversor. A pesar de tener una resolución alta, un conversor puede tener imperfecciones significativas que degraden su precisión. Como ejemplo, DNL e INL (no linealidad diferencial y no linealidad integrada) describen diferentes componentes de error comunicados a la señal. La precisión efectiva, a la que se hace referencia en ocasiones como ENOB (número efectivo de bits), intenta transmitir esta propiedad. Por ejemplo, un ADC de 8 bits podría tener 256 niveles, pero podría tener solamente un ENOB de 6 bits. Esto no se puede mapear directamente con un número efectivo de niveles, pero sí indica la cantidad de error que podría esperarse que se sume a la señal como efecto colateral del proceso de conversión analógica-a-digital o digital-a-analógica.

Los conversores analógicos a digitales se pueden calibrar usando una función de rampa de crecimiento lento. En este caso, la función de rampa conocida se compararía con los datos del ADC para determinar el error de conversión, el cual, a continuación, se guardaría en la tabla de calibración para cada código de ADC, y para ADC paralelos, hay una entrada de la tabla para cada combinación de código/subconversor. Se pueden usar muchas otras formas de onda de una manera similar, incluyendo, aunque sin carácter limitativo, sinusoides, ondas triangulares y secuencias de ruido seudoaleatorio. Asimismo, los conversores digitales a analógicos se pueden calibrar de una manera similar, por la que una forma de onda digital conocida se alimenta al DAC, y, a continuación, la salida del DAC es capturada por un ADC que tiene más precisión que el DAC. Se calcula la diferencia entre las señales esperada y recogida, y la misma se almacena en una tabla de calibración. A efectos de la autocomprobación incorporada (BIST), la intención de las señales de comprobación es estimular al máximo toda la funcionalidad, elementos lógicos y elementos de señales analógicas/mixtas, de tal manera que todos los defectos del hardware tal como está construido tengan una alta probabilidad de distorsionar observables de dicha señal de estímulo de forma suficientemente significativa como para ser fácilmente detectables con una alta probabilidad. Muchas formas de onda presentan las características necesarias y suficientes para soportar dicha funcionalidad de BIST, incluidas, aunque sin carácter limitativo, algunas clases de secuencia de ruido aleatorio aunque no todas.

La aplicación de la calibración del ADC incluye tomar cada muestra de salida del ADC y usarla para indexar en la tabla de calibración. La tabla de calibración almacena o bien el error o bien la muestra corregida en un inicio correspondiente al valor del código de ADC correspondiente. En caso de que la tabla almacene el error (que requiere menos bits y, por lo tanto, una tabla más pequeña), el error se adiciona a la muestra y se le da salida como muestra corregida (calibrada). En caso de que la tabla contenga la muestra corregida, se da salida directamente a la muestra corregida. Para DAC, la tabla de calibración o bien almacena una corrección a aplicar a los datos digitales antes de su alimentación al DAC, o bien almacena la muestra precorregida (precompensada).

Obsérvese que se pretende que la característica de calibración, no solamente sea capaz de corregir imperfecciones en el ADC y el DAC, sino que también corrija o corrija parcialmente imperfecciones en los componentes analógicos de etapa frontal y etapa interna de RF, fuera del ADDA. Estos efectos incluyen, aunque sin carácter limitativo, compresión de amplificadores (IP3) y otras no linealidades sin memoria, casi sin memoria o parcialmente sin memoria.

Señal difuminadora (dither), en relación con el procesado de señales digitales, se refiere a una forma de onda especial que se suma a la señal de interés con el fin de reducir la distribución espectral de energía espuria de la señal cuando esta última interacciona con una no linealidad. Cuando una señal pasa a través de una no linealidad, se extienden sobre el espectro armónicos (copias) de la señal. La amplitud de estas copias queda determinada por la severidad de la no linealidad. Los ejemplos de no linealidades incluyen, aunque sin carácter limitativo, los pasos de cuantificación de un cuantificador según se observa en un ADC, o la DNL o INL de un ADC o un DAC. Una señal difuminadora se diseña de tal manera que, después de que se sume a una señal, y, a continuación, la señal pase a través de una no linealidad, los armónicos (copias) de la señal generados por la no linealidad aterrizan en posiciones que varían en el tiempo sobre el espectro y/o con una fase variable en el tiempo. Esto evita que los armónicos se sumen coherentemente de la manera tan constructiva como lo harían sin la señal difuminadora, reduciéndose así su amplitud efectiva. Por lo tanto, en la jerga técnica, los armónicos (emisiones espurias) se “decorrelacionan”. La energía total de las emisiones espurias no se puede reducir, pero su contenido espectral se puede extender (y se extiende) sobre el espectro, de tal manera que no queda concentrado de forma tan ajustada en regiones espectrales pequeñas. En la aplicación práctica, una señal difuminadora bien diseñada puede extender la energía de las emisiones espurias casi uniformemente sobre el espectro. Algunas clases de señal difuminadora, tal como las secuencias de ruido seudoaleatorio de banda ancha, presentan el efecto colateral desafortunado de sumar ruido al ancho de banda de la señal, con lo cual se degrada su SNR efectiva. Aquí se divulga un método para eliminar o reducir esta degradación restando coherentemente la señal difuminadora conocida con respecto a la señal después de que este pase a través de la no linealidad, con lo cual se reduce o elimina la degradación de la SNR debida a la señal difuminadora. Otra forma de realización situaría la señal difuminadora fuera de la banda, de tal manera que un filtro de selección de banda, que aísle la señal de interés, eliminaría o reduciría la energía de la señal difuminadora, reduciendo o eliminando así la degradación asociada de la SNR.

Banda base, según se hace referencia a la misma en la presente, describe una señal que está limitada en cuanto a banda a su ancho de banda de información y está centrada en frecuencia de tal manera que se puede diezmar a su ancho de banda de información y permanecer libre de aliasing. Por lo tanto, la conversión, en frecuencia, de una señal que se va a centrar en la tercera zona de Nyquist podría considerarse la conversión de la misma a banda base, ya que una operación de diezmado posterior podría dar como resultado una representación de la señal libre de aliasing. En este caso, dicha operación de diezmado llevaría a cabo una operación de conversión descendente que traslada la señal a la primera zona de Nyquist con respecto a la tasa de muestreo de salida, satisfaciendo así la definición anterior de “banda base”.

Una señal se puede convertir en sentido descendente (trasladar en frecuencia), limitar en ancho de banda (filtrar) y submuestrear (diezmar) usando un planteamiento de una sola etapa incluyendo un mezclador (para conversión descendente mediante un planteamiento homodino o heterodino con el fin de convertir la señal a banda base o a una frecuencia intermedia (IF)), un filtro y un diezmador. Alternativamente, una señal se puede convertir en sentido descendente en etapas con un filtrado, un mezclado y un diezmado gruesos, de tal manera que la cascada de operaciones presente el efecto deseado neto. Asimismo, la conversión ascendente se puede implementar mediante métodos inversos análogos. El planteamiento jerárquico puede funcionar bien para aplicaciones que requieran una resolución menor de frecuencia de ancho de banda o de selección de tasa de muestreo, y el planteamiento no jerárquico puede funcionar bien cuando se desee más resolución de selección. Además, normalmente las funciones de diezmado y filtrado se realizan conjuntamente por medio de un filtro de diezmado. De forma similar, normalmente las funciones de interpolación y filtrado se realizan conjuntamente mediante un filtro de interpolación.

La conversión directa de RF a digital y de digital a RF reduce costes del sistema y consumo de energía. Esta reducción proviene de la eliminación de complejidad, que reduce el trabajo manual (touch labor) y las oportunidades de errores, así como de la reducción del recuento de componentes con la mejora asociada en cuanto a fiabilidad. El consumo de energía se reduce mediante la eliminación de mezcladores de RF, que, entonces, requieren una menor amplificación en los trayectos de RF, así como menos circuitería adjunta, tal como síntesis de frecuencia de precisión.

El empaquetamiento flexible de datos se puede usar para empaquetar datos de la manera más comprimida posible en el ancho de banda de salida digital disponible. En el lado de entrada, incluye el desempaquetado de datos empaquetados de manera similar. Es necesario que tanto el empaquetado como el desempaquetado sean flexibles para tener en cuenta los anchos de banda de procesado seleccionables (relaciones de interpolación/diezmado) y el ancho de banda de I/O configurable. La figura 3 ilustra un ejemplo de circuitería lógica de empaquetado flexible 80 que puede recibir muestras de DSP 82 con múltiples anchuras y factores de apilamiento, habilitada por una entrada Válida de Datos 84 y que puede empaquetarlas con un tamaño de bloque fijo (por ejemplo, W ^pack=512-bits) en datos empaquetados 86 para su transmisión eficiente a través de la interfaz serie (SERDES).

La circuitería de Módulo Lógico de Control de Empaquetado 80 se configura con el formato deseado de muestras de DSP basándose en el tamaño y el factor de apilamiento de muestras de DSP entrantes 82. Por ejemplo, en un modo de funcionamiento, se procesan 8 muestras de DSP de anchura 28 bits (14 bits Reales 14 bits Imaginarios). En este modo, la anchura activa del módulo lógico de empaquetado W^activese fija a 224 bits. El Módulo Lógico de Control de Empaquetado 88 realiza un seguimiento de la posición de empaquetado en curso y da salida a los recuentos de Desplazamiento a Izquierda y Desplazamiento a Derecha 90 y 92 hacia los registros de desplazamiento en barril 94 y 96. La salida de los registros de desplazamiento en barril se combina, por ejemplo, por medio de puertas OR lógicas 98, para hacer frente a todos los escenarios de reinicialización cíclica de las muestras. El Módulo Lógico de Control de Empaquetado 88 genera una Habilitación de Carga 100 para cada posición de bit del Empaquetador de Datos 102 (por ejemplo, 512 bits). Una vez que un bloque se ha llenado por completo, la salida se habilita fijando la Salida Válida de Datos 104, y comienza una nueva operación de empaquetado usando muestras parciales del ciclo previo (si hubiera alguno) y muestras de DSP futuras.

Para operaciones de transmisión, una vez que se han empaquetado datos con un tamaño de bloque adecuado, pueden generarse símbolos de redundancia o de Código de Corrección de Errores (ECC) y los mismos se pueden combinar con los datos en palabras de código para permitir la posibilidad de Corrección de Errores hacia Adelante (FEC). Múltiples palabras de código se pueden combinar en paquetes que se entraman por medio de la Capa de Enlace o Subcapa de Codificación Física (PCS). La capa PCS formateará los datos para su transmisión a través de la interfaz SERDES mediante adaptación a la frecuencia de reloj y anchura de la interfaz de datos paralela SERDES (es decir, operación de caja de cambios) y, opcionalmente, mediante adición de codificación y/o aleatorización del canal al flujo continuo de datos, usando comúnmente un código equilibrado en DC (tal como 8b/10b o 64b/67b) o un código seudoequilibrado tal como 64b/66b. La capa PCS también puede insertar otros símbolos en el flujo continuo de datos, incluyendo control de entramado de paquetes o ráfagas, palabras de sincronización/agrupación de canales, valores semilla de aleatorizadores, palabras de control de flujo, palabras vacías para la compensación del reloj, palabras de estado, o códigos hash (tales como CRC) para una detección mejorada de errores.

Existen muchos protocolos de capa de PCS/Enlace usados en la industria incluyendo JESD204B, PCI Express, Ethernet, Interlaken, XAUI, Xilinx Aurora, Altera Serial Lite, o muchas otras posibilidades.

Para la dirección de recepción, típicamente se llevaría a cabo la secuencia inversa de operaciones, al tiempo que realizando un alineamiento de carriles/agrupación de canales, detección de errores y notificación/corrección. El trayecto de recepción eliminaría cualquier tara de la capa PCS y de entramado, y, finalmente, devolvería bloques de datos empaquetados al módulo lógico de desempaquetado flexible (el inverso del módulo lógico de empaquetado flexible mostrado en la figura X) tal como se ha descrito anteriormente, el cual, finalmente, devolvería las muestras de tamaño adecuado al(a los) núcleo(s) de procesado de DSP

Puede usarse un módulo lógico de desempaquetado similar para datos recibidos a través de la interfaz serie (SERDES) con fin de convertir bloques empaquetados en muestras de DSP de tamaño variable.

En la presente memoria, se ha divulgado una variedad de técnicas y características. Debe entenderse que podrían usarse todas las combinaciones posibles de estas técnicas y características, desde una cualquiera de ellas hasta todas ellas juntas.

Como puede apreciarse, algunas de las ventajas de las técnicas y características divulgadas en la presente memoria son:

■ Sustitución del conversor descendente de RF y el conversor ascendente de RF por tecnología digital

■ Consumo de energía reducido en comparación con la RF convencional

■ Mayor nivel de integración

■ Menos tiempo de comprobaciones

■ Costes/planificación de desarrollo menores

■ Mayor fiabilidad

■ Mezclador digital con bajo ruido de fase

■ Selección de ancho de banda eficiente y de alto rendimiento

■ Múltiples bandas procesadas de una sola entrada

■ BIST para reducir costes

■ Calibración digital incorporada (incorporación de núcleos de ADC y DAC de alta resolución Tablas de Consulta (LUT) de calibración)

■ Reduce costes

■ Mejora el SFDR

■ ... incluida la compensación de no linealidades del amplificador

■ Señal difuminadora para mejorar el SFDR

■ Al menos antes del DAC

■ Conjuntamente con el ADC

■ Admite ahorros de energía a través de la desactivación intermitente de la potencia de TDMA

■ Coma flotante compleja personalizada para conservar la precisión con respecto al ancho de banda seleccionado

• El empaquetador de datos flexible admite la(s) característica(s) anterior(es) y posterior(es)

■ Tratamiento contra la radiación selectivo mediante biestables tratados y una TMR cuidadosa

■ La reconfiguración rápida del BW y de la frecuencia de sintonización admite una arquitectura de puesta en colas - avisos para guerra electrónica

■ Soporte de ancho de banda instantáneo amplio para reducir el número de trayectos de RF

■ SWAPC reducido, en general

■ Ancho de banda de muestreo amplio y filtrado/diezmado flexible

■ ENOB flexible (sin limitarse a un ENOB fijo)

■ Admite tiempos de sintonización por debajo de ns o por debajo de us (efectivamente inverso del BW). Sintonización mucho más rápida que la analógica

■ No hace falta un rediseño para recibir otros anchos de banda o frecuencias de sintonización de RF. Un tamaño sirve para todo de ahora en adelante.

Aunque las formas de realización de la invención se han ilustrado y descrito de manera detallada en los dibujos y la descripción anterior, dicha ilustración y descripción deben considerarse como ejemplos y no de carácter limitativo. Por ejemplo, ciertas formas de realización descritas anteriormente en la presente se pueden combinar con otras formas de realización descritas y/o se pueden disponer de otras maneras (por ejemplo, elementos del proceso se pueden llevar a cabo en otras secuencias). Por consiguiente, debe entenderse que solamente se han mostrado y descrito formas de realización ejemplificativas y variantes de las mismas.

Claims

REIVINDICACIONES

1. Transceptor integrado de RF de conversión analógica a digital y conversión digital a analógica, ADDA, para aplicaciones satelitales, estando el transceptor contenido en uno o más dados, situados todos en el mismo encapsulado y que comprende:

una pluralidad de unidades de conversión analógica a digital, ADC, de alta velocidad (24), configuradas, cada una de ellas, para recibir una señal de RF y dar salida a una señal digital muestreada;

una pluralidad de unidades de conversión digital a analógica, DAC, de alta velocidad (32), configuradas, cada una de ellas, para recibir una señal digital muestreada y dar salida a una señal de RF;

una pluralidad de entradas digitales (28, 22);

una pluralidad de salidas digitales (30, 34);

uno o más núcleos de procesado de señal digital, DSP, (26), siendo cada núcleo capaz de procesar datos de una unidad de ADC de alta velocidad y de dar salida a los datos procesados sobre una o más salidas digitales; y

una pluralidad de núcleos de procesado de señal digital, DSP, (26), siendo cada uno de ellos capaz de procesar datos de una entrada digital y de dar salida a los datos procesados hacia una unidad de DAC;

en el que la provisión del transceptor de RF en el mismo encapsulado mitiga operativamente de manera espacial y temporal un efecto de evento único, (SEE), cerca de donde se produjo el evento inducido de SEE en circuitería a nivel de componente o sistema dentro del transceptor de RF para proporcionar una mitigación de efectos que tiene una duración inferior a 1 nanosegundo, estando, el transceptor de RF, operativamente, configurado asimismo para convertir en sentido descendente y digitalizar frecuencias de RF de 100 MHz a 20 GHz.

2. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, incluyendo asimismo proporcionar selectivamente la salida de una única unidad de ADC de alta velocidad a uno o más núcleos de DSP.

3. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, incluyendo asimismo proporcionar la salida de uno o más núcleos de DSP a una única unidad de DAC de alta velocidad.

4. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, en el que cada uno de los núcleos de DSP incluye:

un mezclador digital operativo para llevar a cabo una traslación, en frecuencia, de datos de RF a banda base o de banda base a RF;

un filtro de diezmado operativo para suprimir el aliasing y submuestrear una señal de banda base, convertida en frecuencia en sentido descendente, a su ancho de banda de información, para reducir la tasa de datos de salida; y

un filtro de interpolación operativo para suprimir imágenes al tiempo que se supramuestrea una señal de banda base a la tasa de muestreo de salida anterior a la conversión en frecuencia en sentido ascendente, para reducir una tasa de muestreo de entrada.

5. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 4, incluyendo asimismo cada uno de los núcleos de DSP un sintetizador de frecuencia digital, en el que el sintetizador de frecuencia digital comprende:

una tabla de consulta, LUT, que almacena una sinusoide muestreada, incluyendo la LUT una pluralidad de direcciones de tabla de consulta con un valor de muestra para cada dirección; y

un acumulador de fase digital, en el que se codifica la fase en forma de un valor entero que se mapea con una de las direcciones de la tabla de consulta;

en el que el acumulador de fase digital se incrementa, y se produce una muestra a partir de la LUT en la dirección mapeada de la tabla de consulta.

6. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, en el que dicho núcleo de DSP incluye:

una cascada de filtros de traslación de frecuencia diezmadores, para convertir jerárquicamente en sentido descendente y submuestrear datos digitales de una de las unidades de ADC de alta velocidad; y una cascada de filtros de traslación de frecuencia interpoladores, para convertir jerárquicamente en sentido ascendente y supramuestrear datos digitales con el fin de alimentar una de las unidades de DAC de alta velocidad.

7. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 4, que comprende asimismo una entrada de frecuencia de sintonización digital para cambiar rápidamente una frecuencia de los datos durante el funcionamiento de la unidad ADDA.

8. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, que comprende asimismo una entrada de selección de ancho de banda digital para cambiar rápidamente un ancho de banda de procesado, que se corresponde con una relación de interpolación o diezmado.

9. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, que comprende asimismo una entrada de sincronización de tiempo de activación-desactivación de potencia en ranuras de tiempo TDMA, para ahorrar energía cuando está en funcionamiento durante una parte inactiva de una trama TDMA.

10. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, en el que las entradas y salidas digitales incluyen un conversor configurable de datos de coma flotante complejos para conservar el ancho de banda de comunicación de entrada y salida de datos digitales al tiempo que se preserva la fidelidad de los datos con independencia de una relación de interpolación o diezmado, recibiendo opcionalmente el conversor configurable de datos de coma flotante complejos números complejos incluyendo partes i y q que comparten uno o más bits en relación con sus exponentes.

11. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, que comprende asimismo unos biestables tratados contra la radiación en lugar de registros de configuración y otros registros para garantizar un funcionamiento en un entorno espacial con una tasa de errores baja.

12. Transceptor ADDA de RF integrado para aplicaciones satelitales según la reivindicación 1, en el que el transceptor está implementado en un único dispositivo de silicio monolítico o en el que el transceptor está implementado en un ASIC, o en el que el transceptor está implementado en un módulo multichip, o en el que el transceptor está implementado en un dispositivo híbrido incluyendo unos elementos de circuito integrado activos y pasivos.

13. Transceptor ADDA de RF integrado según la reivindicación 1, incluyendo asimismo deshabilitar selectivamente entradas o salidas digitales no usadas cuando se procesa un ancho de banda inferior al máximo del transceptor ADDA de RF integrado.

14. Transceptor ADDA de RF integrado según la reivindicación 1, incluyendo asimismo utilizar un empaquetado de datos flexible para datos en las salidas digitales y un desempaquetado de datos flexible para datos de las entradas digitales.

15. Transceptor ADDA de RF integrado según la reivindicación 1, en el que el transceptor de RF está configurado para convertir operativamente en sentido descendente y digitalizar frecuencias de Rf comprendidas entre 100 MHz y 30 GHz.

16. Método usado en un satélite, que comprende:

proporcionar un Circuito Integrado de Aplicación Específica (ASIC) (20) que comprende un transceptor integrado de RF de conversión analógica a digital y conversión digital a analógica, ADDA, según cualquier reivindicación anterior, para:

convertir en sentido descendente una primera señal de RF y convertirla en una señal de frecuencia inferior; recibir la señal de frecuencia inferior y convertirla en una primera señal digital;

convertir la primera señal digital en una segunda señal digital;

recibir la segunda señal digital y convertirla en una señal analógica;

recibir la señal analógica y convertirla en una segunda señal de RF, y

detectar, mediante el transceptor de RF, un efecto de evento único (SEE) cerca espacial o temporalmente de una fuente del SEE.