ES2929582T3 - Arquitectura de transmisión de radiofrecuencia RF - Google Patents
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Abstract
La idea de la presente invención es proporcionar una arquitectura de emisión de señales de RF que resuelva o minimice al menos los problemas antes mencionados. Para ello se utilizarán transistores de potencia como interruptores en modo bloqueado/saturado, mientras que el estado de la técnica utiliza estos transistores en modo lineal. Esto se logra mediante el uso de dos señales complementarias para controlar una celda de conmutación. (Traducción automática con Google Translate, sin valor legal)
Description
DESCRIPCIÓN
Arquitectura de transmisión de radiofrecuencia RF
La invención se refiere a un transmisor o una arquitectura de transmisión de señales de radiofrecuencia RF.
Los transmisores/receptores en el dominio de la radiofrecuencia RF comprenden una parte transmisora como la descrita en la Figura 1.
La parte transmisora comprende un circuito lógico programable del tipo FPGA (Field Programmable Gate Array), 10, cuya función es, en particular, transmitir las muestras que describen la señal digital de banda base (centrada en el cero) a un convertidor digital-analógico o CNA, 11. A continuación, la señal analógica de banda base se convierte en una frecuencia de RF mediante un modulador IQ, 12, dada la integración de modulaciones digitales en las radios definidas por software. A continuación, la señal de RF se filtra 13 y amplifica para optimizar la linealidad y la cadena de ganancia. Por último, para las aplicaciones que implican señales de alto nivel, la señal de RF se amplifica utilizando etapas de potencia, como preamplificadores o “pre-drivers” no mostrados en la figura 1, amplificadores de potencia ”driver”, 14 y refuerzos ”boosters”, 15. Dependiendo de la potencia de salida deseada de la antena, las etapas de transistores pueden o no ser puenteadas.
Esta solución tiene al menos dos desventajas en términos de consumo y emisión de ruido.
En efecto, todas las etapas de potencia del emisor/receptor (Driver Booster y a veces Pre-Driver) se utilizan en una zona lineal, lo que limita mucho su rendimiento: siendo este último la relación entre la potencia transmitida y la potencia suministrada. Para satisfacer los requisitos de linealidad del sistema completo, es necesario asegurarse de no saturar las etapas de amplificación y, por lo tanto, hay que reducir la potencia. Este margen en relación a la potencia de compresión del amplificador implica una menor eficiencia (“ 25%).
La transposición de la señal de banda base a la frecuencia de RF (modulador), así como los elementos de radio de la cadena (amplificadores, filtrado) contribuyen al aumento del ruido a pie de portadora, lo que complica el uso del cositio. Por lo tanto, con las interferencias que también pueden encontrarse en la banda útil, es imprescindible añadir filtros de paso de banda que permitan un rechazo significativo de estas señales y una reducción del ruido, lo que a su vez implica muchas pérdidas en cada etapa de amplificación.
El documento US2017/230017 describe un amplificador de conmutación provisto de, al menos: un primer transistor de entrada que recibe una de las dos señales de entrada que operan de forma complementaria; un primer transistor en cascada conectado en cascada entre el primer transistor de entrada y una fuente de alimentación; un segundo transistor de entrada que recibe una de las dos señales de entrada; y un segundo transistor en cascada conectado en cascada entre el segundo transistor de entrada y el primer transistor de entrada; extrayendo el amplificador de conmutación una señal de salida, utilizándose como terminal de salida un punto de conexión entre el primer transistor de entrada y el segundo transistor en cascada; en el que un primer circuito limitador de potencial y un segundo circuito limitador de potencial para limitar el rango de fluctuación de potencial están conectados respectivamente al terminal de entrada del primer transistor en cascada y al terminal de entrada del segundo transistor en cascada.
El documento EP 2670101 divulga un procedimiento de modulación de anchura de pulsos.
El documento WO 2008/051127 divulga una modulación de conmutación de un amplificador de potencia de radiofrecuencia.
La idea de la presente invención es proporcionar una arquitectura de transmisión de señales de RF que resuelva o al menos minimice los problemas anteriores. Para ello, se utilizarán transistores de potencia como interruptores en el modo bloqueado/saturado, mientras que la técnica anterior utiliza estos transistores en el modo lineal. Una de las ventajas de la nueva arquitectura es que las pérdidas, es decir, la disipación de potencia y, por tanto, el rendimiento, sólo intervienen cuando los transistores pasan al modo saturado o de conducción.
Definiciones y acrónimos utilizados en la descripción
PDL: Línea de retardo programable, acrónimo anglosajón de Programmable Delay Line,
Estado prohibido de las entradas de un módulo digital (el módulo digital puede ser un circuito basculante (flipflop), Look-Up Table LUT...) un estado que conduce a la inestabilidad digital,
"Dominio" de una señal: prioridad de una señal sobre otra. Si las entradas de un sistema digital adoptan valores prohibidos (estado prohibido de las entradas que puede provocar inestabilidad digital, es decir, valor de salida no fijo), el dominio de una señal permite fijar el valor de salida.
FPGA: circuito lógico programable, acrónimo anglosajón de Field Programmable Gate Array,
PWM: señal de modulación de ancho de pulso, en anglosajón Pulse Width Modulation, cuyo ejemplo se muestra en las figuras 2 y 3. La señal PWM tiene aquí la característica de ser una señal de frecuencia fija pero su ciclo de trabajo es variable.
El término célula se refiere a una célula de conmutación con una arquitectura específica que se detalla a continuación. La invención se refiere a una arquitectura de transmisión de señales de RF que comprende al menos una célula de conmutación controlada por una primera señal S1 con modulación de ancho de pulso PWM y una segunda señal S2 con modulación de ancho de pulso PWM_N complementaria de la primera, que comprende al menos los siguientes elementos:
La célula de conmutación está formada por una primera célula de conmutación alta y una segunda célula de conmutación baja, dichas primera y segunda células están montadas como un medio puente y conectadas en un punto medio M,
La primera célula de conmutación alta recibe la primera señal Sien una de sus entradas,
La segunda célula de conmutación baja recibe en una de sus entradas la señal S2 complementaria a la señal S1, Las señales Si y S2 son complementarias, de modo que sólo se activa una de las dos células a la vez, una se enciende y la otra se bloquea,
Un dispositivo de alimentación que proporciona un primer valor de alimentación Vddi para la célula alta y un segundo valor de alimentación Vdd2 para la célula baja;
La arquitectura se caracteriza porque comprende al menos:
Un dispositivo para generar las dos señales de control de la célula
Un primer dispositivo generador de de la primera señal Si que comprende al menos:
• Una primera entrada para una señal de ajuste (set) que pone la salida Si a "1",
• Una segunda entrada para una señal de reajuste (reset) que pone la salida Si a "0",
• Una tercera entrada para una señal ajustar-o-borrar (set_or_clear), elegida de manera que la salida Si esté en un valor estable cuando la señal set y la señal reset se pongan en estados prohibidos,
• Una cuarta entrada imagen de la salida del dispositivo generador de la señal Si,
Un segundo dispositivo para generar la segunda señal S2 que comprende al menos:
• Una primera entrada para una señal set para poner su salida S2 a " i",
• Una segunda entrada para una señal reset para poner su salida S2 a "0",
• Una tercera entrada para una señal set_or_clear, elegida de tal manera que la salida S2 esté en un valor estable igual a la inversa del valor de la señal a la salida del primer dispositivo que genera la señal Si cuando la señal set y la señal reset se ponen en estados prohibidos,
• Una cuarta entrada imagen de la salida del segundo dispositivo generador de la señal S2.
La célula puede comprender adicionalmente un dispositivo de adaptación situado en la entrada de la célula de conmutación para adaptar las dos señales complementarias.
Según una realización, el valor de la tensión Vdd2 es inferior a Vddi. En otra realización el valor de la tensión Vdd2 es igual a cero.
El dispositivo generador de señales de control puede implementarse en un circuito lógico programable FPGA.
La arquitectura puede incluir adicionalmente una o más líneas de retardo de tiempo PDL para aumentar la resolución temporal de la señal PWM.
Otras características y ventajas de la presente invención se harán evidentes a partir de la descripción de las realizaciones de ejemplo anexas a las figuras, que muestran:
• La Figura i, un ejemplo de arquitectura según estado de la técnica,
• La figura 2, un diagrama de bloques de un transmisor de señales de RF que comprende la célula según la invención,
• La Figura 3, diagrama que describe la generación de la señal PWM,
• La Figura 4, un ejemplo de la arquitectura digital para la generación de las señales S1 y S2,
• La Figura 5, una ilustración del refinamiento del ciclo de trabajo PWM, y
• La Figura 6, un ejemplo detallado de la célula de conmutación.
La figura 2 ilustra un ejemplo de arquitectura de transmisión según la invención. Se genera un diagrama o “pattern” (patrón) de muestras que describe la señal de RF modulada mediante un ordenador, PC u otro dispositivo equivalente. La frecuencia de muestreo es función de la frecuencia de la señal de RF y de la envolvente de modulación. También debe cumplir al menos el criterio de Nyquist. Estas muestras se transmiten, a través de un enlace Ethernet, por ejemplo, bajo un Protocolo de Datagramas de Usuario o UDP (User Data Protocol (Protocolo de Datos de Usuario)) u otro medio equivalente, a un dispositivo programable tipo FPGA. Una de las funciones de la FPGA 21 es generar dos señales de control para una célula de conmutación, las dos señales son perfectamente complementarias: una primera señal PWM y una segunda señal PWM_N complementaria de la primera (Figura 2). A continuación se describe cómo generar las dos señales complementarias (la generación de una señal PWM se describe más adelante en la Figura 3).
Las dos señales complementarias S1 PWM y S2 PWM_N controlarán una célula de conmutación 22, cuyo ejemplo detallado de estructura se muestra en la figura 6. La célula de conmutación 22 está alimentada por una tarjeta de alimentación 23 que proporciona una alta tensión Vddi y una baja tensión Vdd2. Dependiendo del valor elegido para estas fuentes de alimentación, el dispositivo según la invención puede utilizarse en clase D o en modo "seguimiento de la envolvente" conocido por la expresión anglosajona “Envelop Tracking”. Independientemente del modo de funcionamiento, los valores de las fuentes de alimentación deben cumplir la siguiente condición Vdd2<Vddi. En el modo de funcionamiento de clase D, la tensión Vdd2 es igual a 0 voltios. La tarjeta de alimentación también proporciona tensiones auxiliares negativas Vssi y Vss2 y una señal de control (Enable). Sólo se encenderá una célula a la vez y, en consecuencia, se bloqueará la otra. Esto significa que una de las dos tensiones está presente en el nodo de salida M del montaje en medio puente (Figura 6). La conmutación en ON de una célula y, por tanto, el bloqueo de la otra, está garantizada por la complementariedad de las dos señales de control Si y S2.
A la salida de la célula de conmutación, las señales tienen una forma cuadrada. Para recuperar la señal de entrada, se conecta un filtro de paso bajo 24 al nodo de salida de la célula de conmutación, el punto medio M. De este modo, se filtran las réplicas de la señal en torno a la frecuencia PWM, así como sus múltiplos, y sólo se conserva la señal a la frecuencia Rf deseada. Este filtro también realiza la adaptación de entrada de los transistores de la célula de conmutación (Figura 6).
En función de la potencia a la que se desee que transmita la antena 25, se presentará una carga adecuada RL, según la aplicación prevista y las reglas conocidas por el experto.
Un circuito de adaptación 26 de control se situará en la entrada de la célula de conmutación para adaptar las dos señales de control complementarias. Las dos señales de control deben invertirse y desplazarse o "compensarse" para poder controlar los transistores normalmente conductores (o agotados) o "normalmente-ON" de la célula de conmutación.
La figura 2 también muestra la señal Se a la salida de la célula de conmutación y la señal Sf a la salida del filtro de paso bajo justo antes de la antena.
La figura 3 ilustra la generación de una señal PWM por el circuito programable FPGA. La señal analógica de RF que se va a generar, denominada "envolvente" 31, se transmite a la FPGa en forma de muestras de tiempo. En la práctica, el período de las muestras, denotado T_samp en la Figura 3, es mayor que el período PWM, y se denomina PWM sobremuestreado (en la ilustración de la Figura 3, x4). Al comienzo del periodo PWM, la señal PWM se pone a " i" (Set); esta señal se mantiene a " i" hasta que el valor de la rampa haya alcanzado el valor de la muestra actual (comparación con la rampa escalonada). Cuando se alcanza este nivel, la señal de control PWM cambia de estado y se pone a "0" (clear). Esta comparación se reproduce para cada periodo PWM. Por último, el tiempo de Set define el ciclo de trabajo.
La figura 4 muestra un ejemplo de una arquitectura para la generación de las dos señales de control complementarias (basada en una tabla de correspondencias o LUT) implementada en una FPGA.
La señal PWM se genera utilizando una tabla de correspondencias o “Lookup Table”, LUT, con cuatro entradas que tienen las siguientes funciones respectivamente:
Entrada 41 - Una señal "set" permite poner la salida a "i", la señal PWM;
Entrada 42 - La señal "clear" permite poner la salida a "0" o señal PWM;
Entrada adicional 43 - La señal "set_or_clear" permite determinar el "dominio" de la señal "set" o de la señal "clear", en el caso de que ambas señales sean "1" al mismo tiempo. En efecto, una puesta a “1” de estas dos señales al mismo tiempo provocaría inestabilidad digital; Entrada 44 - La cuarta entrada corresponde a un bucle de retorno (loopback) de la salida PWM, para mantener su estado anterior en caso de que las señales "set" o "clear" sean a 0.
En comparación con un circuito basculante (flip-flop) RS convencional, la tabla utilizada en la presente invención tiene una entrada adicional, la señal set_or_clear, que permite en un estado prohibido de las entradas set=1 y clear=1 (estado que conduce a la inestabilidad digital) establecer un valor de salida estable correspondiente a la señal set_or_clear.
A continuación se presenta un ejemplo de tabla de correspondencias.
Para la generación de la señal PWM
Para la generación de la señal PWM N complementaria:
Según una realización, la resolución de la señal PWM puede mejorarse utilizando líneas de retardo programables PDL, 45.
Dado que la linealidad y la dinámica de salida dependen de la resolución de la señal PWM, es importante garantizar que la resolución temporal sea muy fina. A partir del reloj principal de la FPGA Freq_clk = 400MHz se genera un número de niveles N = Freq_clk / Freq_PWM = 400/25 = 16 (cada nivel o "step" (etapa) dura T_clk = 2,5ns), donde Freq_PWM es la frecuencia o la inversa del periodo de la señal PWM.
Si se quiere aumentar la resolución temporal de la señal PWM (es decir, aumentar el número de niveles N), se debe aumentar la frecuencia del reloj principal. Sin embargo, por razones de implementación y diseño, es difícil generar frecuencias de reloj más grandes y "más limpias". Esto puede solucionarse mediante el uso de "retardos temporales", función que realizan los bloques PDL (Programmable Delay Line), 45 (Figura 4). Estos bloques PDL permiten un ajuste más fino del ciclo de trabajo actuando sobre la señal "clear" (flanco descendente de la señal PWM) desplazándola en el tiempo en pasos muy finos AP, Figura 5. Sin embargo, para evitar un desequilibrio en el tiempo de propagación entre las trayectorias de la señal ”set” y despéjela de la señal “clear”, también se añade un bloque PDL (45 Figura 4) a la trayectoria de la señal ”set”. Este último se configurará con un desplazamiento de "0".
En el ejemplo dado para ilustrar la invención, los bloques PDL son bloques configurables que pueden llegar hasta 512 pasos, permitiendo cada paso el desplazamiento de la señal en aproximadamente 5ps. Por lo tanto, el posible intervalo de desfase para la señal “clear” está comprendido entre 0 y 512*5ps = 2,56 ns, lo que es suficiente porque cubre un período completo de Freq_clk.
La figura 6 detalla un ejemplo de arquitectura para la célula de conmutación 22 que comprende, por ejemplo, una primera célula alta 61 y una segunda célula baja 62, montadas en medio puente, para conmutar alternativamente las tensiones Vdd1 y Vdd2 en el nodo de salida M de la célula de conmutación.
Parte superior de la figura - célula alta 61
La estructura básica de la parte superior o célula alta 61 comprende:
- un puerto de entrada In que recibe una señal de entrada Vin referenciada a la tierra general de la célula Gnd (0 voltios) y que controla la conmutación de la célula al estado ON u OFF;
- un transistor de entrada T1, cuya puerta g1 está conectada al puerto de entrada In de la célula y cuya fuente está referenciada a Vss1, que puede ser tierra o un valor negativo;
- un transistor de potencia T2 , del tipo normalmente conductor ("Normally ON"), cuyo drenaje d2 recibe la tensión de alimentación positiva Vdd1 para aplicarla al puerto de salida Out de la célula alta, estando la fuente s2 de este transistor conectada al puerto de salida Out o punto medio del montaje de medio puente de las dos células baja y alta;
- un circuito de auto-polarización de puerta que comprende:
- un transistor T3 que es un transistor de efecto de campo de tipo normalmente conductor, conectado de la siguiente manera: su drenaje d3 está conectado a la fuente s2 del transistor de potencia T2 y, por tanto, a la almohadilla de salida Out (punto medio M) de la célula; su fuente s3 está conectada a la puerta g2; su puerta g3 está conectada a la resistencia R3; y
- una resistencia de auto-polarización R3 de la puerta g3 del transistor T3, conectada entre esta puerta g3 y la fuente s3 del transistor T3, y en serie con el drenaje del primer transistor T1.
Una resistencia en el drenaje del transistor T1, presente en la célula anterior, no se muestra aquí. Es opcional.
El conjunto formado por el circuito de auto-polarización P y el transistor de potencia T2 constituye la carga del transistor de entrada T1, cuya carga se coloca así en serie entre el drenaje d1 del transistor T1 y la tensión de alimentación positiva Vdd1.
Nótese que en esta estructura, el transistor T3 es como el transistor T2, un transistor de fuente flotante, en el sentido de que su fuente s3 no está referenciada a un potencial fijo: sigue la tensión de puerta del transistor de potencia T2. Ahora se explicará el funcionamiento de la célula alta, considerando una carga de salida puramente resistiva, denotada RL.
La célula de conmutación tiene dos estados estables, los estados ON y OFF:
• se dice que la célula está en estado ON cuando los transistores T2 y T3 son conductores (estado ON), y la estructura suministra potencia a la carga aplicando la alimentación principal Vdd1 a esta última;
• se dice que la célula está en estado OFF cuando los transistores T2 y T3 están al límite del bloqueo (estado OFF) y la carga está aislada de la alimentación principal Vdd1.
Los transistores T3 y T2 son controlados al estado On, conductor, u OFF, bloqueado, dependiendo de la señal de control Vin aplicada a la entrada In de la célula, y que controla el estado ON u o Ff del transistor T1.
Parte inferior - célula baja 62
El funcionamiento de la célula baja 62 es idéntico al de la célula alta, salvo que es la tensión Vdd2 la que se aplica a la carga cuando la célula baja está en estado ON. Como recordatorio, el control ON de una célula implica el estado OFF de la otra por la naturaleza complementaria de las señales de control.
La estructura básica de la parte inferior o célula baja 62 comprende:
- un puerto de entrada In que recibe una señal de entrada Kn referenciada respecto a la masa general de la célula Gnd (0 voltios) y que controla la conmutación de la célula al estado ON u OFF;
- un transistor de entrada T4, cuya puerta g4 está conectada al puerto de entrada In de la célula y cuya fuente s4 está referenciada a Vss2 , que puede ser tierra o un valor negativo;
- un transistor de potencia T5, del tipo normalmente conductor ("Normally ON"), cuyo drenaje d5 está conectado al puerto de salida Out en el punto medio, estando la fuente s5 de este transistor conectada a la tensión Vdd2 ;
- un circuito de auto-polarización de la puerta P que comprende:
- un transistor T6 que es un transistor de efecto de campo de tipo normalmente conductor, conectado como sigue:
su drenaje d6 está conectado a la tensión Vdd2i su fuente s6 está conectada a la puerta gs; su puerta g6 está conectada a la resistencia R6; y
- una resistencia de auto-polarización R6 de la puerta g6 del transistor Te, conectada entre esta puerta g6 y la fuente s6 del transistor Te, y en serie con el drenaje del primer transistor T4.
La célula baja 61 o la célula alta 62 pueden tener una arquitectura como la descrita en la patente EP3134972.
El conjunto formado por el circuito de auto-polarización P y el transistor de potencia T5 constituye la carga del transistor de entrada T4, cuya carga se coloca así en serie entre el drenaje d4 del transistor T4 y la tensión de alimentación positiva Vdd2.
Nótese que en esta estructura, el transistor T6 es un transistor de fuente flotante, en el sentido de que su fuente s6 no está referenciada a un potencial fijo: sigue la tensión de puerta del transistor de potencia T5.
Se explicará ahora el funcionamiento de la célula baja, considerando una carga de salida puramente resistiva, denotada RL (o antena 25).
La célula de conmutación tiene dos estados estables, los estados ON y OFF:
• se dice que la célula está en estado ON cuando los transistores T5 y T6 son conductores (estado ON), y la estructura suministra potencia a la carga aplicando Vddi a esta última;
• se dice que la célula está en estado OFF cuando los transistores T5 y T6 están al límite del bloqueo (estado OFF) y la carga está aislada de la alimentación principal.
Los transistores T6 y T5 son controlados al estado On, conductor u OFF, bloqueado, dependiendo de la señal de control Vin aplicada a la entrada In de la célula, y que controla el estado ON u OFF del transistor T4.
Punto de unión entre las dos células - montaje de medio puente
La media célula alta 61 y la media célula baja 62 están conectadas a un punto de salida (o punto medio M). Para ello, la fuente s2 del transistor T2 de la célula alta se conecta al drenaje ds del transistor T5 de la célula baja. La salida M se conecta al filtro de paso bajo, que se conecta a la antena.
Las arquitectura según la invención presenta las ventajas, en particular, de que reduce el consumo a la potencia máxima (portadora no modulada), y de que conserva un rendimiento elevado casi idéntico para modulaciones con una fuerte relación entre la potencia media y el pico o PAPR (Peak to Average Power Ratio). Además, el ruido emitido por este tipo de estructura es mucho mejor que el de una transposición convencional.
La disipación de potencia y, por lo tanto, la eficacia de rendimiento se produce sólo cuando los transistores están en modo conductor (o saturado OFF^ON). La arquitectura permite obtener rendimientos muy elevados, superiores al 90%, para emisiones de fuerte nivel (varias decenas de vatios).
Claims (7)
1. - Arquitectura de transmisión de señales de radiofrecuencia RF que comprende al menos una célula de conmutación (22) controlada por una primera señal S1 de modulación por ancho de pulso PWM y una segunda señal S2 de modulación por ancho de pulso PWM_N complementaria de la primera, que comprende al menos los siguientes elementos
La célula de conmutación (22) está formada por una primera célula de conmutación alta (61) y una segunda célula de conmutación baja (62), estando dichas primera y segunda células montadas como un medio puente y conectadas en un punto medio M,
La primera célula de conmutación alta (61) está configurada para recibir en una de sus entradas la primera señal S1,
La segunda célula de conmutación baja está configurada para recibir en una de sus entradas la señal S2 complementaria a la señal S1,
Las señales S1 y S2 son complementarias, de modo que sólo está encendida una de las dos células y la otra está bloqueada,
Un dispositivo de alimentación (23) está configurado para proporcionar un primer valor de alimentación Vdd1 para la célula alta (61) y un segundo valor de alimentación Vdd2 para la célula baja (62), y caracterizada porque comprende al menos :
Un dispositivo (21) para generar las dos señales de control de la célula. Un primer dispositivo para generar la primera señal S1 que comprende al menos:
- Una primera entrada (41) para una señal de ajuste que pone su salida S1 a “1”, - Una segunda entrada (42) para una señal de reajuste que pone su salida S1 a "0",
- Una tercera entrada (43) para una señal set_or_clear, elegida de tal manera que la salida S1 esté en un valor estable cuando la señal set y la señal reset están situadas en estados prohibidos, - Una cuarta entrada (44) imagen de la salida del dispositivo generador de la señal S1,
Un segundo dispositivo para generar la segunda señal S2 que comprende al menos:
- Una primera entrada (41) para una señal set para poner a “1” su salida S2, - Una segunda entrada (42) para una señal reset para poner a "0" su salida S2 , - Una tercera entrada (43) para una señal set_or_clear, elegida de tal manera que la salida S2 esté en un valor estable igual a la inversa del valor de la señal a la salida del primer dispositivo generador de la señal S1 cuando la señal set y la señal reset están situadas en estados prohibidos, - Una cuarta entrada (44) imagen de la salida del segundo dispositivo generador de la señal S2.
2. - Arquitectura de transmisión de señales de RF de la reivindicación 1, caracterizada porque comprende además un dispositivo de adaptación (26) situado a la entrada de la célula de conmutación para adaptar las dos señales complementarias.
3. - Arquitectura de transmisión de señales de RF según una de las reivindicaciones 1 o 2, caracterizada porque el valor de la tensión Vdd2 es inferior a Vdd1.
4. - Arquitectura de transmisión de señales de RF según una de las reivindicaciones 1 o 2 caracterizada porque el valor de la tensión Vdd2 es igual a cero.
5. - Arquitectura de transmisión de señales de RF según una de las reivindicaciones 1 o 2 , caracterizada porque el dispositivo (21) para generar las señales de control está implementado en un circuito lógico programable FPGA.
6. - Arquitectura de transmisión de señales de RF según la reivindicación 5, caracterizada porque el circuito lógico programable comprende una tabla de correspondencia con cuatro entradas que tienen, respectivamente, las siguientes funciones:
Una señal "set" se utiliza para poner a "1" la salida, la señal PWM,
Una señal "clear" se utiliza para poner a "0" la salida o señal PWM;
Una señal "set_or_clear" se utiliza para determinar el "dominio" de la señal "set" o de la señal "clear", en el caso de que ambas señales se pongan a "1" al mismo tiempo,
Un bucle de retorno (loopback) de la salida PWM, para mantener su estado anterior en caso de que las señales "set" o "clear" sean 0,
La tabla de correspondencia está configurada para generar la señal PWM y la señal complementaria PWM_N, con:
La señal PWM se genera a partir de las entradas de la tabla:
La señal complementaria PWM_N se genera a partir de las entradas de la tabla:
7. -Arquitectura de transmisión de señales de RF según una de las reivindicaciones anteriores caracterizada porque comprende adicionalmente una o más líneas de retardo de tiempo (45) para aumentar la resolución temporal de la señal PWM.
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