ES2965396T3

ES2965396T3 - Patrón de perforación específico del formato de modulación para códigos LDPC en combinación con 16QAM

Info

Publication number: ES2965396T3
Application number: ES18215832T
Authority: ES
Inventors: Seho Myung; Hwan-Joon Kwon; Jae-Yoel Kim; Hak-Ju Lee; Kyeong-Cheol Yang; Seok-Ki Ahn; Kyung-Joong Kim
Original assignee: Samsung Electronics Co Ltd; POSTECH Academy Industry Foundation
Current assignee: Samsung Electronics Co Ltd; POSTECH Academy Industry Foundation
Priority date: 2008-02-26
Filing date: 2009-02-26
Publication date: 2024-04-15
Anticipated expiration: 2029-02-26
Also published as: EP2096762B1; US8271846B2; PT2096761E; TW200943739A; SG10201401195QA; ES2439262T3; RU2520405C2; EP2584708B1; CN103368584B; AU2009217933A1; WO2009107989A3; KR20090092196A; HUE064710T2; EP2096761A1; JP5644010B2; JP5644011B2; EP2096762A1; JP5440805B2; ES2547688T3; JP2014053941A

Abstract

Se proporciona un método y aparato para codificar y decodificar canales en un sistema de comunicación usando un código perforado de verificación de paridad de baja densidad (LDPC). El patrón de perforación depende del esquema de modulación y se basa en la perforación de conjuntos de bits de paridad que reflejan las propiedades de los códigos LDPC, que son preferiblemente códigos LDPC tal como se definen en el contexto de la especificación DVB-S2. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Patrón de perforación específico del formato de modulación para códigos LDPC en combinación con 16QAM

Antecedentes de la invención

Campo de la invención

La presente invención se refiere a un sistema de comunicación que utiliza códigos de comprobación de paridad de baja densidad LDPC. Más en particular, la presente invención se refiere a un procedimiento de codificación/descodificación de canal y a un aparato para generar códigos LDPC con diversas longitudes de palabra de código y tasas de código a partir de un código LDPc proporcionado en modulación de orden superior.

Descripción de la Técnica Relacionada

En los sistemas de comunicación inalámbricos, el rendimiento del enlace disminuye significativamente debido a diversos ruidos en los canales, al fenómeno de desvanecimiento, y a la Interferencia entre Símbolos (ISI). Por lo tanto, para conseguir sistemas de comunicación digital de alta velocidad que requieren un caudal de datos y una fiabilidad elevados, tales como la comunicación móvil de la siguiente generación, la difusión digital e internet portátil, es importante desarrollar una tecnología para superar los ruidos de canal, el desvanecimiento y la ISI. Recientemente, se ha llevado a cabo un estudio intensivo sobre los códigos de corrección de errores como un procedimiento para aumentar la fiabilidad de la comunicación recuperando eficazmente información distorsionada. Para más información sobre el estado de la técnica, véanse los siguientes documentos: DVB ORGANIZATION: "tm3980.DVB-T2.V0.5.5.pdf", DVB, DIGITAL VIDEO BROADCASTING, C/0 EBU - 17A ANCIENNE ROUTE - CH-1218 GRAND SACONNEX, GENEVA - SWITZERLAND, 17 March 2008 (2008-03-17), XP017802195así como los documentos WO 2007/091797 A; US 2007/044000 A1y OHTSUKI T: AND BROADCASTING", IEICE TRANSACTIONS ON COMMUNICATIONS, COMMUNICATIONS SOCIETY, TOKYO, JP, vol. E90B, no. 3, 1 March 2007 (2007-03-01), pages 440-453, XP001541863. El documento mencionado anteriormente publicado por la organización DVB es de particular relevancia, que desvela en el contexto de los códigos LDPC que tienen patrones de perforación dependientes del formato de modulación de estructura equivalente a DVB-SE, en el que los bits de paridad de la palabra de código LDPC se subdividen en q conjuntos de bits de paridad Pj. De acuerdo con dicho documento, se determinan m conjuntos de bits de paridad P n(0) a P n(m-1) sobre la base de un patrón n(i) para ser completamente perforado. Se determina otro conjunto de paridad P n(m) a partir del cual se perforan Np-360m bits. El documento define dicho patrón n(i) para un código LDPC con K<i>=7200, N<i>=16200 y q=25 en conjunción con los formatos de modulación 16QAM y 64QAM.

Un código LDPC, introducido en primer lugar por Gallager en la década de 1960, ha perdido importancia con el tiempo debido a la complejidad de su implementación, que no podía resolverse mediante la tecnología de entonces. Sin embargo, dado que el turbo código, que fue descubierto por Berrou, Glavieux y Thitimajshima en 1993, presenta niveles de rendimiento que se aproximan al límite de canal de Shannon, se han llevado a cabo investigaciones sobre decodificación iterativa y codificación de canal basadas en un grafo, junto con análisis sobre el rendimiento y las características del turbo código. Con esto como impulso, el código LDPC se ha vuelto a estudiar a finales de la década de 1990, demostrándose que el código LDPC tiene unos niveles de rendimiento que se aproximan al límite del canal de Shannon, si el LDPC experimenta decodificación aplicando decodificación iterativa basándose en un algoritmo suma-producto sobre un grafo de Tanner (un caso especial de un grafo factor) correspondiente al código LDPC.

El código LDPC se representa habitualmente utilizando una técnica de representación de grafos, y muchas características pueden analizarse mediante los procedimientos basados en teoría de grafos, álgebra y teoría de probabilidades. En general, un modelo de grafos de los códigos de canal es útil para la descripción de los códigos, y mapeando la información sobre los bits codificados a vértices en el grafo y mapeando las relaciones entre los bits a las aristas en el grafo, es posible considerar el grafo como una red de comunicación en la que los vértices intercambian mensajes predeterminados a través de las aristas, posibilitando de este modo obtener un algoritmo de decodificación natural. Por ejemplo, un algoritmo de decodificación obtenido a partir de un grafo reticulado (“trellis”), que puede considerarse una clase de grafo, puede incluir el muy conocido algoritmo de Viterbi y un algoritmo de Bahl, Cocke, Jelinek y Raviv (BCJR).

El código LDPC se define en general como una matriz de comprobación de paridad, y puede expresarse utilizando un grafo bipartito, que se denomina un grafo de Tanner. El grafo bipartito es un grafo en el que los vértices que constituyen el grafo están divididos en dos tipos diferentes, y el código LDPc está representado por el grafo bipartito que consiste en vértices, algunos de los cuales se denominan nodos variables y otros de los cuales se denominan nodos de comprobación. Los nodos variables están asignados uno a uno a los bits codificados.

Un procedimiento de representación gráfica para el código LDPC se describirá haciendo referencia a las FIGS. 1 y 2.

La FIG. 1 ilustra un ejemplo de una matriz de verificación de paridad H1 de un código LDPC con 4 filas y 8 columnas. Con referencia a la FIG. 1, debido a que el número de columnas es 8, la matriz de verificación de paridad H1 significa un código LDPC que genera una palabra de código de longitud 8, y las columnas están asignadas a 8 bits codificados en una base de uno a uno.

La FIG. 2 ilustra un gráfico de Tanner correspondiente a la matriz de verificación de paridad Hi de la FIG. 1.

Con referencia a la FIG. 2, el gráfico de Tanner del código LDPC incluye8nodos variables xi (202), X2(204), X3(206), X4(208), X5(210), X6(212), X7(214) y xs (216) y 4 nodos de verificación 218, 220, 222 y 224. Una columna i-ésima y una fila j-ésima en la matriz de verificación de paridad H1 del código LDPC se asignan a un nodo variable Xi y a un nodo de verificación j-ésimo, respectivamente. Además, un valor de 1, es decir, un valor distinto de cero, en la posición en que se cruzan una columna i-ésima y una fila j-ésima en la matriz de verificación de paridad H1del código LDPC, indica que existe un borde entre el nodo variable Xi y el nodo de verificación j-ésimo en el gráfico de Tanner que se muestra en la figura2.2.

En el gráfico de Tanner del código LDPC, el grado del nodo variable y del nodo de verificación indica el número de bordes conectadas a cada nodo respectivo, y el grado es igual al número de entradas distintas de cero en una columna o fila correspondiente al nodo pertinente en la matriz de verificación de paridad del código LDPC. Por ejemplo, en la FIG. 2, los grados de los nodos variables X1(202), X2(204), X3(206), X4(208), X5(210), X6(212), X7(214) y xs (216) son 4, 3, 3, 3, 2, 2, 2 y 2, respectivamente, y los grados de los nodos de verificación 218, 220, 222 y 224 son6, 5, 5 y 5, respectivamente. Además, el número de entradas distintas de cero en las columnas de la matriz de verificación de paridad H1de la FIG. 1, que corresponden a los nodos variables de la FIG. 2, coinciden con sus grados 4, 3, 3, 3, 2, 2, 2 y 2, y los números de entradas distintos de cero en las filas de la matriz de verificación de paridad H1de la FIG.

1, que corresponden a los nodos de control de la FIG. 2, coinciden con sus grados6, 5, 5 y 5.

Para expresar el grado de distribución para los nodos del código LDPC, una relación del número de nodos variables de grado i con el número total de nodos variables se define como fi y la relación del número de nodos de verificación de grado j respecto al número total de nodos de verificación se define como gj. Por ejemplo, para el código LDPC correspondiente a las FIGS. 1 y 2, f2=4/8, f3=3/8, f4=1/8, y fi=0 para i#2, 3, 4; y g5=3/4, g6=1/4, y gj=0 para j#5,6. Cuando una longitud del código LDPC, es decir, el número de columnas, se define comoN,y el número de filas se define como N/2, la densidad de entradas distintas de cero en toda la matriz de verificación de paridad que tiene la distribución de grados anterior se calcula tal como se muestra en la ecuación (1).

En la ecuación (1), cuando N aumenta, disminuye la densidad de los 1 en la matriz de verificación de paridad. En general, como para el código LDPC, dado que la longitud N de la palabra de código es inversamente proporcional a la densidad de entradas distintas de cero, un código LDPC con N grande tiene una densidad muy baja de entradas distintas de cero. El término “baja densidad” para el código LDPC se origina a partir de la relación mencionada anteriormente.

Después, con referencia a la FIG. 3, se realizará una descripción de características de una matriz de verificación de paridad de un código LDPC estructurado aplicable a la presente invención. La FIG. 3 muestra un código LDPC adoptado como la tecnología convencional de transmisión de Difusión por Satélite de Vídeo Digital de Segunda Generación (DVB-S2), que es una de las normas europeas de difusión digital.

En la Figura, N1yK1indican una longitud de palabra de código y una longitud de información (o una longitud de una palabra de información) de un código LDPC, respectivamente, y (N1-K1) proporciona una longitud de paridad. Además, los números enterosM1yqse determinan de manera que satisfacen q=(N1-K1)/M1. Preferentemente,K1/M1también debe ser un número entero. La matriz de verificación de paridad de la FiG. 3 se denominará en la presente memoria primera matriz de verificación de paridad H1, por conveniencia únicamente.

Con referencia a la FIG. 3, una estructura de una parte de paridad, es decir, la columna K1-ésima hasta la columna (N1-1)-ésima, en la matriz de verificación de paridad, tiene forma de diagonal doble. Por lo tanto, como para la distribución de grado sobre las columnas correspondientes a la parte de paridad, todas las columnas tienen grado ‘2’, excepto la última columna, que tiene grado ‘1’.

En la matriz de verificación de paridad, una estructura de una parte de información, es decir, la columna 0-ésima hasta la columna (K1-1)-ésima, se forma utilizando las reglas siguientes.

Regla 1: se generan un total de grupos de columna K1/M1agrupando columnas K1correspondientes a la palabra de información en la matriz de verificación de paridad, en múltiples grupos incluyendo, cada uno, columnas M1. Un procedimiento para formar columnas pertenecientes a cada grupo de columnas sigue la Regla 2 a continuación. Regla 2: se determinan en primer lugar las posiciones de los "1" en cada columna 0-ésima en grupos de columnas iésimas (en quei=1,...,K1/M1).Cuando se indica un grado de columna 0-ésima en cada grupo de columnas i-ésimo mediante D¡, si se supone que las posiciones de las filas son posiciones

<(>

,<1>Á<) d (2)>(D,)

Ri-0 J.K1,0 vJ i

I\‘•KJH'k ~~1’2D¡^'de de las filas con 1 se definen como se muestra en la ecuación (2), en una fila j-ésima(en que j=1, e n un grupo de columnas i-ésimo.

C = C - D ^ modw - ^ x

(2)

k =1,2, i = j =

De acuerdo con las reglas anteriores, se puede apreciar que los grados de las columnas que pertenecen a un grupo de columnas i-ésimas son todos iguales a D/. Para una mejor comprensión de una estructura de un código DVB-S2 LDPC que almacena información en la matriz de verificación de paridad de acuerdo con las reglas anteriores, se describirá el siguiente ejemplo detallado.

Como un ejemplo detallado, para N1=30, K1=15, M-i=5 yq=3,pueden expresarse de la siguiente manera tres secuencias para la información sobre las posiciones de las filas con 1 para las columnas de orden 0 en 3 grupos de columnas. En el presente documento, estas secuencias se denominan “secuencias de posición de ponderación-1”. En relación con la secuencia de posición de ponderación-1 para las columnas 0-ésimas en cada grupo de columnas, solamente las secuencias de posición correspondientes pueden expresarse de la siguiente manera para cada grupo de columnas. Por ejemplo:

En otras palabras, la secuencia de posición de ponderación-1 i-ésima en la línea i-ésima representa secuencialmente la información de las posiciones de las filas con 1 en el grupo de columnas i-ésimo.

Es posible generar un código LDPC que tenga el mismo concepto que el código LDPC DVB-S2 de la FIG. 4, formando una matriz de verificación de paridad con la información correspondiente al ejemplo detallado, y las Reglas 1 y 2. Es sabido que el código LDPC de DVB-S2 diseñado de acuerdo con la Regla 1 y la Regla 2 puede codificarse eficazmente utilizando la forma estructural. A continuación se describirán a modo de ejemplo las etapas respectivas en un procedimiento de realización de codificación LDPC utilizando la matriz de verificación de paridad basada en DVB-S2.

En la siguiente descripción, como un ejemplo detallado, un código LDPC de DVB-S2 con Ni=16200, Ki=10800, Mi=360 y q=15 experimenta un procedimiento de codificación. Por conveniencia, los bits de información que tienen una longitudK1se representan como (/o,/1,...,/k1-1), y los bits de paridad que tienen una longitud de (N1-K1) se expresan como(po, p 1,..., PN1-K1-1)..

Etapa 1: un codificador LDPC inicializa bits de paridad, de la siguiente manera:

El codificador LDPC lee información sobre filas en que hay 1 en un grupo de columnas, a partir de una secuencia de posición de ponderación-1 de 0-ésima de entre las secuencias almacenadas que indican la matriz de verificación de paridad.

02084 16131548 128614603196429724813369345146202622

El codificador LDPC actualiza los bits de paridad particulares px de acuerdo con la Ecuación (3) utilizando la información leída y el primer bit de información /o. En la presente memoria, x es un valor de R(k)1,0 para k = 1,2, ..., 13.

En la ecuación (3), px = px © /o puede expresarse asimismo como px ^ px © /o, y © representa adición binaria.

El codificador LDPC determina en primer lugar un valor de la Ecuación (4) para los siguientes 359 bits de información im (en que m =1,2, ..., 359) después de /0.

En la ecuación (4), x es un valor deRí■koparak =1, 2,..., 13. Debe observarse que la ecuación (4) es similar a la ecuación (2).

A continuación, el codificador LDPC realiza una operación similar a la Ecuación (3) utilizando los valores hallados en la Ecuación (4). En otras palabras, el codificador LDPC actualiza los bits de paridad p<x+(mmod Mi)Xq}mod(wi-Ki) paraim.Por ejemplo, para m=1, es decir para ii, el codificador LDPC actualiza bits de paridadp(x+q)mod(N1.K1)tal como se define en la Ecuación (5).

Debe observarse queq= 15 en la Ecuación (5). El codificador LDPC lleva a cabo el procedimiento anterior para m=1, 2, ..., 359 del mismo modo que se ha mostrado anteriormente.

Al igual que en la Etapa 2, el codificador LDPC lee la información de la primera secuencia de posición ponderación-1R(2k)J k =1,2,...,13

’)

para un bit i36ode información numero 361, y actualiza un px particular, en que x es

20 . El codificador LDPC actualiza P{x+(m mod M1)3q}mod(N1-K1),m= 361,362,...,719, aplicando de manera similar la Ecuación (4) a los siguientes 359 bits de información i361, Í362,...,i7i 9después de Í36<o>.

El codificador LDPC repite las Etapas 2, 3 y 4 para todos los grupos teniendo cada uno 360 bits de información. El codificador LDPC determina finalmente bits de paridad utilizando la Ecuación (6).

Los bits de paridad pi de la ecuación (6) son bits de paridad que han experimentado totalmente codificación LDPC. Como se ha descrito anteriormente, DVB-S2 lleva a cabo la codificación mediante el procedimiento de las Etapas 1 a 6.

Para aplicar el código LDPC al sistema de comunicación real, el código LDPC debe estar diseñado para ser adecuado para la tasa de datos requerida en el sistema de comunicación. En particular, no sólo en un sistema de comunicación adaptativo que utilice solicitud de retransmisión automática híbrida (HARQ) y modulación y codificación adaptativas (AMC), sino asimismo en un sistema de comunicación que soporte diversos servicios de difusión, se requieren códigos LDPC que tengan diversas longitudes de palabra de código, para soportar diversas tasas de datos de acuerdo con los requisitos del sistema.

Sin embargo, como se ha descrito anteriormente, el código LDPC utilizado en el sistema DVB-S2 tiene solamente dos tipos de longitudes de palabra de código debido a su utilización limitada, y cada tipo de código LDPC requiere de una matriz de verificación de paridad independiente. Por estas razones, hace tiempo que existe en la técnica la necesidad de un procedimiento que soporte diversas longitudes de palabra de código para aumentar la extensibilidad y flexibilidad del sistema. En particular, en el sistema DVB-S2, se requiere la transmisión de datos con varios cientos o miles de bits para la transmisión de información de señalización. Sin embargo, debido a que están disponibles solamente 16200 y 64800 para las longitudes del código LDPC de DVB-S2, sigue existiendo la necesidad de soportar diversas longitudes de palabra de código. Además, dado que el almacenamiento de matrices de comprobación de paridad independientes para longitudes respectivas de palabra de código del código LDPC puede reducir la eficacia de la memoria, existe la necesidad de un esquema que pueda soportar eficazmente diversas longitudes de palabra de código a partir de una matriz de comprobación de paridad existente dada, sin diseñar una nueva matriz de comprobación de paridad.Sumario de la invención

La presente invención está definida por las reivindicaciones adjuntas y aborda al menos los problemas y/o desventajas mencionados y proporciona al menos las ventajas descritas a continuación.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

Los anteriores y otros aspectos, características y ventajas de ciertas realizaciones a modo de ejemplo de la presente invención resultarán más evidentes a partir de la siguiente descripción, tomada con los dibujos adjuntos, en los cuales:

La FIG. 1 ilustra un ejemplo de una matriz de verificación de paridad de un código LDPC de longitud 8; La FIG. 2 ilustra un gráfico de Tanner para una matriz de verificación de paridad de un código LDPC de longitud 8;

La FIG. 3 ilustra un código LDPC de DVB-S2;

La FIG. 4 ilustra un ejemplo de una matriz de verificación de paridad de un código LDPC de DVB-S2; La FIG. 5A ilustra una constelación de señales para modulación QPSK utilizada en un sistema de comunicación digital;

La FIG. 5B ilustra una constelación de señales para modulación 16QAM utilizada en un sistema de comunicación digital;

La FIG. 5C ilustra una constelación de señales para modulación 64QAM utilizada en un sistema de comunicación digital;

La FIG. 6 es un diagrama de bloques de un transceptor en un sistema de comunicación que utiliza un código LDPC;

La FIG. 7 ilustra un ejemplo en el que se aplica perforación aleatoria al código LDPC de la FIG. 4;

La FIG. 8 ilustra otro ejemplo en el que se aplica perforación no aleatoria al código LDPC de la FIG. 4; La FIG. 9 ilustra otro ejemplo en el que se aplica perforación no aleatoria al código LDPC de la FIG. 4; La FIG. 10 ilustra otro ejemplo de una matriz de verificación de paridad de un código LDPC de DVB-S2; La FIG. 11 ilustra un ejemplo de un patrón de perforación determinado considerando transmisión BPSK o QPSK en el código Ld Pc de la FIG. 10;

La FIG. 12A ilustra un ejemplo de un patrón de perforación determinado considerando transmisión 16QAM en el código LDPC de la F iG. 10;

La FIG. 12B ilustra un ejemplo de un patrón de perforación determinado considerando transmisión 64QAM en el código LDPC de la FIG. 10;

La FIG. 13 es un diagrama de flujo que ilustra un procedimiento para generar un código LDPC con una longitud de palabra de código diferente a partir de una matriz de verificación de paridad de un código LDPC almacenado, de acuerdo con una realización de la presente invención;

La FIG. 14 es un diagrama de flujo que ilustra un procedimiento de descodificación LDPC en un aparato de recepción, de acuerdo con una realización de la presente invención;

La FIG. 15 es un diagrama de bloques de un aparato de transmisión que utiliza un código LDPC perforado/reducido, de acuerdo con una realización de la presente invención; y

La FIG. 16 es un diagrama de bloques de un aparato de recepción que utiliza un código LDPC perforado/reducido, de acuerdo con una realización de la presente invención.

En la totalidad de los dibujos, se entenderá que los mismos números de referencia se refieren a los mismos elementos, características y estructuras.

Descripción detallada de realizaciones ejemplares

La siguiente descripción que hace referencia a los dibujos adjuntos, se proporciona para ayudar a una comprensión exhaustiva de las realizaciones de la invención, que se define mediante las reivindicaciones y sus equivalentes. Ésta incluye diversos detalles específicos para ayudar a dicha comprensión, pero estos deben considerarse como meramente ejemplares. Por consiguiente, los expertos en la materia reconocerán que se pueden realizar diversos cambios y modificaciones de las formas de realización que se describen en el presente documento sin apartarse del alcance de la invención. Además, se omiten las descripciones de funciones y construcciones bien conocidas para mayor claridad y concisión.

Los términos y las palabras utilizadas en la siguiente descripción y las reivindicaciones no se limitan a sus significados bibliográficos, sino que se utilizan por el inventor únicamente para facilitar una comprensión clara y consistente de la invención. Por consiguiente, deberá ser evidente para los expertos en la materia que la siguiente descripción de realizaciones de la presente invención se proporciona solamente con fines ilustrativos y no con el fin de limitar la invención, que se define mediante las reivindicaciones adjuntas y sus equivalentes.

Debe entenderse que las formas singulares “un”, “una” y “el” y “la” incluyen sus equivalentes plurales, salvo que el contexto imponga claramente lo contrario. De este modo, por ejemplo, la referencia a "una superficie de componente" incluye la referencia a una o más de dichas superficies.

A continuación se describirá la diferencia de fiabilidad en modulación de orden superior, antes de una descripción de la presente invención. Deberá prestarse la debida atención al diseño de un código LDPC debido a que las fiabilidades de los bits que componen los símbolos de modulación de orden superior son diferentes cuando se utiliza modulación de orden superior en el sistema de comunicación que requiere de códigos LDPC con varias longitudes de palabra de código, a diferencia del sistema de comunicación que utiliza solamente codificación por desplazamiento de fase binario (BPSK) o codificación por desplazamiento de fase en cuadratura (QPSK).

Para explicar la diferencia de fiabilidad en modulación de orden superior, se proporcionará una descripción de constelaciones de señal para modulación de amplitud en cuadratura (QAM), que es la modulación de orden superior utilizada normalmente en los sistemas de comunicación. Un símbolo modulado QAM consiste en una parte real y una parte imaginaria, y pueden generarse diversos símbolos de modulación diferenciando magnitudes y signos de sus partes reales de sus partes imaginarias. Se describirá QAM junto con modulación QPSK para considerar los detalles de las características de QAM.

La FIG. 5A ilustra una constelación de señal para modulación QPSK general.

Con referencia a la FIG. 5A, y0determina un signo de una parte real mientras que y1determina el signo de una parte imaginaria. Es decir, un signo de la parte real es más (+) para y0=0, y menos (-) para y0=1. Asimismo, un signo de la parte imaginaria es más (+) para yi=0, y menos (-) para y i= i. Dado que y0e y1son iguales en probabilidad de aparición de errores, puesto que son bits de indicación de signo que indican signos respectivos de la parte real y la parte imaginaria, las fiabilidades de los bits (y0, yi) correspondientes a una señal de modulación son de igual importancia, en modulación QPSK. Para y0,q e yi,q, el segundo subíndice 'q' indica q-ésimas salidas de bits que constituyen una señal de modulación.

La FIG. 5B ilustra una constelación de señal para modulación 16QAM general.

Con referencia a la FIG. 5B, el significado de (y0, yi, y2, y3) correspondiente a los bits de una señal de modulación, es el siguiente. Los bits y0e y2determinan el signo y la magnitud de la parte real, respectivamente, mientras que los bits yi e y3determinan el signo y la magnitud de la parte imaginaria, respectivamente. En otras palabras, y0e yi determinan signos de la parte real y la parte imaginaria de la señal de modulación, mientras que y2e y3determinan magnitudes de la parte real y la parte imaginaria de la señal de modulación. Debido a que distinguir el signo de una señal modulada es más fácil que distinguir la magnitud de la señal modulada, y2e y3están por encima de y0e yi en probabilidad de producción de errores. Por lo tanto, en términos de probabilidades de no aparición de errores (es decir, de fiabilidades) de los bits, y0=yi > y2=y3. Es decir, los bits (y0, yi, y2, y3) que constituyen una señal de modulación QAM, a diferencia de los de una señal de modulación QPSK, tienen fiabilidades diferentes.

En modulación i6QAM, entre los 4 bits que constituyen una señal, 2 bits determinan signos de la parte real y la parte imaginaria de la señal, y los bits restantes tienen que determinar solamente las magnitudes de la parte real y la parte imaginaria de la señal. Por lo tanto, los órdenes de (y0, yi, y2, y3) y la función de cada bit están sometidos a cambios.

La FIG. 5C ilustra una constelación de señal para modulación 64QAM general.

De (y0, yi, y2, y3, y4, ys), que corresponde a los bits de la señal de modulación, los bits y0, y2e y4determinan la magnitud y el signo de la parte real, e yi, y3e y5determinan la magnitud y el signo de la parte imaginaria. En este caso, y0e yi determinan signos de la parte real y la parte imaginaria, respectivamente, y una combinación de y2e y4y una combinación de y3e y5determinan magnitudes de la parte real y la parte imaginaria, respectivamente. Dado que distinguir los signos de una señal modulada es más sencillo que distinguir las magnitudes de la señal modulada, las fiabilidades de y0e yi son mayores que las fiabilidades de y2, y3, y4e y5. Los bits y2e y3se determinan dependiendo si la magnitud del símbolo modulado es mayor o igual que 4, y los bits y4e y5se determinan de acuerdo con si la magnitud del símbolo modulado está más cerca de 4 o de 0, con 2 centrado entre ambos, o más cerca de 4 o de 8, con 6 centrado entre ambos. Por lo tanto, el intervalo en el que la magnitud está determinada por y2e y3es 4, mientras que el intervalo para y4e y5es 2. Como resultado, la fiabilidad de y2e y3es mayor que la de y4e y5. Para concluir, y0=yi > y2=y3> y4=y5en términos de probabilidades de no aparición de errores (es decir, fiabilidades) de los bits.

En modulación 64QAM, de los 6 bits que constituyen una señal, 2 bits determinan signos de la parte real y la parte imaginaria de la señal, y 4 bits tienen que determinar solamente magnitudes de la parte real y la parte imaginaria de la señal. Por consiguiente, los órdenes de (y0, yi, y2, y3, y4, y5) y la función de cada bit están sometidos a cambios. Asimismo, en una constelación de señal de 256Qa M o superior, las funciones y las fiabilidades de los bits que constituyen una señal modulación son diferentes a las descritas anteriormente. Se omitirá una descripción detallada de las mismas.

Por lo tanto, la presente invención proporciona un procedimiento y un aparato para soportar códigos LDPC con diversas longitudes de palabra de código adecuadas para modulación de orden superior, utilizando una matriz de comprobación de paridad de un código LDPC estructurado, en una forma particular. Además, la presente invención proporciona un aparato para soportar diversas longitudes de palabra de código de acuerdo con un orden superior de modulación en un sistema de comunicación que utiliza un código LDPC en una forma particular, y un procedimiento para controlar el mismo. En particular, la presente invención proporciona un procedimiento para generar un código LDPC utilizando una matriz de comprobación de paridad de un código LDPC dado, siendo el código LDPC generado menor que el código LDPC dado, y un aparato para lo mismo.

La FIG. 6 es un diagrama de bloques de un transceptor en un sistema de comunicación que utiliza un código LDPC.

Con referencia a la FIG. 6, un mensajeuse introduce a un codificador 611 LDPC en un transmisor 610 antes de transmitirse a un receptor 630. El codificador 611 LDPC codifica el mensaje de entrada u, y emite la señal codificadaca un modulador 613. El modulador 613 modula la señal c codificada, y transmite la señal s modulada al receptor 630 sobre un canal 620 inalámbrico. Un desmodulador 631 en el receptor 630 demodula la señal recibida r, y emite la señal desmodulada x a un descodificador 633 LDPC. El descodificador 633 LDPC halla una estimaciónudel mensaje con base en los datos recibidos a través del canal 620 inalámbrico, decodificando la señal desmodulada x.

El codificador 611 LDPC genera una matriz de comprobación de paridad de acuerdo con una longitud de palabra de código requerida por un sistema de comunicación, utilizando un esquema preestablecido. En particular, de acuerdo con una realización de la presente invención, el codificador 611 LDPC puede soportar diversas longitudes de palabra de código utilizando el código LDPC, sin la necesidad separada de información adicional almacenada.

Según una realización de la presente invención, un procedimiento de obtención de diversas longitudes de palabra de código a partir de un código LDPC dado utiliza reducción y perforación. El término “perforación”, tal como se utiliza en el presente documento, indica un procedimiento que no transmite una parte especificada de una palabra de código LDPC después de generar la palabra de código LDPC a partir de una matriz de comprobación de paridad particular dada realizando codificación LDPC. Por lo tanto, un receptor determina que los bits no transmitidos han sido borrados.

Para una mejor comprensión de la perforación, se describirá en mayor detalle a continuación una matriz de verificación de paridad del código LDPC de DVB-S2 ilustrado en la FIG. 3.

En cuanto a la matriz de verificación de paridad del código LDPC DVB-S2 ilustrado en la FIG. 3, su longitud total es de N1,K1columnas en la parte delantera de la matriz de verificación de paridad correspondiente a bits de información (0, /1...,/V<m>), y las columnas en la parte posterior restante correspondientes a bits de paridad p P1,...,<pn>1-<k m>) de longitud (N1-<k>1).

De manera general, la perforación puede aplicarse tanto a los bits de información como a los bits de paridad. Aunque normalmente la perforación y la reducción reducen las longitudes de palabra de código, la perforación, a diferencia de la reducción, descrita anteriormente en el presente documento, no limita los valores de bits particulares. La perforación es un procedimiento para, simplemente, no transmitir bits de información particulares o partes particulares de bits de paridad generados, de manera que un receptor pueda borrar los bits correspondientes. En otras palabras, simplemente no transmitiendo bits en las posiciones Np predefinidas en una palabra de código LDPC de longitud N1generada, la perforación puede obtener el mismo efecto al obtenido transmitiendo una palabra de código LDPC de longitud (N<i>-Np). Dado que las columnas correspondientes a los bits perforados en la matriz de comprobación de paridad se utilizan todas intactas en un procedimiento de decodificación, con las columnas borradas, la perforación es diferente a la reducción.

Además, debido a que la información de la posición para los bits perforados puede compartirse o estimarse en común mediante el transmisor y el receptor cuando el sistema se configura, el receptor puede simplemente borrar los correspondientes bits perforados, antes de la decodificación.

En la técnica de perforación, debido a que la longitud de una palabra de código que el transmisor transmite realmente es de N1-Np, y a que la longitud de una palabra de información es de manera constante K1, la tasa de código pasa a ser de K|/(N1-Np), que siempre es mayor que la primera tasa de código dada K1/N1.

A continuación se realizará una descripción de la técnica de reducción y la técnica de perforación adecuadas para el código LDPC de DVB-S2. El código LDPC de DVB-S2, que se ha descrito anteriormente, es un código LDPC que tiene una estructura particular. Por lo tanto, comparado con el código LDPC normal, el código LDPC de DVB-S2 puede experimentar reducción y perforación más eficaces.

Con referencia a la FIG. 4, se proporcionará una descripción detallada de las características de un código LDPC de DVB-S2 al que se aplica perforación de paridad. Cabe señalar que para el código LDPC DVB-S2 de la FIG. 4, N1=30, K1=10, M1=5 y q=3 y las secuencias de posición de ponderación-1 para las columnas 0-ésimas en tres grupos de columnas son de la siguiente manera:

Una secuencia de posición de ponderación-1 i-ésima en una columna i-ésima representa secuencialmente la información sobre las posiciones de las filas con 1 en un grupo de columnas i-ésimo.

La FIG. 7 ilustra un ejemplo en el que se aplica perforación aleatoria al código LDPC de la FIG. 4. Dado que los bits de paridad perforados en FIG. 7 están sometidos a un procedimiento de borrado en un descodificador, los bits de paridad perforados, en comparación con los otros bits no eliminados, no tienen un efecto mayor de mejora del rendimiento en un procedimiento de descodificación LDPC, de manera que sus fiabilidades disminuyen. Por consiguiente, los otros bits conectados directamente a los bits de paridad perforados, que tienen una fiabilidad reducida, acusan también una reducción en el efecto de mejora del rendimiento en el procedimiento de decodificación. La reducción en el efecto de mejora del rendimiento aumenta a medida que aumenta el número de aristas conectadas directamente a los bits perforados en el grafo de Tanner.

En la FIG. 7, por ejemplo, un bit de información 0-ésimo correspondiente a una columna 0-ésima está conectado directamente dos veces al bit de paridad perforado, un tercer bit de información correspondiente a una tercera columna está conectado directamente una vez al bit de paridad perforado, y un 8° bit de información correspondiente a una 8° columna está conectado directamente tres veces al bit de paridad perforado. En este caso, el 3er, el de orden 0, y el 8° bits de información son superiores en efecto de mejora del rendimiento para el procedimiento de decodificación. En otras palabras, cuando los grados de los nodos variables son iguales entre sí, el efecto de mejora del rendimiento disminuye a medida que aumenta el número de bits perforados conectados.

Como se puede apreciar de la FIG. 7, los números de bits de paridad perforados, que están conectados directamente a bits de información respectivos, son aleatorios debido al patrón de perforación aleatorio. Por lo tanto, existe una elevada probabilidad de que las fiabilidades de los bits de información respectivos sean asimismo aleatorias. En otras palabras, mientras que algunos bits de información pueden obtener un rendimiento de decodificación mejor que el necesario, otros bits de información pueden sufrir una degradación significativa del rendimiento. Este patrón de perforación aleatorio puede conducir a una irregularidad considerable de las fiabilidades de los bits de información en el procedimiento de decodificación.

La FIG. 8 ilustra un segundo ejemplo en que se aplica perforación no aleatoria al código LDPC de la FIG. 4. Más específicamente, en el ejemplo ilustrado en la FIG. 8 se aplica un patrón de perforación relativamente no aleatorio, en una forma particular. 8.

Con referencia a la FIG. 8, a pesar de que se aplica el patrón de perforación relativamente no aleatorio, las conexiones a los bits de información pueden ser significativamente irregulares de acuerdo con el patrón de perforación correspondiente. El patrón de perforación no aleatorio de la FIG. 8 puede ser más irregular en comparación con el patrón de perforación aleatorio de la FIG. 7.

En el caso del código LDPC con una matriz de comprobación de paridad que tiene una estructura particular tal como el código LDPC de DVB-S2, las conexiones entre los bits de información y los bits de paridad perforados según el patrón de perforación pueden cambiar significativamente.

Las realizaciones de la presente invención sugieren un patrón de perforación que proporciona un rendimiento de decodificación estable suprimiendo al máximo la irregularidad de las fiabilidades de los bits de información en el procedimiento de decodificación, utilizando las características estructurales del código LDPC de DVB-S2.

La FIG. 9 ilustra un tercer ejemplo donde se aplica perforación no aleatoria al código LDPC de la FIG. 4. En el ejemplo de la FIG. 9, un patrón de perforación que mantiene un intervalo constante de 3 entre bits de paridad perforados desdeq=3,que es una de las variables constituyentes, se aplica a la matriz de verificación de paridad mostrada en la FIG.

4. Como se puede observar a partir de la FIG. 9, cada uno de los bits de información está conectado de la misma manera, y dos veces, al bit perforado.

La irregularidad entre los bits perforados y los bits de información se reduce notablemente cuando el intervalo entre los bits de paridad perforados se ajusta de acuerdo con el valor deqdebido a la estructura del código LDPC de DVB-S2. Esto se describe mejor haciendo referencia a la FIG. 3.

Haciendo referencia a las Reglas 1 y 2 y a la Figura 3, en relación con cada grupo de columnas, las posiciones de los 1 en la primera columna en el grupo de columnas correspondiente, determinan posiciones de los 1 en las columnas restantes. Los índices de las filas en las que 1 está situado en las columnas restantes difieren exactamente en un múltiplo deqrespecto de un índice de una fila en la que 1 está situado en la primera columna, en relación con módulo (N1-K1), en que N1indica la longitud de una palabra de código LDPC y K1indica una longitud de una palabra de información. Más específicamente, los índices de las filas en las que 1 está situado en dos columnas consecutivas en un grupo de columnas particular difieren entre sí exactamente en q, para módulo (N1-K1).

Otra característica del código LDPC de DVB-S2 se encuentra en una submatriz correspondiente a la parte de paridad en la matriz de comprobación de paridad. Con referencia a la FIG. 3, la parte de paridad tiene una estructura de una matriz triangular inferior en la que 1 existe en todas las partes diagonales y, en esta estructura, un bit de paridad iésimo corresponde a un '1' situado en una fila i-ésima.

En función de la característica estructural del código LDPC de DVB-S2, suponiendo que se perforan bits de paridad particulares, si se repite exactamente una perforación de paridad a intervalos de q, el número de bordes de bits de información conectadas a los bits de paridad perforados en un grupo de columnas particular es el más regular. Por ejemplo, suponiendo que un bit de paridad i-ésimo se perfora para 0</<q y un bit de paridad de orden (/+kq)-ésimo se perfora repetidamente para 0<k<Mi, si un cierto bit de información está conectado al bit de paridad i-ésimo, esto indica que '1' existe en una fila i-ésima para una columna correspondiente al bit de información. Por lo tanto, puede entenderse que hay '1' en la fila (i+kd)-ésima en una columna correspondiente a un bit de información que está separado enkdel bit de información anterior entre las columnas en un grupo de columnas, de acuerdo con la Regla 1 y la Regla 2. Como resultado, el bit de información está conectado al bit (i+kq)-ésimo perforado.

Para el código LDPC de DVB-S2, debido a que los grados de los nodos variables correspondientes a toda la palabra de información son iguales entre sí en un grupo de columnas, y en una fila hay distribuido un '1' o menos, cuando se aplica perforación q-periódica, los bits de información correspondientes a un grupo de columnas se conectan a un mismo número de bits perforados. Por lo tanto, las conexiones entre los bits perforados y los bits de información se regularizan, de manera que puede esperarse una decodificación estabilizada en el procedimiento de decodificación.

En lo descrito hasta ahora, puede apreciarse que para el código LDPC de DVB-S2, la técnica de perforación qperiódica puede contribuir a la mejora del rendimiento haciendo la mejor utilización de las características estructurales del código LDPC de DVB-S2. Sin embargo, hasta la fecha, en relación con el patrón de perforación optimizado obtenido considerando la perforación q-periódica, solamente se conocen los resultados obtenidos estableciendo BPSK o QPSK.

Además del procedimiento de perforación q-periódica, se conocen procedimientos que optimizan el rendimiento de acuerdo con la tasa de código o la longitud de palabra de código cuando se aplica reducción o perforación al código LDPC general. Sin embargo, debido a que los procedimientos existentes conocidos de descubrimiento de un patrón de reducción/perforación llevan a cabo el procedimiento de optimización teniendo en cuenta solamente BPSK o QPSK, solamente podía existir un patrón de reducción/perforación optimizado para un código LDPC dado.

Sin embargo, el patrón de perforación/reducción optimizado obtenido cuando se utiliza modulación de orden superior y se ha determinado un esquema de constelación de señal/mapeo de bits (mapeo de bits sobre la constelación de señal), puede ser diferente al obtenido utilizando modulación BPSK o QPSK.

En modulación BPSK o QPSK, debido a que las fiabilidades de los bits que constituyen un símbolo son iguales, las fiabilidades de los bits de una palabra de código son iguales asimismo en la palabra de código LDPC después de que se ha sometido a reducción o perforación, de manera que no es necesario considerar un esquema de modulación en el procedimiento de descubrimiento del patrón de reducción/perforación. Sin embargo, tal como se ha descrito anteriormente, en la modulación de orden superior tal como 16QAM, 64QAM y 256QAM, debido a que las fiabilidades de los bits que componen un símbolo son diferentes, cuando se determina el esquema de modulación de orden superior y el esquema de constelación de señal/mapeo de bits, las fiabilidades de los bits de palabra de código en la palabra de código LDPC después de la aplicación de reducción o perforación pueden ser diferentes a las mismas antes de la aplicación de la perforación o reducción.

La FIG. 10 ilustra otro ejemplo de una matriz de verificación de paridad de un código LDPC de DVB-S2.

En la Figura 10, N1=40, K|=10, M1=5 y q=6 y las secuencias de posición de ponderación-1 para las columnas de orden 0 en dos grupos de columnas de una palabra de información, son de la siguiente manera:

Con referencia a la FIG. 10, un grado de cada columna correspondiente al primer grupo de columnas es 5, y el grado de cada columna correspondiente al segundo grupo de columnas es 3. En general, en relación con un código LDPC, su efecto de mejora del rendimiento es excelente en un procedimiento de decodificación a medida que aumentan los grados. Por lo tanto, normalmente se espera que el rendimiento proporcionado después de la decodificación de los bits correspondientes al primer grupo de columnas sea superior comparado al del segundo grupo de columnas.

Con referencia a la FIG. 11, se realizará a continuación una breve descripción de un patrón de perforación que es adecuado cuando se aplica modulación BPSK o QPSK al código LDPC con la matriz de verificación de paridad de la FIG. 10. En la FIG. 11, y0e y1indican cada símbolo BPSK, o indican dos bits que componen un símbolo QPSK. Por lo tanto, y0e y1son iguales en cuanto a fiabilidad en la constelación de señal.

Con referencia a la FIG. 11, después de que se ha perforado un bit de paridad correspondiente a una 5° columna en una submatriz correspondiente a un bit de paridad arbitrario, se perfora un bit de paridad cuatro veces en un periodo deq.En este punto, los bits de información correspondientes a las columnas de grado-5 están conectados a bits de paridad perforados mediante 2 aristas, y los bits de información correspondientes a las columnas de grado-3 no están conectados a bits de paridad perforados en el grafo de Tanner.

En general, los bits conectados a muchos bits perforados muestran un mal efecto de mejora del rendimiento en el procedimiento de decodificación. Sin embargo, en la FIG. 11, las columnas de grado-5 siguen teniendo 3 bordes que no están conectados a los bits perforados, de manera que el rendimiento puede no reducirse significativamente en el procedimiento de descodificación. Además, dado que los bits de información en las columnas de grado-3 no están conectados directamente a los bits de paridad perforados, una degradación significativa del rendimiento puede no ocurrir de manera similar en el procedimiento de decodificación.

En el presente documento se supone que las columnas de grado-5 son superiores a las columnas de grado-3 en términos del efecto de mejora del rendimiento en el procedimiento de decodificación. Sin embargo, esta suposición es válida solamente para BPSK o QPSK, y no puede aplicarse siempre para modulación de orden superior general.

Por ejemplo, como se ilustra en la FIG. 12A, la modulación 16QAM puede aplicarse al código LDPC con la matriz de verificación de paridad de la FIG. 10. En la FIG. 12A, y0e y1indican bits de fiabilidad elevada que determinan signos de una parte real y una parte imaginaria en un símbolo 16QAM, respectivamente. Es decir, la relación de fiabilidad entre los bits se define como y0= y1> y2= y3.

Con referencia a la FIG. 12A, las columnas de grado-5 están asignadas a y3y las columnas de grado-3 están asignadas a y-i. En otras palabras, las columnas de grado-5 están mapeadas a un bit de fiabilidad menor y las de grado-3 están mapeadas a un bit de fiabilidad mayor en la constelación de señal.

En este caso, no puede concluirse que las columnas de grado-5 tengan un mayor efecto de mejora del rendimiento en el procedimiento de decodificación. Las razones son las siguientes. En vista de las características de la modulación 16QAM, dado que las columnas de grado-5 están mapeadas a información de fiabilidad menor en una señal recibida de un canal, su mejora de la fiabilidad se realiza muy lentamente en el procedimiento de decodificación. Por otra parte, las columnas de grado-3, aunque tienen un grado bajo, se mapean a información de fiabilidad menor, de manera que el efecto de mejora de la fiabilidad se produce muy rápido.

Como se ha descrito anteriormente, no puede garantizarse que los bits correspondientes a las columnas de grado superior tengan siempre un rendimiento superior en el código LDPC al que se aplica modulación de orden superior.

Con referencia nuevamente a la FIG. 12A, en una implementación, después de que se perfora un bit de paridad correspondiente a una 4° columna en una submatriz correspondiente a un bit de paridad arbitrario, se perfora un bit de paridad cuatro veces a un periodo de q. En este punto, los bits de información tanto en las columnas de grado-5 como en las columnas de grado-3 están conectados a bits de paridad perforados mediante 1 arista en el grafo de Tanner.

En el patrón de perforación aplicado en la FIG. 11, los bits perforados están conectados solamente a las columnas de grado-5 debido a que el efecto de mejora del rendimiento de las columnas de grado-5 es alto en modulación BPSK o QPSK. Sin embargo, en el patrón de perforación ilustrado en la FIG. 12A, los bits perforados están distribuidos uniformemente considerando la diferencia entre fiabilidades correspondientes a cada grupo de columnas con base en el esquema de modulación. En un análisis de este caso, dado que las columnas de grado-5 están conectadas solamente a un bit perforado, existe una probabilidad elevada de que no se produzca más degradación significativa del rendimiento. Asimismo, aunque las columnas de grado-3 están conectadas a un bit perforado, corresponden a información de alta fiabilidad procedente de una señal recibida, de manera que existe una probabilidad elevada de que no se produzca una degradación significativa del rendimiento.

De manera similar, incluso cuando se aplica modulación 64QAM al código LDPC con la matriz de verificación de paridad de la FIG. 10 como se ilustra en la Figura 12B, las características pueden ser diferentes de las de BPSK, QPSK y 16QAM. En la FIG. 12B, yo e y1indican bits de fiabilidad elevada que determinan signos de una parte real y una parte imaginaria en un símbolo 64QAM, respectivamente. Es decir, la relación de fiabilidad entre los bits se define como yo = yo > y2= y3 > y4 = y5.

La FIG. 12B ilustra un ejemplo de un patrón de perforación obtenido considerando bits de paridad correspondientes a columnas de grado-2. En la FIG. 12A para 16QAM, aunque 3 bits entre los bits de paridad perforados están conectados a los bits y2e y3de fiabilidad mínima, dado que los bits de información correspondientes a las columnas de grado-5 o grado-3 tienen buen rendimiento, no se produce degradación del rendimiento. Sin embargo, en la FIG. 12B, cuando se aplica 64QAM, cuando demasiados bits de paridad están conectados a y4e y5con fiabilidades muy bajas, puede producirse una degradación del rendimiento. Por lo tanto, las fiabilidades correspondientes a los bits de paridad deberán asimismo considerarse cuidadosamente.

Cabe señalar que en las FIGS. 12A y 12B, cuando la longitud de palabra de código del código LDPC se reduce debido a la reducción o perforación, los órdenes de los bits correspondientes a la constelación de señal son iguales, pero los bits disminuyen en una proporción predeterminada. Por ejemplo, en las FIGS. 12A y 12B, para un código LDPC, los órdenes (y3, y-i, yo, y2, y-i, y3, y2, yo) e (y5, y-i, y3, y4, yo, y2, y3, y5, y-i, y2, y4, yo) de bits correspondientes a las constelaciones de señal se mantienen, pero la proporción de los bits correspondientes a cada constelación de señal disminuye en proporción a la longitud de la palabra de código LDPC.

Como se describe en las FIGS. 10, 11, 12A y 12B, es fácil suponer que podría cambiarse el mismo patrón de perforación de acuerdo con el esquema de modulación. Es decir, cuando se determina un esquema de modulación de orden superior y una constelación de señal/mapeo de bits para un código LDPC dado, el patrón de perforación óptimo está sometido a cambios de acuerdo con las conexiones entre bits perforados y otros bits no perforados. Por lo tanto, deberían aplicarse diferentes patrones de perforación de acuerdo con los esquemas de modulación de transmisión, para minimizar la degradación del rendimiento causada por la perforación.

El procedimiento general para aplicar el esquema de perforación descrito anteriormente puede resumirse en 5 etapas, como sigue. Por conveniencia, se supone en el presente documento que N1indica la longitud de una palabra de código LDPC, cada grupo de columnas incluye M1columnas yNpbits de paridad se someten a perforación. El siguiente procedimiento de perforación se ilustra resumidamente en la FIG. 13.

Etapa de perforación 1

Un aparato de transmisión genera una palabra de código LDPC de DVB-S2 reducida/no reducida existente, en la etapa 1301.

Etapa de perforación 2

A

M , El aparato de transmisión determina el númeroNPde bits de paridad a perforar en la etapa 1303, y halla

en la etapa 1305, en que L'<V>J x es el número máximo entero que es menor o igual que x.

Etapa de perforación 3

El aparato de transmisión determina los bits de paridad a perforarpo, pii,...,p/A-1para 0<x<A y0<ix<q,de acuerdo con un esquema de modulación de transmisión, en la etapa 1307. Se asume que para 0<x<q, se determinaron previamente valores de iX utilizando un procedimiento de evolución de la densidad que considera el esquema de modulación de transmisión (en la presente memoria, se da una relación de A<q).

Etapa de perforación 4

El aparato de transmisión aplica perforación a todos los bits de paridadpix+kqBpara 0<x<A y 0<k<M-i, en la etapa 1307. En este caso, la constanteBes un número entero predeterminado distinto de cero.

Etapa de perforación 5

El aparato de transmisión perfora adicionalmente los bits de paridadp¡A+kqBpara0<k<Np-AMi,en la etapa 1307. A continuación, el aparato de transmisión transmite bits excepto para los bits perforados en la etapa 1309.

A partir de la etapa de perforación 1 hasta la etapa de perforación 5, se comprenderá que el patrón de perforación puede definirse con precisión cuando se conoce el númeroNpde bits a perforar, la información secuencial que define valores deixy el valor de q.

Para describir ejemplos detallados en los que se llevan a cabo las etapas de perforación anteriores de acuerdo con los esquemas de modulación, en la Tabla 1 se muestran patrones de perforación por debajo del óptimo (es decir, suboptimizados) para un código LDPC de DVB-S2 con N-F16200, K|=7200, M1=360 y q=25. A continuación se describirá en detalle un procedimiento de selección de patrones de perforación subóptimos.

En la Tabla 1, (p0, p-i, p2,..., p8999) indica todos los bits de paridad del código LDPC de DVB-S2, que están enumerados en una fila.

Tabla 1

Haciendo referencia a la Tabla 1, puede apreciarse que cuando se determina la longitud de los bits de paridad a perforar, el procedimiento de perforación basándose en patrones de perforación subóptimos se lleva a cabo mediante un procedimiento predeterminado independientemente del esquema de modulación, pero las relaciones entre las funciones de permutación que indican patrones de perforación optimizados son todas diferentes de acuerdo con los esquemas de modulación. Es decir, cuando se aplica el procedimiento de perforación sin tener en cuenta el esquema de modulación, puede producirse una degradación significativa del rendimiento de acuerdo con los esquemas de modulación.

A partir del procedimiento de perforación, puede apreciarse asimismo que bits de paridadAMi seperforan en la etapa de perforación 3 y en la etapa de perforación 4, y bits de paridadNp-AM1se perforan en la etapa de perforación 5, de manera que se perfora un total de Np bits de paridad.

Los patrones de perforación subóptimos mostrados en la tabla 1 pueden no ser únicos en función de las condiciones para encontrar los patrones de perforación. Debido a que son posibles varias selecciones del procedimiento de selección de los patrones de perforación, que se describirá en detalle a continuación, pueden estar disponibles muchos patrones de perforación que muestran un buen rendimiento. De hecho, los patrones de perforación mostrados en la tabla 2 pueden proporcionar asimismo un rendimiento excelente, tal como los patrones de perforación definidos en la tabla 1.

Tabla 2

El procedimiento de asignación de bits correspondientes a las constelaciones de señal utilizadas en modulaciones 16QAM y 64QAM de la Tabla 2 es el resultado obtenido aplicando los mismos esquemas de asignación de bits a aquellos que se ilustran en las FIGS. 12A y 12B.

La palabra de código LDPC de DVB-S2 transmitida después de experimentar la perforación se restaura a su señal original a partir de una señal recibida en un aparato de recepción, mediante el procedimiento de descodificación de la FIG. 14.

La Figura 14 es un diagrama de flujo que ilustra un procedimiento de recepción en un aparato de recepción de acuerdo con una realización de la presente invención.

Con referencia a la FIG. 14, un aparato de recepción determina o estima un patrón de perforación/reducción a partir de una señal recibida, en la etapa 1401. A continuación, el aparato de recepción determina en la etapa 1403 si existen bits perforados o reducidos. En ausencia de bits perforados o reducidos, el aparato de recepción lleva a cabo la decodificación, en la etapa 1409. Sin embargo, cuando existen bits perforados o reducidos, en la etapa 1405 el aparato de recepción proporciona el patrón de perforación/reducción al codificador 1560 LDPC, que se describirá en relación con la FIG. 15, en la etapa 1405.

En la etapa 1407, el codificador 1560 LDPC determina que los bits perforados son bits borrados, y determina que la probabilidad de que los valores de los bits reducidos sean cero (0) es de 1. A continuación, el codificador 1560 LDPC lleva a cabo la decodificación, en la etapa 1409.

En el procedimiento de perforación, se aplica una perforación g-periódica para estabilizar el rendimiento del código LDPC de DVB-S2 utilizando características estructurales del código LDPC de DVB-S2.

Una diferencia más significativa entre la presente invención y la técnica anterior radica en considerar la fiabilidad del esquema de modulación de transmisión cuando se determinan bits de paridad a perforar en la etapa de perforación 3. En este punto, se proporciona a continuación un ejemplo de un procedimiento de selección de secuencia para determinar los bits a perforar en el código LDPC de DVB-S2 en la etapa de perforación 3. El siguiente procedimiento de selección está sometido a cambios, cuando se aplica a otros códigos LDP<c>.

Procedimiento de selección 1

En primer lugar se determinan los bits que están conectados, si es posible, a un número menor de bits de información.

Procedimiento de selección 2

A partir de los bits de paridad determinados en el procedimiento de selección 1, se determinan los bits de paridad a perforar, que presentan el rendimiento más asintótico, utilizando un procedimiento de análisis de evolución de la densidad que considera tanto un esquema de modulación como una distribución de grados.

Procedimiento de selección 3

Basándose en los bits de paridad a perforar determinados en el procedimiento de selección 2, se repiten el procedimiento de selección 1 y el procedimiento de selección 2 sobre los bits, excluyendo los bits a perforar ya seleccionados.

Normalmente, cuando el númeroNpde bits a perforar varía mucho, los patrones de perforación optimizados basándose en el valor deNppueden no tener correlación entre sí. En otras palabras, en un sistema en el que el valor deNpvaría mucho, todos los patrones de perforación optimizados con base en el valor de Np deben almacenarse por separado para un rendimiento optimizado.

Sin embargo, aunque no está garantizado que los patrones de perforación obtenidos aplicando el procedimiento de selección anterior sean óptimos para todos los casos, tendrían un rendimiento relativamente estable a partir de un patrón de perforación que tenga una regla regular, independientemente de un cambio en el valor deNp,garantizando de ese modo el rendimiento relativamente estable y un almacenamiento sencillo de los patrones de perforación.

Por ejemplo, suponiendo que los órdenes de los bits de paridad a perforar se establecen comoPi, P2,...,Pq,puede almacenarse solamente una secuencia que indica los órdenes de los bits de paridad para permitir una perforación eficaz para un valor arbitrario deNp,a través de la Etapa de Perforación 1 hasta la Etapa de Perforación 5.

La técnica de perforación puede contribuir a un aumento en la tasa de código, debido a que puede cambiar una longitud de una palabra de código LDPC, y reducir la longitud de la palabra de código sin cambiar una longitud de la información. Preferentemente, la perforación y la reducción pueden aplicarse conjuntamente para obtener la tasa de código y una longitud de palabra de código necesarias en el sistema.

Suponiendo, tal como se ha descrito anteriormente, que una longitud de palabra de código y una longitud de información de un código LDPC, que se pretende que se obtengan finalmente a partir de un código LDPC dado con una longitud de palabra de código N1y una longitud de informaciónKmediante reducción y perforación, son N2y K2, respectivamente, si se proporciona una definición de N-i-N2=Nñ y K1-K2=Kñ, el código LDPC con una longitud de palabra de códigoN2y una longitud de información K2puede generarse reduciendoKñbits y perforandoNp(=Nñ-K¿) bits a partir de una matriz de verificación de paridad del código LDPC dado. En el caso del código LDPC generado,

*1- K ,

paraNñ>0oKá>0, dado que la tasa de código es ,

las longitudes de perforación y reducción pueden establecerseK t - K ,

considerandoN2y 7V,-JVa

La FIG. 15 es un diagrama de bloques de un aparato de transmisión que utiliza un código LDPC perforado/reducido, de acuerdo con una realización de la presente invención.

Con referencia a la FIG. 15, un aparato de transmisión incluye un controlador 1510, un aplicador 1520 de patrón de reducción, un extractor 1540 de matriz de verificación de paridad de código LDPC, un codificador 1560 LDPC y un aplicador 1580 de patrón de perforación.

El extractor 1540 de matriz de comprobación de paridad de código LDPC extrae una matriz de comprobación de paridad de código LDPC que se ha sometido a reducción. La matriz de comprobación de paridad de código LDPC puede extraerse utilizando una memoria, puede proporcionarse en el aparato de transmisión o puede generarse por el aparato de transmisión.

El controlador 1510 controla el aplicador 1520 de patrón de reducción para determinar un patrón de reducción de acuerdo con una longitud de información. El aplicador 1520 del patrón de reducción inserta bits con un valor de 0 en las posiciones correspondientes a bits reducidos, o elimina columnas correspondientes a los bits reducidos, a partir de una matriz de comprobación de paridad de un código LDPC dado. El patrón de reducción puede determinarse extrayendo un patrón de reducción almacenado en una memoria, generando un patrón de reducción utilizando un generador de secuencia (no mostrado) u obteniendo un patrón de reducción utilizando un algoritmo de análisis de evolución de la densidad para una matriz de comprobación de paridad y una longitud de información dada.

El aplicador 1520 del patrón de reducción es opcional cuando no se requiere la reducción para el código. Además, el controlador 1510 controla el aplicador 1580 del patrón de perforación para determinar y aplicar un patrón de perforación de acuerdo con un esquema de modulación y una longitud de bits de perforación.

El aplicador 1580 del patrón de perforación determina el número de bits de paridad a perforar, divide en intervalos predeterminados los bits de paridad, determina el número de bits de perforación, que se someten a perforación dentro de los intervalos predeterminados, determina un esquema de modulación, determina posiciones de los bits de paridad a perforar correspondientes al número determinado de bits de perforación dentro de los intervalos predeterminados de acuerdo con el esquema de modulación determinado, y lleva a cabo perforación repetidamente sobre los bits de paridad a perforar correspondientes a las posiciones determinadas en los intervalos predeterminados. Los intervalos predeterminados se determinan dividiendo una longitud de los bits de paridad por una longitud de un grupo de columnas en una matriz de comprobación de paridad.

Los bits restantes, excepto los bits perforados, se transmiten a un receptor de acuerdo con el esquema de modulación, mediante una unidad de transmisión (no mostrada).

El codificador 1560 LDPC lleva a cabo la codificación basándose en el código LDPC reducido mediante el controlador 1510 y el aplicador 1520 del patrón de reducción.

La FIG. 16 es un diagrama de bloques de un aparato de recepción de acuerdo con una realización de la presente invención, en el que una señal transmitida desde un sistema de comunicación que utiliza un código LDPC de DVB-S2 perforado/reducido, se recibe y restaura a los datos deseados por el usuario.

Con referencia a la FIG. 16, un aparato de recepción incluye un controlador 1610, una unidad 1620 de determinación/estimación de un patrón de reducción/perforación, un desmodulador 1630 y un descodificador LDPC 1640.

El demodulador 1630 recibe y desmodula un código LDPC reducido/perforado, y proporciona la señal desmodulada a la unidad 1620 de determinación/estimación del patrón de reducción/perforación y al decodificador 1640 LDPC.

La unidad 1620 de determinación/estimación del patrón de reducción/perforación, bajo el control del controlador 1610, estima o determina información sobre un patrón de perforación/reducción del código LDPC a partir de la señal desmodulada, y proporciona al decodificador 1640 LDPC información de posición de los bits perforados/reducidos. La unidad 1620 de determinación/estimación del patrón de reducción/perforación puede determinar o estimar el patrón de perforación/reducción extrayendo un patrón de perforación/reducción almacenado en una memoria, generando un patrón de perforación/reducción utilizando un procedimiento de generación implementado previamente u obteniendo un patrón de perforación/reducción utilizando un algoritmo de análisis de evolución de la densidad para una matriz de comprobación de paridad y una longitud de información dada. El decodificador 1640 LDPC realiza un procedimiento de borrado sobre los bits perforados y lleva a cabo decodificación sobre los mismos.

Cuando el aparato de transmisión aplica tanto reducción como perforación, la unidad 1620 de determinación/estimación del patrón de reducción/perforación, en el aparato de recepción, puede llevar a cabo la determinación/estimación del patrón sobre la reducción en primer lugar, llevar a cabo la estimación/determinación del patrón sobre la perforación en primer lugar, o realizar la determinación/estimación del patrón tanto sobre la reducción como sobre la perforación. La unidad 1620 de determinación/estimación del patrón de reducción/perforación determina la presencia/ausencia de bits que perforación en la señal desmodulada. Cuando existen bits de perforación, la unidad 1620 de determinación/estimación del patrón de reducción/perforación determina las posiciones de los bits de paridad perforados estimando información sobre el patrón de perforación.

El decodificador 1640 LDPC decodifica datos utilizando las posiciones determinadas de los bits de paridad perforados, suponiendo que la probabilidad de que los bits perforados sean cero (0) y la probabilidad de que los bits perforados sean 1, son iguales a 1/2. Debido a que la probabilidad de que los valores de los bits reducidos sean cero es 1 (es decir, el 100 %), el decodificador 1640 LDPC determina si permitirá o no que los bits reducidos formen parte de su operación de decodificación, en función del valor 1 de la probabilidad de que los bits reducidos sean cero. Cuando el decodificador 1640 LDPC recibe información sobre la longitud del código LDPC de DVB-S2 reducido, mediante la unidad 1620 de determinación/estimación del patrón de reducción/perforación, el decodificador 1640 LDPC restaura los datos deseados por el usuario a partir de las señales recibidas.

Como se ha descrito en relación con la FIG. 15, la reducción se lleva a cabo en la etapa de entrada del codificador 1560 LDPC y la perforación se lleva a cabo en la etapa de salida del codificador 1560 LDPC. Sin embargo, en el aparato de recepción ilustrado en la FIG. 16, el descodificador 1640 LDPC debe tener simultáneamente información sobre la perforación y la reducción, para hacer posible la descodificación.

Tal como resulta evidente a partir de la descripción anterior, las realizaciones de la presente invención pueden generar un código LDPC separado con una longitud de palabra de código diferente, optimizando el rendimiento de codificación/decodificación utilizando información sobre una matriz de comprobación de paridad dada en el sistema de comunicación que utiliza modulación de orden superior y códigos LDPC.

Si bien la invención se muestra y se describe con referencia a determinadas realizaciones ejemplares de la misma, aquellos expertos en la técnica entenderán que se pueden realizar diversos cambios en la forma y los detalles de la misma sin apartarse del ámbito de la invención como se define por las reivindicaciones adjuntas.

Claims

REIVINDICACIONES 1. Un procedimiento para perforación de bits de paridad por un transmisor en un sistema de comunicación utilizando un código de Verificación de Paridad de Baja Densidad, LDPC, comprendiendo el procedimiento: determinar (1301) un númeroNpde bits de paridad que deben perforarse en una codificación LDPC descrita en la norma de radiodifusión de vídeo digital de transmisión por satélite de segunda generación, DVB-S2; determinar (1305) un númeromde conjuntos de bits de paridad en los que se van a perforar todos los bits de paridad, con base en el número de bits de paridad que se van a perforar; y perforar (1307) todos los bits de paridad demconjuntos de bits de paridad Pn(0), Pn(i), ..., Pn(m-i), y(Np-360m)bits de paridad entre los bits de paridad de un conjunto de bits de paridadPn(m),en el que

360 en el que los conjuntos de bits de paridad se definen con base en la siguiente ecuación,Pj={pkIj=kmodq, 0<k<Ni-Ki}, en la cualNidenota una longitud de la codificación LDPC,Kidenota una longitud de una parte de información de la codificación LDPC,Pjdenota un conjunto de bits de paridadj-ésimo, pkdenota un bit de paridadK-ésimo, qes un valor que satisfaceq = (Ni -Ki)/ 360, en el que si un esquema de modulación es 16QAM,Ni= 16200,Ki= 7200, yq= 25, los índices n(0), ..., n(m-1) para losmconjuntos de bits de paridad Pn(0), Pn(1), ...,Pn(m-i)se definen con base en la siguiente tabla:
2. El procedimiento de la reivindicación 1, en el que si un esquema de modulación es 64QAM, N1 = 16200, K1 = 7200, y q = 25, los índices n(0), ..., n(m-1) para losmconjuntos de bits de paridad Pn(0), Pn(1), ...,Pn(m-i)se definen con base en una tabla siguiente:
3. Un aparato para perforar bits de paridad en un sistema de comunicación utilizando un código LDPC (Verificación de Paridad de Baja Densidad), comprendiendo el aparato: un aplicador de patrón de perforación (1580) configurado para: determinar (1301) un númeroNpde bits de paridad que deben perforarse en una codificación LDPC descrita en la norma de radiodifusión de vídeo digital de transmisión por satélite de segunda generación, DVB-S2; determinar (1305) un númeromde conjuntos de bits de paridad en los que se van a perforar todos los bits de paridad, con base en el número de bits de paridad que se van a perforar; y perforar (1307) todos los bits de paridad demconjuntos de bits de paridadPn<p),Pn(i), ...,Pn(m-i),y(Np-360m)bits de paridad entre los bits de paridad de un conjunto de bits de paridad P^m), en el que

360 en el que los conjuntos de bits de paridad se definen con base en la siguiente ecuación,Pj={pkIj=kmodq, 0<k<Ni-Ki}, en la cualNidenota una longitud de la codificación LDPC,Kidenota una longitud de una parte de información de la codificación LDPC,Pjdenota un conjunto de bits de paridadj-ésimo, pkdenota un bit de paridadK-ésimo, qes un valor que satisfaceq = (Ni -Ki)/ 360, en el que si un esquema de modulación es 16QAM,Ni= 16200,Ki= 7200, yq= 25, los índices n(0), ..., n (m -i) para losmconjuntos de bits de paridad Pn(0), Pn(1), ..., Pn(m-i) se definen con base en la siguiente tabla:
4. El aparato de la reivindicación 3, en el que si un esquema de modulación es 64QAM, N1 = 16200, K1 = 7200, y q = 25, los índices n(0), ..., n (m -i) para losmconjuntos de bits de paridad Pn(0), Pn(1), ...,Pn(m-i)se definen con base en una tabla siguiente:
5. Un procedimiento para descodificación de una señal por un receptor en un sistema de comunicación usando un código de Verificación de Paridad de Baja Densidad, LDPC, comprendiendo el procedimiento: desmodular una señal recibida, incluyendo la señal recibida datos asociados a una codificación LDPC obtenida mediante codificación LDPC e incluyendo la codificación LDPC una parte de información que incluye bits de información y una parte de paridad que incluye bits de paridad, en el que la codificación LDPC se describe en la norma de radiodifusión de vídeo digital de transmisión por satélite de segunda generación, DVB-S2; determinar si al menos un bit de paridad entre los bits de paridad ha sido perforado; determinar un patrón de perforación para los bits de paridad perforados, si el al menos un bit de paridad entre los bits de paridad ha sido perforado; y descodificar la señal desmodulada con base en el patrón de perforación, en el que el patrón de perforación se asocia con índices n(0), ..., n(m-1) paramconjuntos de bits de paridad Pn(0), Pn(i), ..., Pn(m-i) y un índice n(m) para un conjunto de bits de paridad Pn(m), siendo losmconjuntos de bits de paridad Pn-(o), Pn(1), ..., Pn(m-1) conjuntos de bits de paridad estando todos los bits de paridad incluidos en losmconjuntos de bits de paridad Pn(0), Pn(1), ....,Pn(m-i)perforados y siendo el conjunto de bits de paridad Pn(m) un conjunto de bits de paridad en el que(Np-360m)bits de paridad entre los bits de paridad que están incluidos en el conjunto de bits de paridadPW(m)están perforados, y siendoNpun número total de bits de paridad perforados, en el que

en el que los conjuntos de bits de paridad se definen con base en la siguiente ecuación, en la cualNidenota la longitud de la codificación LDPC,Kidenota la longitud de la parte de información,Pjdenota el conjuntodebits de paridad aj-ésimo,pkdenota el bit de paridadK-ésimo, qes un valor que satisfaceq= (Ni-K1)/360, en el que si un esquema de modulación es 16QAM,ni= 16200,ki= 7200, yq= 25, los índices n(0), ..., n(m-1) para losmconjuntos de bits de paridad Pn(0), Pn(1> ...,Pn(m-i)se definen con base en la siguiente tabla:
6. El procedimiento de la reivindicación 5, en el que si un esquema de modulación es 64QAM, N1 = 16200, K1 = 7200, y q = 25, los índices n(0), ..., n(m-1) para losmconjuntos de bits de paridad Pn(0), Pn(1), ...,Pn(m-i)se definen con base en una tabla siguiente:
7. Un aparato para descodificación de una señal usando un código de Verificación de Paridad de Baja Densidad, LDPC, comprendiendo el procedimiento: desmodulador (1630) configurado para desmodular una señal recibida, incluyendo la señal recibida datos asociados con una palabra de código LDPC obtenida por codificación LDPC y la palabra de código LDPC incluyendo una parte de información que incluye bits de información y una parte de paridad que incluye bits de paridad, en la que la palabra de código Ld Pc se describe en el estándar de radiodifusión de transmisión de vídeo digital por satélite de segunda generación, DVB-S2; una unidad de decisión del patrón de perforación configurada para: determinar si al menos un bit de paridad entre los bits de paridad ha sido perforado; determinar un patrón de perforación para los bits de paridad perforados, si el al menos un bit de paridad entre los bits de paridad ha sido perforado; y un descodificador (1640) configurado para descodificar la señal desmodulada con base en el patrón de perforación, en el que el patrón de perforación se asocia con índices n(0), ...,n(m-1)paramconjuntos de bits de paridad Pn(0), Pn(i), ..., Pn(m-i)y un índice n(m) para un conjunto de bits de paridad Pn(m), siendo losmconjuntos de bits de paridad Pn-(o), Pn(1), ...,Pn(m-i)conjuntos de bits de paridad estando todos los bits de paridad incluidos en losmconjuntos de bits de paridad Pn(0), Pn(1), ....,Pn(m-i)perforados y siendo el conjunto de bits de paridad Pn(m) un conjunto de bits de paridad en el que(Np-360m)bits de paridad entre los bits de paridad que están incluidos en el conjunto de bits de paridad Pn(m) están perforados, y siendoNpun número total de bits de paridad perforados, en el que

en el que los conjuntos de bits de paridad se definen con base en la siguiente ecuación,

en la cualNidenota la longitud de la codificación LDPC,Kidenota la longitud de la parte de información,P¡denota elconjuntocíe bits de paridadj-ésimo, pi<denota el bit de paridadK-ésimo, q esun valor que satisface # “ ( ^ 7 “ ^ 7) ^^60, en el que si un esquema de modulación es 16QAM,Ni= 16200,Ki= 7200, yq= 25, los índices n(0), ...,n(m-1)para losmconjuntos de bits de paridad Pn(0), Pn(1), ...,Pn(m-i)se definen con base en la siguiente tabla:
8. El aparato de la reivindicación 7, en el que si un esquema de modulación es 64QAM,Ni =16200,Ki = 7200, y q = 25, los índices n(0), ...,n(m-1)para losmconjuntos de bits de paridad Pn(0), Pn(i), ..., Pn(m-i) se definen con base en una tabla siguiente: