ES2981928T3 - Estación participante para un sistema de bus en serie y procedimiento para la comunicación en un sistema de bus en serie - Google Patents

Abstract

La invención se refiere a una estación de abonado (10; 30) para un sistema de bus serie (1) y a un procedimiento para la comunicación en un sistema de bus serie (1). La estación de abonado (10; 30) presenta un controlador de comunicación (11; 31) para controlar una comunicación entre la estación de abonado (10; 30) y al menos otra estación de abonado (10; 20; 30) del sistema de bus (1) y un transceptor (12; 32) que está diseñado para transmitir en serie una señal de transmisión (TXD) generada por el controlador de comunicación (11; 31) a un bus (40) del sistema de bus (1) y para recibir en serie señales del bus (40) del sistema de bus (1). El controlador de comunicación (11; 31) está diseñado para generar la señal de transmisión (TXD) de acuerdo con una trama (450; 450_1; 450_2) e insertar dos sumas de comprobación (HCRC, FCRC) en la trama (450; 450_1; 450_2), calculando dichas sumas de comprobación diferentes bits de la trama (450; 450_1; 450_2), insertando bits de relleno dinámicos en la trama (450; 450_1; 450_2) de manera que un bit de relleno inverso se inserta en el flujo de bits de la trama (450; 450_1; 450_2) después de 5 bits idénticos en una fila, y calculando las dos sumas de comprobación (HCRC, FCRC) de manera que los bits de relleno dinámicos se calculan mediante como máximo una de las dos sumas de comprobación (HCRC, FCRC). (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Estación participante para un sistema de bus en serie y procedimiento para la comunicación en un sistema de bus en serie

Área técnica

La presente invención hace referencia a una estación participante para un sistema de bus en serie y a un procedimiento para la comunicación en un sistema de bus en serie que trabaja con una velocidad de transmisión de datos alta, así como con una gran flexibilidad y una gran robustez en cuanto a errores.

Estado de la técnica

Los sistemas de bus para la comunicación entre sensores y dispositivos de control, por ejemplo en vehículos, en función del número de funciones de un equipo técnico o de un vehículo, deben posibilitar la transmisión de una gran cantidad de datos. De este modo, a menudo se requiere que los datos se transmitan más rápido que antes desde el emisor al receptor y, en caso necesario, que también se transmitan paquetes de datos grandes.

En los vehículos, en la actualidad, un sistema de bus se encuentra en la base de introducción en la que los datos se transmiten como mensajes en el estándar ISO11898-1:2015 como especificación del protocolo CAN, con CAN FD. Los mensajes se transmiten entre los participantes del bus, del sistema de bus, como sensor, dispositivo de control, detector, etc. CAN FD es utilizado por la mayoría de los fabricantes en la primera etapa con una velocidad binaria de 2Mbit/s y una velocidad binaria de arbitraje de 500kbit/s en el vehículo.

Para posibilitar velocidades de transmisión de datos aún mayores, en la actualidad se perfecciona un sistema de bus sucesor para CAN FD que a continuación se denomina como CAN XL. CAN XL, junto con la transferencia de datos estricta mediante el bus CAN, también debe asistir en otras funciones, como la seguridad funcional (Safety), seguridad de los datos (Security) y calidad del servicio (QoS = Quality of Service). Éstas son propiedades elementales que se necesitan en un vehículo que circula de forma independiente.

Es muy ventajoso que CAN XL y CAN FD, así como un CAN Clásico (en la técnica Classical CAN), sean compatibles. En un caso de esa clase, con la ayuda del bit reservado en la trama CAN FD, puede diferenciarse entre trama CAN FD y CAN XL. Debido a la compatibilidad, hasta ese bit reservado, también en CAN XL deben aplicarse las reglas para los bits de relleno dinámicos que se utilizan para el campo de arbitraje CAN FD.

Para la seguridad funcional de un sistema es muy ventajoso e importante que la probabilidad de errores residuales sea lo más reducida posible. Una clase 1 de errores, a saber, bits con un seguimiento invertido de forma incorrecta (cambios de valor en un bit) y/o una clase 2 de errores, a saber, errores de bit localmente acumulados (ráfaga de errores) pueden detectarse con la ayuda de una suma de verificación (CRC = control de redundancia cíclica) con una probabilidad suficiente. Cabe señalar que una estación participante receptora también efectúa un control de formato de la trama. En particular esto también es de utilidad para detectar ráfagas de errores. La calidad de la detección de errores puede expresarse mediante la probabilidad de errores residuales. La probabilidad de errores residuales indica cuál es la probabilidad de que una trama, a pesar del error en una estación participante receptora (nodo receptor) del sistema de bus, que no es el emisor de la trama, sea aceptada como correcta.

En el caso de Classical CAN, el cálculo CRC presenta la siguiente desventaja. En Classical CAN los bits de relleno dinámicos no se incluyen en el cálculo CRC. Por ese motivo, en Classical CAN existe una clase 3 de errores que la suma de verificación (CRC) no puede detectar con seguridad. Ese error (clase 3) es causado por el cambio de sólo dos bits, lo que también se denomina como cambio de valor de un bit (Bit Flip). De este modo, un cambio de valor de un bit produce una condición dinámica de relleno y el otro cambio de valor de un bit anula una condición dinámica de relleno. De este modo, el orden de los cambios de valor de un bit en los bits trasmitidos en serie (flujo de bits) es irrelevante. Con ello, el cálculo CRC no detecta un error de esa clase con gran probabilidad, incluso cuando el cálculo CRC, esencialmente en Classical CAN, puede detectar con seguridad cinco cambios de valor de un bit (error de la clase 1). Con ello, un error de la clase 3 es un error especialmente problemático o un error crítico.

En la solicitud DE 102011 080476 A1 se describen un procedimiento y un dispositivo para la transmisión de datos en serie entre al menos dos participantes en un sistema de bus en serie. Aquí, con respecto a CAN FD, se describe un procedimiento especial para el cálculo CRC.

En el caso de CAN FD, el cálculo CRC, sin embargo, tiene la siguiente desventaja. En CAN FD, para ser robusto con respecto al error de la clase 3, en CAN FD los bits de relleno dinámicos se incluyen en el cálculo CRC. No obstante, posteriormente se ha observado que aquí existe un error de la clase 4 que no es detectado por CAN FD CRC. Ese error de la clase 4 es una pérdida de bit individual (bit drop) o una inserción de bit (Bit Insertion) en el flujo de datos de la estación participante receptora en el caso de una condición dinámica de relleno. Es decir, que debido a una re-sincronización incorrecta, la estación participante receptora ve un bit más o un bit menos que lo que efectivamente es transmitido por la estación participante emisora (nodo de emisión). Sin embargo, esto se percibe porque los bits de relleno dinámicos en CAN sólo se insertan después de 5 bits idénticos con el mismo valor.

La inclusión de los bits de relleno dinámicos en el cálculo CRC en CAN FD hacen que sea necesario un "contador de bits de relleno" en el campo CRC. Ese "contador de bits de relleno" reduce la probabilidad de que un error de la clase 4 permanezca sin ser reconocido, pero no soluciona el problema por completo. Sin embargo, un "contador de bits de relleno" conduce a una complejidad y a un excedente de datos (Overhead) que disminuye la velocidad de transmisión de datos útiles que puede transmitirse.

Además, en CAN FD no hay una suma de verificación de encabezamiento (Header CRC). Debido a esto no puede detectarse un error en el código del campo de longitud de datos (DLC = DataLengthCode).

Con ello, un error de bit en el código del campo de longitud de datos puede conducir a que una estación participante receptora (nodo de recepción) del sistema de bus, que no es un emisor de la trama CAN FD, decodifique una longitud de la trama incorrecta en la trama cAn FD. Por tanto, la estación participante receptora (nodo de recepción) controla la suma de verificación (CRC) en el lugar incorrecto.

Si el cálculo CRC en CAN XL se realizara como en CAN FD, entonces CAN XL tendría las mismas desventajas que CAN FD.

En la solicitud DE 102011 080476 A1 no se describe al menos un dispositivo de control de comunicaciones que inserte dos sumas de verificación en una trama, que incluyan en el cálculo distintos bits de la trama, y que incluya en el cálculo los bits de relleno dinámicos en un máximo de una de las dos sumas de verificación. Además, no se describen un primer y un segundo campo, como se describe en la reivindicación 1.

Descripción de la invención

Por tanto, el objeto de la presente invención consiste en proporcionar una estación participante para un sistema de bus en serie y un procedimiento para la comunicación en un sistema de bus en serie, que solucionen los problemas antes mencionados. En particular deben proporcionarse una estación participante para un sistema de bus en serie y un procedimiento para la comunicación en un sistema de bus en serie, en donde errores relacionados con bits de relleno dinámicos en un flujo de datos sean detectados con gran seguridad, para alcanzar una gran robustez en cuanto a errores de la comunicación también en el caso de una velocidad de transmisión de datos alta y de un aumento de la cantidad de datos útiles por trama.

El objeto se soluciona mediante una estación participante para un sistema de bus en serie con las características de la reivindicación 1. La estación participante tiene un dispositivo de control de comunicaciones para controlar una comunicación de la estación participante con al menos otra estación participante del sistema de bus, y un dispositivo de emisión/recepción que está configurado para la emisión en serie de una señal de emisión, generada por el dispositivo de control de comunicaciones, hacia un bus del sistema de bus, y que está configurado para la recepción en serie de señales desde el bus del sistema de bus, donde el dispositivo de control de comunicaciones está configurado para generar la señal de emisión según una trama y para insertar en la trama dos sumas de verificación que incluyen en el cálculo distintos bits de la trama, donde el dispositivo de control de comunicaciones está configurado para insertar en la trama bits de relleno dinámicos, de manera que un bit de relleno inverso se inserta en el flujo de bits de la trama después de 5 bits idénticos consecutivos, y donde el dispositivo de control de comunicaciones está configurado para calcular las dos sumas de verificación de manera que como máximo una de las dos sumas de verificación incluya en el cálculo los bits de relleno dinámicos, como se describe en la reivindicación 1. La estación participante descrita, debido a su configuración, puede detectar de forma segura errores de la clase 3 y de la clase 4, de forma suficientemente segura. El motivo de ello reside en que una de las dos sumas de verificación (CRC) en la trama CAN XL puede detectar los errores de la clase 3 de forma suficientemente segura y la otra suma de verificación (CRC) puede detectar de forma suficientemente segura los errores de la clase 4. Por consiguiente, en la trama se ahorra un campo del "contador de bits de relleno", lo que aumenta la velocidad de transmisión de datos útiles. En consecuencia, en la estación participante antes descrita, por ejemplo, no se necesita obligatoriamente un campo de "conteo de bits de relleno", como en CAN FD. Para reducir aún más la probabilidad de errores residuales, en la trama CAN XL, a pesar de ello, adicionalmente puede insertarse un campo de "conteo de bits de relleno", que aquí se denomina campo SBC. Además, la estación participante descrita, mediante su configuración, puede evitar muy bien las dos desventajas mencionadas de CAN FD con relación a los bits de relleno. Es decir, que la estación participante puede detectar de forma suficientemente segura un error en el seguimiento del código de longitud de datos. Debido a esto, el receptor de la trama reconoce la longitud de la trama correcta y, por tanto, también puede controlar la suma de verificación redundante (del inglés CRC = Cyclic Redundancy Check) en el extremo de la trama en el lugar correcto.

En consecuencia, con la estación participante, también al aumentar la cantidad de los datos útiles por trama, puede garantizarse una emisión y una recepción de la trama con una seguridad funcional elevada, con gran flexibilidad en cuanto a eventos reales durante el funcionamiento del sistema de bus, y con una tasa de errores reducida.

De este modo, con la estación participante en el sistema de bus en particular es posible mantener un arbitraje conocido por CAN en una primera fase de comunicación y, a pesar de ello, aumentar nuevamente de modo considerable la tasa de transmisión en comparación con CAN o CAN FD.

El procedimiento realizado por la estación participante también puede utilizarse cuando en el sistema de bus se encuentra presente también al menos una estación participante de CAN y/o al menos una estación participante de CAN FD que emiten mensajes según el protocolo CAN y/o el protocolo CAN FD.

Otras configuraciones ventajosas de la estación participante se indican en las reivindicaciones dependientes. El dispositivo de control de comunicaciones está configurado para insertar un primer campo en la trama, en donde el número de los bits de relleno dinámicos está codificado, donde el dispositivo de control de comunicaciones está configurado para insertar al menos un primer campo antes de un campo de datos, en el que están insertados datos útiles de la trama.

Posiblemente, el dispositivo de emisión/recepción para la emisión en serie de una señal de emisión generada por el dispositivo de control de comunicaciones hacia un bus del sistema de bus, está configurado de manera que para un mensaje, que se intercambia entre estaciones participante del sistema de bus, se puede diferenciar el tiempo de bit de una señal emitida en una primera fase de comunicación hacia el bus, de un tiempo de bit de una señal emitida en una segunda fase de comunicación.

Además, el dispositivo de control de comunicaciones está configurado para insertar un segundo campo en la trama que está configurado para controlar si el flujo de bits de la trama en una estación participante del sistema de bus, que recibe la trama pero no la ha emitido, está desplazado al menos un bit en comparación con la trama prevista, donde el dispositivo de control de comunicaciones está configurado para insertar al menos un segundo campo después del campo de datos en la trama, y después de una suma de verificación de la trama que fue formada mediante todos los bits en la trama.

Según un ejemplo de ejecución, el dispositivo de control de comunicaciones está configurado para insertar un campo de sincronización con dos bits en la trama, después de al menos un segundo campo, de manera que los dos bits tengan valores diferentes, de modo que los bits formen un flanco de sincronización que está dispuesto según un patrón de bits para conmutar la velocidad binaria para la emisión de la señal de emisión hacia el bus y para conmutar una capa física del dispositivo de emisión/recepción.

Es posible que la trama formada para el mensaje esté estructurada de forma compatible con CAN FD, donde en una primera fase de comunicación se negocia cuál de las estaciones participante del sistema de bus, en una segunda fase de comunicación consecutiva, obtiene un acceso al bus, al menos transitoriamente exclusivo, libre de colisiones.

La estación participante antes descrita puede formar parte de un sistema de bus que además comprende un bus y al menos dos estaciones participante, que mediante el bus están comunicadas una con otra, de modo que pueden comunicarse en serie una con otra. En este caso, al menos una de al menos dos estaciones participante es una estación participante previamente descrita.

El objeto antes mencionado, además, se soluciona mediante un procedimiento para la comunicación en un sistema de bus en serie según la reivindicación 8. El procedimiento se realiza con una estación participante del sistema de bus que presenta un dispositivo de control de comunicaciones y un dispositivo de emisión/recepción,

donde el procedimiento presenta las etapas del control, con el dispositivo de control de comunicaciones, de una comunicación de la estación participante con al menos otra estación participante del sistema de bus, y la emisión, con el dispositivo de emisión/recepción, de una señal de emisión generada por el dispositivo de control de comunicaciones, hacia un bus del sistema de bus, donde el dispositivo de emisión/recepción además está configurado para la recepción en serie de señales desde el bus del sistema de bus, la generación, con el dispositivo de control de comunicaciones, de la señal de emisión según una trama,

donde el dispositivo de control de comunicaciones inserta en la trama dos sumas de verificación que incluyen en el cálculo distintos bits de la trama, donde el dispositivo de control de comunicaciones inserta en la trama bits de relleno dinámicos, de manera que un bit de relleno inverso se inserta en el flujo de bits de la trama después de 5 bits idénticos consecutivos, y donde el dispositivo de control de comunicaciones calcula las dos sumas de verificación de manera que como máximo una de las dos sumas de verificación incluya en el cálculo los bits de relleno dinámicos, como se describe en la reivindicación 8.

El procedimiento ofrece las mismas ventajas que las mencionadas anteriormente con respecto a la estación participante.

Otras implementaciones posibles de la invención comprenden también combinaciones no mencionadas de forma explícita de las características o formas de ejecución antes descritas o descritas a continuación con referencia a los ejemplos de ejecución. El experto también puede añadir aspectos individuales, como mejoras o complementos, a la respectiva forma base de la invención.

Dibujos

A continuación, la invención se describe con mayor detalle haciendo referencia al dibujo que se adjunta y mediante ejemplos de ejecución. Muestran:

Figura 1 un diagrama de bloques simplificado de un sistema de bus según un primer ejemplo de ejecución;

Figura 2 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según el primer ejemplo de ejecución;

Figura 3 un diagrama de bloques simplificado esquemático de una estación participante del sistema de bus según el primer ejemplo de ejecución;

Figura 4 un curso en el tiempo de señales de bus CANXL_ H y CAN-XL_L en la estación participante según el primer ejemplo de ejecución;

Figura 5 un curso en el tiempo de una tensión diferencial VDIFF de las señales de bus CAN-XL_H y CANXL_ L en la estación participante según el primer ejemplo de ejecución;

Figura 6 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según un segundo ejemplo de ejecución;

Figura 7 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según un tercer ejemplo de ejecución;

Figura 8 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según un cuarto ejemplo de ejecución;

Figura 9 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según un quinto ejemplo de ejecución; y

Figura 10 un diagrama para ilustrar la estructura de un mensaje que puede ser emitido por una estación participante del sistema de bus según un sexto ejemplo de ejecución.

En las figuras, los elementos idénticos o que cumplen la misma función están provistos de los mismos símbolos de referencia, en tanto no se indique lo contrario.

Descripción de los ejemplos de ejecución

La Figura 1 muestra como ejemplo un sistema de bus 1 que en particular fundamentalmente está configurado para un sistema de bus CAN, un sistema de bus CAN-F<d>, un sistema de bus CAN XL y/o variantes de los mismos. El sistema de bus 1 puede utilizarse en un vehículo, en particular en un vehículo a motor, en un avión, etc., o en un hospital.

En la Figura 1, el sistema de bus 1 tiene una pluralidad de estaciones participante 10, 20, 30 que respectivamente están conectadas a un bus 40 con un primer hilo del bus 41 y un segundo hilo del bus 42. Los hilos del bus 41, 42 también pueden denominarse CAN_H y CAN_L o CAN-XL_H y CANXL_ L, y se utilizan para la transmisión eléctrica de señales después del acoplamiento del nivel dominante o de la generación de niveles recesivos o de otros niveles para una señal en el estado de emisión. Mediante el bus 40, los mensajes 45, 46 pueden transmitirse en serie en forma de señales, entre las estaciones participantes 10, 20, 30 individuales. Si durante la comunicación en el bus 40 se produce un error, como se representa en la Figura 1 mediante la flecha de bloque negra en forma de rayo, opcionalmente puede emitirse una trama de error 47 (Error Flag). Las estaciones participantes 10, 20, 30, por ejemplo, son dispositivos de control, sensores, dispositivos de visualización, etc. de un vehículo a motor.

Como muestra la Figura 1, la estación participante 10 tiene un dispositivo de control de comunicaciones 11, un dispositivo de emisión/recepción 12 y un módulo de verificación de trama 15. La estación participante 20 tiene un dispositivo de control de comunicaciones 21 y un dispositivo de emisión/recepción 22. La estación participante 30 tiene un dispositivo de control de comunicaciones 31, un dispositivo de emisión/recepción 32 y un módulo de verificación de trama 35. Los dispositivos de emisión/recepción 12, 22, 32 de las estaciones participantes 10, 20, 30 respectivamente están conectados al bus 40, incluso cuando esto no está ilustrado en la Figura 1.

Los dispositivos de control de comunicaciones 11, 21, 31 respectivamente se utilizan para controlar una comunicación de la respectiva estación participante 10, 20, 30 mediante el bus 40 con al menos otra estación participante de las estaciones participantes 10, 20, 30 que están conectadas al bus 40.

Los dispositivos de control de comunicaciones 11, 31 crean y leen primeros mensajes 45, que por ejemplo son mensajes CAN 45 modificados. En este caso, los mensajes CAN modificados 45 están estructurados en base a un formato CAN XL que está descrito de forma detallada con referencia a la Figura 2, y en el que se utiliza el respectivo módulo de verificación de trama 15, 35. Además, los dispositivos de control de comunicaciones 11, 31 pueden estar realizados para proporcionar un mensaje CAN XL 45 o un mensaje CAN FD 46 para el dispositivo de emisión/recepción 32, o para recibirlo desde el mismo, según la necesidad. Aquí también se utilizan los respectivos módulos de verificación de trama 15, 35. Los dispositivos de control de comunicaciones 11, 31, por tanto, crean y leen un primer mensaje 45 o un segundo mensaje 46, donde el primer y el segundo mensaje 45, 46 se diferencian por su estándar de transmisión de datos, a saber, en este caso CAN XL o CAN FD.

El dispositivo de control de comunicaciones 21 puede estar realizado como un controlador CAN convencional según ISO 11898-1:2015; es decir como un controlador Classical CAN tolerante a CAN FD o como un controlador CAN FD. El dispositivo de control de comunicaciones 21 crea y lee segundos mensajes 46, por ejemplo mensajes CAN FD 46. En los mensajes CAN FD 46 puede estar comprendido un número de 0 a 64 bytes de datos, que además pueden transmitirse con una velocidad de transmisión de datos marcadamente más rápida que en el caso de un mensaje Classical CAN. En particular, el dispositivo de control de comunicaciones 21 está realizado como un controlador CAN FD convencional.

El dispositivo de emisión/recepción 22 puede estar realizado como un transceptor CAN convencional según ISO 11898-1:2015 o como un transceptor CAN FD. Los dispositivos de emisión/recepción 12, 32 pueden estar realizados para proporcionar mensajes 45 según el formato CAN XL o mensajes 46 según el formato CAN FD actual para el dispositivo de control de comunicaciones 11, 31 asociado o para recibirlos desde el mismo, según la necesidad.

Con las dos estaciones participantes 10, 30 puede lograrse una formación y después una transmisión de mensajes 45 con el formato CAN XL, así como la recepción de mensajes 45 de esa clase.

La Figura 2 muestra una trama CAN XL 450 para el mensaje 45, como es proporcionado por el dispositivo de control de comunicaciones 11 para el dispositivo de emisión/recepción 12, para la emisión hacia el bus 40. En este caso, el dispositivo de control de comunicaciones 11 crea la trama 450, en el presente ejemplo de ejecución como compatible con CAN FD, como también se ilustra en la Figura 2. Lo mismo, de forma análoga, se aplica para el dispositivo de control de comunicaciones 31 y el dispositivo de emisión/recepción 32 de la estación participante 30.

Según la Figura 2, la trama CAN XL 450 para la comunicación CAN en el bus 40 está subdividida en distintas fases de comunicación 451, 452, a saber, en una fase de arbitraje 451 y una fase de datos 452. La trama 450 tiene un campo de arbitraje 453, un campo de control 454, un campo de datos 455, un campo de suma de verificación 456 para una suma de verificación FCRC y una secuencia de conmutación ADS, así como un campo de confirmación 457.

En la fase de arbitraje 451, con la ayuda de un identificador (ID) en el campo de arbitraje 453, bit a bit, se negocia entre las estaciones participantes 10, 20, 30 qué estación participante 10, 20, 30 desea emitir el mensaje 45, 46 con la mayor prioridad y, por tanto, para el siguiente instante para la emisión en la fase de datos 452 subsiguiente, obtiene un acceso exclusivo al bus 40 del sistema de bus 1. En la fase de arbitraje 451 se utiliza una capa física como en CAN y CANFD. La capa física corresponde a la capa de transmisión de bits o capa 1 del modelo OSI (modelo de interconexión de sistemas abiertos).

Un punto importante durante la fase 451 reside en que el procedimiento CSMA/CR conocido, que permite un acceso simultáneo de las estaciones participantes 10, 20, 30 al bus 40, se utiliza sin que se afecte el mensaje 45, 46 de mayor prioridad. Debido a esto, al sistema de bus 1 se pueden agregar con facilidad otras estaciones participantes de bus 10, 20, 30, lo que se considera muy ventajoso.

El procedimiento CSMA/CR tiene como consecuencia que deben estar presentes los así llamados estados recesivos en el bus 40, que pueden ser sobrescritos por otras estaciones participantes 10, 20, 30 con estados dominantes en el bus 40. En el estado recesivo, en la estación participante 10, 20, 30 individual predominan relaciones de alta resistencia, lo que en combinación con los parásitos de la conexión de bus tiene como consecuencia constantes de tiempo más prolongadas. Esto conduce a una limitación de la velocidad binaria máxima de la capa física CAN-FD actual, a aproximadamente 2 megabit por segundo en la utilización real en el vehículo.

En la fase de datos 452, junto con una parte del campo de control 454, se emiten los datos útiles de la trama CAN XL, así como del mensaje 45, desde el campo de datos 455, así como el campo de suma de verificación 456 para la suma de verificación FCRC y además un campo DAS que se utiliza para la conmutación desde la fase de datos 452, de regreso a la fase de arbitraje 451.

Un emisor del mensaje 45 inicia una emisión de bits de la fase de datos 452 hacia el bus 40 sólo después de que la estación participante 10, como el emisor, ha ganado el arbitraje y la estación participante 10, como emisor, con ello, para la emisión, tiene un acceso exclusivo al bus 40 del sistema de bus 1.

De forma bien general, en el sistema de bus con CAN XL, en comparación con CAN o CAN FD, pueden alcanzarse las siguientes propiedades diferentes:

a) incorporación y eventualmente adaptación de propiedades convenientes que son responsables de la robustez y de la comodidad para el usuario de Ca N y CAN FD, en particular estructura de trama con identificador y arbitraje según el procedimiento CSMA/Cr ,

b) aumento de la velocidad de transmisión de datos neta, en particular a aproximadamente 10 megabit por segundo,

c) aumento de la cantidad de los datos útiles por trama, en particular a aproximadamente 4 kilobyte o a cualquier otro valor.

Como se representa en la Figura 2, la estación participante 10, en la fase de arbitraje 451, como primera fase de comunicación, utiliza parcialmente, en particular hasta FDF-Bit (inclusive), un formato conocido por CAN/CAN-FD según ISO11898-1:2015. En cambio, la estación participante 10, a partir del bit FDF en la primera fase de comunicación, así como en la segunda fase de comunicación, de la fase de datos 452, utiliza un formato CAN XL, que se describe a continuación.

En el presente ejemplo de ejecución, CAN XL y CAN FD son compatibles. En este caso, se utiliza el bit reservado conocido por CAN FD, que a continuación se denomina bit XLF, para la conmutación desde el formato CAN FD al formato CAN XL. Por tanto, los formatos de trama de<c>A<n>FD y CAN XL son iguales hasta el bit reservado. Un receptor detecta en qué formato se emite la trama sólo en el bit reservado. Una estación participante CAN XL, aquí por tanto las estaciones participantes 10, 30, también soporta CAN FD. De manera alternativa con respecto a la trama 450 mostrada en la Figura 2, en la que se utiliza un identificador (Identifier) con 11 bit, es posible de manera opcional un formato de trama ampliado CAN XL, en el que se utiliza un identificador (Identifier) con 29 bit. El mismo, hasta el bit FDF, es idéntico al formato de trama ampliado CAN FD de ISO11898-1:2015.

Según la Figura 2, la trama 450 del bit SOF, inclusive hasta el bit FDF, es idéntica al formato de trama CAN FD Base según ISO11898-1:2015. Por eso no se explica aquí en detalle la estructura conocida. Los bits que en su línea inferior en la Figura 2 están representados con un trazo grueso se emiten en la trama 450 como dominantes o '0'. Los bits que en su línea superior en la Figura 2 están representados con un trazo grueso se emiten en la trama 450 como recesivos o '1'. En la fase de datos CAN XL 452 se utilizan niveles '1' y '0' simétricos, en lugar de nivel recesivo y dominante.

En general, al generar la trama 450 se aplican dos reglas de relleno diferentes. Hasta el bit XLF en el campo de control 454 se aplica la regla de relleno dinámica de bit de CAN FD, de manera que después de 5 bits idénticos consecutivos debe insertarse un bit de relleno inverso. Los bits de relleno de esa clase también se denominan como bits de relleno dinámicos. Después de un bit XL reservado 454 se aplica una regla fija de relleno, de modo que después de un número fijo de bits debe insertarse un bit de relleno fijo. De manera alternativa, en lugar de sólo un bit de relleno puede insertarse un número de 2 o más bits como bits de relleno fijos, tal como también se describe con mayor detalle más adelante.

En la trama 450, directamente después del bit FDF sigue el bit XLF que, en cuanto a la posición, corresponde al "bit" reservado en el formato de trama CAN FD Base, como se mencionó anteriormente. Si el bit XLF se emite como 1, por tanto, como recesivo, identifica con ello la trama 450 como trama CAN XL. Para una trama CAN FD, el dispositivo de control de comunicaciones 11 fija el bit XLF como 0, por tanto, como dominante. Después del bit XLF, en la trama 450 sigue un bit reservado XL, que es un bit dominante para el uso posterior. El reservado XL debe emitirse para la trama 450 como 0, por tanto, como dominante. Sin embargo, si la estación participante 10 recibe un bit reservado XL como 1, por tanto, como recesivo, pasa la estación de estación participante 10 receptora, por ejemplo, a un estado de excepción de protocolo (Protocoll Exception State), así como se realiza en el caso de un mensaje 46 CAN<F d>para un reservado=1. De manera alternativa, el bit reservado XL podría estar definido precisamente de forma inversa, por tanto, de manera que deba emitirse como 1, por tanto, como recesivo. En ese caso, la estación participante receptora, en el caso de un bit reservado XL dominante, pasa al estado de excepción de protocolo.

Después del bit reservado XL en la trama 450 sigue una secuencia ADS (cambio de arbitraje de datos), en la que se codifica una secuencia de bits predeterminada. Esa secuencia de bits permite una conmutación sencilla y segura de la velocidad binaria de la fase de arbitraje 451 (velocidad binaria de arbitraje) a la velocidad binaria de la fase de datos 452 (velocidad binaria de datos). Por ejemplo, la secuencia de bits de la secuencia ADS, entre otros, se compone de un bit AL1 que se emite como dominante, por tanto, como 0. El bit AL1 es el último bit de la fase de arbitraje 451. Expresado de otro modo, el bit AL1 es el último bit antes de la conmutación a la fase de datos 452 con los bits cortos. Dentro del bit AL1, la capa física se conmuta en el dispositivo de emisión/recepción 12, 22, 32. El bit AL1 también podría tener el valor 1, dependiendo de qué valor (0 o 1) sea más adecuado para la conmutación de la capa física en el dispositivo de emisión/recepción 12, 32 (transceptor). Los dos bits DH1 y DL1 siguientes ya se emiten con la velocidad binaria de datos. Con ello, los bits DH1 y DL1 en CAN XL son bits cortos en el tiempo, de la fase de datos 452.

Después de la secuencia ADS, en la trama 450 sigue un campo PT que identifica el contenido del campo de datos 455. El contenido indica qué clase de información está contenida en el campo de datos 455. Por ejemplo, el campo PT indica si en el campo de datos 455 se encuentra una trama de "Protocolo de Internet" (IP), o una trama de Ethernet tunelizada, u otras.

Al campo de datos PT se une un campo DLC en el que se inserta el código de longitud de datos (DLC = Data Length Code) que indica el número de los bytes en el campo de datos 455 de la trama 450. El código de longitud de datos (DLC) puede asumir cualquier valor de 0 hasta la longitud máxima del campo de datos 455, o longitud de campo de datos. Si la longitud de campo de datos máxima en particular es de 2048 bit, el código de longitud de datos (DLC) necesita un número de 11 bits suponiendo que DLC = 0 significa una longitud del campo de datos con un número de 1 byte, y DLC = 2047 significa una longitud de campo de datos con un número de 2048 byte de longitud de campo de datos. De manera alternativa podría estar permitido un campo de datos 455 de la longitud 0, como por ejemplo en CAN. En este caso, DLC = 0 por ejemplo codificaría la longitud de campo de datos con el número de 0 bytes. La longitud de campo de datos máxima que puede codificarse, con por ejemplo 11 bit es entonces (2A11 )-1 = 2047.

Después del campo DLC, en el ejemplo de la Figura 2, en la trama 450 sigue un campo SBC. La abreviatura SBC significa "Stuff Bit Count" (conteo de bits de relleno). El campo SBC codifica el número de los bits de relleno dinámicos en el encabezamiento (Header) de la trama 450. El campo SBC en principio puede ubicarse en cualquier punto en el encabezamiento (Header) de la trama 450, entre el campo ADS y el extremo del encabezamiento (Header) de la trama 450. Se considera ventajosa una ubicación del campo SBC antes de una suma de verificación de encabezamiento HCRC, para que el campo SBC pueda ser protegido por la suma de verificación de encabezamiento HCRC.

Después del campo SBC, en la trama 450 de la Figura 2 sigue una suma de verificación de encabezamiento HCR<c>. La suma de verificación de encabezamiento es una suma de verificación para proteger el encabezamiento (Header) de la trama 450, es decir todos los bits relevantes desde el inicio de la trama 450 con el bit SOF hasta el inicio de la suma de verificación de encabezamiento HCRC, incluyendo todos los bits de relleno dinámicos y opcionalmente bits de relleno fijos hasta el inicio de la suma de verificación de encabezamiento HCRC. Los bits relevantes comprenden sólo los bits del encabezamiento de la trama que tienen un valor que puede modificarse. Expresado de otro modo, los bits relevantes no comprenden bits que en la trama 450 tengan siempre un valor fijo. Los bits de esa clase con valores que no pueden modificarse, por tanto, no están protegidos, ya que esos bits tienen un valor fijo. La longitud de la suma de verificación encabezamiento HCRC y, con ello, del polinomio de sumas de verificación, según el control de redundancia cíclica (CRC), debe seleccionarse en correspondencia con la distancia de Hamming deseada. La palabra de datos que debe ser asegurada por la suma de verificación de encabezamiento HCRC, en el caso de un código de longitud de datos (DLC) de 11 bit, es más larga que 27 bit. Por tanto, el polinomio de la suma de verificación de encabezamiento HCRC, para alcanzar una distancia de Hamming de 6, debe ser de al menos una longitud de 13 bit.

Después de la suma de verificación HCRC, en la trama 450 sigue el campo de datos 455 (Data Field). El campo de datos 455 se compone de 1 a n bytes de datos, donde n es por ejemplo 2048 byte o 4096 byte o cualquier otro valor. De manera alternativa es posible una longitud del campo de datos de 0. La longitud del campo de datos 455 está codificada en el campo DLC, del modo antes descrito.

Después del campo de datos 455, en la trama 450 sigue una suma de verificación de la trama FCRC. La suma de verificación de la trama FCRC se compone de los bits de la suma de verificación de la trama FCRC. La longitud de la suma de verificación de la trama FCRC y, con ello, del polinomio CRC, debe seleccionarse en correspondencia con la distancia de Hamming deseada. La suma de verificación de trama FCRC protege toda la trama 450. De manera alternativa, opcionalmente, sólo el campo de datos 455 está protegido con la suma de verificación de trama FCRC.

Después de la suma de verificación de trama FCRC, en la trama 450 sigue la secuencia DAS (cambio de arbitraje de datos), en la que se codifica una secuencia de bits predeterminada. Esa secuencia de bits permite una conmutación sencilla y segura de la velocidad binaria de datos de la fase de datos 452 a la velocidad binaria de arbitraje de la fase de arbitraje 451. Por ejemplo, la secuencia de bit comienza con los bits de datos DH2, DH3 que se emiten como 1 y los bits de datos DL2, DL3 que se emiten como 0, como se muestra en la Figura 2. Esos son los últimos 4 bits de la fase de datos 452. De este modo, el bit DL3 es el último bit corto, es decir, el último bit antes de la conmutación a la fase de arbitraje 451 con los bits largos. Los bits son seguidos por un bit AH1 con el valor 1 de la fase de arbitraje 451. Dentro del bit AH1, la capa física se conmuta en el dispositivo de emisión/recepción 12, 32 (transceptor). De manera alternativa, el bit AH1 podría tener el valor 0, dependiendo de qué valor (0 o 1) sea más adecuado para la conmutación de la capa física en el dispositivo de emisión/recepción 12, 32 (transceptor). Una estación participante RX 10, 30 que sólo es receptora de la trama 450, por tanto, que no ha emitido la trama 450 recibida, utiliza la secuencia de bits DH2, DH3, DL2, DL3 no sólo para la sincronización, sino también como patrón de control de formato (patrón de control de formato). Con esa secuencia de bits, la estación participante RX 10, 30 puede detectar si ésta realiza un seguimiento desplazado del flujo de datos recibido desde el bus 40, por ejemplo en 1 bit o 2 bit, etc. Según otro ejemplo, el campo DAS tiene tres bits, por tanto, el bit DH2, el bit DL2 y un bit AH1. De los bits, se emiten el primer y el último bit como 1 y el bit central como 0.

En los ejemplos anteriores, en el flanco entre el bit DH3 y el bit DL2, así como el bit DH2 y el bit DL2, en la estación participante receptora, puede realizarse la última sincronización antes de la conmutación desde la fase de datos 452 a la fase de arbitraje 451.

Con ello, en el presente ejemplo de ejecución, en la secuencia DAS, está contenido un patrón de control de formato (FCP = Format Check Pattern), con el cual las estaciones participantes 10, 30, en particular sus módulos de verificación de trama 15, 35, tienen la capacidad de detectar un desplazamiento del flujo de datos en una trama 450 recibida, incluso cuando las estaciones participantes 10, 30 correspondientes no son emisoras, sino sólo receptoras de la trama 450. En este caso se aplica que cuanto más largo sea el patrón de bits del campo FCP, tanto mayor o más importante será el desplazamiento que puede detectarse en la estación participante 10, 30 receptora. El patrón de bits más ventajoso para la detección de desplazamiento contiene un número par de M bits, donde los primeros bits M/2 contienen un 1 y los siguientes bits M/2 contienen un 0. En el ejemplo de la Figura 2, con un campo FCP con 4 bits, los dos primeros bits se emiten como recesivos, por tanto como 1. Los dos últimos bits del campo FCP se emiten como dominantes, por tanto como 0. Con ello, el campo FCP con cuatro bits, según la Figura 2, debido a los bits adicionales DH3, DL3, difiere de los dos bits habituales al inicio del campo FCP. Sin embargo, el flanco, de recesivo a dominante en el campo FCP de la Figura 2, puede cumplir la misma función que en un campo DAS que no presenta los bits DH3, DL3. De forma muy general es posible que en el campo FCP los primeros bits M/2 contengan un 0 y los siguientes bits M/2 contengan un 1. Con el campo FCP puede detectarse un desplazamiento en M-1. Esto se describe con mayor precisión a continuación, haciendo referencia a la figura 3.

Después de la secuencia DAS, en la trama 450 sigue el campo de confirmación 457 que comienza con un campo RP. En el campo RP está disponible un patrón de sincronización (Sync Pattern) que permite a una estación participante 10, 30 receptora detectar el inicio de la fase de arbitraje 451 después de la fase de datos 452. El patrón de sincronización permite que se sincronicen las estaciones participantes 10, 30 receptoras que, por ejemplo debido a una suma de verificación de encabezamiento HCRC incorrecta, no conocen la longitud correcta del campo de datos 455. A continuación, esas estaciones participantes pueden emitir un "acuse de recibo negativo", para comunicar la recepción incorrecta. Esto es muy importante cuando CAN XL en el campo de datos 455 no permite ninguna trama de error 47.

Después del campo RP, en el campo de confirmación (ACK Field) 457 siguen varios bits para confirmar o no confirmar una recepción correcta de la trama 450. En el ejemplo de la Figura 2 están proporcionados un bit ACK, un bit ACK-dlm, un bit NACK y un bit NACK-dlm. El bit NACK-Bit y el bit NACK-dlm son bits opcionales. Las estaciones participantes 10, 30 receptoras emiten el bit ACK como dominante cuando éstas han recibido correctamente la trama 450. La estación participante emisora emite el bit ACK como recesivo. Por tanto, el bit emitido originalmente en la trama 450 hacia el bus 40 puede ser sobrescrito por las estaciones participantes 10, 30 receptoras. El bit ACKdlm se emite como un bit recesivo que se utiliza para una separación con respecto a otros campos. El bit NACK y el bit NACK-dlm se utilizan para que una estación participante receptora pueda señalizar una recepción incorrecta de la trama 450 en el bus 40. La función de los bits es como aquella del bit ACK y del bit ACKdlm.

Después del campo de confirmación (ACK Field) 457 en la trama 450 sigue un campo del extremo (EOF = End of Frame). La secuencia de bits del campo del extremo (EOF) se utiliza para identificar el extremo de la trama 450. El campo del extremo (EOF) se encarga de que en el extremo de la trama 450 se emita un número de 8 bits recesivos. Ésta es una sucesión de bits que no puede presentarse dentro de la trama 450. Debido a esto, las estaciones participantes 10, 20, 30 pueden detectar de forma segura el extremo de la trama 450.

El campo del extremo (EOF) tiene una longitud que es diferente en función de si en el bit NACK se observó un bit dominante o un bit recesivo. Si la estación participante receptora ha recibido el bit NACK como dominante, entonces el campo del extremo (EOF) tiene un número de 7 bits recesivos. De lo contrario, el campo del extremo (EOF) sólo tiene una longitud de 5 bits recesivos.

Después del campo del extremo (EOF), en la trama 450 sigue una distancia de trama intermedia (IFS - Inter Frame Space) que no está representada en la Figura 2. Esa distancia de trama intermedia (IFS), como en CAN FD, está configurada en correspondencia con ISO11898-1:2015.

La Figura 3 muestra la estructura fundamental de la estación participante 10 con el dispositivo de control de comunicaciones 11, el dispositivo de emisión/recepción 12 y el módulo de verificación de trama 15 que forma parte del dispositivo de control de comunicaciones 11. La estación participante 30 está estructurada de forma similar, como se muestra en la Figura 3, pero el módulo de verificación de trama 35 según la Figura 1 está dispuesto separado del dispositivo de control de comunicaciones 31 y del dispositivo de emisión/recepción 32. Por tanto, la estación participante 30 no se describe por separado.

Según la Figura 3, la estación participante 10, adicionalmente con respecto al dispositivo de control de comunicaciones 11 y al dispositivo de emisión/recepción 12, tiene un microcontrolador 13 al que está asociado un dispositivo de control de comunicaciones 11, y un sistema ASIC 16 (ASIC = circuito integrado para aplicaciones específicas) que, de manera alternativa, puede ser un sistema Basis-Chip (SBC) (chip de base), en el que están reunidas varias funciones necesarias para un módulo electrónico de la estación participante 10. En el sistema ASIC 16, adicionalmente con respecto al dispositivo de emisión/recepción 12, se encuentra instalado un dispositivo de suministro de energía 17 que abastece de energía eléctrica al dispositivo de emisión/recepción 12. El dispositivo de suministro de energía 17, habitualmente, proporciona una tensión CAN_Supply (suministro) de 5 V. Dependiendo de la necesidad, el dispositivo de suministro de energía 17, sin embargo, puede proporcionar otra tensión con otro valor. De manera adicional o alternativa, el dispositivo de suministro de energía 17 puede estar configurado como fuente de corriente.

El módulo de verificación de trama 15 tiene un bloque de inserción 151 y un bloque de evaluación 152 que a continuación se describen con mayor precisión.

Además, el dispositivo de emisión/recepción 12 tiene un módulo de emisión 121 y un módulo de recepción 122. Aun cuando a continuación siempre se mencione el dispositivo de emisión/recepción 12, de manera alternativa es posible proporcionar un módulo de recepción 122 en un dispositivo separado, externamente con respecto al módulo de emisión 121. El módulo de emisión 121 y el módulo de recepción 122 pueden estar estructurados como en un dispositivo de emisión/recepción 22 convencional. El módulo de emisión 121 en particular puede presentar al menos un amplificador operacional y/o un transistor. El módulo de recepción 122 en particular puede presentar al menos un amplificador operacional y/o un transistor.

El dispositivo de emisión/recepción 12 está conectado al bus 40, expresado con mayor precisión, a su primer hilo del bus 41 para CAN_H o CAN-XL_H y a su segundo hilo del bus 42 para CAN_L o CAN-XL_L. Mediante al menos una conexión 43 tiene lugar el suministro de tensión para el dispositivo de suministro de energía 17 para abastecer de energía eléctrica al primer y al segundo hilo del bus 41, 42, en particular con la tensión CAN-Supply. La conexión a masa o bien CAN_GND está realizada mediante una conexión 44. El primer y el segundo hilo del bus 41, 42 terminan con una resistencia de cierre 49.

El primer y el segundo hilo del bus 41, 42, en el dispositivo de emisión/recepción 12, están conectados al módulo de emisión 121, que también se denomina como transmisor, y con el módulo de recepción 122, que también se denomina como receptor, aun cuando para simplificar la conexión no está mostrada en la Figura 3.

Durante el funcionamiento del sistema de bus 1, el módulo de emisión 121 convierte una señal de emisión TXD o TxD del dispositivo de control de comunicaciones 11 en señales CAN-XL_H y CAN-XL_L correspondientes para los hilos del bus 41, 42, y emite esas señales CAN-XL_H y CAN-XL_L a las conexiones para CAN_H y CAN_L en el bus 40.

El módulo de recepción 122, a partir de señales CAN-XL_H y CAN-XL_L recibidas por el bus 40 según la Figura 4, forma una señal de recepción RXD o RxD y la reenvía al dispositivo de control de comunicaciones 11, como se muestra en la Figura 3. A excepción de un estado de funcionamiento en vacío o estado de reserva (Idle o Standby), el dispositivo de emisión/recepción 12 con el módulo de recepción 122, en el funcionamiento normal, siempre detiene una transmisión de datos o mensajes 45, 46 hacia el bus 40, a saber, independientemente de si el dispositivo de emisión/recepción 12 es o no el emisor del mensaje 45. Según el ejemplo de la Figura 4, las señales CAN-XL_H y CAN-XL_L, al menos en la fase de arbitraje 451, tienen el nivel de bus dominante y recesivo, 401, 402, como se conoce por CAN. En el bus 40 se forma una señal diferencial VDIFF = CAN-XL_H - CANXL_ L que se muestra en la Figura 5. Los bits individuales de la señal VDIFF con el tiempo de bit t_bt pueden detectarse con un umbral de recepción de 0,7 V. En la fase de datos 452, los bits de las señales CAN-XL_H y CAN-XL_L se emiten más rápido, por tanto con un tiempo de bit t_bt más corto que en la fase de arbitraje 451. Con ello, las señales CAN-XL_H y CANXL_ L en la fase de datos 452 se diferencian al menos en su velocidad binaria más rápida de las señales CAN_H y CAN_L convencionales.

La sucesión de los estados 401, 402 para las señales CAN-XL_H, CAN-XL_L en la Figura 4 y el curso de la tensión VDIFF resultante de ello, de la Figura 5, se utiliza solamente para ilustrar el funcionamiento de la estación participante 10. La sucesión de los estados de datos para los estados del bus 401, 402 puede seleccionarse según la necesidad.

Expresado de otro modo, el módulo de emisión 121, en un primer modo de funcionamiento según la Figura 4, genera un primer estado de datos como estado del bus 402 con diferentes niveles del bus para dos hilos del bus 41, 42 de la línea de bus y un segundo estado de datos como estado del bus 401 con el mismo nivel del bus para los hilos del bus 41,42 de la línea del bus, del bus 40.

Además, el módulo de emisión 121, para los cursos en el tiempo de las señales CAN-XL_H, CAN-XL_L en un segundo modo de funcionamiento que comprende la fase de datos 452, emite los bits con una velocidad binaria más alta, hacia el bus 40. Las señales CAN-XL_H y CAN-XL_L, en la fase de datos 452, además, pueden generarse con otra capa física que en el caso de CAN FD. Debido a esto, la velocidad binaria en la fase de datos 452 puede aumentarse aún más que en CAN FD.

El módulo de verificación de trama 15 de la Figura 3, en particular su bloque de inserción 151, se utiliza para la inserción del campo SBC en la trama 450 cuando la estación participante 10 actúa como emisora de la trama 450. El módulo de verificación de trama 15 de la Figura 3, en el presente ejemplo de ejecución está configurado de manera que el campo SBC tiene tres bits, por tanto, un BitO, un Bit1 y un Bit2. Debido a esto, el campo SBC genera el menor excedente de datos posible (Overhead de datos). En el campo SBC, el módulo de verificación 15 registra en los bits BitO y Bit1 el número de los bits de relleno dinámicos y en Bit2 la paridad de los primeros dos bits.

El bloque de inserción 151 inserta el campo SBC, en el presente ejemplo de ejecución, antes de la suma de verificación de encabezamiento HCRC en la trama 450. El módulo de verificación de trama 15, en particular el bloque de evaluación 152, utiliza también el campo SBC al formar la suma de verificación de encabezado H<c>R<c>, así como todos los bits de relleno dinámicos del encabezamiento de la trama. Como resultado pueden detectarse errores de la clase 3 y de la clase 4.

El módulo de verificación de trama 15 de la Figura 3, en particular su bloque de evaluación 152, se utiliza para formar y controlar la suma de verificación de encabezamiento y la suma de verificación de trama, así como para controlar el número de los bits de relleno dinámicos.

El bloque de evaluación 152 en la estación participante receptora puede comparar los bits de relleno dinámicos recibidos en el encabezamiento de trama con el valor en el campo SBC y, con ello, detectar una desviación, por tanto un error, en comparación con el número efectivo en el encabezamiento de trama.

En cambio, el bloque de evaluación 152 omite los bits de relleno dinámicos al formar la suma de verificación de trama FCRC. Sin embargo, el bloque de evaluación 152 incluye en el cálculo los otros bits del encabezamiento de trama, como el bit ID, el bit RRS, etc., en la suma de verificación de trama FCRC. Por tanto, esos bits están doblemente protegidos. Debido a esto, con el módulo de verificación de trama 15, en particular con su bloque de evaluación 152, pueden detectarse con una probabilidad muy alta errores de la clase 3 y la clase 4, que se producen con relación a bits de relleno dinámicos.

Con ello, la estación participante receptora (nodo de recepción) 10, en particular su módulo de verificación de trama 15 y más precisamente su bloque de evaluación 152, puede detectar los errores críticos que pueden producirse con bits de relleno dinámicos en el flujo de datos recibido. El bloque de evaluación 152 emite una comunicación correspondiente al dispositivo de control de comunicaciones 11. Con ello, la trama 450 puede rechazarse en el caso de un error. En consecuencia, el dispositivo de control de comunicaciones 11, de manera opcional, puede emitir una trama de error 47 al bus 40.

Sin embargo, si se utiliza un campo de “contador de relleno” (en la técnica "Stuff Count"), como el campo SBC, se reduce entonces aún más la probabilidad de errores residuales. Por consiguiente, será aún más improbable que una trama 450 incorrecta sea aceptada como válida.

De este modo, la utilización del campo SBC, "Stuff Counts", que codifica el número de los bits de relleno dinámicos en la trama emitida, es opcional.

Si no se requiere una compatibilidad con CAN FD, entonces en la trama, por ejemplo en lugar de bits de relleno dinámicos, pueden utilizarse los así llamados bits de relleno fijos (los bits de relleno que siempre se encuentran allí). Sin bits de relleno dinámicos no pueden producirse los errores de la clase 3 y la clase 4. Además, puede omitirse un campo "Stuff Count", como el campo SBC. Esto conduce a un número más reducido de bits que deben transmitirse e incluso a una menor complejidad.

Según una primera modificación del primer ejemplo de ejecución, el módulo de verificación de trama 15, en particular el bloque de evaluación 152, está configurado para omitir los bits de relleno dinámicos al formar la suma de verificación de encabezamiento HCRC. En cambio, el módulo de verificación de trama 15, en particular el bloque de evaluación 152, utiliza los bits de relleno dinámicos al formar la suma de verificación de trama FCRC. En este caso, el módulo de verificación de trama 15, en particular el bloque de evaluación 152, incluye nuevamente en el cálculo los otros bits del encabezamiento de trama, como el bit ID, el bit RRS, etc., en la suma de verificación de trama FCRC. También de ese modo, los errores especiales de las clases 3 y 4 pueden detectarse de forma suficientemente segura. La detección puede comunicarse al utilizar tramas de error 47, con una trama de error 47.

De acuerdo con una segunda modificación del primer ejemplo de ejecución, el módulo de verificación de trama 15, en particular el bloque de evaluación 152, está configurado para no incluir en el cálculo los bits de relleno dinámicos en ninguna de las sumas de verificación HCRC, FCRc . También de ese modo, los errores de las clases 3 y 4 pueden detectarse de forma suficientemente segura. El motivo de ello reside en que bits de relleno dinámicos pueden presentarse sólo desde el bit SOF hasta antes del bit FDF. En esa área reducida pueden estar contenidos como máximo tres bits de relleno dinámicos. Por consiguiente, la ráfaga de errores (errores agrupados), que es una falla del flujo de bits a modo de un bloque y que puede generar un error de la clase 3, está limitada en la longitud. Por tanto, es alta la probabilidad de que el encabezamiento CRC pueda detectar esa ráfaga de errores. La detección puede comunicarse al utilizar tramas de error 47, con una trama de error 47.

La Figura 6 muestra una trama 450_1 según un segundo ejemplo de ejecución, en el que CAN XL y CAN FD son compatibles. En este ejemplo de ejecución se utilizan tramas de error (indicadores de error) 47 para señalizar errores.

En el presente ejemplo de ejecución, la trama 450_1 y, con ello, el formato de trama CAN XL, se diferencia de la trama 450 de la Figura 2, como se describe a continuación. A continuación se describen solamente las diferencias con respecto a la trama 450 de la Figura 2. Por lo demás, las tramas 450, 450_1 de los dos ejemplos de ejecución son idénticas.

En la trama 450_1, en lugar del campo RP, se encuentra presente un campo SYN con una longitud constante de 2 bit. El campo SYN contiene un primer bit (AL2) con el valor digital 0. Junto con el bit (AH1) precedente con el valor digital 1, la secuencia de bits, de los bits AL2, AH1, proporciona un flanco de sincronización después de la conmutación de la velocidad binaria, así como de la capa física (por tanto, del modo del transceptor CAN XL).

Con ello, se encuentran presentes dos flancos de sincronización que se necesitan para una función robusta de CAN XL, a saber, un flanco de sincronización inmediatamente antes de la conmutación de la velocidad binaria (DH3 => DL2) y un flanco de sincronización inmediatamente después de la conmutación de la velocidad binaria (AH1 => AL2). Gracias a esto, antes de la fase de datos 452 puede cambiarse de forma segura a la fase de arbitraje 451.

El segundo bit en el campo SYN, el bit SYNdlm, tiene el valor 1. Éste se utiliza para una delimitación con respecto al bit ACK. El bit ACK, en un caso sin errores, es emitido por el nodo de recepción como 0 (dominante), generando con ello otro flanco de sincronización.

Puesto que se utilizan tramas de error (Error Flags) 47, la utilización de un campo NACK es estrictamente opcional, porque los errores ya pueden señalizarse con tramas de error (Error Flags) 47.

La Figura 7 muestra una trama 450_2 según un tercer ejemplo de ejecución, en el que CAN XL y CAN FD son compatibles. En este ejemplo de ejecución se utilizan tramas de error (indicadores de error) 47 para señalizar errores.

En el presente ejemplo de ejecución, la trama 450_2 y, con ello, el formato de trama CAN XL, se diferencia de la trama 450_1 de la Figura 6, como se describe a continuación. A continuación se describen solamente las diferencias con respecto a la trama 450_1 de la Figura 6. Por lo demás, las tramas 450_1, 450_2 de los dos ejemplos de ejecución son idénticas.

En la trama 450_2 no se encuentra presente un campo RP ni un campo SYN. Por tanto, la sincronización necesaria tiene lugar después de la conmutación de la velocidad binaria en el flanco AH1 (1) => ACK (0). Esta solución tiene dos ventajas.

La primera ventaja consiste en que el error de fase en la trama 450_2 de la Figura 7, poco antes de la sincronización en el flanco AH1 (1) => ACK (0), es menor o igual al error de fase que predomina en la trama 450_1 de la Figura 6 poco antes de la sincronización en el flanco SYNdlm (1) => ACK (0). El motivo de esto reside en que en la trama 450_2 de la Figura 7, desde la última sincronización, sólo han pasado 2 bits cortos (DL2, DL3) y un bit largo (AH1). En cambio, en la trama 450_1 de la Figura 6 han pasado dos bits largos (AL2, SYNdlm).

La segunda ventaja es un excedente menor de la trama 450_2 de la Figura 7 en comparación con la trama 450_1 de la Figura 6. La trama 450_2 de la Figura 7 tiene dos bits largos menos que la trama 450_1 de la Figura 6. Gracias a esto, el excedente es menor y, con ello, la velocidad de transmisión de datos neta es más alta.

Puesto que también en el presente ejemplo de ejecución se utilizan tramas de error (Error Flags) 47, la utilización de un campo NACK es estrictamente opcional, porque los errores ya pueden señalizarse con tramas de error (Error Flags) 47.

La Figura 8 muestra una trama 4500 según un cuarto ejemplo de ejecución, en el que los formatos de trama de CAN XL y CAN FD no son compatibles. En este ejemplo de ejecución, la trama 4500 y, con ello, el formato de trama CAN XL, se diferencia de la trama 450 de la Figura 2, como se describe a continuación. Se describen aquí solamente las diferencias con respecto a la trama 450 de la Figura 2. Por lo demás, las tramas 450, 4500 de los dos ejemplos de ejecución son idénticas.

En general, al generar la trama 4500 según el presente ejemplo de ejecución se utiliza sólo la regla fija de relleno, de modo que después de un número de bits fijo debe insertarse un bit de relleno fijo. De manera alternativa, como bits de relleno fijos, en lugar de sólo un bit de relleno también pueden insertarse dos o más bits. En el caso de un valor conocido del código de longitud de datos (DLC), esto conduce a una longitud de trama constante, así como a una longitud constante de la trama 4500. Esto impide distintos problemas que son causados por bits de relleno dinámicos. Por consiguiente, tampoco se necesita un campo SBC en el encabezamiento de la trama 4500.

En la trama 4500 según el presente ejemplo de ejecución, el identificador (ID) ya no está limitado a un número de 11 bits o 29 bits, como en el caso de CAN FD. El número k de los bits del identificador (ID) puede seleccionarse libremente. No obstante, de manera alternativa, el número k puede determinarse en un valor fijo. Para una velocidad de transmisión de datos neta alta es conveniente un ID en donde k = 8 bits. Esto es suficiente para otorgar prioridades de acceso al bus en suficiente cantidad para cada estación participante 10, 20, 30 del sistema de bus 1. Naturalmente, sin embargo, puede seleccionarse otro valor para k, dependiendo de la necesidad y del número de distintas prioridades en el sistema de bus 1.

Los bits RRS, IDE, FDF, XLF de la trama 450 de la Figura 2 ya no son necesarios en la trama 4500 y se omiten. Esto ahorra 4 bits, de modo que se reduce el excedente de la trama. Debido a esto se aumenta la velocidad de transmisión de datos neta en el sistema de bus 1.

El campo del extremo (EOF), en la trama 4500, tan sólo tiene un número de cinco bits cuando el bit NACK es dominante. En cambio, si el bit NACK es recesivo, el campo del extremo (EOF) tiene un número de tres bits. Esto se encarga de que en el extremo de la trama 4500 se emita un número de seis bits recesivos. Ese número de bits recesivos, en una trama 4500 válida, no puede estar presente en otro lugar cuando en la fase de arbitraje 451, después de cinco bits idénticos, se inserta un bit de relleno fijo. Alternativamente, podrían ser más de seis bits. En particular, el número de los bits EOF debe adaptarse al número de los bits después de los cuales se inserta un bit de relleno fijo.

La distancia de trama intermedia (IFS), en la trama 4500, no necesita una longitud mínima. En particular, la distancia de trama intermedia (IFS) puede tener la longitud 0. En un caso de esa clase, dos tramas 4500 se emiten de forma continua, consecutivamente. No obstante, una distancia de trama intermedia (IFS) con un número de por ejemplo 1 bit también es conveniente para aumentar la robustez del sistema de bus 1 en comparación con el caso antes mencionado. Mediante los ahora siete bits recesivos entre dos tramas 4500, una nueva estación participante en el bus 40 puede sincronizarse de modo más fiable.

La Figura 9 muestra una trama 4500_1 según un quinto ejemplo de ejecución, en el que los formatos de trama de CAN XL y CAN FD no son compatibles. En este ejemplo de ejecución, la trama 4500_1 y, con ello, el formato de trama CAN XL, se diferencia de la trama 4500 de la Figura 8, como se describe con relación al segundo ejemplo de ejecución.

De este modo, en la trama 4500_1, en lugar del campo RP, se encuentra presente un campo SYN con una longitud constante de 2 bit. Debido a esto, la sincronización tiene lugar después de la fase de datos 452, como se describe con relación al segundo ejemplo de ejecución.

Por lo demás, las tramas 4500, 4500_1 de los dos ejemplos de ejecución son idénticas.

La Figura 10 muestra una trama 4500_2 según un sexto ejemplo de ejecución, en el que los formatos de trama de CAN XL y CAN FD no son compatibles. En este ejemplo de ejecución, la trama 4500_2 y, con ello, el formato de trama CAN XL, se diferencia de la trama 4500 de la Figura 8, como se describe con relación al tercer ejemplo de ejecución.

De este modo, en la trama 4500_2 no se encuentra presente un campo RP ni un campo SYN. Debido a esto, la sincronización tiene lugar después de la fase de datos 452, como se describe con relación al tercer ejemplo de ejecución.

Por lo demás, las tramas 4500, 4500_2 de los dos ejemplos de ejecución son idénticas.

Todas las configuraciones antes descritas de las estaciones participantes 10, 20, 30 del sistema de bus 1 y del procedimiento realizado en las mismas pueden utilizarse de forma individual o en todas las combinaciones posibles. En particular, pueden combinarse del modo deseado todas la características de los ejemplos de ejecución antes descritos y/o sus modificaciones. De manera adicional o alternativa en particular son posibles las siguientes modificaciones.

Aún cuando la invención se ha descrito previamente mediante el ejemplo del sistema de bus CAN, la invención puede utilizarse en cualquier red de comunicaciones y/o procedimiento de comunicaciones en donde se utilicen dos fases de comunicación diferentes en las que se diferencien estados del bus que se generan para las distintas fases de comunicaciones. En particular, la invención puede utilizarse en desarrollos de otras redes de comunicaciones en serie, como Ethernet y/o Ethernet 100 Base-T1, sistemas de bus de campo, etc.

En particular el sistema de bus 1 según los ejemplos de ejecución puede ser una red de comunicaciones en la que pueden transmitirse datos en serie, con dos velocidades binarias diferentes. Se considera ventajoso, pero no es un requisito obligatorio, que en el sistema de bus 1, al menos por intervalos de tiempo determinados, esté garantizado un acceso libre de colisiones, de una estación participante 10, 20, 30, a un canal en común.

El número y la disposición de las estaciones participantes 10, 20, 30 en el sistema de bus 1 de los ejemplos de ejecución son opcionales. En particular, la estación participante 20 puede omitirse en el sistema de bus 1. Es posible que una o varias de las estaciones participantes 10 o 30 se encuentren presentes en el sistema de bus 1. Es posible que todas las estaciones participantes en el sistema de bus 1 estén configuradas iguales, por tanto, que sólo se encuentren presentes una estación participante 10 o sólo una estación participante 30.

Claims (8)

REIVINDICACIONES

1. Estación participante (10; 30) para un sistema de bus en serie (1), con

un dispositivo de control de comunicaciones (11; 31) para controlar una comunicación de la estación participante (10; 30) con al menos otra estación participante (10; 20; 30) del sistema de bus (1), y un dispositivo de emisión/recepción (12; 32) que está configurado para la emisión en serie de una señal de emisión (TXD) generada por el dispositivo de control de comunicaciones (11; 31) hacia un bus (40) del sistema de bus (1), y que está configurado para la recepción en serie de señales desde el bus (40) del sistema de bus (1),

donde el dispositivo de control de comunicaciones (11; 31) está configurado para generar la señal de emisión (TXD) según una trama (450; 450_1; 450_2) y para insertar en la trama (450; 450_1; 450_2) dos sumas de verificación (HCRC, FCRC) que incluyen en el cálculo distintos bits de la trama (450; 450_1; 450_2),

donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar en la trama (450; 450_1; 450_2) bits de relleno dinámicos, de manera que un bit de relleno inverso se inserta en el flujo de bits de la trama (450; 450_1; 450_2) después de 5 bits idénticos consecutivos,

donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar un primer campo (SBC) en la trama (450; 450_1; 450_2), en donde el número de los bits de relleno dinámicos está codificado,

donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar un segundo campo<( F c P )>en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2), que está configurado para controlar si el flujo de bits de la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) en una estación participante (10; 20; 30) del sistema de bus (1), que recibe la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) pero no la ha emitido, está desplazado al menos un bit en comparación con la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) prevista,

donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar al menos un primer campo (SBC) antes de un campo de datos (455), en el que están insertados datos útiles de la trama (450; 450_1; 450_2),

donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar al menos un segundo campo (FCP) después del campo de datos (455) en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2), y

donde el dispositivo de control de comunicaciones (11; 31) está configurado para calcular las dos sumas de verificación (HCRC, FCRC) de manera que como máximo una de las dos sumas de verificación (HCRC, FCRC) incluya en el cálculo los bits de relleno dinámicos.

2. Estación participante (10; 30) según la reivindicación 1, donde el dispositivo de control de comunicaciones (11; 31) está configurado para calcular como una de las dos sumas de verificación (HCRC, FCRC) una suma de verificación de encabezamiento (HCRC) para proteger un encabezamiento de la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) y para no incluir en el cálculo, en la suma de verificación de encabezamiento (HCRC), bits que tengan siempre un valor fijo en el encabezamiento de la trama, sino para incluir en el cálculo sólo bits que en el encabezamiento de la trama tengan un valor que pueda ser modificado por el dispositivo de control de comunicaciones (11; 31).

3. Estación participante (10; 30) según la reivindicación 1 ó 2, donde el dispositivo de emisión/recepción (12; 32) para la emisión en serie de una señal de emisión (TXD) generada por el dispositivo de control de comunicaciones (11; 31) hacia un bus (40) del sistema de bus (1), está configurado de manera que para un mensaje (45), que se intercambia entre estaciones participantes (10, 20, 30) del sistema de bus (1), se puede diferenciar el tiempo de bit (t_bt) de una señal emitida en una primera fase de comunicación (451) hacia el bus (40), de un tiempo de bit (t_bt) de una señal emitida en una segunda fase de comunicación (452).

4. Estación participante (10; 30) según una de las reivindicaciones precedentes, donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar al menos un segundo campo (FCP) después del campo de datos (455) en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) y después de una suma de verificación de la trama (FCRC) que fue formada mediante todos los bits en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2).

5. Estación participante (10, 30) según la reivindicación 4, donde el dispositivo de control de comunicaciones (11; 31) está configurado para insertar un campo de sincronización (SYN) con dos bits en la trama (450_1; 4500_1), después de al menos un segundo campo (FCP), de manera que los dos bits tengan valores diferentes, de modo que los bits formen un flanco de sincronización que está dispuesto según un patrón de bits para conmutar la velocidad binaria para la emisión de la señal de emisión hacia el bus (40) y para conmutar una capa física del dispositivo de emisión/recepción (12; 32).

6. Estación participante (10; 30) según una de las reivindicaciones precedentes,

donde la trama (450; 450_1) formada para el mensaje (45) está estructurada de forma compatible con CAN FD, y

donde en una primera fase de comunicación (451) se negocia cuál de las estaciones participantes (10, 20, 30) del sistema de bus (1), en una segunda fase de comunicación (452) consecutiva, obtiene un acceso al bus (40), al menos transitoriamente exclusivo, libre de colisiones.

7. Sistema de bus (1), con

un bus (40), y

al menos dos estaciones participantes (10; 20; 30) que están conectadas una con otra mediante el bus (40), de manera que las mismas pueden comunicarse en serie una con otra y de las cuales al menos una estación participante (10; 30) es una estación participante (10, 30) según una de las reivindicaciones precedentes.

8. Procedimiento para la comunicación en un sistema de bus en serie (1), donde el procedimiento se realiza con una estación participante (10; 30) del sistema de bus (1) que presenta un dispositivo de control de comunicaciones (11; 31) y un dispositivo de emisión/recepción (12; 32), donde el procedimiento presenta las etapas,

control, con el dispositivo de control de comunicaciones (11; 31), de una comunicación de la estación participante (10; 30) con al menos otra estación participante (10; 20; 30) del sistema de bus (1), y emisión, con el dispositivo de emisión/recepción (12; 32), de una señal de emisión (TXD) generada por el dispositivo de control de comunicaciones (11, 31), hacia un bus (40) del sistema de bus (1), donde el dispositivo de emisión/recepción (12; 32) además está configurado para la recepción en serie de señales desde el bus (40) del sistema de bus (1)

generación, con el dispositivo de control de comunicaciones (11; 31), de la señal de emisión (TXD) según una trama (450; 450_1; 450_2),

donde el dispositivo de control de comunicaciones (11; 31) inserta en la trama (450; 450_1; 450_2) dos sumas de verificación (HCRC, FCRC) que incluyen en el cálculo los distintos bits de la trama (450; 450_1; 450_2),

donde el dispositivo de control de comunicaciones (11; 31) inserta en la trama (450; 450_1; 450_2) bits de relleno dinámicos, de manera que un bit de relleno inverso se inserta en el flujo de bits de la trama (450; 450_1; 450_2) después de 5 bits idénticos consecutivos,

donde el dispositivo de control de comunicaciones (11; 31) inserta un primer campo (SBC) en la trama (450; 450_1; 450_2), en donde el número de los bits de relleno dinámicos está codificado, donde el dispositivo de control de comunicaciones (11; 31) inserta un segundo campo (FCP) en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2), que está configurado para controlar si el flujo de bits de la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) en una estación participante (10; 20; 30) del sistema de bus (1), que recibe la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) pero no la ha emitido, está desplazado al menos un bit en comparación con la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2) prevista,

donde el dispositivo de control de comunicaciones (11; 31) inserta al menos un primer campo (SBC) antes de un campo de datos (455), en el que están insertados datos útiles de la trama (450; 450_1; 450_2),

donde el dispositivo de control de comunicaciones (11; 31) inserta al menos un segundo campo (FCP) después del campo de datos (455) en la trama (450; 450_1; 450_2; 4500; 4500_1; 4500_2), y donde el dispositivo de control de comunicaciones (11; 31) calcula las dos sumas de verificación (HCRC, FCRC) de manera que como máximo una de las dos sumas de verificación (HCRC, FCRC) incluya en el cálculo los bits de relleno dinámicos.