ES3033526T3 - Compute optimizations for low precision machine learning operations - Google Patents

Compute optimizations for low precision machine learning operations

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ES3033526T3
ES3033526T3 ES22197260T ES22197260T ES3033526T3 ES 3033526 T3 ES3033526 T3 ES 3033526T3 ES 22197260 T ES22197260 T ES 22197260T ES 22197260 T ES22197260 T ES 22197260T ES 3033526 T3 ES3033526 T3 ES 3033526T3
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memory
data
precision
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Elmoustapha Ould-Ahmed-Vall
Sara S Baghsorkhi
Anbang Yao
Kevin Nealis
Xiaoming Chen
Altug Koker
Abhishek R Appu
John C Weast
Mike B Macpherson
Dukhwan Kim
Linda L Hurd
Ben J Ashbaugh
Barath Lakshmanan
Liwei Ma
Joydeep Ray
Ping T Tang
Michael S Strickland
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Intel Corp
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Abstract

La presente divulgación proporciona un método y una unidad de procesamiento gráfico que comprende una memoria con varios dispositivos de memoria; lógica de compresión para comprimir los datos que se escribirán en la memoria; y un multiprocesador de streaming acoplado a la memoria. El multiprocesador de streaming ejecuta simultáneamente múltiples grupos de subprocesos e incluye una arquitectura SIMT de una sola instrucción y múltiples subprocesos. El multiprocesador de streaming ejecuta múltiples subprocesos para múltiples instrucciones. Las múltiples instrucciones incluyen una primera instrucción que hace que una primera parte del multiprocesador de streaming realice una operación de punto flotante sobre múltiples operandos de entrada de punto flotante y una segunda instrucción que hace que una segunda parte del multiprocesador de streaming realice una operación de enteros sobre múltiples operandos de enteros. La primera instrucción se ejecuta simultáneamente con la segunda instrucción. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN
Optimizaciones de cálculo para operaciones de aprendizaje automático de baja precisión
SECTOR
Las realizaciones se refieren, en general, al procesamiento de datos y, más particularmente, al procesamiento de datos por medio de una unidad de procesamiento de gráficos de propósito general.
ANTECEDENTES DE LA DESCRIPCIÓN
El procesamiento de datos de gráficos paralelo actual incluye sistemas y métodos desarrollados para realizar operaciones específicas sobre datos de gráficos tales como, por ejemplo, interpolación lineal, teselado, rasterización, asignación de texturas, pruebas de profundidad, etc. Tradicionalmente, los procesadores de gráficos usaban unidades de cálculo de función fija para procesar los datos de gráficos; sin embargo, más recientemente, partes de los procesadores de gráficos se han hecho programables, habilitando dichos procesadores para admitir una mayor variedad de operaciones para procesar datos de vértices y fragmentos.
Para aumentar aún más el rendimiento, los procesadores de gráficos habitualmente implementan técnicas de procesamiento tales como canalización, que intentan procesar, en paralelo, la mayor cantidad posible de datos de gráficos a lo largo de las diferentes partes de la canalización de gráficos. Los procesadores de gráficos paralelos con arquitecturas de múltiples hilos y única instrucción (SIMT) se diseñan para maximizar la cantidad de procesamiento paralelo en la canalización de gráficos. En una arquitectura de SIMT, grupos de hilos paralelos intentan ejecutar instrucciones de programa de manera sincronizada conjuntamente tan a menudo como sea posible para aumentar la eficiencia de procesamiento. Puede encontrarse una vista global general del software y hardware para arquitecturas SIMT enCUDA Programming,capítulo 3, páginas 37-51 (2013) de Shane Cook y/o enCUDA Handbook, A Comprehensiva Guide to GPU Programming,secciones 2.6.2 a 3.1.2 (junio de 2013) de Nicholas Wilt,.
El documento WO 2013/039606 A1 describe un sistema y un método para optimizar cálculos matriciales y vectoriales que realizan cálculos EOS.
El documento US 2016/307482 A1 describe un método, un medio legible por ordenador y un sistema que generan datos primarios mixtos para una visualización.
El documento"Programming Massively Parallel Processors - A Hands-on Approach"describe una programación paralela.
El documento US 2015/378741 A1 describe entornos de procesamiento de una única instrucción, múltiples datos/hilos (SIMD/SIMT) para cálculos de precisión mixta
SUMARIO DE LA INVENCIÓN
La materia objeto provista por la presente invención está definida en las reivindicaciones independientes, mientras que las realizaciones preferidas de la presente invención están definidas en las reivindicaciones dependientes.
BREVE DESCRIPCIÓN DE LOS DIBUJOS
De modo que las características de la presente invención puedan entenderse en detalle, puede obtenerse una descripción más particular de la invención haciendo referencia a las realizaciones, algunas de las cuales se han ilustrado en los dibujos adjuntos. Sin embargo, se ha de observar que los dibujos adjuntos ilustran únicamente realizaciones habituales y, por lo tanto, no han de considerarse limitantes del alcance de todas las realizaciones.
LaFigura 1es un diagrama de bloques que ilustra un sistema informático configurado para implementar uno o más aspectos de las realizaciones descritas en el presente documento;
lasFiguras 2A-2Dilustran componentes de procesador paralelo, de acuerdo con una realización;
lasFiguras 3A-3Bson diagramas de bloques de multiprocesadores de gráficos, de acuerdo con las realizaciones;
lasFiguras 4A-4Filustran un ejemplo de arquitectura en la que una pluralidad de GPU se acopla comunicativamente a una pluralidad de procesadores de múltiples núcleos;
laFigura 5ilustra una canalización de procesamiento de gráficos, de acuerdo con una realización;
laFigura 6ilustra una pila de software de aprendizaje automático, de acuerdo con una realización;
aFigura 7ilustra una unidad de procesamiento de gráficos de propósito general altamente paralela, de acuerdo con una realización;
aFigura 8ilustra un sistema informático de múltiples GPU, de acuerdo con una realización;
asFiguras 9A-9Bilustran ejemplos de capas de redes neuronales profundas;
aFigura 10ilustra un ejemplo de red neuronal recurrente;
aFigura 11ilustra el entrenamiento y despliegue de una red neuronal profunda;
aFigura 12es un diagrama de bloques que ilustra un aprendizaje distribuido;
aFigura 13ilustra un ejemplo de sistema en un chip (SOC) de inferencia adecuado para realizar una inferencia usando un modelo entrenado;
aFigura 14ilustra componentes de una unidad de coma flotante de precisión dinámica, de acuerdo con una realización;
aFigura 15proporciona detalles adicionales con respecto a una unidad de coma flotante de precisión dinámica, de acuerdo con una realización;
aFigura 16ilustra asignaciones de hilos para un sistema de procesamiento de precisión dinámica, de acuerdo con una realización;
aFigura 17ilustra una lógica para realizar una operación numérica con menos precisión de la requerida, de acuerdo con una realización;
aFigura 18ilustra una vectorización en bucle para unidades SIMD, de acuerdo con una realización;
aFigura 19ilustra un sistema de procesamiento de hilos, de acuerdo con una realización;
aFigura 20ilustra una lógica para asignar hilos para su cálculo, de acuerdo con una realización;
laFigura 21ilustra una red neuronal profunda que se puede procesar usando una lógica de cálculo proporcionada por las realizaciones descritas en el presente documento;
aFigura 22es un diagrama de flujo de una lógica para impedir un error o una pérdida significativa de precisión cuando se realizan operaciones de baja precisión para un aprendizaje automático, de acuerdo con una realización;
aFigura 23es un diagrama de bloques de un sistema de procesamiento, de acuerdo con una realización;
aFigura 24es un diagrama de bloques de una realización de un procesador que tiene uno o más núcleos de procesador, un controlador de memoria integrado y un procesador de gráficos integrado;
laFigura 25es un diagrama de bloques de un procesador de gráficos, que puede ser una unidad de procesamiento de gráficos discreta, o puede ser un procesador de gráficos integrado con una pluralidad de núcleos de procesamiento; aFigura 26es un diagrama de bloques de un motor de procesamiento de gráficos de un procesador de gráficos de acuerdo con algunas realizaciones;
laFigura 27es un diagrama de bloques de un procesador de gráficos proporcionado por una realización adicional; aFigura 28ilustra la lógica de ejecución de hilos que incluye una matriz de elementos de procesamiento empleados en algunas realizaciones;
aFigura 29es un diagrama de bloques que ilustra unos formatos de instrucción de procesador de gráficos de acuerdo con algunas realizaciones;
aFigura 30es un diagrama de bloques de un procesador de gráficos de acuerdo con otra realización.
LaFigura 31A-31Bilustra un formato de comando de procesador de gráficos y secuencia de comandos, de acuerdo con algunas realizaciones;
aFigura 32ilustra un ejemplo de arquitectura de software de gráficos para un sistema de procesamiento de datos de acuerdo con algunas realizaciones;
laFigura 33es un diagrama de bloques que ilustra un sistema de desarrollo de núcleo de IP, de acuerdo con una realización;
laFigura 34es un diagrama de bloques que ilustra un ejemplo de circuito integrado de sistema en un chip, de acuerdo con una realización;
laFigura 35es un diagrama de bloques que ilustra un procesador de gráficos adicional, de acuerdo con una realización; y
laFigura 36es un diagrama de bloques que ilustra un ejemplo de procesador de gráficos adicional de un circuito integrado de sistema en un chip, de acuerdo con una realización.
DESCRIPCIÓN DETALLADA
En algunas realizaciones, una unidad de procesamiento de gráficos (GPU) está comunicativamente acoplada a núcleos de anfitrión/de procesador para acelerar las operaciones de gráficos, las operaciones de aprendizaje automático, las operaciones de análisis de patrones y diversas funciones de GPU de propósito general (GPGPU). La GPU puede estar comunicativamente acoplada al procesador/núcleos anfitriones a través de un bus u otra interconexión (por ejemplo, una interconexión de alta velocidad tal como PCIe o NVLink). En otras realizaciones, la GPU puede integrarse en el mismo paquete o chip que los núcleos y acoplarse comunicativamente a los núcleos a través de un bus/interconexión de procesador interno (es decir, interno al paquete o chip). Independientemente de la manera en la que esté conectada la GPU, los núcleos del procesador pueden adjudicar trabajo a la GPU en forma de secuencias de comandos/instrucciones contenidas en un descriptor de trabajo. La GPU usa, a continuación, circuitería/lógica dedicada para procesar de manera eficiente estos comandos/instrucciones.
En la siguiente descripción, se exponen numerosos detalles específicos para proporcionar un entendimiento más minucioso. Sin embargo, será evidente para un experto en la materia que las realizaciones descritas en el presente documento se pueden llevar a la práctica sin uno o más de estos detalles específicos. En otras instancias, no se han descrito características bien conocidas para evitar oscurecer los detalles de las presentes realizaciones.
Visión general del sistema
LaFigura 1es un diagrama de bloques que ilustra un sistema informático 100 configurado para implementar uno o más aspectos de las realizaciones descritas en el presente documento. El sistema informático 100 incluye un subsistema de procesamiento 101 que tiene uno o más procesador(es) 102 y una memoria de sistema 104 que se comunica a mediante una ruta de interconexión que puede incluir un concentrador de memoria 105. El concentrador de memoria 105 puede ser un componente separado dentro de un componente de un conjunto de chips o puede estar integrado dentro del uno o más procesadores 102. El concentrador de memoria 105 se acopla con un subsistema de E/S 111 mediante un enlace de comunicación 106. El subsistema de E/S 111 incluye un concentrador de E/S 107 que puede habilitar el sistema informático 100 para recibir la entrada de uno o más dispositivos de entrada 108. Adicionalmente, el concentrador de E/S 107 puede habilitar un controlador de visualización, que puede estar incluido en el uno o más procesadores 102, proporcionar salidas a uno o más dispositivos de visualización 110A. En una realización, el uno o más dispositivos de visualización 110A acoplados con el concentrador de E/S 107 pueden incluir un dispositivo de visualización local, interno o integrado.
En una realización, el subsistema de procesamiento 101 incluye uno o más procesadores paralelos 112 acoplados al concentrador de memoria 105 mediante un bus u otro enlace de comunicación 113. El enlace de comunicación 113 puede ser uno de cualquier número de tecnologías o protocolos de enlace de comunicación basados en normas, tales como, aunque no de forma limitativa, PCI Express, o puede ser una interfaz de comunicaciones o tejido de comunicaciones específica del proveedor. En una realización, el uno o más procesadores paralelos 112 forman un sistema de procesamiento paralelo o vectorial enfocado informáticamente que incluye un gran número de núcleos de procesamiento y/o agrupaciones de procesamiento, tal como un procesador de muchos núcleos integrados (MIC). En una realización, el uno o más procesadores paralelos 112 forman un subsistema de procesamiento de gráficos que puede enviar píxeles a uno del uno o más o dispositivos de visualización 110A acoplados mediante el concentrador de E/S 107. El uno o más procesadores paralelos 112 pueden incluir también un controlador de visualización y una interfaz de visualización (no mostrados) para habilitar una conexión directa a uno o más dispositivos de visualización 110B.
Dentro del subsistema de E/S 111, una unidad de almacenamiento de sistema 114 puede conectarse al concentrador de E/S 107 para proporcionar un mecanismo de almacenamiento para el sistema informático 100. Se puede usar un conmutador de E/S 116 para proporcionar un mecanismo de interfaz para habilitar conexiones entre el concentrador de E/S 107 y otros componentes, tales como un adaptador de red 118 y/o un adaptador de red inalámbrica 119 que pueden estar integrados en la plataforma, y diversos otros dispositivos que pueden añadirse mediante uno o más dispositivos de adición 120. El adaptador de red 118 puede ser un adaptador de Ethernet u otro adaptador de red cableada. El adaptador de red inalámbrica 119 puede incluir uno o más de un dispositivo de red WiFi, Bluetooth, de comunicación de campo cercano (NFC) o de otro tipo que incluya una o más radios inalámbricas.
El sistema informático 100 puede incluir otros componentes no mostrados explícitamente, incluyendo USB u otras conexiones de puerto, unidades de almacenamiento óptico, dispositivos de captura de vídeo y similares, y puede conectarse también al concentrador de E/S 107. Las rutas de comunicación que interconectan los diversos componentes de la Figura 1 pueden implementarse usando cualquier protocolo adecuado, tal como protocolos basados en PCI (Interconexión de Componentes Periféricos) (por ejemplo, PCI-Express), o cualesquiera otras interfaces y/o protocolo o protocolos de comunicación de bus o de punto a punto, tales como la interconexión de alta velocidad NV-Link, o protocolos de interconexión conocidos en la técnica.
En una realización, el uno o más procesadores paralelos 112 incorporan circuitería optimizada para procesamiento de gráficos y vídeo, incluyendo, por ejemplo, circuitería de salida de vídeo, y constituye una unidad de procesamiento de gráficos (GPU). En otra realización, el uno o más procesadores paralelos 112 incorporan circuitería optimizada para procesamiento de propósito general, mientras conservan la arquitectura de cálculo subyacente, descrita con mayor detalle en el presente documento. En otra realización más, los componentes del sistema informático 100 pueden estar integrados con uno o más otros elementos de sistema en un único circuito integrado. Por ejemplo, el uno o más procesadores en paralelo 112, el concentrador de memoria 105, el procesador o procesadores 102 y el concentrador de E/S 107 pueden integrarse en un circuito integrado de sistema en un chip (SoC). Como alternativa, los componentes del sistema informático 100 pueden integrarse en un único paquete para formar una configuración de sistema en paquete (SIP). En una realización, al menos una porción de los componentes del sistema informático 100 se puede integrar en un módulo de múltiples chips (MCM), que se puede interconectar con otros módulos de múltiples chips en un sistema informático modular.
Se apreciará que, el sistema informático 100 mostrado en el presente documento es ilustrativo y que son posibles variaciones y modificaciones. La topología de conexión, incluyendo el número y disposición de puentes, el número de procesadores 102, y el número de procesadores paralelo(s) 112, puede modificarse como se desee. Por ejemplo, en algunas realizaciones, la memoria de sistema 104 está conectada al procesador o procesadores 102 directamente en lugar de a través de un puente, mientras que otros dispositivos se comunican con la memoria de sistema 104 mediante el concentrador de memoria 105 y el procesador o procesadores 102. En otras topologías alternativas, el procesador o procesadores paralelos 112 están conectados al concentrador de E/S 107 o directamente a uno del uno o más procesadores 102, en lugar de al concentrador de memoria 105. En otras realizaciones, el concentrador de E/S 107 y el concentrador de memoria 105 pueden integrarse en un único chip. Algunas realizaciones pueden incluir dos o más conjuntos de procesador o procesadores 102 conectados mediante múltiples tomas, que pueden acoplarse con dos o más instancias del procesador o procesadores paralelos 112.
Algunos de los componentes particulares mostrados en el presente documento son opcionales y pueden no estar incluidos en todas las implementaciones del sistema informático 100. Por ejemplo, puede admitirse cualquier número de tarjetas o periféricos complementarios, o se pueden eliminar algunos componentes. Asimismo, algunas arquitecturas pueden usar diferente terminología para componentes similares a los ilustrados en la Figura 1. Por ejemplo, el concentrador de memoria 105 puede denominarse puente norte en algunas arquitecturas, mientras que el concentrador de E/S 107 puede denominarse puente sur.
LaFigura 2Ailustra un procesador paralelo 200, de acuerdo con una realización. Los diversos componentes del procesador paralelo 200 pueden implementarse usando uno o más dispositivos de circuito integrado, tal como procesadores programables, circuitos integrados específicos de la aplicación (ASIC) o matrices de puertas programables en campo (FPGA). El procesador paralelo 200 ilustrado es una variante del uno o más procesadores paralelos 112 mostrados en la Figura 1, de acuerdo con una realización.
En una realización, el procesador paralelo 200 incluye una unidad de procesamiento paralelo 202. La unidad de procesamiento paralelo incluye una unidad de E/S 204 que habilita la comunicación con otros dispositivos, incluyendo otras instancias de la unidad de procesamiento paralelo 202. La unidad de E/S 204 puede conectarse directamente a otros dispositivos. En una realización, la unidad de E/S 204 se conecta con otros dispositivos usando una interfaz de concentrador o de conmutador, tal como un concentrador de memoria 105. Las conexiones entre el concentrador de memoria 105 y la unidad de E/S 204 forman un enlace de comunicación 113. Dentro la unidad de procesamiento paralelo 202, la unidad de E/S 204 se conecta con una interfaz de anfitrión 206 y una barra transversal de memoria 216, donde la interfaz de anfitrión 206 recibe comandos dirigidos a realizar operaciones de procesamiento y la barra transversal de memoria 216 recibe comandos dirigidos a realizar operaciones de memoria.
Cuando la interfaz de anfitrión 206 recibe una memoria intermedia de comandos mediante la unidad de E/S 204, la interfaz de anfitrión 206 puede dirigir operaciones de trabajo para la realizar esos comandos a un extremo frontal 208. En una realización, el extremo frontal 208 se acopla con un planificador 210, que está configurado para distribuir comandos u otros elementos de trabajo a una matriz de agrupaciones de procesamiento 212. En una realización, el planificador 210 garantiza que la matriz de agrupaciones de procesamiento 212 está configurada apropiadamente y en un estado válido antes de que las tareas se distribuyan a las agrupaciones de procesamiento de la matriz de agrupaciones de procesamiento 212. En una realización, el planificador 210 se implementa mediante una lógica de firmware que se ejecuta en un microcontrolador. El planificador implementado por microcontrolador 210 se puede configurar para realizar operaciones de planificación compleja y distribución de trabajo con granularidad gruesa y fina, lo que habilita dar prioridad de manera rápida y la conmutación de contexto de hilos que se ejecutan en la matriz de procesamiento 212. En una realización, el software de anfitrión puede probar cargas de trabajo para la planificación en la matriz de procesamiento 212 mediante uno de múltiples timbres de procesamiento de gráficos. Las cargas de trabajo, a continuación, pueden distribuirse automáticamente a través de la matriz de procesamiento 212 mediante la lógica del planificador 210 dentro del microcontrolador planificador.
La matriz de agrupaciones de procesamiento 212 puede incluir hasta "N" agrupaciones de procesamiento (por ejemplo, de la agrupación 214A, agrupación 214B a la agrupación 214N). Cada agrupación 214A a 214N de la matriz de agrupaciones de procesamiento 212 puede ejecutar un gran número de hilos simultáneos. El planificador 210 puede adjudicar trabajo a las agrupaciones 214A-214N de la matriz de agrupaciones de procesamiento 212 usando diversos algoritmos de planificación y/o distribución de trabajo, que pueden variar dependiendo de la carga de trabajo que surge para cada tipo de programa o cálculo. La planificación puede ser manejada dinámicamente por el planificador 210, o puede ser asistida en parte por la lógica del compilador durante la compilación de la lógica del programa configurada para su ejecución por la matriz de agrupaciones de procesamiento 212. En una realización, se pueden adjudicar diferentes agrupaciones 214A a 214N de la matriz de agrupaciones de procesamiento 212 para procesar diferentes tipos de programas o para realizar diferentes tipos de cálculos.
La matriz de agrupaciones de procesamiento 212 puede configurarse para realizar diversos tipos de operaciones de procesamiento paralelo. En una realización, la matriz de agrupaciones de procesamiento 212 está configurada para realizar operaciones de cálculo paralelo de propósito general. Por ejemplo, la matriz de agrupaciones de procesamiento 212 puede incluir una lógica para ejecutar tareas de procesamiento que incluyen el filtrado de datos de vídeo y/o de audio, realización de operaciones de modelado, que incluyen operaciones físicas y realización de transformaciones de datos.
En una realización, la matriz de agrupaciones de procesamiento 212 está configurada para realizar operaciones de procesamiento de gráficos paralelo. En las realizaciones en las que el procesador paralelo 200 está configurado para realizar operaciones de procesamiento de gráficos, la matriz de agrupaciones de procesamiento 212 puede incluir una lógica adicional para admitir la ejecución de dichas operaciones de procesamiento de gráficos, incluyendo, aunque no de forma limitativa, una lógica de muestreo de textura para realizar operaciones de textura, así como una lógica de teselado y otra lógica de procesamiento de vértices. Adicionalmente, la matriz de agrupaciones de procesamiento 212 se puede configurar para ejecutar programas de sombreado relacionados con el procesamiento de gráficos tales como, aunque no de forma limitativa, sombreadores de vértices, sombreadores de teselación, sombreadores de geometría y sombreadores de píxeles. La unidad de procesamiento paralelo 202 puede transferir datos desde la memoria del sistema mediante la unidad de E/S 204 para su procesamiento. Durante el procesamiento, los datos transferidos pueden almacenarse en una memoria en chip (por ejemplo, la memoria de procesador paralelo 222) durante el procesamiento y, a continuación, volver a escribirse en la memoria del sistema.
En una realización, cuando la unidad de procesamiento paralelo 202 se usa para realizar el procesamiento de gráficos, el planificador 210 puede configurarse para dividir la carga de trabajo de procesamiento en tareas de tamaño aproximadamente igual, para habilitar mejor la distribución de las operaciones de procesamiento de gráficos a múltiples agrupaciones 214A-214N de la matriz de agrupaciones de procesamiento 212. En algunas realizaciones, porciones de la matriz de agrupaciones de procesamiento 212 pueden configurarse para realizar diferentes tipos de procesamiento. Por ejemplo, una primera porción puede configurarse para realizar un sombreado de vértices y una generación de topología, una segunda porción puede configurarse para realizar una teselación y un sombreado de geometría, y una tercera porción puede configurarse para realizar un sombreado de píxeles u otras operaciones de espacio de pantalla, para producir una imagen renderizada para su visualización. Los datos intermedios producidos por una o más de las agrupaciones 214A-214N pueden almacenarse en memorias intermedias para permitir que se transmitan los datos intermedios entre las agrupaciones 214A-214N para su procesamiento adicional.
Durante la operación, la matriz de agrupaciones de procesamiento 212 puede recibir tareas de procesamiento que se van a ejecutar mediante el planificador 210, que recibe comandos que definen tareas de procesamiento desde el extremo frontal 208. Para las operaciones de procesamiento de gráficos, las tareas de procesamiento pueden incluir índices de datos que se van a procesar, por ejemplo, datos de superficie (parche), datos de primitivas, datos de vértice y/o datos de píxel, así como parámetros de estado y comandos que definen cómo se van a procesar los datos (por ejemplo, qué programa se va a ejecutar). El planificador 210 puede configurarse para extraer los índices que corresponden a las tareas o puede recibir los índices desde el extremo frontal 208. El extremo frontal 208 puede configurarse para garantizar que la matriz de agrupaciones de procesamiento 212 esté configurada en un estado válido antes de que se inicie la carga de trabajo especificada por memorias intermedias de comandos entrantes (por ejemplo, memorias intermedias por lotes, memorias intermedias de inserción, etc.).
Cada una de las una o más instancias de la unidad de procesamiento paralelo 202 puede acoplarse con memoria de procesador paralelo 222. Se puede acceder a la memoria de procesador paralelo 222 mediante la barra transversal de memoria 216, que puede recibir solicitudes de memoria desde la matriz de agrupaciones de procesamiento 212, así como desde la unidad de E/S 204. La barra transversal de memoria 216 puede acceder a la memoria de procesador paralelo 222 mediante una interfaz de memoria 218. La interfaz de memoria 218 puede incluir múltiples unidades de subdivisión (por ejemplo, la unidad de subdivisión 220A, la unidad de subdivisión 220B, hasta la unidad de subdivisión 220N) pudiendo acoplarse, cada una, a una porción (por ejemplo, unidad de memoria) de la memoria de procesador paralelo 222. En una implementación, el número de unidades de subdivisión 220A-220N está configurado para que sea igual al número de unidades de memoria, de tal manera que una primera unidad de subdivisión 220A tiene una correspondiente primera unidad de memoria 224A, una segunda unidad de subdivisión 220B tiene una correspondiente unidad de memoria 224B y una unidad de subdivisión de orden N 220N tiene una correspondiente unidad de memoria de orden N 224N. En otras realizaciones, el número de unidades de subdivisión 220A-220N puede no ser igual al número de dispositivos de memoria.
En varias realizaciones, las unidades de memoria 224A-224N pueden incluir varios tipos de dispositivos de memoria, incluyendo memoria de acceso aleatorio dinámico (DRAM) o memoria de acceso aleatorio de gráficos, tales como memoria de acceso aleatorio de gráficos sincrónicos (SGRAM), incluyendo memoria de doble velocidad de datos de gráficos (GDDR). En una realización, las unidades de memoria 224A-224N también pueden incluir memoria apilada 3D, incluyendo, aunque no de forma limitativa, una memoria de ancho de banda alto (HBM). Los expertos en la materia apreciarán que la implementación específica de las unidades de memoria 224A-224N puede variar y puede seleccionarse a partir de uno de diversos diseños convencionales. Los objetivos de representación, tales como las memorias intermedias de fotograma o los mapas de textura pueden almacenarse a lo largo de las unidades de memoria 224A-224N, permitiendo que las unidades de subdivisión 220A-220N escriban porciones de cada objetivo de representación en paralelo para usar de manera eficiente el ancho de banda disponible de la memoria de procesador paralelo 222. En algunas realizaciones, puede excluirse una instancia local de la memoria de procesador paralelo 222 en favor de un diseño de memoria unificado que utiliza memoria de sistema junto con memoria caché local.
En una realización, una cualquiera de las agrupaciones 214A-214N de la matriz de agrupaciones de procesamiento 212 puede procesar datos que se escribirán en cualquiera de las unidades de memoria 224A-224N dentro de la memoria de procesador paralelo 222. La barra transversal de memoria 216 se puede configurar para transferir la salida de cada agrupación 214A-214N a cualquier unidad de subdivisión 220A-220N o a otra agrupación 214A-214N, que puede realizar operaciones de procesamiento adicionales en la salida. Cada agrupación 214A-214N puede comunicarse con la interfaz de memoria 218 a través de la barra transversal de memoria 216 para leer desde o escribir en varios dispositivos de memoria externos. En una realización, la barra transversal de memoria 216 tiene una conexión a la interfaz de memoria 218 para comunicarse con la unidad de E/S 204, así como una conexión a una instancia local de la memoria de procesador paralelo 222, lo que habilita que las unidades de procesamiento dentro de las diferentes agrupaciones de procesamiento 214A a 214<n>se comuniquen con la memoria de sistema u otra memoria que no sea local a la unidad de procesamiento paralelo 202. En una realización, la barra transversal de memoria 216 puede usar canales virtuales para separar flujos de tráfico entre las agrupaciones 214A a 214N y las unidades de subdivisión 220A a 220N.
Aunque se ilustra una única instancia de la unidad de procesamiento paralelo 202 dentro del procesador paralelo 200, se puede incluir cualquier número de instancias de la unidad de procesamiento paralelo 202. Por ejemplo, pueden proporcionarse múltiples instancias de la unidad de procesamiento paralelo 202 en una única tarjeta complementaria, o pueden interconectarse múltiples tarjetas complementarias. Las diferentes instancias de la unidad de procesamiento paralelo 202 pueden configurarse para interoperar incluso si las diferentes instancias tienen diferentes números de núcleos de procesamiento, diferentes cantidades de memoria de procesador paralelo local y/u otras diferencias de configuración. Por ejemplo, y en una realización, algunas instancias de la unidad de procesamiento paralelo 202 pueden incluir unidades de coma flotante de mayor precisión con relación a otras instancias. Los sistemas que incorporan una o más instancias de la unidad de procesamiento paralelo 202 o el procesador paralelo 200 pueden implementarse en una diversidad de configuraciones y factores de forma, incluyendo, aunque no de forma limitativa, ordenadores de sobremesa, portátiles o personales portátiles, servidores, estaciones de trabajo, consolas de juegos y/o sistemas integrados.
LaFigura 2Bes un diagrama de bloques de una unidad de subdivisión 220, de acuerdo con una realización. En una realización, la unidad de subdivisión 220 es una instancia de una de las unidades de subdivisión 220A-220N de la Figura 2A. Como se ha ilustrado, la unidad de subdivisión 220 incluye una memoria caché L2 221, una interfaz de memoria intermedia de fotogramas 225 y una ROP 226 (unidad de operaciones de rasterización). La caché L2221 es una caché de lectura/escritura que está configurada para realizar operaciones de carga y de almacenamiento recibidas desde la barra transversal de memoria 216 y la ROP 226. Los errores de lectura y las peticiones urgentes de escritura son enviadas por la memoria caché L2, 221, a la interfaz de memoria intermedia de fotogramas 225 para su procesamiento. Las actualizaciones también se pueden enviar a la memoria intermedia de fotogramas mediante la interfaz de memoria intermedia de fotogramas 225 para su procesamiento. En una realización, la interfaz de memoria intermedia de fotogramas 225 interactúa con una de las unidades de memoria en la memoria de procesador paralelo, tal como las unidades de memoria 224A-224N de la Figura 2 (por ejemplo, dentro de la memoria de procesador paralelo 222).
En las aplicaciones de gráficos, la ROP 226 es una unidad de procesamiento que realiza operaciones de rasterización tales como estarcido, prueba z, mezcla y similares. A continuación, la ROP 226 proporciona datos de gráficos procesados que se almacenan en la memoria gráfica. En algunas realizaciones, la ROP 226 incluye una lógica de compresión para comprimir datos de profundidad o de color que se escriben en memoria y descomprimir datos de profundidad o de color que se leen desde la memoria. La lógica de compresión puede ser una lógica de compresión sin pérdidas que hace uso de uno o más de múltiples algoritmos de compresión. El tipo de compresión que realiza la ROP 226 puede variar basándose en las características estadísticas de los datos que van a comprimirse. Por ejemplo, en una realización, la compresión de color delta se realiza en datos de profundidad y color sobre una base por tesela.
En algunas realizaciones, la ROP 226 está incluida dentro de cada agrupación de procesamiento (por ejemplo, la agrupación 214A-214N de la Figura 2) en lugar de dentro de la unidad de subdivisión 220. En tal realización, las solicitudes de lectura y escritura de datos de píxeles se transmiten a través de la barra transversal de memoria 216 en lugar de datos de fragmentos de píxel. Los datos de gráficos procesados se pueden visualizar en un dispositivo de visualización, tal como uno del uno o más dispositivos de visualización 110 de la Figura 1, ser enrutados para su procesamiento adicional por el o los procesadores 102 o ser enrutados para su procesamiento adicional por una de las entidades de procesamiento dentro del procesador paralelo 200 de la Figura 2A.
LaFigura 2Ces un diagrama de bloques de una agrupación de procesamiento 214 dentro de una unidad de procesamiento paralelo, de acuerdo con una realización. En una realización, la agrupación de procesamiento es una instancia de una de las agrupaciones de procesamiento 214A-214N de la Figura 2. La agrupación de procesamiento 214 se puede configurar para ejecutar muchos hilos en paralelo, donde el término "hilo" se refiere a una instancia de un programa particular que se ejecuta sobre un conjunto particular de datos de entrada. En algunas realizaciones, se usan técnicas de emisión de instrucciones de única instrucción, múltiples datos (SIMD) para admitir la ejecución paralela de un gran número de hilos sin proporcionar múltiples unidades de instrucción independientes. En otras realizaciones, se usan técnicas de única instrucción, múltiples hilos (SIMT) para admitir la ejecución paralela de un gran número de hilos generalmente sincronizados, usando una unidad de instrucciones común configurada para emitir instrucciones en un conjunto de motores de procesamiento dentro de cada una de las agrupaciones de procesamiento. A diferencia del régimen de ejecución de SIMD, donde todos los motores de procesamiento ejecutan habitualmente instrucciones idénticas, la ejecución de SIMT permite que diferentes hilos sigan más fácilmente rutas de ejecución divergentes a través de un programa de hilos dado. Los expertos en la materia entenderán que un régimen de procesamiento de SIMD representa un subconjunto funcional de un régimen de procesamiento de SIMT.
La operación de la agrupación de procesamiento 214 se puede controlar mediante un gestor de canalizaciones 232 que distribuye tareas de procesamiento a procesadores paralelos de SIMT. El gestor de canalizaciones 232 recibe instrucciones desde el planificador 210 de la Figura 2 y gestiona la ejecución de estas instrucciones mediante un multiprocesador de gráficos 234 y/o una unidad de texturas 236. El multiprocesador de gráficos 234 ilustrado es un ejemplo de instancia de un procesador paralelo de SIMT. Sin embargo, pueden incluirse diversos tipos de procesadores paralelos de SIMT de arquitecturas diferentes dentro de la agrupación de procesamiento 214. Una o más instancias del multiprocesador de gráficos 234 pueden incluirse dentro de una agrupación de procesamiento 214. El multiprocesador de gráficos 234 puede procesar datos y se puede usar una barra transversal de datos 240 para distribuir los datos procesados a uno de múltiples posibles destinos, incluyendo otras unidades de sombreado. El gestor de canalizaciones 232 puede facilitar la distribución de los datos procesados especificando destinos para los datos procesados que se distribuirán a través de la barra transversal de datos 240.
Cada multiprocesador de gráficos 234 dentro de la agrupación de procesamiento 214 puede incluir un conjunto idéntico de lógica de ejecución funcional (por ejemplo, unidades aritmeticológicas, unidades de carga-almacenamiento, etc.). La lógica de ejecución funcional se puede configurar de manera canalizada en la que pueden emitirse nuevas instrucciones antes de que se hayan completado instrucciones previas. La lógica de ejecución funcional admite una variedad de operaciones, incluyendo aritmética de enteros y coma flotante, operaciones de comparación, operaciones booleanas, cambio de bits y cálculo de varias funciones algebraicas. En una realización, se puede aprovechar el mismo hardware de unidad funcional para realizar diferentes operaciones y puede estar presente cualquier combinación de unidades funcionales.
Las instrucciones transmitidas a la agrupación de procesamiento 214 constituyen un hilo. Un conjunto de hilos ejecutándose a través del conjunto de motores de procesamiento paralelo es un grupo de hilos. Un grupo de hilos ejecuta el mismo programa en diferentes datos de entrada. Cada hilo dentro de un grupo de hilos puede asignarse a un motor de procesamiento diferente dentro de un multiprocesador de gráficos 234. Un grupo de hilos puede incluir menos hilos que el número de motores de procesamiento dentro del multiprocesador de gráficos 234. Cuando un grupo de hilos incluye menos hilos que el número de motores de procesamiento, uno o más de los motores de procesamiento pueden estar inactivos durante los ciclos en los que se está procesando ese grupo de hilos. Un grupo de hilos también puede incluir más hilos que el número de motores de procesamiento dentro del multiprocesador de gráficos 234. Cuando el grupo de hilos incluye más hilos que el número de motores de procesamiento dentro del multiprocesador de gráficos 234, se puede realizar un procesamiento a lo largo de ciclos de reloj consecutivos. En una realización, múltiples grupos de hilos se pueden ejecutar simultáneamente en un multiprocesador de gráficos 234.
En una realización, el multiprocesador de gráficos 234 incluye una memoria caché interna para realizar operaciones de carga y de almacenamiento. En una realización, el multiprocesador de gráficos 234 puede prescindir de una caché interna y usar una memoria caché (por ejemplo, la caché L1308) dentro de la agrupación de procesamiento 214. Cada multiprocesador de gráficos 234 también tiene acceso a cachés L2 dentro de las unidades de subdivisión (por ejemplo, las unidades de subdivisión 220A-220N de la Figura 2) que se comparten entre todas las agrupaciones de procesamiento 214 y se pueden usar para transferir datos entre hilos. El multiprocesador de gráficos 234 también puede acceder a una memoria global fuera de chip, que puede incluir una o más de una memoria de procesador paralelo local y/o una memoria de sistema. Se puede usar cualquier memoria externa a la unidad de procesamiento paralelo 202 como memoria global. Las realizaciones en las que la agrupación de procesamiento 214 incluye múltiples instancias del multiprocesador de gráficos 234 pueden compartir instrucciones y datos comunes, que se pueden almacenar en la caché L1,308.
Cada agrupación de procesamiento 214 puede incluir una MMU 245 (unidad de gestión de memoria) que está configurada para mapear direcciones virtuales en direcciones físicas. En otras realizaciones, una o más instancias de la MMU 245 pueden residir dentro de la interfaz de memoria 218 de la Figura 2. La MMU 245 incluye un conjunto de entradas de tabla de páginas (PTE) usadas para mapear una dirección virtual con una dirección física de una tesela y, opcionalmente, un índice de líneas de caché. La MMU 245 puede incluir memorias intermedias de traducción adelantada (TLB) de direcciones o cachés que pueden residir dentro del multiprocesador de gráficos 234 o de la caché de L1 o la agrupación de procesamiento 214. La dirección física se procesa para distribuir la localidad de acceso a datos de superficie para permitir un intercalado eficiente de solicitudes entre las unidades de subdivisión. El índice de línea de caché se puede usar para determinar si una solicitud de una línea de caché es un acierto o un error.
En aplicaciones de gráficos y de cálculo, una agrupación de procesamiento 214 puede configurarse de tal manera que cada multiprocesador de gráficos 234 esté acoplado a una unidad de texturas 236 para realizar operaciones de mapeo de textura, por ejemplo, determinar posiciones de muestras de textura, leer datos de textura y filtrar los datos de textura. Se leen datos de textura desde una caché L1 de textura interna (no mostrada) o, en algunas realizaciones, desde la caché L1 dentro del multiprocesador de gráficos 234 y se extraen desde una caché L2, de una memoria de procesador paralelo local o memoria de sistema, según sea necesario. Cada multiprocesador de gráficos 234 envía tareas procesadas a la barra transversal de datos 240 para proporcionar la tarea procesada a otra agrupación de procesamiento 214 para un procesamiento adicional o para almacenar la tarea procesada en una memoria caché L2, una memoria de procesador paralelo local o una memoria de sistema mediante la barra transversal de memoria 216. Una preROP 242 (unidad de operaciones previas a la rasterización) está configurada para recibir datos desde el multiprocesador de gráficos 234, dirigir datos a las unidades de ROP, que pueden estar ubicadas con unidades de subdivisión, como se describe en el presente documento (por ejemplo, las unidades de subdivisión 220A-220N de la Figura 2). La unidad preROP 242 puede realizar optimizaciones para la mezcla de colores, organizar datos de color de píxel y realizar traducciones de dirección.
Se apreciará que la arquitectura central descrita en este documento es ilustrativa y que son posibles variaciones y modificaciones. Cualquier número de unidades de procesamiento, por ejemplo, multiprocesador de gráficos 234, unidades de texturas 236, preROP 242, etc., pueden incluirse dentro de una agrupación de procesamiento 214. Además, aunque solo se muestra una agrupación de procesamiento 214, una unidad de procesamiento paralela, como se describe en este documento, puede incluir cualquier número de instancias de la agrupación de procesamiento 214. En una realización, cada agrupación de procesamiento 214 puede estar configurada para operar independientemente de otras agrupaciones de procesamiento 214 usando unidades de procesamiento separadas y distintas, cachés L1, etc.
La Figura 2D muestra un multiprocesador de gráficos 234, de acuerdo con una realización. En tal realización, el multiprocesador de gráficos 234 se acopla con el gestor de canalizaciones 232 de la agrupación de procesamiento 214. El multiprocesador de gráficos 234 tiene una canalización de ejecución que incluye, aunque no de forma limitativa, una memoria caché de instrucciones 252, una unidad de instrucciones 254, una unidad de mapeo de direcciones 256, un archivo de registro 258, uno o más núcleos 262 de unidad de procesamiento de gráficos de propósito general (GPGPU) y una o más unidades de carga/almacenamiento 266. Los núcleos de GPGPU 262 y las unidades de carga/almacenamiento 266 se acoplan con la memoria caché 272 y la memoria compartida 270 mediante una interconexión de memoria y caché 268.
En una realización, la caché de instrucciones 252 recibe un flujo de instrucciones para ejecutarse desde el gestor de canalizaciones 232. Las instrucciones se almacenan en memoria caché en la caché de instrucciones 252 y se envían para su ejecución por la unidad de instrucciones 254. La unidad de instrucciones 254 puede enviar instrucciones como grupos de hilos (por ejemplo, urdimbres), estando cada hilo del grupo de hilos asignado a una unidad de ejecución diferente dentro del núcleo GPGPU 262. Una instrucción puede acceder a cualquiera de un espacio de direcciones local, compartido o global, especificando una dirección dentro de un espacio de direcciones unificado. Se puede usar la unidad de mapeo de direcciones 256 para traducir direcciones en el espacio de direcciones unificado a una dirección de memoria distinta a la que pueden acceder las unidades de carga/almacenamiento 266.
El archivo de registro 258 proporciona un conjunto de registros para las unidades funcionales del multiprocesador de gráficos 234. El archivo de registro 258 proporciona almacenamiento temporal para operandos conectados a las rutas de datos de las unidades funcionales (por ejemplo, los núcleos de GPGPU 262, las unidades de carga/almacenamiento 266) del multiprocesador de gráficos 234. En una realización, el archivo de registro 258 se divide entre cada una de las unidades funcionales, de tal manera que a cada unidad funcional se le adjudica una porción dedicada del archivo de registro 258. En una realización, el archivo de registro 258 se divide entre las diferentes urdimbres que son ejecutadas por el multiprocesador de gráficos 234.
Cada uno de los núcleos de GPGPU 262 puede incluir unidades de coma flotante (FPU) y/o unidades aritméticas lógicas (ALU) de números enteros que se usan para ejecutar instrucciones del multiprocesador de gráficos 234. Los núcleos de GPGPU 262 pueden ser similares en arquitectura o pueden diferir en arquitectura, de acuerdo con las realizaciones. Por ejemplo, y en una realización, una primera porción de los núcleos de GPGPU 262 incluye una FPU de precisión simple y una ALU de números enteros, mientras que una segunda porción de los núcleos de GPGPU incluye una FPU de precisión doble. En una realización, las FPU pueden implementar la norma IEEE 754-2008 para aritmética de coma flotante o habilitar una aritmética de coma flotante de precisión variable. El multiprocesador de gráficos 234 puede incluir adicionalmente una o más unidades de función fija o de función especial para realizar funciones específicas, tales como operaciones de copiar rectángulo o de mezcla de píxeles. En una realización, uno o más de los núcleos de GPGPU también pueden incluir una lógica de función fija o especial.
En una realización, los núcleos GPGPU 262 incluyen una lógica SIMD capaz de realizar una única instrucción en múltiples conjuntos de datos. En una realización, los núcleos GPGPU 262 pueden ejecutar físicamente instrucciones SIMD4, SIMD8 y SIMD16 y ejecutar lógicamente instrucciones SIMD1, SIMD2 y SIMD32. Las instrucciones de SIMD para los núcleos de GPGPU pueden ser generadas en tiempo de compilación por un compilador sombreador o pueden generarse automáticamente cuando se ejecutan programas escritos y compilados para arquitecturas de un único programa, datos múltiples (SPMD) o de SIMT. Se pueden ejecutar múltiples hilos de un programa configurado para el modelo de ejecución SIMT mediante una única instrucción de SIMD. Por ejemplo, y en una realización, se pueden ejecutar en paralelo ocho hilos SIMT que realizan operaciones iguales o similares mediante una única unidad lógica SIMD8.
La interconexión de memoria y caché 268 es una red de interconexión que conecta cada una de las unidades funcionales del multiprocesador de gráficos 234 al archivo de registro 258 y a la memoria compartida 270. En una realización, la interconexión de memoria y caché 268 es una interconexión de barra transversal que permite que la unidad de carga/almacenamiento 266 implemente operaciones de carga y almacenamiento entre la memoria compartida 270 y el archivo de registro 258. El archivo de registro 258 puede operar a la misma frecuencia que los núcleos de GPGPU 262, por tanto, la transferencia de datos entre los núcleos de GPGPU 262 y el archivo de registro 258 tiene una latencia muy baja. Se puede usar la memoria compartida 270 para habilitar la comunicación entre hilos que se ejecutan en las unidades funcionales dentro del multiprocesador de gráficos 234. La memoria caché 272 se puede usar como una caché de datos, por ejemplo, para almacenar en caché datos de textura comunicados entre las unidades funcionales y la unidad de texturas 236. La memoria compartida 270 también se puede usar como un programa gestionado en memoria caché. Los hilos que se ejecutan en los núcleos de GPGPU 262 pueden almacenar datos de manera programática dentro de la memoria compartida además de los datos almacenados automáticamente en caché que se almacenan dentro de la memoria caché 272.
LasFiguras 3A-3Bilustran multiprocesadores de gráficos adicionales, de acuerdo con las realizaciones. Los multiprocesadores de gráficos 325, 350 ilustrados son variantes del multiprocesador de gráficos 234 de la Figura 2C. Los multiprocesadores de gráficos 325, 350 ilustrados pueden estar configurados como un multiprocesador de flujo (SM) capaz de ejecutar simultáneamente un gran número de hilos de ejecución.
La Figura 3A muestra un multiprocesador de gráficos 325 de acuerdo con una realización adicional. El multiprocesador de gráficos 325 incluye múltiples instancias adicionales de unidades de recurso de ejecución relativas al multiprocesador de gráficos 234 de la Figura 2D. Por ejemplo, el multiprocesador de gráficos 325 puede incluir múltiples instancias de la unidad de instrucciones 332A-332B, del archivo de registro 334A-334B y de la o las unidades de texturas 344A-344B. El multiprocesador de gráficos 325 también incluye múltiples conjuntos de unidades de ejecución de cálculo o de gráficos (por ejemplo, el núcleo de GPGPU 336A-336B, el núcleo de GPGPU 337A-337B, el núcleo de GPGPU 338A-338B) y múltiples conjuntos de unidades de carga/almacenamiento 340A-340B. En una realización, las unidades de recurso de ejecución tienen una caché de instrucciones común 330, memoria caché de textura y/o de datos 342 y una memoria compartida 346.
Los diversos componentes pueden comunicarse mediante un tejido de interconexión 327. En una realización, el tejido de interconexión 327 incluye uno o más conmutadores de barra transversal para habilitar la comunicación entre los diversos componentes del multiprocesador de gráficos 325. En una realización, el tejido de interconexión 327 es una capa de tejido de red de alta velocidad separada sobre la que se apila cada componente del multiprocesador de gráficos 325. Los componentes del multiprocesador de gráficos 325 se comunican con componentes remotos mediante el tejido de interconexión 327. Por ejemplo, cada uno de los núcleos de GPGPU 336A-336B, 337A-337B y 3378A-338B puede comunicarse con la memoria compartida 346 mediante el tejido de interconexión 327. El tejido de interconexión 327 puede arbitrar la comunicación dentro del multiprocesador de gráficos 325 para garantizar una adjudicación de ancho de banda equitativa entre los componentes.
La Figura 3B muestra un multiprocesador de gráficos 350 de acuerdo con una realización adicional. El procesador de gráficos incluye múltiples conjuntos de recursos de ejecución 356A-356D, donde cada conjunto de recursos de ejecución incluye múltiples unidades de instrucciones, archivos de registro, núcleos de GPGPU y unidades de almacenamiento de carga, como se ilustra en la Figura 2D y la Figura 3A. Los recursos de ejecución 356A-356D pueden funcionar coordinados con la unidad o unidades de textura 360A-360D para operaciones de textura, mientras comparten una caché de instrucciones 354 y una memoria compartida 362. En una realización, los recursos de ejecución 356A a 356D pueden compartir una memoria caché de instrucciones 354 y una memoria compartida 362, así como múltiples instancias de una memoria caché de textura y/o datos 358A-358B. Los diversos componentes pueden comunicarse mediante un tejido de interconexión 352 similar al tejido de interconexión 327 de la Figura 3A.
Los expertos en la materia entenderán que la arquitectura descrita en las Figuras 1 , 2A a 2D y 3A-3B es descriptiva y no limitativa en cuanto al alcance de las presentes realizaciones. Por tanto, las técnicas descritas en el presente documento pueden implementarse en cualquier unidad de procesamiento configurada apropiadamente, que incluye, sin limitación, uno o más procesadores de aplicación móvil, una o más unidades de procesamiento central (CPU) de sobremesa o servidor que incluyen CPU de múltiples núcleos, una o más unidades de procesamiento paralelo, tal como la unidad de procesamiento paralelo 202 de la Figura 2, así como uno o más procesadores de gráficos o unidades de procesamiento de propósito especial, sin alejarse del alcance de las realizaciones descritas en el presente documento.
En algunas realizaciones, un procesador paralelo o GPGPU, como se describe en el presente documento, está comunicativamente acoplado a núcleos de anfitrión/procesador para acelerar operaciones de gráficos, operaciones de aprendizaje automático, operaciones de análisis de patrones y diversas funciones de GPU de propósito general (GPGPU). La GPU puede acoplarse comunicativamente al procesador de anfitrión/núcleos a través de un bus u otra interconexión (por ejemplo, una interconexión de alta velocidad tal como PCIe o NVLink). En otras realizaciones, la GPU puede integrarse en el mismo paquete o chip que los núcleos y acoplarse comunicativamente a los núcleos a través de un bus/interconexión de procesador interno (es decir, interno al paquete o chip). Independientemente de la manera en la que esté conectada la GPU, los núcleos del procesador pueden adjudicar trabajo a la GPU en forma de secuencias de comandos/instrucciones contenidas en un descriptor de trabajo. La GPU usa, a continuación, circuitería/lógica dedicada para procesar de manera eficiente estos comandos/instrucciones.
Técnicas para la interconexión de GPU a un procesador de anfitrión
LaFigura 4Ailustra un ejemplo de arquitectura en la que una pluralidad de GPU 410-413 están acoplados comunicativamente a una pluralidad de procesadores de múltiples núcleos 405-406 a través de enlaces de alta velocidad 440-443 (por ejemplo, buses, interconexiones de punto a punto, etc.). En una realización, los enlaces de alta velocidad 440-443 admiten un caudal de comunicación de 4 GB/s, 30 GB/s, 80 GB/s o mayor, dependiendo de la implementación. Se pueden usar diversos protocolos de interconexión, incluyendo, aunque no de forma limitativa, PCIe 4.0 o 5.0 y NVLink 2.0. Sin embargo, los principios subyacentes de la invención no se limitan a ningún protocolo o rendimiento de comunicación particular.
Además, en una realización, dos o más de las GPU 410-413 están interconectadas a través de enlaces de alta velocidad 444-445, que pueden implementarse usando los mismos o diferentes protocolos/enlaces que los usados para los enlaces de alta velocidad 440-443. De manera similar, dos o más de los procesadores de múltiples núcleos 405-406 pueden conectarse a través del enlace de alta velocidad 433, que puede ser buses de múltiples procesadores simétricos (SMP) que operan a 20 GB/s, 30 GB/s, 120 GB/s o más. Como alternativa, toda la comunicación entre los diversos componentes del sistema que se muestran en laFigura 4Apuede llevarse a cabo utilizando los mismos protocolos/enlaces (por ejemplo, sobre un tejido de interconexión común). Sin embargo, como se menciona, los principios subyacentes de la invención no están limitados a ningún tipo particular de tecnología de interconexión.
En una realización, cada procesador de múltiples núcleos 405-406 está acoplado comunicativamente a una memoria de procesador 401-402, mediante las interconexiones de memoria 430-431, respectivamente, y cada GPU 410-413 está acoplada comunicativamente a la memoria de la GPU 420-423 a través de las interconexiones de memoria de GPU 450-453, respectivamente. Las interconexiones de memoria 430-431 y 450-453 pueden utilizar las mismas tecnologías de acceso a memoria u otras diferentes. A modo de ejemplo, y no de limitación, las memorias de procesador 401-402 y las memorias de GPU 420-423 pueden ser memorias volátiles, tal como memorias de acceso aleatorio dinámico (DRAM) (incluyendo DRAM apiladas), SDRAM DDR de gráficos (GDDR) (por ejemplo, GDDR5, GDDR6), o memoria de alto ancho de banda (HBM) y/o pueden ser memorias no volátiles, tal como 3D XPoint o Nano-Ram. En una realización, alguna porción de las memorias puede ser memoria volátil y otra porción puede ser memoria no volátil (por ejemplo, usando una jerarquía de memoria de dos niveles (2LM)).
Como se describe más adelante, aunque los diversos procesadores 405-406 y las diversas GPU 410-413 pueden acoplarse físicamente a una memoria 401-402, 420-423 particular, respectivamente, puede implementarse una arquitectura de memoria unificada en la que el mismo espacio de direcciones de sistema virtual (también denominado espacio "de direcciones efectivas") está distribuido entre todas las diversas memorias físicas. Por ejemplo, cada una de las memorias de procesador 401-402 puede comprender 64 GB del espacio de direcciones de la memoria del sistema y cada una de las memorias de GPU 420-423 puede comprender 32 GB del espacio de direcciones de la memoria del sistema (lo que da como resultado un total de 256 GB de memoria direccionable en este ejemplo).
Lafigura 4Bilustra detalles adicionales para una interconexión entre un procesador de múltiples núcleos 407 y un módulo de aceleración de gráficos 446 de acuerdo con una realización. El módulo de aceleración de gráficos 446 puede incluir uno o más chips de GPU integrados en una tarjeta de línea que se acopla al procesador 407 mediante el enlace de alta velocidad 440. Como alternativa, el módulo de aceleración de gráficos 446 puede integrarse en el mismo paquete o chip que el procesador 407.
El procesador 407 ilustrado incluye una pluralidad de núcleos 460A-460D, cada uno con una memoria intermedia de conversión adelantada 461A-461D y una o varias memorias caché 462A-462D. Los núcleos pueden incluir varios otros componentes para ejecutar instrucciones y procesar datos que no se ilustran para evitar complicar los principios subyacentes de la invención (por ejemplo, unidades de búsqueda de instrucciones, unidades de predicción de ramal, decodificadores, unidades de ejecución, memoria intermedia de reordenamiento, etc.). Las cachés 462A-462D pueden comprender cachés de nivel 1 (L1) y de nivel 2 (L2). Además, una o más cachés compartidas 426 pueden incluirse en la jerarquía de almacenamiento en caché y ser compartidas por conjuntos de núcleos 460A-460D. Por ejemplo, una realización del procesador 407 incluye 24 núcleos, cada uno con su propia caché L1, doce cachés L2 compartidas y doce cachés L3 compartidas. En esta realización, una de las cachés L2 y L3 está compartida por dos núcleos adyacentes. El procesador 407 y el módulo de integración de acelerador de gráficos 446 se conectan con la memoria de sistema 441, que puede incluir las memorias de procesador 401 -402
Se mantiene la coherencia para datos e instrucciones almacenados en las diversas cachés 462A-462D, 456 y la memoria de sistema 441 mediante una comunicación entre núcleos a través de un bus de coherencia 464. Por ejemplo, cada caché puede tener una lógica/circuitería de coherencia de caché asociada con la misma para comunicarse a través del bus de coherencia 464 en respuesta a lecturas o escrituras detectadas en líneas de caché particulares. En una implementación, se implementa un protocolo de vigilancia de caché a través del bus de coherencia 464 para vigilar los accesos de caché. Las técnicas de coherencia/vigilancia de caché son bien entendidas por los en la materia y no se describirán en detalle aquí para evitar oscurecer los principios subyacentes de la invención.
En una realización, un circuito proxy 425 acopla comunicativamente el módulo de aceleración de gráficos 446 al bus de coherencia 464, permitiendo al módulo de aceleración de gráficos 446 participar en el protocolo de coherencia de caché como un par de los núcleos. En particular, una interfaz 435 proporciona conectividad al circuito proxy 425 a través del enlace de alta velocidad 440 (por ejemplo, un bus PCIe, NVLink, etc.) y una interfaz 437 conecta el módulo de aceleración de gráficos 446 al enlace de alta velocidad 440.
En una implementación, un circuito de integración de acelerador 436 proporciona servicios de gestión de caché, de acceso a memoria, de gestión de contexto y de gestión de interrupciones en nombre de una pluralidad de motores de procesamiento de gráficos 431,432, N del módulo de aceleración de gráficos 446. Cada motor de procesamiento de gráficos 431,432, N puede comprender una unidad de procesamiento de gráficos (GPU) separada. Como alternativa, los motores de procesamiento de gráficos 431, 432, N pueden comprender diferentes tipos de motores de procesamiento de gráficos dentro de una GPU, tales como unidades de ejecución de gráficos, motores de procesamiento de medios (por ejemplo, codificadores/decodificadores de vídeo), muestreadores y motores blit. En otras palabras, el módulo de aceleración de gráficos puede ser una GPU con una pluralidad de motores de procesamiento de gráficos 431-432, N, o los motores de procesamiento de gráficos 431-432, N pueden ser GPU individuales integradas en un paquete, tarjeta de línea o chip común.
En una realización, el circuito de integración de acelerador 436 incluye una unidad de gestión de memoria (MMU) 439 para realizar diversas funciones de gestión de memoria tales como traducciones de memoria virtual a física (también denominadas traducciones de memoria efectiva a real) y protocolos de acceso a memoria para acceder a la memoria de sistema 441. La MMU 439 puede incluir también una memoria intermedia de traducción adelantada (TLB) (no mostrada) para almacenar en caché las traducciones de dirección virtual/efectiva a física/real. En una realización, el circuito de integración de acelerador 436 incluye una unidad de extracción 491 para extraer comandos, instrucciones, descriptores de trabajo, etc., que definen operaciones que hay que realizar. En una implementación, una caché 438 almacena comandos y datos para un acceso eficiente por parte de los motores de procesamiento de gráficos 431 -432, N. En una realización, los datos almacenados en la caché 438 y en las memorias de gráficos 433-434, N se mantienen coherentes con las cachés de núcleo 462A-462D, 456 y la memoria de sistema 411. Como se ha mencionado, esto se puede conseguir mediante el circuito proxy 425 que toma parte en el mecanismo de coherencia de caché en beneficio de la caché 438 y las memorias 433-434, N (por ejemplo, enviando actualizaciones a la caché 438 relacionadas con modificaciones/accesos de líneas de caché en las memorias caché de procesador 462A-462D, 456 y recibiendo actualizaciones desde la caché 438).
Un conjunto de registros 449 almacena datos de contexto para hilos ejecutados por los motores de procesamiento de gráficos 431 -432, N y un circuito de gestión de contexto 448 gestiona los contextos de hilo. Por ejemplo, el circuito de gestión de contexto 448 puede realizar operaciones de guardado y recuperación para guardar y recuperar contextos de los diversos hilos durante cambios de contexto (por ejemplo, cuando se guarda un primer hilo y se almacena un segundo hilo, de modo que el segundo hilo puede ser ejecutado por un motor de procesamiento de gráficos). Por ejemplo, en una conmutación de contexto, el circuito de gestión de contexto 448 puede almacenar valores de registro actuales en una región designada en memoria (por ejemplo, identificada por un puntero de contexto). A continuación, puede recuperar los valores de registro cuando se vuelve al contexto. En una realización, un circuito de gestión de interrupciones 447 recibe y procesa interrupciones recibidas desde los dispositivos de sistema.
En una implementación, las direcciones virtuales/efectivas desde un motor de procesamiento de gráficos 431 son traducidas, por la MMU 439, a direcciones reales/físicas en la memoria de sistema 411. Una realización del circuito de integración de acelerador 436 admite múltiples (por ejemplo, 4, 8, 16) módulos de aceleración de gráficos 446 y/u otros dispositivos aceleradores. El módulo acelerador de gráficos 446 puede estar dedicado para una única aplicación ejecutada en el procesador 407 o puede compartirse entre múltiples aplicaciones. En una realización, se presenta un entorno de ejecución de gráficos virtualizados en el que los recursos de los motores de procesamiento de gráficos 431-432, N se comparten con múltiples aplicaciones o máquinas virtuales (VM). Los recursos pueden subdividirse en "segmentos" que se adjudican a diferentes VM y/o aplicaciones en función de los requisitos de procesamiento y las prioridades asociadas con las VM y/o las aplicaciones.
Por tanto, el circuito de integración de acelerador actúa como un puente al sistema para el módulo de aceleración de gráficos 446 y proporciona servicios de traducción de direcciones y de memoria caché de sistema. Además, el circuito de integración de acelerador 436 puede proporcionar instalaciones de virtualización para que el procesador de anfitrión gestione la virtualización de los motores de procesamiento de gráficos, las interrupciones y la gestión de memoria.
Debido a que los recursos de hardware de los motores de procesamiento de gráficos 431-432, N se mapean explícitamente con el espacio de direcciones reales observado por el procesador de anfitrión 407, cualquier procesador de anfitrión puede dirigir estos recursos directamente usando un valor de dirección efectiva. Una función del circuito de integración de acelerador 436, en una realización, es la separación física de los motores de procesamiento de gráficos 431-432, N de modo que aparecen al sistema como unidades independientes.
Como se menciona, en la realización ilustrada, una o más memorias de gráficos 433-434, M están acopladas a cada uno de los motores de procesamiento de gráficos 431-432, N, respectivamente. Las memorias de gráficos 433-434, M almacenan instrucciones y datos que procesa cada uno de los motores de procesamiento de gráficos 431-432, N. Las memorias de gráficos 433-434, M pueden ser memorias volátiles, tales como DRAM (incluyendo las DRAM apiladas), memoria GDDR (por ejemplo, GDDR5, GDDR6) o HBM y/o pueden ser memorias no volátiles tales como 3D XPoint o Nano-Ram.
En una realización, para reducir el tráfico de datos a través del enlace de alta velocidad 440, se usan técnicas de desvío para garantizar que los datos almacenados en las memorias de gráficos 433-434, M sean datos que serán usados con mayor frecuencia por los motores de procesamiento de gráficos 431-432, N y, preferentemente, no usados por los núcleos 460A-460D (al menos no con frecuencia). De manera similar, el mecanismo de desvío intenta mantener los datos que necesitan los núcleos (y, preferentemente, no los motores de procesamiento de gráficos 431-432, N) dentro de las cachés 462A-462D, 456 de los núcleos y de la memoria de sistema 411.
LaFigura 4Cilustra otra realización en la que el circuito de integración de acelerador 436 está integrado dentro del procesador 407. En esta realización, los motores de procesamiento de gráficos 431 -432, N se comunican directamente a través del enlace de alta velocidad 440 al circuito de integración de acelerador 436 mediante la interfaz 437 y la interfaz 435 (que, de nuevo, pueden utilizar cualquier forma de bus o protocolo de interfaz). El circuito de integración de acelerador 436 puede realizar las mismas operaciones que las descritas con respecto a laFigura 4B, pero potencialmente a un caudal superior dada su estrecha proximidad con el bus de coherencia 462 y a las cachés 462A-462D, 426.
Una realización admite diferentes modelos de programación que incluyen un modelo de programación de proceso dedicado (sin virtualización del módulo de aceleración de gráficos) y modelos de programación compartidos (con virtualización). Esta última puede incluir modelos de programación que están controlados por el circuito de integración del acelerador 436 y modelos de programación que están controlados por el módulo de aceleración de gráficos 446.
En una realización del modelo de proceso dedicado, los motores de procesamiento de gráficos 431-432, N están dedicados para una única aplicación o proceso bajo un único sistema operativo. La única aplicación puede encauzar otras solicitudes de aplicación a los motores de gráficos 431-432, N, lo que proporciona virtualización dentro de una VM/subdivisión.
En los modelos de programación de proceso dedicado, los motores de procesamiento de gráficos 431-432, N pueden estar compartidos por múltiples VM/subdivisiones de aplicación. Los modelos compartidos requieren un hipervisor del sistema para virtualizar los motores de procesamiento de gráficos 431-432, N para permitir el acceso por cada sistema operativo. En sistemas de subdivisión única sin un hipervisor, los motores de procesamiento de gráficos 431-432, N son propiedad del sistema operativo. En ambos casos, el sistema operativo puede virtualizar los motores de procesamiento de gráficos 431 -432, N para proporcionar acceso a cada proceso o aplicación.
Para el modelo de programación compartida, el módulo de aceleración de gráficos 446 o un motor de procesamiento de gráficos 431-432, N individual selecciona un elemento de proceso usando un manejador de procesos. En una realización, los elementos de proceso se almacenan en una memoria de sistema 411 y son direccionables usando las técnicas de traducción de dirección efectiva a dirección real descritas en el presente documento. El manejador de procesos puede ser un valor específico de la implementación proporcionado al proceso de anfitrión cuando se registra su contexto con el motor de procesamiento de gráficos 431-432, N (es decir, llamando a software de sistema para añadir el elemento de proceso a la lista vinculada de elementos de proceso). Los 16 bits inferiores del manejador de proceso pueden ser el desplazamiento del elemento de proceso dentro de la lista vinculada de elementos de proceso.
LaFigura 4Dilustra un ejemplo de segmento de integración de acelerador 490. Como se usa en el presente documento, un "segmento" comprende una porción especificada de los recursos de procesamiento del circuito de integración de acelerador 436. El espacio de direcciones efectivas de aplicación 482 dentro de la memoria de sistema 411 almacena elementos de proceso 483. En una realización, los elementos de proceso 483 se almacenan en respuesta a invocaciones de GPU 481 a partir de aplicaciones 480 ejecutadas en el procesador 407. Un elemento de proceso 483 contiene el estado de proceso para la aplicación correspondiente 480. Un descriptor de trabajo (WD) 484 contenido en el elemento de proceso 483 puede ser un único trabajo solicitado por una aplicación o puede contener un puntero de una cola de trabajos. En el último caso, el WD 484 es un puntero de la cola de solicitudes de trabajo en el espacio de direcciones 482 de la aplicación.
El módulo de aceleración de gráficos 446 y/o los motores de procesamiento de gráficos 431 -432, N individuales pueden ser compartidos por todos, o por un subconjunto de, los procesos en el sistema. Las realizaciones de la invención incluyen una infraestructura para configurar el estado de proceso y enviar un WD 484 a un módulo de aceleración de gráficos 446 para iniciar un trabajo en un entorno virtualizado.
En una implementación, el modelo de programación de proceso dedicado es específico para la implementación. En este modelo, un único proceso es propietario del módulo de aceleración de gráficos 446 o de un motor de procesamiento de gráficos individual 431. Debido a que el módulo de aceleración de gráficos 446 es propiedad de un único proceso, el hipervisor inicializa el circuito de integración de acelerador 436 para la subdivisión propietaria y el sistema operativo inicializa el circuito de integración de acelerador 436 para el proceso de propiedad en el momento en que se asigna el módulo de aceleración de gráficos 446.
En funcionamiento, una unidad de extracción de WD 491 en el segmento de integración del acelerador 490 extrae el siguiente WD 484 que incluye una indicación del trabajo que debe realizar uno de los motores de procesamiento de gráficos del módulo de aceleración de gráficos 446. Los datos del WD 484 pueden almacenarse en los registros 449 y ser usados por la MMU 439, el circuito de gestión de interrupciones 447 y/o el circuito de gestión de contexto 446, como se ha ilustrado. Por ejemplo, una realización de la MMU 439 incluye circuitería de recorrido de segmentos/páginas para acceder a las tablas de segmentos/páginas 486 dentro del espacio de direcciones virtuales de SO 485. El circuito de gestión de interrupciones 447 puede procesar eventos de interrupción 492 recibidos desde el módulo de aceleración de gráficos 446. Cuando se llevan a cabo operaciones de gráficos, una dirección efectiva 493 generada por un motor de procesamiento de gráficos 431-432, N es traducida a una dirección real por la MMU 439.
En una realización, el mismo conjunto de registros 449 se duplica para cada motor de procesamiento de gráficos 431 -432, N y/o módulo de aceleración de gráficos 446, y puede ser inicializado por el hipervisor o el sistema operativo. Cada uno de estos registros duplicados puede incluirse en un segmento de integración de acelerador 490. En laTabla 1se muestran ejemplos de registros que pueden ser inicializados por el hipervisor.
Tabla 1- Registros inicializados por hipervisor
En laTabla 2.se muestran ejemplos de registros que pueden ser inicializados por el sistema operativo.
Tabla 2- Registros inicializados por sistema operativo
En una realización, cada WD 484 es específico de un módulo de aceleración de gráficos 446 y/o de un motor de procesamiento de gráficos 431-432, N particular. Este contiene toda la información que requiere un motor de procesamiento de gráficos 431-432, N para hacer su trabajo, o puede ser un puntero a una ubicación de memoria en la que la aplicación ha establecido una cola de comandos de trabajo que hay que completar.
LaFigura 4Eilustra detalles adicionales para una realización de un modelo compartido. Esta realización incluye un espacio de direcciones reales de hipervisor 498 en el que se almacena una lista de elementos de proceso 499. El espacio de direcciones reales del hipervisor 498 es accesible mediante un hipervisor 496 que virtualiza los motores del módulo de aceleración de gráficos para el sistema operativo 495.
Los modelos de programación compartida permiten que todos o un subconjunto de procesos de todas o un subconjunto de subdivisiones en el sistema usen un módulo de aceleración de gráficos 446. Hay dos modelos de programación en los que el módulo de aceleración de gráficos 446 está compartido por múltiples procesos y subdivisiones: compartido en segmentos de tiempo y compartido dirigido a gráficos.
En este modelo, el hipervisor de sistema 496 es el propietario del módulo de aceleración de gráficos 446 y pone a disposición su función a todos los sistemas operativos 495. Para que un módulo de aceleración de gráficos 446 admita una virtualización por el hipervisor de sistema 496, el módulo de aceleración de gráficos 446 puede adherirse a los siguientes requisitos: 1) Una solicitud de trabajo de la aplicación debe ser autónoma (es decir, no es necesario mantener el estado entre trabajos), o el módulo de aceleración de gráficos 446 debe proporcionar un mecanismo de guardado y recuperación de contexto. 2) El módulo de aceleración de gráficos 446 garantiza que la solicitud de trabajo de una aplicación se completará en una cantidad específica de tiempo, incluyendo cualquier error de traducción o el módulo de aceleración de gráficos 446 proporciona la capacidad de dar prioridad al procesamiento del trabajo. 3) Se ha de garantizar al módulo de aceleración de gráficos 446 la equidad entre procesos durante el funcionamiento en el modelo dirigido de programación compartida.
En una realización, para el modelo compartido, se requiere que la aplicación 480 haga una llamada al sistema operativo 495 con un tipo de módulo de aceleración de gráficos 446, un descriptor de trabajo (WD), un valor de registro de máscara de autoridad (AMR) y un puntero a área de guardado/recuperación de contexto (CSRP). El tipo del módulo de aceleración de gráficos 446 describe la función de aceleración dirigida como objetivo para la llamada de sistema. El tipo del módulo de aceleración de gráficos 446 puede ser un valor específico del sistema. El WD se formatea específicamente para el módulo de aceleración de gráficos 446 y puede estar en forma de un comando de módulo de aceleración de gráficos 446, un puntero de dirección efectiva a una estructura definida por el usuario, un puntero de dirección efectiva a una cola de comandos o cualquier otra estructura de datos para describir el trabajo que va a hacer el módulo de aceleración de gráficos 446. En una realización, el valor de AMR es el estado de AMR que se debe usar para el proceso actual. El valor pasado al sistema operativo es similar a que una aplicación establezca el AMR. Si las implementaciones del circuito de integración del acelerador 436 y del módulo de aceleración de gráficos 446 no admiten un registro de anulación de máscara de autoridad de usuario (UAMOR), el sistema operativo puede aplicar el valor de UAMOR actual al valor de AMR antes de pasar el AMR en la llamada del hipervisor. El hipervisor 496 puede aplicar opcionalmente el valor actual del registro de anulación de máscara de autoridad (AMOR) antes de colocar el AMR en el elemento de proceso 483. En una realización, el CSRP es uno de los registros 449 que contienen la dirección efectiva de un área en el espacio de direcciones 482 de la aplicación para que el módulo de aceleración de gráficos 446 guarde y recupere el estado de contexto. Este puntero es opcional si no se requiere guardar ningún estado entre trabajos o cuando se prioriza un trabajo. El área de guardado/recuperación de contexto puede estar anclada a la memoria del sistema.
Tras recibir la llamada de sistema, el sistema operativo 495 puede verificar que la aplicación 480 se ha registrado y que se le ha dado la autoridad para usar el módulo de aceleración de gráficos 446. El sistema operativo 495 llama, a continuación, al hipervisor 496 con la información mostrada en laTabla 3.
Tabla 3- Parámetros de llamada de SO a hipervisor
Tras recibir la llamada del hipervisor, el hipervisor 496 verifica que el sistema operativo 495 se haya registrado y se le haya otorgado autoridad para usar el módulo de aceleración de gráficos 446. El hipervisor 496 pone, a continuación, el elemento de proceso 483 en la lista vinculada de elementos de proceso para el tipo de módulo de aceleración de gráficos 446 correspondiente. El elemento de proceso puede incluir la información mostrada en laTabla 4.
Tabla 4- Información de elemento de proceso
En una realización, el hipervisor inicializa una pluralidad de registros 449 del segmento de integración de acelerador 490.
Como se ilustra en laFigura 4F,una realización de la invención emplea una memoria unificada direccionable mediante un espacio de direcciones de memoria virtual común usado para acceder a las memorias de procesador físico 401 402 y a las memorias de GPU 420-423. En esta implementación, las operaciones ejecutadas en las GPU 410-413 utilizan el mismo espacio de direcciones de memoria virtual/efectivo para acceder a las memorias de procesador 401 -402 y viceversa, simplificando de este modo la programabilidad. En una realización, una primera porción del espacio de direcciones virtuales/efectivas está adjudicada a la memoria de procesador 401, una segunda porción a la segunda memoria de procesador 402, una tercera porción a la memoria de GPU 420 y así sucesivamente. El espacio de memoria virtual/efectivo total (en ocasiones denominado espacio de direcciones efectivo) está distribuido, de este modo, a lo largo de cada una de las memorias de procesador 401-402 y de las memorias de GPU 420-423, permitiendo que cualquier procesador o GPU acceda a cualquier memoria física con una dirección virtual mapeada a esa memoria.
En una realización, la circuitería de gestión de desvío/coherencia 494A-494E dentro de una o más de las MMU 439A-439E garantiza la coherencia de caché entre las cachés de los procesadores de anfitrión (por ejemplo, 405) y las GPU 410-413 e implementa técnicas de desvío que indican las memorias físicas en las que deben almacenarse ciertos tipos de datos. Aunque se ilustran múltiples instancias de la circuitería de gestión de desvío/coherencia 494A-494E en laFigura 4F, la circuitería de desvío/coherencia puede implementarse dentro de la MMU de uno o más procesadores de anfitrión 405 y/o dentro del circuito de integración de acelerador 436.
Una realización permite que la memoria conectada a la GPU 420-423 se mapee como parte de la memoria de sistema, y que se acceda a ella utilizando tecnología de memoria virtual compartida (SVM), pero sin sufrir las desventajas de rendimiento típicas asociadas con la coherencia de caché de todo el sistema. La capacidad de acceder a la memoria conectada a la GPU 420-423 como memoria del sistema sin una onerosa sobrecarga de coherencia de caché proporciona un entorno operativo beneficioso para la descarga de la GPU. Esta disposición permite que el software del procesador de anfitrión 405 configure operandos y acceda a los resultados de los cálculos, sin la sobrecarga de las copias de datos DMA de E/S tradicionales. Tales copias tradicionales implican llamadas de controlador, interrupciones y accesos de E/S mapeados en memoria (MMIO) que son, todos ellos, ineficientes en relación con los accesos de memoria sencillos. Al mismo tiempo, la capacidad de acceder a la memoria conectada a la GPU 420-423 sin sobrecargas de coherencia de memoria caché puede ser crucial para el tiempo de ejecución de un cálculo descargado. En casos con un tráfico sustancial en la memoria de escritura de transmisión de flujo, por ejemplo, la sobrecarga de coherencia de caché puede reducir significativamente el ancho de banda de escritura efectivo observado por una GPU 410-413. La eficiencia de la configuración del operando, la eficiencia del acceso a los resultados y la eficiencia del cálculo de GPU, todos desempeñan una función en la determinación de la efectividad de la descarga de la GPU.
En una implementación, la selección entre el desvío de GPU y el desvío de procesador de anfitrión se controla mediante una estructura de datos de rastreador de desvío. Se puede usar una tabla de desvíos, por ejemplo, que puede ser una estructura granular a nivel de página (es decir, controlada con la granularidad de una página de memoria) que incluye 1 o 2 bits por página de memoria anexada a GPU. La tabla de desvíos puede implementarse en un intervalo de memoria robado de una o más memorias conectadas a la GPU 420-423, con o sin caché de desvío en la GPU 410-413 (por ejemplo, para almacenar en memoria caché entradas que se usan con frecuencia/recientemente de la tabla de desvíos). Como alternativa, la tabla de desvío completa puede mantenerse dentro de la GPU.
En una implementación, se accede a la entrada de la tabla de desvíos asociada con cada acceso a la memoria conectada a la GPU 420-423 antes del acceso real a la memoria de la GPU, lo que provoca las siguientes operaciones. En primer lugar, las solicitudes locales de la GPU 410-413 que encuentran su página en el desvío de la GPU se reenvían directamente a una memoria de GPU correspondiente 420-423. Las solicitudes locales desde la GPU que encuentran su página en el desvío de anfitrión se reenvían al procesador 405 (por ejemplo, a través de un enlace de alta velocidad como se ha analizado anteriormente). En una realización, las solicitudes del procesador 405 que encuentran la página solicitada en el desvío de procesador de anfitrión completan la solicitud como una lectura de memoria normal. Como alternativa, las solicitudes dirigidas a una página con desvío de GPU pueden reenviarse a la GPU 410-413. A continuación, la GPU puede hacer que la página pase a un desvío de procesador de anfitrión si no está usando actualmente la página.
El estado de desvío de una página puede modificarse mediante un mecanismo basado en software, un mecanismo basado en software asistido por hardware o, para un conjunto limitado de casos, un mecanismo basado puramente en hardware.
Un mecanismo para cambiar el estado de desvío emplea una llamada API (por ejemplo, OpenCL), que, a su vez, llama al controlador de dispositivo de la GPU que, a su vez, envía un mensaje (o pone en cola un descriptor de comando) a la GPU indicándole que cambie el estado de desvío y, para algunas transiciones, realice una operación de vaciado de caché en el anfitrión. La operación de vaciado de caché es necesaria para una transición del desvío de procesador de anfitrión 405 al desvío de GPU, pero no es necesaria para la transición opuesta.
En una realización, se mantiene la coherencia de caché representando temporalmente las páginas con desvío de GPU que no pueden ser almacenadas en la caché por el procesador de anfitrión 405. Para acceder a estas páginas, el procesador 405 puede solicitar acceso desde la GPU 410, que puede conceder o no acceso inmediato, dependiendo de la implementación. Por tanto, para reducir la comunicación entre el procesador 405 y la GPU 410 es beneficioso garantizar que las páginas con desvío de GPU sean aquellas requeridas por la GPU, pero no por el procesador de anfitrión 405 y viceversa.
Canal de procesamiento de gráficos
LaFigura 5ilustra una canalización de procesamiento de gráficos 500, de acuerdo con una realización. En una realización, un procesador de gráficos puede implementar la canalización de procesamiento de gráficos 500 ilustrada. El procesador de gráficos puede incluirse dentro de los subsistemas de procesamiento paralelo, como se describe en el presente documento, tal como el procesador paralelo 200 de la Figura 2, que, en una realización, es una variante del procesador o procesadores en paralelo 112 de la Figura 1. Los diversos sistemas de procesamiento paralelo pueden implementar la canalización de procesamiento de gráficos 500 mediante una o más instancias de la unidad de procesamiento paralelo (por ejemplo, la unidad de procesamiento paralelo 202 de la Figura 2), como se describe en el presente documento. Por ejemplo, una unidad de sombreado (por ejemplo, el multiprocesador de gráficos 234 de la Figura 3) se puede configurar para realizar las funciones de una o más de una unidad de procesamiento de vértices 504, una unidad de procesamiento de control de teselación 508, una unidad de procesamiento de evaluación de teselación 512, una unidad de procesamiento de geometría 516 y una unidad de procesamiento de fragmentos/píxeles 524. Las funciones del ensamblador de datos 502, los ensambladores de primitivas 506, 514, 518, la unidad de teselación 510, el rasterizador 522 y la unidad de operaciones de rasterización 526 también pueden ser realizadas por otros motores de procesamiento dentro de una agrupación de procesamiento (por ejemplo, la agrupación de procesamiento 214 de la Figura 3) y una unidad de subdivisión correspondiente (por ejemplo, la unidad de subdivisión 220A-220N de la Figura 2). La canalización de procesamiento de gráficos 500 puede implementarse también usando unidades de procesamiento dedicadas para una o más funciones. En una realización, pueden realizarse una o más porciones de la canalización de procesamiento de gráficos 500 mediante una lógica de procesamiento paralelo dentro de un procesador de propósito general (por ejemplo, la CPU). En una realización, una o más porciones de la canalización de procesamiento de gráficos 500 pueden acceder a una memoria en chip (por ejemplo, la memoria de procesador paralelo 222 como en la Figura 2) mediante una interfaz de memoria 528, que puede ser una instancia de la interfaz de memoria 218 de la Figura 2.
En una realización, el ensamblador de datos 502 es una unidad de procesamiento que recopila datos de vértices para superficies y primitivas. El ensamblador de datos 502, a continuación, envía los datos de vértices, que incluyen los atributos de vértices, a la unidad de procesamiento de vértices 504. La unidad de procesamiento de vértices 504 es una unidad de ejecución programable que ejecuta programas de sombreado de vértices, iluminando y transformando datos de vértices según lo especificado por los programas de sombreado de vértices. La unidad de procesamiento de vértices 504 lee datos que se almacenan en caché, en memoria local o de sistema para su uso en el procesamiento de los datos de vértices y puede estar programada para transformar los datos de vértices de una representación de coordenadas basada en objeto a un espacio de coordenadas del espacio mundial o un espacio de coordenadas de dispositivo normalizado.
Una primera instancia de un ensamblador de primitivas 506 recibe atributos de vértice desde la unidad de procesamiento de vértices 50. El ensamblador de primitivas 506 lee atributos de vértice almacenados según sea necesario y construye primitivas de gráficos para su procesamiento por la unidad de procesamiento de control de teselación 508. Las primitivas gráficas incluyen triángulos, segmentos de línea, puntos, parches, etc., según lo admitido por varias interfaces de programación de aplicaciones (API) de procesamiento de gráficos.
La unidad de procesamiento de control de teselación 508 trata los vértices de entrada como puntos de control para un parche geométrico. Los puntos de control se transforman de una representación de entrada del parche (por ejemplo, las bases del parche) a una representación que sea adecuada para su uso en la evaluación de la superficie por la unidad de procesamiento de evaluación de teselación 512. La unidad de procesamiento de control de teselación 508 también puede calcular factores de teselación para bordes de parches geométricos. Un factor de teselación se aplica a un único borde y cuantifica un nivel de detalle dependiente de la vista asociado con el borde. Se configura una unidad de teselación 510 para recibir los factores de teselación para los bordes de un parche y para teselar el parche en múltiples primitivas geométricas, tales como primitivas de línea, triángulo o cuadrilátero, que se transmiten a una unidad de procesamiento de evaluación de teselación 512. La unidad de procesamiento de evaluación de teselación 512 opera en coordenadas parametrizadas del parche subdividido para generar una representación superficial y atributos de vértice para cada vértice asociado con las primitivas geométricas.
Una segunda instancia de un ensamblador de primitivas 514 recibe atributos de vértices desde la unidad de procesamiento de evaluación de teselación 512, que lee los atributos de vértices almacenados según sea necesario y construye primitivas de gráficos para su procesamiento por la unidad de procesamiento de geometría 516. La unidad de procesamiento de geometría 516 es una unidad de ejecución programable que ejecuta programas de sombreado de geometría para transformar primitivas de gráficos recibidas del ensamblador de primitivas 514 según lo especificado por los programas de sombreado de geometría. En una realización, la unidad de procesamiento de geometría 516 está programada para subdividir las primitivas de gráficos en una o más primitivas de gráficos nuevas y calcular los parámetros usados para rasterizar las primitivas de gráficos nuevas.
En algunas realizaciones, la unidad de procesamiento de geometría 516 puede añadir o borrar elementos en el flujo de geometría. La unidad de procesamiento de geometría 516 envía los parámetros y vértices que especifican nuevas primitivas de gráficos al ensamblador de primitivas 518. El ensamblador de primitivas 518 recibe los parámetros y vértices de la unidad de procesamiento de geometría 516 y construye primitivas de gráficos para su procesamiento por una unidad de escalado, selección y recorte de ventana gráfica 520. La unidad de procesamiento de geometría 516 lee datos que se almacenan en memoria de procesador paralelo o memoria de sistema para su uso en el procesamiento de datos de geometría. La unidad de escalado, selección y recorte de ventana gráfica 520 realiza el recorte, la selección y el escalado de la ventana gráfica y envía primitivas de gráficos procesadas a un rasterizador 522.
El rasterizador 522 puede realizar optimizaciones de selección de profundidad y otras basadas en la profundidad. El rasterizador 522 también realiza una conversión de exploración en las nuevas primitivas de gráficos para generar fragmentos y enviar esos fragmentos y datos de cobertura asociados a la unidad de procesamiento de fragmentos/píxeles 524. La unidad de procesamiento de fragmentos/píxeles 524 es una unidad de ejecución programable que está configurada para ejecutar programas de sombreadores de fragmentos o programas de sombreadores de píxeles. La unidad de procesamiento de fragmentos/píxeles 524 transforma fragmentos o píxeles recibidos desde el rasterizador 522, según se especifica por los programas de sombreado de fragmentos o píxeles. Por ejemplo, la unidad de procesamiento de fragmentos/píxeles 524 puede programarse para realizar operaciones que incluyen, aunque no de forma limitativa, mapeo de texturas, sombreado, combinación, corrección de texturas y corrección de perspectiva para producir fragmentos o píxeles sombreados que se envían a una unidad de operaciones de rasterización 526. La unidad de procesamiento de fragmentos/píxeles 524 puede leer datos que se almacenan en la memoria de procesador paralelo o en la memoria de sistema para su uso cuando se procesan los datos de fragmentos. Los programas de sombreado de fragmentos o píxeles se pueden configurar para sombrear en muestras, píxeles, mosaicos u otras granularidades dependiendo de la frecuencia de muestreo configurada para las unidades de procesamiento.
La unidad de operaciones de rasterización 526 es una unidad de procesamiento que realiza operaciones de rasterización que incluyen, aunque no de forma limitativa, estarcido, prueba z, mezcla y similares, y envía datos de píxeles como datos de gráficos procesados para que se almacenen en la memoria de gráficos (por ejemplo, la memoria de procesador paralelo 222 como en la Figura 2 y/o la memoria de sistema 104 como en la Figura 1, para que se visualicen en el uno o más dispositivo o dispositivos de visualización 110 o para su procesamiento adicional por uno del uno o más procesador o procesadores 102 o procesador o procesadores paralelos 112. En algunas realizaciones, la unidad de operaciones de rasterización 526 está configurada para comprimir datos z o de color que se escriben en memoria y descomprimir datos z o de color que se leen desde la memoria.
Vista general de aprendizaje automático
Un algoritmo de aprendizaje automático es un algoritmo que puede aprender basándose en un conjunto de datos. Se pueden diseñar realizaciones de algoritmos de aprendizaje automático para modelar abstracciones de alto nivel dentro de un conjunto de datos. Por ejemplo, los algoritmos de reconocimiento de imágenes se pueden usar para determinar a cuál de varias categorías pertenece una entrada dada; los algoritmos de regresión pueden generar un valor numérico dada una entrada; y los algoritmos de reconocimiento de patrones se pueden utilizar para generar texto traducido o realizar reconocimiento de texto a voz y/o voz.
Un tipo ilustrativo de algoritmo de aprendizaje automático es una red neuronal. Hay muchos tipos de redes neuronales; un tipo sencillo de red neuronal es una red de alimentación directa. Una red de alimentación directa puede implementarse como un gráfico acíclico en el que los nodos están dispuestos en capas. Habitualmente, una topología de red de alimentación directa incluye una capa de entrada y una capa de salida que están separadas por al menos una capa oculta. La capa oculta transforma la entrada recibida por la capa de entrada en una representación que es útil para generar la salida en la capa de salida. Los nodos de red están completamente conectados mediante bordes a los nodos en capas adyacentes, pero no hay bordes entre nodos dentro de cada capa. Los datos recibidos en los nodos de una capa de entrada de una red de alimentación directa se propagan (es decir, "se alimentan directamente") a los nodos de la capa de salida mediante una función de activación que calcula los estados de los nodos de cada capa sucesiva en la red basándose en coeficientes ("pesos") asociados, respectivamente, con cada uno de los bordes que conectan las capas. Dependiendo del modelo específico representado por el algoritmo que se ejecuta, la salida del algoritmo de red neuronal puede adoptar diversas formas.
Antes de que se pueda usar un algoritmo de aprendizaje automático para modelar un problema particular, el algoritmo se entrena usando un conjunto de datos de entrenamiento. Entrenar una red neuronal implica seleccionar una topología de red, usar un conjunto de datos de entrenamiento que representan un problema modelado por la red y ajustar los pesos hasta que el modelo de red funcione con un error mínimo para todas las instancias del conjunto de datos de entrenamiento. Por ejemplo, durante un proceso de entrenamiento de aprendizaje supervisado para una red neuronal, la salida producida por la red en respuesta a la entrada que representa una instancia en un conjunto de datos de entrenamiento se compara con la salida etiquetada "correcta" para esa instancia, se calcula una señal de error que representa la diferencia entre la salida y la salida etiquetada, y los pesos asociados con las conexiones se ajustan para minimizar ese error a medida que la señal de error se propaga hacia atrás a través de las capas de la red. La red se considera "entrenada" cuando se minimizan los errores para cada una de las salidas generadas a partir de las instancias del conjunto de datos de entrenamiento.
La exactitud de un algoritmo de aprendizaje automático puede verse afectada significativamente por la calidad del conjunto de datos usado para entrenar el algoritmo. El proceso de entrenamiento puede ser intensivo desde el punto de vista de cálculo y requerir una cantidad significativa de tiempo en un procesador convencional de propósito general. En consecuencia, el hardware de procesamiento paralelo se usa para entrenar muchos tipos de algoritmos de aprendizaje automático. Esto es particularmente útil para optimizar el entrenamiento de redes neuronales, ya que los cálculos llevados a cabo para ajustar los coeficientes en las redes neuronales se prestan naturalmente a implementaciones paralelas. En concreto, se han adaptado muchos algoritmos de aprendizaje automático y aplicaciones de software para usar el hardware de procesamiento paralelo dentro de dispositivos de procesamiento de gráficos de propósito general.
LaFigura 6es un diagrama generalizado de una pila de software de aprendizaje automático 600. Se puede configurar una aplicación de aprendizaje automático 602 para entrenar una red neuronal usando un conjunto de datos de entrenamiento o para usar una red neuronal profunda entrenada para implementar una inteligencia automática. La aplicación de aprendizaje automático 602 puede incluir una funcionalidad de entrenamiento e inferencia para una red neuronal y/o software especializado que se puede usar para entrenar una red neuronal antes de su implementación. La aplicación de aprendizaje automático 602 puede implementar cualquier tipo de inteligencia automática incluyendo, aunque no de forma limitativa, reconocimiento de imágenes, mapeo y localización, navegación autónoma, síntesis de habla, formación de imágenes médicas o traducción de idiomas.
La aceleración de hardware para la aplicación de aprendizaje automático 602 se puede habilitar mediante una estructura de aprendizaje automático 604. La estructura de aprendizaje automático 604 puede proporcionar una biblioteca de primitivas de aprendizaje automático. Las primitivas de aprendizaje automático son operaciones básicas que comúnmente se realizan mediante algoritmos de aprendizaje automático. Sin la estructura de aprendizaje automático 604, se requeriría que los desarrolladores de algoritmos de aprendizaje automático crearan y optimizaran la lógica computacional principal asociada con el algoritmo de aprendizaje automático y que reoptimizaran, a continuación, la lógica computacional a medida que se desarrollan nuevos procesadores paralelos. En su lugar, la aplicación de aprendizaje automático se puede configurar para realizar los cálculos necesarios utilizando las primitivas proporcionadas por la estructura de aprendizaje automático 604. Las primitivas ilustrativas incluyen convoluciones tensoriales, funciones de activación y agrupamiento, que son operaciones computacionales que se realizan mientras se entrena una red neuronal convolucional (CNN). El entorno de aprendizaje automático 604 también puede proporcionar primitivas para implementar subprogramas de álgebra lineal básica realizados por muchos algoritmos de aprendizaje automático, tales como operaciones con matrices y vectores.
La estructura de aprendizaje automático 604 puede procesar datos de entrada recibidos desde la aplicación de aprendizaje automático 602 y generar la entrada apropiada a una estructura de cálculo 606. La estructura de cálculo 606 puede abstraer las instrucciones subyacentes proporcionadas al controlador de GPGPU 608 para habilitar que la estructura de aprendizaje automático 604 se aproveche de la aceleración de hardware mediante el hardware de GPGPU 610 sin requerir que la estructura de aprendizaje automático 604 tenga un conocimiento íntimo de la arquitectura del hardware de GPGPU 610. Adicionalmente, la estructura de cálculo 606 puede habilitar la aceleración de hardware para la estructura de aprendizaje automático 604 a través de una variedad de tipos y generaciones del hardware de GPGPU 610.
Aceleración de Aprendizaje Automático de GPGPU
LaFigura 7ilustra una unidad de procesamiento de gráficos de propósito general altamente paralela 700, de acuerdo con una realización. En una realización la unidad de procesamiento de propósito general (GPGPU) 700 se puede configurar para ser particularmente eficiente en el procesamiento del tipo de cargas de trabajo computacionales asociadas con el entrenamiento de redes neuronales profundas. Adicionalmente, la GPGPU 700 puede vincularse directamente a otras instancias de la GPGPU para crear una agrupación de múltiples GPU para mejorar la velocidad de entrenamiento para redes neuronales particularmente profundas.
La GPGPU 700 incluye una interfaz de anfitrión 702 para habilitar una conexión con un procesador de anfitrión. En una realización, la interfaz de anfitrión 702 es una interfaz PCI Express. Sin embargo, la interfaz de anfitrión también puede ser una interfaz de comunicaciones específica del proveedor o un tejido de comunicaciones. La GPGPU 700 recibe comandos desde el procesador de anfitrión y usa un planificador global 704 para distribuir hilos de ejecución asociados con esos comandos a un conjunto de agrupaciones de cálculo 706A-706H. Las agrupaciones de cálculo 706A-706H comparten una memoria caché 708. La memoria caché 708 puede servir como una caché de nivel superior para memorias caché dentro de las agrupaciones de cálculo 706A-706H.
La GPGPU 700 incluye la memoria 714A-714B acoplada con las agrupaciones de cálculo 706A-H mediante un conjunto de controladores de memoria 712A-712B. En diversas realizaciones, la memoria 714A-714B puede incluir diversos tipos de dispositivos de memoria, incluyendo una memoria de acceso aleatorio dinámica (DRAM) o una memoria de acceso aleatorio de gráficos, tal como una memoria de acceso aleatorio de gráficos sincrónica (SGRAM), incluyendo memoria de tasa de datos doble de gráficos (GDDR), o una memoria apilada 3D que incluye, sin limitación, una memoria de alto ancho de banda (HBM).
En una realización, cada agrupación de cálculo 706A-706H incluye un conjunto de multiprocesadores de gráficos, tal como el multiprocesador de gráficos 400 de la Figura 4A. Los multiprocesadores de gráficos de la agrupación de cálculo tienen múltiples tipos de unidades de lógica de enteros y de coma flotante que pueden realizar operaciones computacionales con un intervalo de precisiones que incluyen unas adecuadas para cálculos de aprendizaje automático. Por ejemplo, y en una realización, al menos un subconjunto de las unidades de coma flotante en cada una de las agrupaciones de cálculo 706A-H puede estar configurado para realizar operaciones de coma flotante de 16 bits o de 32 bits, mientras que un subconjunto diferente de las unidades de coma flotante puede estar configurado para realizar operaciones de coma flotante de 64 bits.
Múltiples instancias de la GPGPU 700 pueden configurarse para operar como una agrupación de cálculo. El mecanismo de comunicación usado por la agrupación de computación para la sincronización y el intercambio de datos varía según las implementaciones. En una realización, las múltiples instancias de la GPGPU 700 se comunican a través de la interfaz de anfitrión 702. En una realización, la GPGPU 700 incluye un concentrador de E/S 709 que acopla la GPGPU 700 con un enlace de GPU 710 que habilita una conexión directa a otras instancias de la GPGPU. En una realización, el enlace de GPU 710 está acoplado a un puente de GPU a GPU dedicado que habilita la comunicación y sincronización entre múltiples instancias de la GPGPU 700. En una realización, el enlace de GPU 710 se acopla con una interconexión de alta velocidad para transmitir y recibir datos a otras GPGPU o procesadores paralelos. En una realización, las múltiples instancias de la GPGPU 700 están ubicadas en sistemas de procesamiento de datos separados y se comunican mediante un dispositivo de red que es accesible mediante la interfaz de anfitrión 702. En una realización, el enlace de GPU 710 se puede configurar para habilitar una conexión a un procesador de anfitrión además de o como una alternativa a la interfaz de anfitrión 702.
Aunque la configuración ilustrada de la GPGPU 700 puede configurarse para entrenar redes neuronales, una realización proporciona una configuración alternativa de la GPGPU 700 que puede configurarse para el despliegue dentro de una plataforma de inferencia de alto rendimiento o de baja potencia. En una configuración de inferencia, la GPGPU 700 incluye menos de las agrupaciones de cálculo 706A-H en relación con la configuración de entrenamiento. Adicionalmente, la tecnología de memoria asociada con la memoria 714A- 714B puede diferir entre las configuraciones de inferencia y entrenamiento. En una realización, la configuración de inferencia de la GPGPU 700 puede admitir las instrucciones específicas de inferencia. Por ejemplo, una configuración de inferencia puede proporcionar soporte para una o más instrucciones de producto escalar de números enteros de 8 bits, que se usan comúnmente durante las operaciones de inferencia para redes neuronales desplegadas.
LaFigura 8ilustra un sistema informático de múltiples GPU 800, de acuerdo con una realización. El sistema informático de múltiples GPU 800 puede incluir un procesador 802 acoplado a múltiples GPGPU 806A-806D mediante un conmutador de interfaz de anfitrión 804. El conmutador de interfaz de anfitrión 804, en una realización, es un dispositivo de conmutador de PCI Express que acopla el procesador 802 a un bus de PCI Express a través del cual el procesador 802 puede comunicarse con el conjunto de GPGPU 806A-D. Cada una de las múltiples GPGPU 806A-806D puede ser una instancia de la GPGPU 700 de la Figura 7. Las GPGPU 806A-D pueden interconectarse mediante un conjunto de enlaces de GPU a GPU de punto a punto de alta velocidad 816. Los enlaces de GPU a GPU de alta velocidad pueden conectarse a cada una de las GPGPU 806A-806D mediante un enlace de GPU dedicado, tal como el enlace de GPU 710 como en la Figura 7. Los enlaces de GPU de P2P 816 habilitan una comunicación directa entre cada una de las GPGPU 806A-806D sin requerir una comunicación a través del bus de interfaz de anfitrión al que se conecta el procesador 802. Con el tráfico de GPU a GPU dirigido a los enlaces de GPU de P2P, el bus de interfaz de anfitrión permanece disponible para el acceso a una memoria de sistema o para comunicarse con otras instancias del sistema informático de múltiples GPU 800, por ejemplo, mediante uno o más dispositivos de red. Aunque, en la realización ilustrada, las GPGPU 806A-806D se conectan al procesador 802 mediante el conmutador de interfaz de anfitrión 804, en una realización, el procesador 802 incluye un soporte directo para los enlaces de GPU de P2P 816 y puede conectarse directamente a las GPGPU 806A-806D.
Implementaciones de Red Neuronal de Aprendizaje Automático
La arquitectura informática proporcionada por las realizaciones descritas en el presente documento se puede configurar para llevar a cabo los tipos de procesamiento paralelo que son particularmente adecuados para el entrenamiento y despliegue de redes neuronales para el aprendizaje automático. Una red neuronal puede generalizarse como una red de funciones que tienen una relación de grafo. Como es bien conocido en la técnica, hay una variedad de tipos de implementaciones de redes neuronales usadas en el aprendizaje automático. Un tipo ilustrativo de red neuronal es la red de alimentación directa, como se ha descrito anteriormente.
Un segundo tipo ilustrativo de red neuronal es la red neuronal convolucional (CNN). Una CNN es una red neuronal de alimentación directa especializada para procesar datos que tienen una topología conocida, de tipo cuadrícula, tales como datos de imagen. En consecuencia, las CNN se usan comúnmente para aplicaciones de visión computacional y reconocimiento de imágenes, pero también se pueden usar para otros tipos de reconocimiento de patrones, tal como el procesamiento del habla y el lenguaje. Los nodos en la capa de entrada de CNN están organizados en un conjunto de "filtros" (detectores de características inspirados por los campos receptivos encontrados en la retina), y la salida de cada conjunto de filtros se propaga a nodos en capas sucesivas de la red. Los cálculos para una CNN incluyen aplicar la operación matemática de convolución a cada filtro para producir la salida de ese filtro. La convolución es un tipo especializado de operación matemática realizada por dos funciones para producir una tercera función que es una versión modificada de una de las dos funciones originales. En la terminología de las redes convolucionales, la primera función de la convolución se puede denominar entrada, mientras que la segunda función puede denominarse núcleo de convolución. La salida se puede denominar mapa de características. Por ejemplo, la entrada a una capa de convolución puede ser una matriz multidimensional de datos que define los distintos componentes de color de una imagen de entrada. El núcleo de convolución puede ser una matriz multidimensional de parámetros, donde los parámetros están adaptados por el proceso de entrenamiento de la red neuronal.
Las redes neuronales recurrentes (RNN) son una familia de redes neuronales de alimentación directa que incluyen conexiones de retroalimentación entre capas. Las RNN habilitan modelar datos secuenciales al compartir datos de parámetros entre diferentes partes de la red neuronal. La arquitectura para una RNN incluye ciclos. Los ciclos representan la influencia de un valor presente de una variable sobre su propio valor en un tiempo futuro, debido a que al menos una porción de los datos de salida desde la RNN se usa como retroalimentación para procesar una entrada subsiguiente en una secuencia. Esta característica hace que las RNN sean particularmente útiles para el procesamiento del lenguaje debido a la naturaleza variable en la que se pueden componer los datos del lenguaje.
Las figuras descritas a continuación presentan redes de alimentación directa, CNN y RNN ilustrativas, así como describen un proceso general para entregar y desplegar, respectivamente, cada uno de esos tipos de redes. Se entenderá que estas descripciones son ilustrativas y no restrictivas en cuanto a cualquier realización específica descrita en el presente documento y los conceptos ilustrados se pueden aplicar, en general, a las redes neuronales profundas y técnicas de aprendizaje automático en general.
Las redes neuronales ilustrativas descritas anteriormente se pueden usare para realizar un aprendizaje profundo. El aprendizaje profundo es un aprendizaje automático que usa redes neuronales profundas. Las redes neuronales profundas usadas en el aprendizaje profundo son redes neuronales artificiales compuestas por múltiples capas ocultas, a diferencia de las redes neuronales superficiales que incluyen solo una única capa oculta. Las redes neuronales más profundas generalmente requieren un entrenamiento computacional más intensivo. Sin embargo, las capas ocultas adicionales de la red habilitan el reconocimiento de patrones de múltiples etapas que resulta en un error de salida reducido en relación con las técnicas de aprendizaje automático poco profundas.
Las redes neuronales profundas utilizadas en el aprendizaje profundo habitualmente incluyen una red de extremo frontal para realizar el reconocimiento de características acoplada a una red de extremo posterior que representa un modelo matemático que puede realizar operaciones (por ejemplo, clasificación de objetos, reconocimiento de voz, etc.) en función de la representación de características proporcionada al modelo. El aprendizaje profundo habita la realización de un aprendizaje automático sin necesidad de realizar ingeniería de características manualmente para el modelo. En su lugar, las redes neuronales profundas pueden aprender características basadas en la estructura estadística o la correlación dentro de los datos de entrada. Las características aprendidas se pueden proporcionar a un modelo matemático que puede mapear las características detectadas a una salida. El modelo matemático usado por la red suele estar especializado para la tarea específica que se va a realizar, y se usarán diferentes modelos para realizar diferentes tareas.
Una vez estructurada la red neuronal, se puede aplicar un modelo de aprendizaje a la red para entrenarla para realizar tareas específicas. El modelo de aprendizaje describe cómo ajustar los pesos dentro del modelo para reducir el error de salida de la red. La retropropagación de errores es un método común usado para entrenar redes neuronales. Se presenta un vector de entrada a la red para su procesamiento. La salida de la red se compara con la salida deseada mediante una función de pérdida y se calcula un valor de error para cada una de las neuronas de la capa de salida. A continuación, los valores de error se retropropagan hasta que cada neurona tiene un valor de error asociado que representa aproximadamente su contribución a la salida original. A continuación, la red puede aprender de esos errores mediante un algoritmo, tal como el de descenso de gradiente estocástico, para actualizar los pesos de la red neuronal.
LasFiguras 9A-9Bilustran un ejemplo de red neuronal convolucional. La Figura 9A ilustra diversas capas dentro de una CNN. Como se muestra en la Figura 9A, una CNN ilustrativa usada para modelar el procesamiento de imagen puede recibir la entrada 902 que describe los componentes de rojo, verde y azul (RGB) de una imagen de entrada. La entrada 902 puede ser procesada por múltiples capas convolucionales (por ejemplo, la capa convolucional 904, la capa convolucional 906). Opcionalmente, la salida desde las múltiples capas convolucionales puede ser procesada por un conjunto de capas completamente conectadas 908. Las neuronas en una capa completamente conectada tienen conexiones completas con todas las activaciones en la capa anterior, como se ha descrito previamente para una red de alimentación directa. La salida de las capas totalmente conectadas 908 se puede usar para generar un resultado de salida de la red. Las activaciones dentro de las capas completamente conectadas 908 se pueden calcular usando una multiplicación matricial en lugar de una convolución. No todas las implementaciones de CNN hacen uso de las capas completamente conectadas 908. Por ejemplo, en algunas implementaciones, la capa convolucional 906 puede generar una salida para la CNN.
Las capas convolucionales se conectan de manera dispersa, lo que difiere de la configuración de red neuronal tradicional encontrada en las capas completamente conectadas 908. Las capas de redes neuronales tradicionales están totalmente conectadas, de tal manera que cada unidad de salida interactúa con cada unidad de entrada. Sin embargo, las capas convolucionales están escasamente conectadas porque la salida de la convolución de un campo es la entrada (en lugar del valor de estado respectivo de cada uno de los nodos en el campo) a los nodos de la capa posterior, según se ilustra. Los núcleos asociados a las capas convolucionales llevan a cabo operaciones de convolución, cuya salida se envía a la capa siguiente. La reducción de dimensionalidad realizada dentro de las capas convolucionales es un aspecto que habilita la CNN para que realice un ajuste a escala para procesar imágenes grandes.
La Figura 9B ilustra ejemplos de fases de cálculo dentro de una capa convolucional de una CNN. La entrada a una capa convolucional 912 de una CNN puede procesarse en tres fases de una capa convolucional 914. Las tres fases pueden incluir una fase de convolución 916, una fase de detector 918 y una fase de agrupamiento 920. La capa de convolución 914 puede enviar, a continuación, datos a una capa convolucional sucesiva. La capa convolucional final de la red puede generar datos de mapa de características de salida o proporcionar una entrada a una capa completamente conectada, por ejemplo, para generar un valor de clasificación para la entrada a la CNN.
En la fase de convolución 916 se realizan varias convoluciones en paralelo para producir un conjunto de activaciones lineales. La fase de convolución 916 puede incluir una transformación afín, que es cualquier transformación que se pueda especificar como una transformación lineal más una traslación. Las transformaciones afines incluyen rotaciones, traslaciones, escalas y combinaciones de estas transformaciones. La fase de convolución calcula la salida de funciones (por ejemplo, neuronas) que están conectadas a regiones específicas de la entrada, que puede determinarse como la región local asociada a la neurona. Las neuronas calculan un producto escalar entre los pesos de las neuronas y la región en la entrada local a la que están conectadas las neuronas. La salida de la fase de convolución 916 define un conjunto de activaciones lineales que son procesadas por fases sucesivas de la capa convolucional 914.
Las activaciones lineales pueden ser procesadas por una fase del detector 918. En la fase de detección 918, cada activación lineal es procesada por una función de activación no lineal. La función de activación no lineal aumenta las propiedades no lineales de la red global sin afectar a los campos receptivos de la capa de convolución. Se pueden usar varios tipos de funciones de activación no lineal. Un tipo particular es la unidad lineal rectificada (ReLU), que usa una función de activación definida como f(x) = máx (0, x), de manera que se fija un umbral de cero para la activación.
La fase de agrupamiento 920 usa una función de agrupamiento que sustituye la salida de la capa convolucional 906 con una estadística de resumen de las salidas cercanas. La función de agrupamiento se puede usar para introducir la invariancia de traslación en la red neuronal, de tal manera que pequeñas traslaciones a la entrada no cambien las salidas agrupadas. La invariancia a la traslación local puede ser útil en escenarios donde la presencia de una característica en los datos de entrada es más importante que la ubicación precisa de la característica. Se pueden usar varios tipos de funciones de agrupamiento durante la fase de agrupamiento 920, incluyendo el agrupamiento máximo, el agrupamiento promedio y el agrupamiento de norma l2. Adicionalmente, algunas implementaciones de CNN no incluyen una fase de agrupamiento. En su lugar, tales implementaciones sustituyen una fase de convolución adicional que tiene un paso aumentado en relación con etapas de convolución previas.
La salida desde la capa convolucional 914 puede ser procesada, a continuación, por la siguiente capa 922. La siguiente capa 922 puede ser una capa convolucional adicional o una de las capas completamente conectadas 908. Por ejemplo, la primera capa convolucional 904 de la Figura 9A puede enviar a la segunda capa convolucional 906, mientras que la segunda capa convolucional puede enviar a una primera capa de las capas completamente conectadas 908.
LaFigura 10ilustra un ejemplo de red neuronal recurrente 1000. En una red neuronal recurrente (RNN), el estado previo de la red influye sobre la salida del estado actual de la red. Las RNN pueden construirse de una diversidad de maneras usando una diversidad de funciones. El uso de las RNN pivota, en general, alrededor del uso de modelos matemáticos para predecir el futuro basándose en una secuencia anterior de entradas. Por ejemplo, se puede usar una RNN para realizar un modelado de idioma estadístico para predecir una palabra venidera, dada una secuencia previa de palabras. La RNN 1000 ilustrada puede describirse como una que tiene una capa de entrada 1002 que recibe un vector de entrada, las capas ocultas 1004 para implementar una función recurrente, un mecanismo de retroalimentación 1005 para habilitar una "memoria" de estados previos y una capa de salida 1006 para enviar un resultado. La RNN 1000 opera basándose en etapas de tiempo. El estado de la RNN en una etapa de tiempo dada se ve influenciado por la etapa de tiempo previa mediante el mecanismo de retroalimentación 1005. Para una etapa de tiempo dada, el estado de las capas ocultas 1004 está definido por el estado previo y la entrada en la etapa de tiempo actual. Una entrada inicial x1) en una primera etapa de tiempo puede ser procesada por la capa oculta 1004. Una segunda entrada (x2) puede ser procesada por la capa oculta 1004 usando información de estado que se determina durante el procesamiento de la entrada inicial (x1). Un estado dado se puede calcular comost = f(Uxt+ Wst-1), dondeUyWson matrices de parámetros. La funciónfes, en general, una no linealidad, tal como la función tangente hiperbólica (Tanh) o una variante de la función rectificadora f(x) = máx(0, x). Sin embargo, la función matemática específica usada en las capas ocultas 1004 puede variar dependiendo de los detalles de implementación específicos de la RNN 1000.
Además de las redes CNN y RNN básicas descritas, se pueden habilitar variaciones en esas redes. Una variante de RNN ilustrativa es la RNN de memoria larga a corto plazo (LSTM). Las RNN de LSTM son capaces de aprender dependencias a largo plazo que pueden ser necesarias para procesar secuencias de lenguaje más largas. Una variante de la CNN es una red convolucional de creencias profundas, que tiene una estructura similar a una CNN y se entrena de manera similar a una red de creencias profundas. Una red de creencias profundas (DBN) es una red neuronal generativa que está compuesta por múltiples capas de variables estocásticas (aleatorias). Las DBN se pueden entrenar capa a capa mediante un aprendizaje no supervisado y voraz. Los pesos aprendidos de la DBN se pueden usar, a continuación, para proporcionar redes neuronales de preentrenamiento determinando un conjunto inicial óptimo de pesos para la red neuronal.
LaFigura 11ilustra el entrenamiento y despliegue de una red neuronal profunda. Una vez que se ha estructurado una red dada para una tarea, la red neuronal se entrena usando un conjunto de datos de entrenamiento 1102. Se han desarrollado diversas estructuras de entrenamiento 1104 para habilitar la aceleración de hardware del proceso de entrenamiento. Por ejemplo, la estructura de aprendizaje automático 604 de la Figura 6 se puede configurar como una estructura de entrenamiento 604. La estructura de entrenamiento 604 puede engancharse a una red neuronal no entrenada 1106 y habilitar la red neuronal no entrenada para entrenarse usando los recursos de procesamiento paralelo descritos en el presente documento para generar una red neuronal entrenada 1108.
Para iniciar el proceso de entrenamiento, los pesos iniciales se pueden elegir de forma aleatoria o mediante un entrenamiento previo usando una red de creencias profundas. A continuación, el ciclo de entrenamiento se puede realizar de manera supervisada o no supervisada.
El aprendizaje supervisado es un método de aprendizaje en el que el entrenamiento se realiza como una operación mediada, tal como cuando el conjunto de datos de entrenamiento 1102 incluye una entrada emparejada con la salida deseada para la entrada, o donde el conjunto de datos de entrenamiento incluye una entrada que tiene una salida conocida y la salida de la red neuronal se califica manualmente. La red procesa las entradas y compara las salidas resultantes con un conjunto de salidas esperadas o deseadas. Los errores se retropropagan entonces a través del sistema. La estructura de entrenamiento 1104 puede ajustarse para ajustar los pesos que controlan la red neuronal no entrenada 1106. La estructura de entrenamiento 1104 puede proporcionar herramientas para monitorizar lo bien que la red neuronal no entrenada 1106 está convergiendo hacia un modelo adecuado para generar respuestas correctas basadas en datos de entrada conocidos. El proceso de entrenamiento se produce repetitivamente a medida que se ajustan los pesos de la red para perfeccionar la salida generada por la red neuronal. El proceso de entrenamiento puede continuar hasta que la red neuronal alcanza una exactitud precisión estadísticamente deseada asociada con una red neuronal entrenada 1108. A continuación, la red neuronal entrenada 1108 se puede desplegar para implementar cualquier número de operaciones de aprendizaje automático.
El aprendizaje no supervisado es un procedimiento de aprendizaje en el que la red intenta entrenarse a sí misma usando datos no etiquetados. Por lo tanto, para un aprendizaje no supervisado, el conjunto de datos de entrenamiento 1102 incluirá datos de entrada sin ningún dato de salida asociado. La red neuronal no entrenada 1106 puede aprender grupos dentro de la entrada no etiquetada y puede determinar cómo las entradas individuales están relacionadas con el conjunto de datos global. El entrenamiento no supervisado se puede usar para generar un mapa autoorganizado, que es un tipo de red neuronal entrenada 1107 capaz de realizar operaciones útiles para reducir la dimensionalidad de los datos. El entrenamiento no supervisado también se puede usar para realizar la detección de anomalías, que permite la identificación de puntos de datos en un conjunto de datos de entrada que se desvían de los patrones normales de los datos.
También se pueden emplear variaciones en el entrenamiento supervisado y no supervisado. El aprendizaje semisupervisado es una técnica en la que el conjunto de datos de entrenamiento 1102 incluye una mezcla de datos etiquetados y no etiquetados de la misma distribución. El aprendizaje incremental es una variante del aprendizaje supervisado en el que los datos de entrada se usan continuamente para seguir entrenando el modelo. El aprendizaje incremental habilita la red neuronal entrenada 1108 para adaptarse a los datos nuevos 1112 sin olvidar el conocimiento inculcado en la red durante el entrenamiento inicial.
Ya sea supervisado o no supervisado, el proceso de entrenamiento para redes neuronales particularmente profundas podría ser demasiado intensivo en términos computacionales para un único nodo computacional. En lugar de usar un único nodo computacional, se puede usar una red distribuida de nodos computacionales para acelerar el proceso de entrenamiento.
LaFigura 12es un diagrama de bloques que ilustra un aprendizaje distribuido. El aprendizaje distribuido es un modelo de entrenamiento que usa múltiples nodos informáticos distribuidos para realizar un entrenamiento supervisado o no supervisado de una red neuronal. Cada uno de los nodos computacionales distribuidos puede incluir uno o más procesadores de anfitrión y uno o más de los nodos de procesamiento de propósito general, tales como la unidad de procesamiento de gráficos de propósito general altamente paralela 700 como en la Figura 700. Como se ha ilustrado, un aprendizaje distribuido puede realizarse con el paralelismo de modelo 1202, el paralelismo de datos 1204 o una combinación del paralelismo de modelo y de datos 1204.
En el paralelismo de modelo 1202, diferentes nodos computacionales en un sistema distribuido pueden realizar cálculos de entrenamiento para diferentes partes de una única red. Por ejemplo, cada capa de una red neuronal puede ser entrenada por un nodo de procesamiento diferente del sistema distribuido. Las ventajas del paralelismo de modelos incluyen la capacidad de escalar a modelos particularmente grandes. Dividir los cálculos asociados a las diferentes capas de la red neuronal habilita el entrenamiento de redes neuronales muy grandes en las que los pesos de todas las capas no cabrían en la memoria de un único nodo de cálculo. En algunas instancias, el paralelismo de modelos puede ser especialmente útil para el entrenamiento no supervisado de grandes redes neuronales.
En el paralelismo de datos 1204, los diferentes nodos de la red distribuida tienen una instancia completa del modelo y cada nodo recibe una parte diferente de los datos. A continuación, se combinan los resultados de los distintos nodos. Si bien son posibles diferentes enfoques para el paralelismo de datos, todos los enfoques de entrenamiento paralelo de datos requieren una técnica para combinar resultados y sincronizar los parámetros del modelo entre cada nodo. Algunos ejemplos de enfoques para combinar datos son el promediado de parámetros y el paralelismo de datos basado en actualizaciones. El promedio de parámetros entrena cada nodo en un subconjunto de los datos de entrenamiento y establece los parámetros globales (por ejemplo, pesos, polarizaciones) en el promedio de los parámetros de cada nodo. El promediado de parámetros usa un servidor de parámetros central que mantiene los datos de parámetros. El paralelismo de datos basado en actualizaciones es similar al promediado de parámetros excepto
que, en lugar de transferir parámetros desde los nodos al servidor de parámetros, se transfieren las actualizaciones al modelo. Adicionalmente, el paralelismo de datos basado en actualizaciones puede realizarse de una manera descentralizada, donde las actualizaciones se comprimen y se transfieren entre nodos.
El paralelismo combinado de modelo y de datos 1206 se puede implementar, por ejemplo, en un sistema distribuido en el que cada nodo computacional incluye múltiples GPU. Cada nodo puede tener una instancia completa del modelo con GPU separadas dentro de cada nodo que se usan para entrenar diferentes partes del modelo.
El entrenamiento distribuido tiene una sobrecarga mayor que el entrenamiento en una sola máquina. Sin embargo, cada uno de los procesadores paralelos y las GPGPU descritas en el presente documento pueden implementar diversas técnicas para reducir la sobrecarga del entrenamiento distribuido, incluyendo técnicas para habilitar una transferencia de datos de GPU a GPU de alto ancho de banda y una sincronización de datos remota acelerada.
Ejemplo de aplicaciones ilustrativas de aprendizaje automático
El aprendizaje automático se puede aplicar para resolver una variedad de problemas tecnológicos, incluyendo, aunque no de forma limitativa, la visión artificial, la conducción y la navegación autónomas, el reconocimiento de voz y el procesamiento del lenguaje. La visión artificial ha sido tradicionalmente una de las áreas de investigación más activas para aplicaciones de aprendizaje automático. Las aplicaciones de la visión artificial varían desde la reproducción de capacidades visuales humanas, tal como el reconocimiento de rostros, hasta la creación de nuevas categorías de habilidades visuales. Por ejemplo, las aplicaciones de visión artificial pueden configurarse para reconocer ondas sonoras a partir de las vibraciones inducidas en los objetos visibles en un vídeo. El aprendizaje automático acelerado por procesador paralelo habilita el entrenamiento de aplicaciones de visión informática usando un conjunto de datos de entrenamiento significativamente mayor que el previamente factible y habilita el desarrollo de sistemas de inferencia usando procesadores paralelos de baja potencia.
El aprendizaje automático acelerado por procesador paralelo tiene aplicaciones de conducción autónoma que incluyen reconocimiento de carriles y señales de tráfico, evitación de obstáculos, navegación y control de la conducción. Las técnicas de aprendizaje automático acelerado se pueden usare para entrenar modelos de conducción basados en conjuntos de datos que definen las respuestas adecuadas a entradas de entrenamiento específicas. Los procesadores paralelos descritos en el presente documento pueden habilitar un entrenamiento rápido de las redes neuronales cada vez más complejas que se usan para soluciones de conducción autónoma y habilitan el despliegue de procesadores de inferencia de bajo consumo en una plataforma móvil adecuada para su integración en vehículos autónomos.
Las redes neuronales profundas aceleradas por procesador paralelo han habilitado enfoques de aprendizaje automático para un reconocimiento de habla automático (ASR). El ASR incluye la creación de una función que, dada una secuencia acústica de entrada, calcula la secuencia lingüística más probable. El aprendizaje automático acelerado usando redes neuronales profundas ha habilitado la sustitución de los modelos ocultos de Markov (HMM) y los modelos de mezcla gaussiana (GMM) previamente usados para el ASR.
El aprendizaje automático acelerado por procesador paralelo también se puede usar para acelerar el procesamiento del lenguaje natural. Los procedimientos de aprendizaje automático pueden hacer uso de algoritmos de inferencia estadística para producir modelos que sean robustos frente a entradas erróneas o desconocidas. Entre las aplicaciones ilustrativas de los procesadores de lenguaje natural se incluye la traducción automática entre idiomas humanos.
Las plataformas de procesamiento paralelo usadas para el aprendizaje automático pueden dividirse en plataformas de entrenamiento y plataformas de despliegue. Las plataformas de entrenamiento son, en general, altamente paralelas e incluyen optimizaciones para acelerar el entrenamiento de múltiples GPU y un único nodo y el entrenamiento de múltiples nodos y múltiples GPU. Los procesadores paralelos ilustrativos adecuados para el entrenamiento incluyen la unidad de procesamiento de gráficos de propósito general altamente paralela 700 de la Figura 700 y el sistema informático de múltiples GPU 800 de la Figura 800. Por el contrario, las plataformas de aprendizaje automático implementadas generalmente incluyen procesadores paralelos de menor potencia, adecuados para su uso en productos tales como cámaras, robots autónomos y vehículos autónomos.
LaFigura 13ilustra un ejemplo de sistema en un chip (SOC) de inferencia 1300, adecuado para realizar una inferencia usando un modelo entrenado. El SOC 1300 puede integrar componentes de procesamiento que incluyen un procesador de medios 1302, un procesador de visión 1304, una GPGPU 1306 y un procesador de múltiples núcleos 1308. El SOC 1300 puede incluir adicionalmente una memoria en chip 1305 que puede habilitar una agrupación de datos en chip compartida que es accesible a la que pueden acceder cada uno de los componentes de procesamiento. Los componentes de procesamiento pueden optimizarse para un funcionamiento de bajo consumo que habilite su despliegue en una variedad de plataformas de aprendizaje automático, incluyendo vehículos autónomos y robots autónomos. Por ejemplo, se puede usar una implementación del SOC 1300 como una porción del sistema de control principal para un vehículo autónomo. Cuando el SOC 1300 está configurado para su uso en vehículos autónomos, el SOC está diseña y está configurado para cumplir con las normas de seguridad funcional relevantes de la jurisdicción de despliegue.
Durante la operación, el procesador de medios 1302 y el procesador de visión 1304 pueden trabajar coordinadamente para acelerar las operaciones de visión artificial. El procesador de medios 1302 puede habilitar la decodificación de baja latencia de múltiples flujos de vídeo de alta resolución (por ejemplo, 4K, 8K). Los flujos de vídeo decodificados se pueden escribir en una memoria intermedia en la memoria del chip 1305. El procesador de visión 1304 puede analizar, a continuación, el vídeo descodificado y realizar operaciones de procesamiento preliminares sobre los fotogramas del vídeo descodificado como preparación al procesamiento de los fotogramas usando un modelo de reconocimiento de imágenes entrenado. Por ejemplo, el procesador de visión 1304 puede acelerar las operaciones de convolución para una CNN que se usa para realizar un reconocimiento de imágenes sobre los datos de vídeo de alta resolución, mientras que los cálculos de modelo de extremo posterior son realizados por la GPGPU 1306.
El procesador de múltiples núcleos 1308 puede incluir una lógica de control para asistir con la secuenciación y la sincronización de transferencias de datos y operaciones de memoria compartida realizadas por el procesador de medios 1302 y el procesador de visión 1304. El procesador de múltiples núcleos 1308 también puede funcionar como un procesador de aplicaciones para ejecutar aplicaciones de software que pueden hacer uso de la capacidad de cálculo de inferencia de la GPGPU 1306. Por ejemplo, al menos una porción de la lógica de navegación y de conducción puede implementarse en software que se ejecuta en el procesador de múltiples núcleos 1308. Tal software puede emitir directamente cargas de trabajo computacionales a la GPGPU 1306 o las cargas de trabajo computacionales pueden emitirse al procesador de múltiples núcleos 1308, que puede descargar al menos una porción de esas operaciones en la GPGPU 1306.
La GPGPU 1306 puede incluir agrupaciones de cálculo tales como una configuración de bajo consumo de las agrupaciones de cálculo 706A-706H dentro de la unidad de procesamiento de gráficos de propósito general altamente paralela 700. Las agrupaciones de cálculo dentro de la GPGPU 1306 pueden admitir una instrucción que está específicamente optimizada para llevar a cabo cómputos de inferencia en una red neuronal entrenada. Por ejemplo, la GPGPU 1306 puede admitir instrucciones para llevar a cabo cálculos de baja precisión tales como operaciones vectoriales de enteros de 8 y 4 bits.
Reducción de la exactitud de la unidad de coma flotante dinámica para operaciones de aprendizaje automático
La norma IEEE 754 de formato de coma flotante binario de precisión única especifica una representación binaria de 32 bits que tiene un signo de 1 bit, un exponente de 8 bits y una mantisa de 24 bits, de los cuales 23 bits se almacenan explícitamente. La norma IEEE 754 de formato de coma flotante binario de media precisión especifica una representación binaria de 16 bits que tiene un signo de 1 bit, un exponente de 5 bits y una mantisa de 11 bits, de los cuales 10 bits se almacenan explícitamente. Los bits implícitos de mantisa están definidos para ser uno para valores de exponente distintos de cero cuando todos los bits de exponente son cero. En la técnica se conocen unidades de coma flotante capaces de realizar operaciones aritméticas con una precisión simple y con media precisión. Por ejemplo, las unidades de coma flotante existentes pueden realizar operaciones de coma flotante de precisión simple de 32 bits (FP32) u operaciones duales de coma flotante de media precisión de 16 bits (FP16).
Las realizaciones descritas en el presente documento amplían su capacidad proporcionando soporte para la instrucción y la lógica asociada para habilitar operaciones de precisión variable. Cuando es posible, las instrucciones de coma flotante que permiten operaciones de precisión variable pueden aumentar dinámicamente el caudal realizando operaciones con menor precisión. En una realización, se proporciona un conjunto de instrucciones y de lógica asociada en la que se incrementa el caudal realizando operaciones de coma flotante con la menor precisión posible sin una pérdida de datos significativa. En una realización, se proporciona un conjunto de instrucciones y de lógica asociada en el que la lógica de coma flotante verificará los resultados de menor precisión contra los resultados realizados con mayor precisión para determinar si se ha producido una pérdida significativa de datos.
LaFigura 14ilustra componentes de una unidad de coma flotante de precisión dinámica 1400, de acuerdo con una realización. Unidad de coma flotante de precisión dinámica 1400. En una realización, la unidad de coma flotante de precisión dinámica 1400 incluye una unidad de control 1402, un conjunto de registros internos 1404, un bloque de exponente 1406 y un bloque de mantisa 1408. Además de la lógica de control de coma flotante conocida en la técnica, en una realización, la unidad de control 1402 incluye adicionalmente una lógica de rastreo de precisión 1412 y una unidad de transformación numérica 1422.
En una realización, la lógica de rastreo de precisión 1412 es una lógica de hardware configurada para rastrear un número disponible de bits de precisión para datos calculados con respecto a una precisión objetivo. La lógica de rastreo de precisión 1412 puede rastrear registros de precisión dentro del bloque del exponente 1406 y el bloque de mantisa 1408 para rastrear métricas de precisión, tales como el número mínimo de bits de precisión requeridos para almacenar valores calculados que son generados por el bloque de exponente 1406 y el bloque de mantisa 1408. En una realización, las métricas de precisión incluyen un promedio móvil de precisión numérica requerida para representar datos a lo largo de un conjunto de cálculos. En una realización, las métricas de precisión incluyen una precisión máxima requerida dentro de un conjunto de datos dado. En una realización, la unidad de coma flotante de precisión dinámica 1400 admite instrucciones para leer o restablecer los datos de registro usados por la lógica de rastreo de precisión 1412 para generar las métricas de precisión descritas en el presente documento. En una realización, la unidad de cálculo que aloja la unidad de coma flotante de precisión dinámica admite instrucciones para establecer o restablecer los datos de registro usados por la lógica de rastreo de precisión 1412. En una realización, la lógica de rastreo de precisión 1412 monitoriza un acumulador de errores 1434 en el conjunto de registros internos 1404. El acumulador de errores se puede usar para rastrear un error acumulador (por ejemplo, un error de redondeo) a través de un conjunto de operaciones de coma flotante. En una realización, la unidad de coma flotante de precisión dinámica 1400 admite un conjunto de instrucciones, incluyendo una instrucción para restablecer el acumulador de errores 1434 y una instrucción para leer el acumulador de errores 1434. En una realización, el acumulador de errores se puede restablecer en respuesta a un bit o indicador que se suministra como operando en una instrucción.
En una realización, la unidad de transformación numérica 1422 se puede usar para realizar transformaciones numéricas intermedias en los datos cuando se realizan operaciones de menor precisión para impedir o mitigar la posibilidad de desbordamiento o subdsesbordamiento mientras se realizan las operaciones. Por ejemplo, cuando se acerca a los límites de precisión de un tipo de dato dado, la unidad de transformación numérica 1422 puede realizar operaciones de multiplicación o división usando logaritmos y transformar el valor resultante mediante una exponenciación. En la Figura 22 se proporcionan detalles adicionales con respecto a la lógica de rastreo de precisión 1412 y la unidad de transformación numérica 1422.
Los registros internos 1404 incluyen un conjunto de registros de operando 1414 que almacenan valores de entrada para la unidad de coma flotante de precisión dinámica 1400. En una realización, los registros de operando 1414 incluyen dos operandos (A, B). Para los datos de entrada de coma flotante, los valores de datos de entrada se pueden dividir en porciones de exponente (EXA, EXB) y en porciones de mantisa (SIGA, SIGB). En varias realizaciones, los registros de operando 1414 no están limitados a admitir dos entradas de coma flotante. En una realización, los registros de operando 1414 incluyen tres operandos de entrada, por ejemplo, para admitir operaciones combinadas de multiplicación-suma, multiplicación-resta, multiplicación-acumulación u operaciones fusionadas relacionadas. En una realización, los registros de operando 1414 también pueden almacenar valores enteros, como en una realización en la que la unidad de coma flotante de precisión dinámica admite operaciones de enteros de 32 bits, 16 bits y 8 bits. En una realización, se puede configurar el tipo de dato específico y la precisión básica mediante una entrada en la unidad de control 1402.
En una realización, las operaciones de coma flotante se realizan con precisión dinámica usando el bloque de exponente 1406 y el bloque de mantisa 1408. En una realización, las operaciones de enteros se pueden realizar mediante el bloque de mantisa 1408. En una realización, las operaciones duales de enteros de 8 bits se pueden realizar usando el bloque de exponente 1406 y el bloque de mantisa 1408.
En una realización, el bloque de exponente 1406 incluye un comparador 1416 y un sumador de exponente de precisión dinámica 1426. El comparador determina la diferencia entre exponentes y determina el menor de los dos exponentes. Durante la suma de coma flotante, el exponente del número más pequeño se ajusta para coincidir con el exponente del número más grande. El sumador de exponente de precisión dinámica 1426 se puede usar para sumar valores de exponentes para valores FP16 o FP32. El bloque de mantisa 1408 incluye un multiplicador de precisión dinámica 1418, una unidad de desplazamiento 1428, un sumador de mantisa de precisión dinámica 1438 y un registro acumulador 1448.
En una realización, se puede especificar un tipo de dato FP16 o FP32 para una operación. Cuando se especifica FP16, la unidad de coma flotante de precisión dinámica 1400 corta la alimentación de elementos que no son necesarios para realizar operaciones FP32, mientras mantiene la lógica para rastrear la pérdida de precisión o el error (por ejemplo, mediante el acumulador de errores 1434). Por ejemplo y en una realización, el acumulador de errores 1434 se puede usar para rastrear un número de operaciones de redondeo dentro de un periodo de instrucciones. En una realización, el acumulador de errores mantiene un valor del error de redondeo total acumulado sobre un conjunto de instrucciones. La unidad de coma flotante de precisión dinámica 1400 puede habilitar la admisión de una instrucción para limpiar o leer el acumulador de errores 1434 del software. Cuando se especifica FP32, la unidad de coma flotante de precisión dinámica 1400 puede intentar realizar operaciones FP32 con una precisión FP16, mientras corta la alimentación de elementos y componentes que no sean los requeridos para realizar operaciones con una precisión FP16. Basándose en los valores de entrada o intermedios, cuando se le pide a la unidad de coma flotante de precisión dinámica 1400 que realice operaciones en FP32, la unidad de coma flotante de precisión dinámica 1400 inicialmente, puede intentar realizar operaciones en FP16 y ampliar la precisión según sea necesario hasta FP32. Cuando las operaciones FP32 se pueden realizar con una precisión FP16, se reduce la demanda de potencia por operación, lo que permite que un mayor número de elementos de cálculo se habiliten simultáneamente. Por ejemplo, las limitaciones de capacitancia dinámica y/o de presupuesto de alimentación para una configuración dada, tal como una configuración de alimentación de potencia por baterías o una configuración de solo refrigeración pasiva, podrían no permitir que se habiliten simultáneamente todas las unidades de coma flotante u otros elementos de cálculo dentro de una GPGPU. Al reducir la potencia dinámica de un conjunto de unidades de coma flotante habilitando un cálculo de menor precisión dinámica se puede aumentar el caudal total de las unidades de cálculo de una GPGPU dentro de una envolvente de potencia dada, puesto que se puede procesar un mayor número de hilos por ciclo sin superar las limitaciones de potencia dinámica.
LaFigura 15proporciona detalles adicionales con respecto a la unidad de coma flotante de precisión dinámica 1400 de la Figura 14, de acuerdo con una realización. En una realización, el multiplicador de precisión dinámica 1418 incluye un conjunto de memorias intermedias de entrada 1502 para almacenar datos de mantisa. En una realización, el conjunto de memorias intermedias de entrada incluye dos memorias intermedias para almacenar dos valores de entrada para una operación de multiplicación o división. Para una operación combinada (por ejemplo, multiplicaciónsuma, multiplicación-resta) el producto de la operación se puede sumar a una tercera entrada mediante un sumador y/o almacenarse en un registro acumulador.
En una realización, algunas configuraciones del multiplicador de precisión dinámica 1418 incluyen memorias intermedias de entrada que son entradas de 24 bits que pueden almacenar explícitamente 24 bits de datos de mantisa para entradas de coma flotante de precisión simple u 11 bits de datos de mantisa para valores de coma flotante de media precisión. En algunas configuraciones, las memorias intermedias de entrada 1502 también pueden ser memorias intermedias de 32 bits para habilitar la multiplicación de valores enteros de 32 bits. En una realización, está presente una configuración simple de las memorias intermedias de entrada 1502 que se puede seleccionar o configurar de entre una de 32 bits y una de 24 bits. En una realización, la memoria intermedia de salida 1510 se puede configurar o seleccionar de manera similar de entre 24 bits y 32 bits para habilitar selectivamente un almacenamiento de enteros de 32 bits de precisión completa o un valor de exponente de 24 bits y/u 11 bits para un número de coma flotante de 32 bits o 16 bits.
En una realización, el multiplicador de precisión dinámica 1418 incluye un multiplicador 1506 y un multiplicador de desbordamiento 1504. El multiplicador 1506 se puede configurar para realizar una operación de multiplicación o división con media precisión para un tipo de dato. Por ejemplo, el multiplicador 1506 puede realizar una operación de 11 bits para la mantisa de un valor de coma flotante FP16 y/u operación de multiplicación de 16 bits para una operación de enteros de 16 bits. El multiplicador 1506 también puede realizar una operación de multiplicación de 8 bits para un valor entero INT8. Para un valor de coma flotante de 32 bits o un valor entero de 32 bits, el multiplicador 1506 puede realizar una operación de multiplicación para una mantisa de 24 bits en 11 bits (por ejemplo, precisión FP16). El multiplicador 1506 puede, si es necesario, realizar un valor de multiplicación de 16 bits de precisión de mantisa para una mantisa FP16 de 24 bits. En una realización, la precisión requerida y resultante para una operación en un conjunto dado de entradas pueden rastrearse mediante el registro de precisión 1508. En una realización, la precisión requerida y resultante se puede representar dentro del registro de precisión 1508 mediante la pérdida de precisión que resultaría en caso de que la salida del multiplicador 1506 se emitiera mediante la memoria intermedia de salida 1510. En tal realización, el registro de precisión 1508 puede rastrear la pérdida de precisión asociada con el uso de datos de tipo de menor precisión, así como la pérdida de precisión asociada con realizar operaciones con una precisión más baja que la solicitada.
En una realización, la lógica de control asociada con el multiplicador de precisión dinámica 1418 (por ejemplo, dentro de la unidad de control 1402 de la Figura 14), puede monitorizar la pérdida de precisión asociada con realizar operaciones para operaciones de mayor precisión (por ejemplo, FP32, INT32) con una menor precisión (por ejemplo, FP16, INT16, INT8). Si la pérdida de precisión va a ser significativa, la lógica de control puede habilitar que el multiplicador de desbordamiento 1504 realice operaciones para los bits de precisión adicionales. Adicionalmente, si la lógica de control determina que se producirá un desbordamiento o subdesbordamiento basándose en las entradas actuales, se habilita el multiplicador de desbordamiento 1504 y se realiza la operación de multiplicación usando el multiplicador de desbordamiento 1504 y el multiplicador 1506.
Se realizan operaciones de control similares para el sumador de exponente de precisión dinámica 1426 y el sumador de mantisa de precisión dinámica 1438. El sumador de exponente de precisión dinámica 1426 incluye un conjunto de memorias intermedias de entrada de 8 bits que pueden almacenar datos de exponente para FP32 (8 bits) y FP16 (5 bits). Las memorias intermedias de entrada de 8 bits 1512 también almacenan un conjunto de entradas INT-8. La memoria intermedia de salida 1520 para el sumador de exponente de precisión dinámica 1426 se puede configurar de manera similar. El sumador de mantisa de precisión dinámica 1438 incluye un conjunto de memorias intermedias de entrada 1522 que se pueden seleccionar de una de un conjunto de memorias intermedias de 24 bits y 32 bits o se pueden configurar dinámicamente para almacenar datos de entrada bien en 24 bits o bien en 32 bits. En una realización, las memorias intermedias de entrada 1522 son simplemente memorias intermedias de 32 bits que también pueden almacenar datos de entrada de 24 bits. La memoria intermedia de salida 1530 para el sumador de mantisa de precisión dinámica 1438 se puede configurar de manera similar. El registro de precisión 1518 dentro del sumador de exponente de precisión dinámica 1426 y el registro de precisión 1528 dentro del sumador de mantisa de precisión dinámica 1438 se puede configurar para rastrear una pérdida de precisión para las operaciones realizadas. La lógica de control puede habilitar el sumador de desbordamiento 1514 y/o al sumador de desbordamiento 1524, según sea necesario, para impedir las condiciones de desbordamiento o subdesbordamiento o para impedir una pérdida de precisión que supere un umbral.
Volviendo a la Figura 14, en una realización, la unidad de coma flotante de precisión dinámica 1400 puede realizar operaciones duales INT8 usando el sumador de exponente de precisión dinámica 1426 y el sumador de mantisa de precisión dinámica 1438. Por ejemplo, en lugar de inhabilitar el bloque de exponente 1406 durante operaciones de número entero, el bloque de exponente 1406 se puede configurar para realizar una operación en un primer conjunto de operandos de número entero de 8 bits mientras que el bloque de mantisa 1408 se puede configurar para realizar una operación en un segundo conjunto de operandos de 8 bits. Para habilitar la admisión de operaciones de multiplicación dual de 8 bits, multiplicación-suma dual combinada, multiplicación-resta dual combinada y/u otras operaciones basadas en multiplicaciones, en una realización, el bloque de exponente 1406 puede incluir un multiplicador 1436 adicional. El multiplicador puede ser un multiplicador fijo de 8 bits para habilitar operaciones duales de multiplicación de 8 bits simultáneas usando el bloque de exponente 1406 y el bloque de mantisa 1408.
LaFigura 16ilustra asignaciones de hilos para un sistema de procesamiento de precisión dinámica 1600, de acuerdo con una realización. En una realización, el sistema de procesamiento de precisión dinámica 1600 incluye un conjunto de unidades de coma flotante dinámicas 1608A-1608D. Las unidades de coma flotante dinámicas 1608A-1608D pueden ejecutar un conjunto de hilos de operación 1606A-1606D que pueden realizar operaciones de precisión mixta y generar datos de salida con precisiones variables. En una realización, una primera operación (por ejemplo, suma, resta, multiplicación, división, etc.) se puede realizar mediante un primer hilo de operación 1606A en una primera unidad de coma flotante dinámica 1608A, donde el primer hilo de operación 1606A acepta como entrada dos valores de coma flotante de 16 bits 1602A-1602B y envía un valor de coma flotante de 16 bits FP16. La primera operación se puede realizar como una operación dual, en la que una instrucción simple ejecutada por una GPGPU permite una operación dual de precisión mixta FP16/FP32. La segunda operación de la operación dual se puede realizar mediante un segundo hilo de operación 1606B que se realiza mediante una segunda unidad de coma flotante dinámica 1608B, que puede generar una segunda salida 1612 que es una salida de coma flotante de 32 bits. El segundo hilo de operación 1606B configura la segunda unidad de coma flotante dinámica 1608B para recibir dos valores de entrada de coma flotante de 32 bits 1603A-1603B. En una realización, la operación sobre dos operandos de coma flotante de 32 bits se puede realizar con 16 bits de precisión si la operación se puede realizar sin subdesbordamiento, desbordamiento o si no se produce una excesiva pérdida de precisión al realizar la operación con una precisión menor.
En una realización, el sistema de procesamiento de precisión dinámica 1600 puede ejecutar una instrucción simple que tenga un operando de 16 bits 1604A y un operando de 32 bits 1604B. El hilo de operación 1606C se puede ejecutar en una unidad de coma flotante dinámica 1608C. La unidad de coma flotante dinámica 1608C intentará realizar una operación de 16 bits/32 bits de precisión mixta con 16 bits de precisión a no ser que se produzca una pérdida de precisión significativa o un error. En una realización, el sistema de procesamiento de precisión dinámica 1600 también se puede configurar para realizar operaciones de enteros. Por ejemplo, se puede realizar una operación en un par de entradas de enteros de 8 bits 1605A-1605B mediante un hilo de operación 1606D con una unidad de coma flotante dinámica 1608D para generar una salida de enteros de 8 bits 1616. En una realización, la unidad de coma flotante dinámica 1608D se puede configurar para realizar operaciones duales de enteros de 8 bits en las que dos operaciones de enteros de 8 bits se pueden realizar en un único ciclo.
LaFigura 17ilustra una lógica 1700 para realizar una operación numérica con menos precisión de la requerida, de acuerdo con una realización. En una realización, la lógica 1700 se implementa mediante un hardware integrado dentro de la unidad de coma flotante de precisión dinámica 1400 de la Figura 14. En una realización, la lógica 1700 se realiza, en parte, mediante una unidad de control 1402 dentro de la unidad de coma flotante de precisión dinámica 1400 de la Figura 14.
En una realización, la lógica 1700 puede recibir una petición para realizar una operación numérica con una primera precisión, como se muestra en el bloque 1702. La operación numérica puede ser una operación de coma flotante o una operación de número entero. La primera precisión puede ser, por ejemplo, una precisión de 32 bits. En una realización, la operación numérica puede ser una operación con la primera precisión que se realiza tras operaciones que tienen una precisión mixta. La lógica 1700 puede realizar a continuación, la operación numérica usando un número de bits asociado con una segunda precisión que es menor que la primera precisión, como se muestra en el bloque 1704. Por ejemplo y en una realización, el número de bits usado para realizar la operación puede ser un número de bits asociado con una operación de 16 bits, mientras que la primera precisión es una precisión de 32 bits. La lógica 1700 puede generar un resultado intermedio con la segunda precisión, en el bloque 1706. La lógica 1700 puede determinar a continuación, una pérdida de precisión del resultado intermedio relativo a la primera precisión. La pérdida de precisión se puede leer en un registro que almacena un indicador de pérdida de precisión que se almacena durante la operación.
La lógica 1700 puede determinar si la pérdida de precisión es menor que un umbral en el bloque 1709. En una realización, el umbral asociado con la pérdida de precisión puede ser configurable por software, aunque en algunas realizaciones se usa un umbral predeterminado por hardware. En una realización, el grado de pérdida de precisión también se puede determinar mediante la ejecución en paralelo de operaciones de precisión completa en unidades de cálculo sin usar. Los resultados de precisión reducida pueden entonces compararse con los resultados de precisión completa. Si la pérdida de precisión es menor que el umbral, la lógica 1700 puede enviar el resultado con la segunda precisión, como se muestra en el bloque 1712. Si la pérdida de precisión no es menor que el umbral, en el bloque 1709, la lógica 1700 puede calcular los bits restantes del resultado en el bloque 1710 y enviar el resultado con la primera precisión, como se muestra en el bloque 1714. El cálculo de los bits restantes en el bloque 1710 se puede realizar, en una realización, mediante unidades lógicas de desbordamiento, tal como el multiplicador de desbordamiento 1504, el sumador de desbordamiento 1514 y/o el sumador de desbordamiento 1524, como en la Figura 15.
Apilamiento vertical de operaciones para operaciones de coma flotante de 16 bits
Cuando se realizan operaciones de una única instrucción, múltiples hilos (SIMT) con menor precisión, en algunas circunstancias podría ser difícil mantener una utilización total de la lógica subyacente de una única instrucción, múltiples datos (SIMD) debido al mayor número de elementos necesarios para llenar todos los carriles SIMD. Por ejemplo, una unidad lógica SIMD configurada para una operación FP32 en registros de entrada de 128 bits puede realizar una operación simple en cuatro conjuntos de datos de entrada. Si esa unidad lógica se configura para realizar operaciones FP16 en los mismos cuatro conjuntos de datos de entrada, se puede aumentar el caudal subyacente debido a la menor precisión de la operación, pero la utilización de la SIMD se reduce a la mitad. Una solución para la infrautilización de la SIMD es realizar la operación en ocho conjuntos de datos de entrada. Sin embargo, el software que se ejecuta en las unidades lógicas podría no requerir tanto paralelismo como el que el hardware subyacente puede proporcionar.
Por ejemplo, un bucle que realiza operaciones iterativas en matrices de entrada se puede vectorizar de tal manera que cada iteración de la matriz se realice en paralelo como un hilo SIMT separado. Los hilos SIMT separados se pueden realizar en una única operación en una lógica vectorial/SIMD subyacente dentro de una unidad de cálculo. Cuando se realizan instrucciones paralelas derivadas mediante una lógica de vectorización en bucles de compilador, un bucle de menos de ocho iteraciones no llenará los ocho carriles SIMD disponibles para ejecutar los hilos generados para esas operaciones, reduciendo la utilización global de las unidades de cálculo. Adicionalmente, cuando el hardware subyacente tiene N carriles SIMD, cualquier número de iteraciones vectorizadas que no son múltiplos de N requerirán la ejecución de iteraciones restantes en una unidad SIMD que no esté llena del todo. Asimismo, la vectorización podría requerir la ejecución separada de bucles de desprendimiento antes de ejecutar el cuerpo principal de las operaciones vectorizadas.
Algunas realizaciones descritas en el presente documento pueden aumentar la utilización de SIMD apilando múltiples operaciones FP16 no relacionadas en una única unidad SIMD para su ejecución. Cuando una unidad SIMD tiene 8 carriles disponibles para su ejecución, la lógica de planificación de hilos puede despachar hilos en unidades deN/2oN/4,y permitir que conjuntos no relacionados de hilos que van a realizar las mismas operaciones o unas compatibles compartan una única unidad SIMD. Adicionalmente, una realización habilita una planificación de carriles SIMD que permite la mezcla de grupos de hilos SMIT ensamblados dinámicamente con hilos SMID vectoriales.
LaFigura 18ilustra una vectorización en bucle para unidades SIMD, de acuerdo con una realización. En una realización, la lógica de software puede incluir un bucle que se vectoriza automáticamente mediante un software compilador que se ejecuta en el sistema de procesamiento de datos. El bucle puede incluir un bucle de desprendimiento 1802, un bucle principal vectorizado 1804, y un bucle restante 1806. En algunas configuraciones, la vectorización en bucle es más eficiente cuando se realiza en datos que acceden a una memoria alineada. Por ejemplo, una GPGPU se puede configurar de tal manera que los accesos a la memoria vectorial se pueden realizar más eficientemente en fracciones de 64 bytes 1801A-1801F. En tal configuración, un bucle de desprendimiento 1802 incluye un subconjunto de iteraciones en bucle que se desprenden del bucle principal para habilitar que los accesos a memoria no alineada se separen del bucle principal. El bucle principal vectorizado 1804 incluye la mayoría de las iteraciones del bucle. Cada iteración del bucle principal vectorizado se puede realizar en paralelo y los accesos a memoria para cada elemento se alinean en un límite de memoria específico. El bucle restante 1806 incluye el conjunto de iteraciones que sigue al bucle principal vectorizado 1804. Las iteraciones del bucle restante 1806 generalmente pueden no realizarse en paralelo tan eficientemente como el bucle principal.
En una realización, el bucle de desprendimiento 1802 y el bucle restante 1806 también se pueden vectorizar. En una realización, cada uno del bucle de desprendimiento 1802, el bucle principal 1804 y el bucle restante 1806 se puede ejecutar en unidades FP16 SIMD8, donde se pueden realizar ocho instancias de la misma operación en paralelo. Las interacciones en bucle se pueden ejecutar en paralelo en hardware SIMD (por ejemplo, unidades FP16 SIMD81801A-1808C) usando una máscara de ejecución 1812, una máscara de ejecución 1814 y una máscara de ejecución 1816 que habilitan e inhabilitan, cada una, carriles SIMD para un ciclo operativo. Para el bucle de desprendimiento 1802 y el bucle restante 1806, se selecciona un subconjunto de elementos en la máscara de ejecución 1812 y la máscara de ejecución 1816. Todos los carriles se seleccionan en la máscara de ejecución 1814 del bucle principal vectorizado 1804.
En una realización, para una unidad SIMD con carriles inactivos, esta se puede configurar para realizar otras operaciones en esos carriles inactivos. Para un ciclo dado, cuando la lógica de planificación configura un conjunto de carriles inactivos para una unidad SIMD (por ejemplo, FP16 SIMD81808A, FP16 SIMD8108C), en lugar de dejar esos carriles ociosos durante un ciclo, el planificador puede apilar otros hilos SIMD de múltiples elementos o asignar hilos SIMT a los carriles SIMD, que de lo contrario, estarían ociosos
LaFigura 19ilustra un sistema de procesamiento de hilos 1900, de acuerdo con una realización. En una realización, el sistema de procesamiento de hilos 1900 incluye una unidad de cálculo SIMD, tal como una unidad de coma flotante SIMD8 1920 que incluye múltiples unidades de coma flotante dinámica 1922A-1922H. Dependiendo de la operación, la unidad de coma flotante SIMD8 1920 puede ejecutar ocho o más de las mismas operaciones o unas similares en un único ciclo. Por ejemplo y en una realización, cada una de las ocho unidades de coma flotante dinámicas 1922A-1922H puede ejecutar una operación simple con una precisión FP16. En una realización, cada una de las ocho unidades de coma flotante dinámicas 1922A-1922H puede realizar dos operaciones INT8 emparejadas en un único ciclo.
En algunas circunstancias, tal como con bucles de desprendimiento o restantes como se ha ilustrado en la Figura 18, no todos los carriles de una unidad de coma flotante SIMD estarán activos durante un ciclo. Para aumentar la utilización, se pueden asignar ranuras SIMD con menor granularidad, para habilitar la utilización de carriles SIMD, que de otro modo, no se usan. Por ejemplo, a la unidad de coma flotante SIMD8 1920 generalmente se le asignarían hilos u operaciones con una granularidad de ocho operaciones, donde menos de las ocho operaciones presentan una pérdida potencial de eficiencia computacional. En una realización, los carriles SIMD puede estar ocupados por un único hilo SIMD vectorial que incluye una máscara de ejecución que selecciona al menos ocho elementos o un grupo de hilos SIMT que tiene al menos ocho elementos.
Para aumentar la utilización SIMD, una realización divide ocho carriles SIMD en dos ranuras SIMD4 (por ejemplo, ranura SIMD4 1910, ranura SIMD4 1912). Las ranuras SIMD4 se pueden llenar de diversas maneras. En una realización, dos hilos SIMD separados (hilo SIMD 1902, hilo SIMD 1904) que se combinan para cubrir un total de cuadro carriles SIMD se asignan a una ranura SIMD4 (por ejemplo, ranura SIMD4 1910). En una realización, el grupo de hilos SIMT 1906 se puede asignar a una ranura SIMD4 1912. El grupo de hilos SIMT 1906 puede incluir cualquier número de hilos que sea un múltiplo de cuatro hilos (por ejemplo, 4, 8, 12, 16, etc.). Los hilos dentro del grupo de hilos SIMT 1906 se pueden procesar a razón de cuatro hilos a la vez, dependiendo el número de ciclos requeridos para procesar todos los hilos dentro del grupo de hilos SIMT 1906 del número de hilos del grupo.
LaFigura 20ilustra una lógica 2000 para asignar hilos para su cálculo, de acuerdo con una realización. En una realización, la lógica 2000 se realiza mediante un sistema de procesamiento de hilos 1900 como en la Figura 19. En una realización, la lógica 2000 puede recibir un primer conjunto de hilos en una unidad SIMD que tiene un primer número de carriles, como se muestra en el bloque 2002. La lógica 2000 puede determinar a continuación, si el primer conjunto de hilos llena todos los carriles SIMD de la unidad SIMD, como se muestra en el bloque 2003. Si el primer conjunto de hilos incluye suficientes hilos SIMT o los hilos del primer conjunto de hilos incluyen suficientes elementos vectoriales SIMD para llenar todos los carriles SIMD, la lógica 2000 puede asignar el primer conjunto de hilos a la unidad SIMD, como se muestra en al bloque 2004.
Si el primer conjunto de hilos no llena todos los carriles SIMD, como se determina en el bloque 2003, la lógica 2000 puede asignar un primer conjunto de hilos a un segundo número de carriles que es inferior que el primer número de carriles en el bloque 2006. La asignación se puede realizar asignando un hilo SIMD a la unidad SIMD y enmascarando los carriles inactivos. La asignación también se puede realizar asignando un conjunto de hilos SIMT a la unidad SIMD. La lógica puede apilar entonces uno o más conjuntos adicionales de hilos para llenar todos los carriles SIMD, como se muestra en el bloque 2008. El conjunto adicional de hilos puede especificar carriles SIMD activos que ocupan carriles que no están ocupados por los hilos iniciales.
Sistema para habilitar una normalización y transformaciones para datos de baja precisión
Al realizar operaciones con tipos de datos de baja precisión, se debe tener cuidado de evitar el desbordamiento o subdesbordamiento de los datos durante las operaciones numéricas. Esta responsabilidad habitualmente recae sobre el científico de datos que está desarrollando el algoritmo de baja precisión. Debido a las limitaciones de la aritmética de baja precisión, se han adaptado muchas redes neuronales para usar valores binarios y/o ternarios que solo ocupan uno o dos bits por elemento. Sin embargo, existe la necesidad de unidades aritmeticológicas de coma flotante y de enteros que puedan habilitar una aritmética de baja precisión de N bits con una lógica de guarda para avisar contra o intentar impedir una pérdida de precisión significativa durante operaciones aritméticas. En una realización, las unidades de coma flotante de precisión dinámica descritas en el presente documento incluyen una lógica para avisar cuando los cálculos numéricos se acercan a los límites de los cálculos de baja de precisión.
Como se muestra en la Figura 14, una unidad de coma flotante de precisión dinámica 1400 puede incluir una lógica de rastreo de precisión 1412 y una unidad de transformación numérica 1422. En una realización, la lógica de rastreo de precisión 1412 rastrea los bits disponibles de precisión restante para datos calculados con relación a una precisión objetivo. Se pueden rastrear los bits de precisión disponibles para datos intermedios para determinar si un valor de datos intermedio que, en una realización se calcula con una precisión más alta con relación a los datos de entrada o datos de salida, se puede almacenar con una precisión de salida sin pérdida de precisión o error de redondeo significativos. Por ejemplo, y en una realización, se pueden realizar eficientemente operaciones específicas de baja precisión con una mayor precisión y la lógica de rastreo de precisión 1412 puede determinar si un resultado de un cálculo desbordaría una precisión de salida dada. En una realización, las unidades de lógica descritas en el presente documento pueden emitir información de estado que indique el grado de precisión perdida debido al error de redondeo. En una realización, las unidades de lógica pueden realizar transformaciones numéricas intermedias en los datos para impedir una pérdida de datos significativa. Las unidades de lógica pueden entonces emitir el valor transformado. En una realización, un valor de precisión completa o de precisión casi completa se puede derivar programáticamente basándose en la salida y en la información de estado proporcionada con la salida.
LaFigura 21ilustra una red neuronal profunda 2100 que se puede procesar usando una lógica de cálculo proporcionada por las realizaciones descritas en el presente documento. La red neuronal profunda (DNN) es una red neuronal artificial que incluye múltiples capas de red neuronal 2102A-2102N. Cada capa representa un conjunto de operaciones de cálculo no lineales para realizar una extracción y transformación de características de una manera que sea congruente con las redes neuronales de aprendizaje automático descritas en el presente documento. Cada capa sucesiva usa la salida de la capa anterior como entrada. En el caso de una red neuronal convolucional, se puede usar una lógica de multiplicación y suma combinada (por ejemplo, una lógica FMA 2104A, 2104B) para calcular productos de coma entre datos de características de mapeo y filtrado para generar datos de mapa de activación que se proporcionan como entrada para una capa sucesiva.
Las redes neuronales de baja precisión se pueden implementar usando pesos binarios o ternarios en combinación con mapas de características binarias, ternarias o de N bits. Algunas redes neuronales pueden seguir beneficiándose de la precisión añadida de cálculos que usan mapas de características de N bits y filtros de N bits. En algunas implementaciones, las características de N bits y pesos para una red neuronal se pueden procesar con baja precisión sin una reducción significativa del error de salida. Sin embargo, un científico de datos que implemente una red neuronal de N bits de baja precisión (por ejemplo, FP16, INT8) generalmente debería ser consciente de los errores de redondeo o datos fuera de los límites que pueden surgir debido a cálculos sucesivos con baja precisión. En caso de que la lógica de rastreo de precisión (por ejemplo, la lógica de rastreo de precisión 1412 de la Figura 14) en la lógica FMA 2104A-2106B determine que los datos del mapa de características o pesos se acerca a los límites de la precisión disponible del tipo de datos, la lógica FMA 2104A-2015B puede establecer un bit de estado. El bit de estado puede servir como indicador para un científico de datos, que esté desarrollando el modelo de red neuronal que está presente dentro de las capas de red neuronal 2102A-2012N, de que el modelo podría requerir una optimización o que se garantice una mayor precisión numérica.
En una realización, se puede habilitar una lógica de normalización y transformación 2106A-2106B para que realice una normalización de pesos o transformaciones numéricas en los datos del mapa de características antes de proporcionar los datos del mapa de características a la siguiente capa de la red neuronal como entrada. La aplicación de la lógica de normalización y transformación 2106A-2106B es opcional en cada fase y se puede realizar solo si son probables unas condiciones significativas de pérdida de precisión, desbordamiento o subdesbordamiento durante el procesamiento de una capa venidera. En una realización, la salida de pesos o mapas de características de una capa de una red neuronal se pueden normalizar automáticamente mediante una instancia de la lógica de normalización y transformación 2106A-2106B.
En una realización, la lógica de normalización y transformación 2106A-2016B puede usar la unidad de transformación numérica 1422 de la Figura 14 para transformar los datos del mapa de características o los datos de ponderación. La salida del mapa de características de una capa neuronal se puede basar en una salida del conjunto de datos de un conjunto de funciones. En tal realización se proporciona un conjunto específico de instrucciones de baja precisión que habilita un ajuste automático de datos de red neuronal de N bits para impedir una pérdida de precisión catastrófica. Las transformaciones o normalizaciones ilustrativas que pueden ser realizadas por la lógica de normalización y transformación 2106A-2016B incluyen la normalización de pesos en un intervalo de valores o un conjunto de transformación reversible y persistente de datos de características. En una realización, la normalización de pesos se puede realizar para comprimir el intervalo dinámico de un conjunto de pesos de filtro dentro de un intervalo predeterminado. Los datos de los pesos se pueden normalizar, por ejemplo, dentro de un intervalo [-1,1], lo que puede preservar las diferencias relativas entre valores de peso mientras se reduce la magnitud general de los valores de los pesos. En una realización, el peso de la red neuronal o los datos del mapa de características se pueden normalizar mediante el valor promedio del conjunto de datos.
En una realización, los cálculos de red neuronal que usan datos que se acercan a los límites del intervalo de ese tipo de datos se pueden transformar antes de que los datos se usen en los cálculos. Por ejemplo, una operación de multiplicación que use valores grandes que pueda tener como resultado un desbordamiento se puede realizar como una suma de logaritmos en lugar de una operación de multiplicación. Si bien tales transformaciones pueden resultar en cierto grado de pérdida de precisión, los cálculos se podrán realizar sin desbordar el número de bits adjudicados para realizar la operación. Por ejemplo, se puede presentar una serie de operaciones como en la ecuación (1).
A x B x C
f =D x E0)
En caso de que una lógica de rastreo de precisión dentro de una unidad de cálculo determine que tal operación pueda producir un desbordamiento o subdesbordamiento, la operación se puede transformar en la ecuación (2).
Se puede realizar la ecuación (2) para producir un resultado sin desencadenar un desbordamiento del tipo de datos. En una realización, la lógica de normalización y transformación 2106A-2016B puede transformar los valores de salida en valores logarítmicos para almacenar y transformar los valores mediante una exponenciación antes de usar los valores para cálculos de aprendizaje automático descritos en el presente documento.
LaFigura 22es un diagrama de flujo de una lógica 2200 para impedir un error o una pérdida significativa de precisión cuando se realizan operaciones de baja precisión para un aprendizaje automático, de acuerdo con una realización. En una realización, la lógica 2200 se puede implementar mediante una lógica de rastreo de precisión 1412 y una unidad de transformación numérica 1422 dentro de una unidad de coma flotante de precisión dinámica 1400, como en la Figura 14.
En una realización, la lógica 2200 puede calcular un mapa de activación basándose en datos de mapeo de características y filtro asociados con una capa de una red neuronal, como se muestra en el bloque 2202. La lógica 2200 puede entonces rastrear la pérdida de precisión que se produce durante el cálculo de un mapa de activación para la capa de la red neuronal. La lógica 2200 puede determinar a continuación, si la pérdida de precisión se acerca a un umbral en el bloque 2205. Si la pérdida de precisión no se acerca al umbral predeterminado o configurado en el bloque 2205, la lógica 2200 puede seguir calculando mapas de activación (y aplicando funciones de activación) para capas sucesivas hasta que se produzca y a menos que se produzca una pérdida de precisión que se aproxime a un umbral en el bloque 2205. Cuando la pérdida de precisión se acerca al umbral, la lógica 2200 puede determinar si se han habilitado transformaciones numéricas automáticas en el bloque 2207. Si se han habilitado transformaciones automáticas en el bloque 2207, por ejemplo, mediante las instrucciones usadas para realizar el conjunto de operaciones numéricas, la lógica 2200 puede transformar los datos de red neuronal para reducir errores debido a la pérdida de precisión en el bloque 2208. La lógica 2200 puede realizar cualquiera de las transformaciones numéricas descritas en el presente documento, incluyendo la normalización de datos dentro de un intervalo o mediante un valor promedio. Sin tener en cuenta sí se han habilitado transformaciones automáticas en el bloque 2207, la lógica 2200 puede emitir un estado que indique que la pérdida de precisión se acerca al umbral en el bloque 2210. El estado se puede emitir con un indicador de estado que se emite desde una unidad de cálculo como resultado de la operación realizada. Un programador puede configurar una lógica de software para responder a tal estado realizando ajustes algorítmicos en un programa de ejecución o ajustando el modelo de red neuronal usado para realizar un aprendizaje automático.
Ejemplo de sistema de procesamiento de gráficos adicional
Los detalles de las realizaciones descritas anteriormente se pueden incorporar en los sistemas y dispositivos de procesamiento de gráficos que se describen a continuación. Los dispositivos y el sistema de procesamiento de gráficos de laFigura 23a laFigura 36ilustran hardware de procesamiento de gráficos y sistemas alternativos que pueden implementar todas y cada una de las técnicas descritas anteriormente.
Ejemplo de vista global del sistema de procesamiento de gráficos adicional
LaFigura 23es un diagrama de bloques de un sistema de procesamiento 2300, de acuerdo con una realización. En diversas realizaciones, el sistema 2300 incluye uno o más procesadores 2302 y uno o más procesadores de gráficos 2308, y puede ser un sistema de sobremesa de procesador único, un sistema de estación de trabajo de multiprocesador o un sistema de servidor que tiene un gran número de procesadores 2302 o núcleos de procesador 2307. En una realización, el sistema 2300 es una plataforma de procesamiento incorporada dentro de un circuito integrado de sistema en un chip (SoC) para su uso en dispositivos móviles, de mano o integrados.
Una realización del sistema 2300 puede incluir, o incorporarse dentro de, una plataforma de juegos basada en servidor, una consola de juegos, incluyendo una consola de juegos y de medios, una consola de juegos móvil, una consola de juegos de mano o una consola de juegos en línea. En algunas realizaciones, el sistema 2300 es un teléfono móvil, un teléfono inteligente, un dispositivo informático de tipo tableta o un dispositivo de Internet móvil. El sistema de procesamiento de datos 2300 también puede incluir, acoplarse o integrarse en un dispositivo ponible, tal como un dispositivo ponible de tipo reloj inteligente, un dispositivo de gafas inteligentes, un dispositivo de realidad aumentada o un dispositivo de realidad virtual. En algunas realizaciones, el sistema de procesamiento de datos 2300 es un dispositivo de televisión o decodificador que tiene uno o más procesadores 2302 y una interfaz gráfica generada por uno o más procesadores de gráficos 2308.
En algunas realizaciones, cada uno del uno o más procesadores 2302 incluye uno o más núcleos de procesador 2307 para procesar instrucciones que, cuando se ejecutan, realizan operaciones para el sistema y el software del usuario. En algunas realizaciones, cada uno del uno o más núcleos de procesador 2307 está configurado para procesar un conjunto de instrucciones específico 2309. En algunas realizaciones, el conjunto de instrucciones 2309 puede facilitar el cómputo de un conjunto de instrucciones complejo (CISC), el cómputo de un conjunto de instrucciones reducido (RISC) o el cómputo mediante una palabra de instrucción muy larga (VLIW). Cada uno de múltiples núcleos de procesador 2307 puede procesar un conjunto de instrucciones 2309 diferente, que puede incluir instrucciones para facilitar la emulación de otros conjuntos de instrucciones. El núcleo del procesador 2307 también puede incluir otros dispositivos de procesamiento, tales como un procesador de señales digitales (DSP).
En algunas realizaciones, el procesador 2302 incluye memoria caché 2304. Dependiendo de la arquitectura, el procesador 2302 puede tener una única caché interna o múltiples niveles de caché interna. En algunas realizaciones, la memoria caché se comparte entre varios componentes del procesador 2302. En algunas realizaciones, el procesador 2302 también usa una caché externa (por ejemplo, una caché de nivel-3 (L3) o una caché de último nivel (LLC)) (no mostrada), que se puede compartir entre los núcleos de procesador 2307 usando técnicas de coherencia de caché conocidas. Adicionalmente, se incluye un archivo de registro 2306 en el procesador 2302 que puede incluir diferentes tipos de registros para almacenar diferentes tipos de datos (por ejemplo, registros de enteros, registros de punto flotante, registros de estado y un registro de puntero de instrucción). Algunos registros pueden ser registros de propósito general, mientras que otros registros pueden ser específicos para el diseño del procesador 2302.
En algunas realizaciones, el procesador 2302 está acoplado a un bus de procesador 2310 para transmitir señales de comunicación, tales como direcciones, datos o señales de control, entre el procesador 2302 y otros componentes del sistema 2300. En una realización, el sistema 2300 usa un ejemplo de arquitectura de sistema de "concentrador", que incluye un concentrador de controladores de memoria 2316 y un concentrador de controladores de entrada y salida (E/S) 2330. Un concentrador de controladores de memoria 2316 facilita la comunicación entre un dispositivo de memoria y otros componentes del sistema 2300, mientras que un concentrador de controladores de E/S (ICH) 2330 proporciona conexiones a dispositivos de E/S mediante un bus de E/S local. En una realización, la lógica del concentrador de controladores de memoria 2316 está integrada dentro del procesador.
El dispositivo de memoria 2320 puede ser un dispositivo de memoria de acceso aleatorio dinámico (DRAM), un dispositivo de memoria de acceso aleatorio estático (SRAM), un dispositivo de memoria flash, un dispositivo de memoria de cambio de fase o algún otro dispositivo de memoria que tenga un rendimiento adecuado para servir como memoria de proceso. En una realización, el dispositivo de memoria 2320 puede funcionar como memoria de sistema para el sistema 2300, para almacenar datos 2322 e instrucciones 2321 para su uso cuando el uno o más procesadores 2302 ejecutan una aplicación o proceso. El concentrador de controladores de memoria 2316 también se acopla con un procesador de gráficos externo 2312 opcional, que se puede comunicar con el uno o más procesadores de gráficos 2308 en los procesadores 2302 para realizar operaciones de gráficos y de medios.
En algunas realizaciones, el ICH 2330 habilita la conexión de los periféricos al dispositivo de memoria 2320 y al procesador 2302 mediante un bus de E/S de alta velocidad. Los periféricos de E/S incluyen, aunque no de forma limitativa, un controlador de audio 2346, una interfaz de firmware 2328, un transceptor inalámbrico 2326 (por ejemplo, WiFi, Bluetooth), un dispositivo de almacenamiento de datos 2324 (por ejemplo, unidad de disco duro, memoria flash, etc.) y un controlador de E/S heredado 2340 para acoplar dispositivos heredados (por ejemplo, de sistema personal 2 (PS/2)) al sistema. Uno o más controladores de bus serie universal (USB) 2342 conectan dispositivos de entrada, tales como combinaciones de teclado y ratón 2344. Un controlador de red 2334 también puede acoplarse con el ICH 2330. En algunas realizaciones, un controlador de red de alto rendimiento (no mostrado) se acopla al bus de procesador 2310. Se apreciará que el sistema 2300 mostrado es ilustrativo y no limitativo, ya que también se pueden usar otros tipos de sistemas de procesamiento de datos que estén configurados de manera diferente. Por ejemplo, el concentrador de controladores de E/S 2330 puede estar integrado dentro del uno o más procesadores 2302, o el concentrador de controladores de memoria 2316 y el concentrador de controladores de E/S 2330 se pueden integrar en un procesador de gráficos externo discreto, tal como el procesador de gráficos externo 2312.
LaFigura 24es un diagrama de bloques de una realización de un procesador 2400 que tiene uno o más núcleos de procesador 2402A-2402N, un controlador de memoria integrado 2414 y un procesador de gráficos integrado 2408. Aquellos elementos de laFigura 24que tienen los mismos números (o nombres) de referencia que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero sin limitación a esto. El procesador 2400 puede incluir núcleos adicionales hasta e incluyendo el núcleo adicional 2402N representado por los recuadros de líneas discontinuas. Cada uno de los núcleos de procesador 2402A-2402N incluye una o más unidades de caché internas 2404A-2404N. En algunas realizaciones, cada núcleo de procesador también tiene acceso a una o más unidades de caché compartidas 2406.
Las unidades de caché internas 2404A-2404N y las unidades de caché compartidas 2406 representan una jerarquía de caché dentro del procesador 2400. La jerarquía de memoria caché puede incluir al menos un nivel de caché de instrucciones y datos dentro de cada núcleo de procesador y uno o más niveles de caché de nivel intermedio compartida, tal como nivel 2 (L2), nivel 3 (L3), nivel 4 (L4) u otros niveles de caché, donde el nivel más alto de caché antes de la memoria externa se clasifica como LLC. En algunas realizaciones, la lógica de coherencia de memoria caché mantiene la coherencia entre las diversas unidades de caché 2406 y 2404A-2404N.
En algunas realizaciones, el procesador 2400 también puede incluir un conjunto de una o más unidades de controlador de bus 2416 y un núcleo de agente de sistema 2410. La una o más unidades de controlador de bus 2416 gestionan un conjunto de buses periféricos, tal como uno o más buses de interconexión de componentes periféricos (por ejemplo, PCI, PCI Express). El núcleo de agente de sistema 2410 proporciona una funcionalidad de gestión para los diversos componentes de procesador. En algunas realizaciones, el núcleo de agente de sistema 2410 incluye uno o más controladores de memoria integrados 2414 para gestionar el acceso a diversos dispositivos de memoria externa (no mostrados).
En algunas realizaciones, uno o más de los núcleos de procesador 2402A-2402N incluyen soporte para procesamiento simultáneo de múltiples hilos. En una realización de este tipo, el núcleo de agente de sistema 2410 incluye componentes para coordinar y operar los núcleos 2402A-2402N durante el procesamiento de múltiples hilos. El núcleo de agente de sistema 2410 puede incluir adicionalmente una unidad de control de energía (PCU), que incluye una lógica y componentes para regular el estado de energía de los núcleos de procesador 2402A-2402N y el procesador de gráficos 2408.
En algunas realizaciones, el procesador 2400 incluye, además, un procesador de gráficos 2408 para ejecutar operaciones de procesamiento de gráficos. En algunas realizaciones, el procesador de gráficos 2408 se acopla con el conjunto de unidades de caché compartidas 2406 y el núcleo de agente de sistema 2410, incluyendo el uno o más controladores de memoria integrados 2414. En algunas realizaciones, un controlador de visualización 2411 está acoplado al procesador de gráficos 2408 para accionar la salida del procesador de gráficos a una o más pantallas acopladas. En algunas realizaciones, el controlador de visualización 2411 puede ser un módulo separado acoplado con el procesador de gráficos mediante al menos una interconexión, o puede estar integrado dentro del procesador de gráficos 2408 o el núcleo de agente de sistema 2410.
En algunas realizaciones, se usa una unidad de interconexión basada en anillo 2412 para acoplar los componentes internos del procesador 2400. Sin embargo, se puede usar una unidad de interconexión alternativa, tal como una interconexión punto a punto, una interconexión conmutada u otras técnicas, incluyendo técnicas bien conocidas en la técnica. En algunas realizaciones, el procesador de gráficos 2408 se acopla con la interconexión en anillo 2412 mediante un enlace de E/S 2413.
El enlace de E/S 2413 ilustrativo representa al menos una de múltiples variedades de interconexiones de E/S, incluyendo una interconexión de E/S de paquete, que facilita la comunicación entre diversos componentes de procesador y un módulo de memoria integrada de alto rendimiento 2418, tal como un módulo de eDRAM. En algunas realizaciones, cada uno de los núcleos de procesador 2402A-2402N y del procesador de gráficos 2408 usa módulos de memoria integrada 2418, tal como una caché compartida de último nivel.
En algunas realizaciones, los núcleos de procesador 2402A-2402N son núcleos homogéneos que ejecutan la misma arquitectura del conjunto de instrucciones. En otra realización, los núcleos de procesador 2402A a 2402N son heterogéneos en términos de arquitectura de conjunto de instrucciones (ISA), donde uno o más de los núcleos de procesador 2402A a 2402N ejecuta un primer conjunto de instrucciones, mientras que al menos uno de los otros núcleos ejecuta un subconjunto del primer conjunto de instrucciones o un conjunto de instrucciones diferente. En una realización, los núcleos de procesador 2402A-2402N son heterogéneos en términos de microarquitectura, donde uno o más núcleos que tienen un consumo de energía relativamente más alto se acoplan a uno o más núcleos de energía que tienen un consumo de energía más bajo. Adicionalmente, el procesador 2400 se puede implementar en uno o más chips o como un circuito integrado de SoC que tiene los componentes ilustrados, además de otros componentes.
LaFigura 25es un diagrama de bloques de un procesador de gráficos 2500, que puede ser una unidad de procesamiento de gráficos discreta, o puede ser un procesador de gráficos integrado con una pluralidad de núcleos de procesamiento. En algunas realizaciones, el procesador de gráficos se comunica mediante una interfaz de E/S mapeada en memoria con registros en el procesador de gráficos y con comandos colocados en la memoria del procesador. En algunas realizaciones, el procesador de gráficos 2500 incluye una interfaz de memoria 2514 para acceder a la memoria. La interfaz de memoria 2514 puede ser una interfaz a una memoria local, a una o más cachés internas, a una o más cachés externas compartidas y/o a una memoria de sistema.
En algunas realizaciones, el procesador de gráficos 2500 también incluye un controlador de visualización 2502 para dirigir los datos de salida de pantalla a un dispositivo de visualización 2520. El controlador de visualización 2502 incluye hardware para uno o más planos de superposición para la visualización y composición de múltiples capas de vídeo o elementos de interfaz de usuario. En algunas realizaciones, el procesador gráfico 2500 incluye un motor de códec de vídeo 2506 para codificar, decodificar o transcodificar medios hacia, desde o entre uno o más formatos de codificación de medios, incluyendo, aunque no de forma limitativa, los formatos del Grupo de expertos en imágenes en movimiento (MPEG) tales como MPEG-2, los formatos de codificación de vídeo avanzada (AVC) tales como H.264/MPEG-4 AVC, así como los formatos de la Sociedad de ingenieros de imágenes en movimiento y televisión (SMPTE) 421M/VC-1 y formatos del Grupo conjunto de expertos en fotografía (JPEG) tales como JPEG y Motion JPEG (MJPEG).
En algunas realizaciones, el procesador de gráficos 2500 incluye un motor de transferencia de imágenes en bloques (BLIT) 2504 para realizar operaciones de rasterización bidimensionales (2D) que incluyen, por ejemplo, transferencias de bloques con límites de bits. Sin embargo, en una realización, se realizan operaciones de gráficos 2D usando uno o más componentes de un motor de procesamiento de gráficos (GPE) 2510. En algunas realizaciones, el GPE 2510 es un motor de cálculo para realizar operaciones de gráficos, incluyendo operaciones de gráficos tridimensionales (3D) y operaciones de medios.
En algunas realizaciones, el GPE 310 incluye una canalización de 3D 2512 para realizar operaciones en 3D, tales como representar imágenes y escenas tridimensionales usando funciones de procesamiento que actúan sobre formas de primitivas 3D (por ejemplo, rectángulo, triángulo, etc.). La canalización de 3D 2512 incluye elementos de función fija y programables que realizan diversas tareas dentro del elemento y/o generan hilos de ejecución en un subsistema de 3D/de medios 2515. Si bien la canalización de 3D 2512 se puede usar para realizar operaciones de medios, una realización de GPE 2510 también incluye una canalización de medios 2516 que se usa específicamente para realizar operaciones de medios, tales como un posprocesamiento de vídeo y mejora de imágenes.
En algunas realizaciones, la canalización de medios 2516 incluye unidades de función fija o lógica programable para realizar una o más operaciones de medios especializadas, tales como aceleración de decodificación de vídeo, desentrelazado de vídeo y aceleración de codificación de vídeo en lugar de, o en nombre del motor de códec de vídeo 2506. En algunas realizaciones, la canalización de medios 2516 incluye adicionalmente una unidad de generación de hilos para generar hilos para su ejecución en el subsistema 3D/de medios 2515. Los hilos generados realizan cálculos para las operaciones de medios en una o varias unidades de ejecución de gráficos incluidas en el subsistema 3D/de medios 2515.
En algunas realizaciones, el subsistema de 3D/medios 2515 incluye una lógica para ejecutar hilos generados por la canalización de 3D 2512 y la canalización de medios 2516. En una realización, las canalizaciones envían solicitudes de ejecución de hilos al subsistema 3D/de medios 2515, que incluye una lógica de despacho de hilos para arbitrar y despachar las diversas solicitudes a recursos de ejecución de hilos disponibles. Los recursos de ejecución incluyen una matriz de unidades de ejecución de gráficos para procesar los hilos de medios y 3D. En algunas realizaciones, el subsistema 3D/de medios 2515 incluye una o más cachés internas para datos e instrucciones de hilo. En algunas realizaciones, el subsistema también incluye una memoria compartida, que incluye registros y una memoria direccionable, para compartir datos entre hilos y para almacenar datos de salida.
Ejemplo de motor de procesamiento de gráficos adicional
LaFigura 26es un diagrama de bloques de un motor de procesamiento de gráficos 2610 de un procesador de gráficos de acuerdo con algunas realizaciones. En una realización, el motor de procesamiento de gráficos (GPE) 2610 es una versión del GPE 2510 que se muestra en laFigura 25. Los elementos de laFigura 26, que tienen los mismos números (o nombres) de referencia que los elementos de cualquier otra figura del presente documento, pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, aunque sin limitarse a ello. Por ejemplo, se ilustra la canalización de 3D 2512 y la canalización de medios 2516 de laFigura 25. La canalización de medios 2516 es opcional en algunas realizaciones del GPE 2610 y puede no incluirse explícitamente dentro del GPE 2610. Por ejemplo, y en al menos una realización, se acopla al GPE 2610 un procesador de medios y/o imágenes separado.
En algunas realizaciones, el GPE 2610 se acopla a o incluye un transmisor de comandos 2603, que proporciona un flujo de comandos a la canalización de 3D 2512 y/o a las canalizaciones de medios 2516. En algunas realizaciones, el transmisor de comandos 2603 se acopla a la memoria, que puede ser una memoria de sistema, o una o más de una memoria caché interna y una memoria caché compartida. En algunas realizaciones, el transmisor de comandos 2603 recibe comandos desde la memoria y envía los comandos a la canalización de 3D 2512 y/o a la canalización de medios 2516. Los comandos son directivas extraídas de una memoria intermedia en anillo, que almacena comandos para la canalización de 3D 2512 y la canalización de medios 2516. En una realización, la memoria intermedia en anillo puede incluir además memorias intermedias de comandos por lotes que almacenan lotes de múltiples comandos. Los comandos para la canalización de 3D 2512 también pueden incluir referencias a datos almacenados en memoria, tales como, pero sin limitación, datos de vértice y de geometría para la canalización de 3D 2512 y/o datos de imagen y objetos de memoria para la canalización de medios 2516. La canalización de 3D 2512 y la canalización de medios 2516 procesan los comandos y datos realizando operaciones mediante una lógica dentro de las canalizaciones respectivas o despachando uno o más hilos de ejecución a una matriz de núcleos de gráficos 2614.
En diversas realizaciones, la canalización de 3D 2512 puede ejecutar uno o más programas de sombreado, tales como sombreadores de vértices, sombreadores de geometría, sombreadores de píxeles, sombreadores de fragmentos, sombreadores de cómputo u otros programas de sombreado, procesando las instrucciones y despachando hilos de ejecución a la matriz de núcleos de gráficos 2614. La matriz de núcleos de gráficos 2614 proporciona un bloque unificado de recursos de ejecución. La lógica de ejecución de múltiples propósitos (por ejemplo, unidades de ejecución) dentro de la matriz de núcleos de gráficos 2614 incluye un soporte para diversos lenguajes de sombreador de API 3D y puede ejecutar múltiples hilos de ejecución simultáneos asociados con múltiples sombreadores.
En algunas realizaciones, la matriz de núcleos de gráficos 2614 también incluye una lógica de ejecución para realizar funciones de medios, tales como procesamiento de vídeo y/o de imagen. En una realización, las unidades de ejecución incluyen adicionalmente una lógica de propósito general que es programable para realizar operaciones computacionales de propósito general paralelas, además de operaciones de procesamiento de gráficos. La lógica de propósito general puede realizar operaciones de procesamiento paralelo o en conjunto con la lógica de propósito general dentro del núcleo o núcleos de procesador 2307 de laFigura 23o el núcleo 2402A-2402N como en laFigura 24, o cualquier otro procesador descrito en el presente documento.
Los datos de salida generados por los hilos que se ejecutan en la matriz de núcleos de gráficos 2614 pueden enviar datos a la memoria en una memoria intermedia de retorno unificada (URB) 2618. La URB 2618 puede almacenar datos para múltiples hilos. En algunas realizaciones, la URB 2618 se puede usar para enviar datos entre diferentes hilos que se ejecutan en la matriz de núcleos de gráficos 2614. En algunas realizaciones, la URB 2618 se puede usar adicionalmente para la sincronización entre hilos en la matriz de núcleos de gráficos y la lógica de función fija dentro de la lógica de funciones compartidas 2620.
En algunas realizaciones, la matriz de núcleos de gráficos 2614 se puede escalar, de tal manera que la matriz incluye un número variable de núcleos de gráficos, teniendo cada uno un número variable de unidades de ejecución basándose en la potencia objetivo y el nivel de rendimiento del GPE 2610. En una realización, los recursos de ejecución se pueden escalar dinámicamente, de tal manera que los recursos de ejecución se pueden habilitar o inhabilitar según sea necesario.
La matriz de núcleos de gráficos 2614 se acopla a la lógica de funciones compartidas 2620 que incluye múltiples recursos que son compartidos entre los núcleos de gráficos en la matriz de núcleos de gráficos. Las funciones compartidas dentro de la lógica de funciones compartidas 2620 son unidades de lógica de hardware que proporcionan una funcionalidad complementaria especializada a la matriz de núcleos de gráficos 2614. En diversas realizaciones, la lógica de funciones compartidas 2620 incluye, aunque no de forma limitativa, la lógica del muestreador 2621, la lógica matemática 2622 y la lógica de comunicación entre hilos (ITC) 2623. Adicionalmente, algunas realizaciones implementan una o más cachés 2625 dentro de la lógica de funciones compartidas 2620. Se implementa una función compartida donde la demanda de una función especializada dada es insuficiente para su inclusión dentro de la matriz de núcleos de gráficos 2614. En su lugar, se implementa una única instanciación de dicha función especializada como una entidad autónoma en la lógica de funciones compartidas 2620 y se comparte entre los recursos de ejecución dentro del conjunto de núcleos gráficos 2614. El conjunto preciso de funciones que se comparten entre la matriz de núcleos de gráficos 2614 y que se incluyen dentro de la matriz de núcleos de gráficos 2614 varía de una realización a otra.
LaFigura 27es un diagrama de bloques de otra realización de un procesador de gráficos 2700. Los elementos de laFigura 27, que tienen los mismos números (o nombres) de referencia que los elementos de cualquier otra figura del presente documento, pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, aunque sin limitarse a ello.
En algunas realizaciones, el procesador de gráficos 2700 incluye una interconexión en anillo 2702, un extremo frontal de canalización 2704, un motor de medios 2737 y núcleos de gráficos 2780A-2780N. En algunas realizaciones, la interconexión en anillo 2702 acopla el procesador de gráficos a otras unidades de procesamiento, incluyendo otros procesadores de gráficos o uno o más núcleos de procesador de propósito general. En algunas realizaciones, el procesador de gráficos es uno de los muchos procesadores integrados dentro de un sistema de procesamiento de múltiples núcleos.
En algunas realizaciones, el procesador de gráficos 2700 recibe lotes de comandos mediante la interconexión en anillo 2702. Los comandos entrantes son interpretados por un transmisor de comandos 2703 en el extremo frontal de canalización 2704. En algunas realizaciones, el procesador de gráficos 2700 incluye una lógica de ejecución escalable para realizar el procesamiento de geometría 3D y el procesamiento de medios a través del núcleo o núcleos de gráficos 2780A-2780N. Para comandos de procesamiento de geometría 3D, el transmisor de comandos 2703 suministra comandos a la canalización de geometría 2736. Para al menos algunos comandos de procesamiento de medios, el transmisor de comandos 2703 suministra los comandos a un extremo frontal de vídeo 2734, que se acopla a un motor de medios 2737. En algunas realizaciones, el motor de medios 2737 incluye un motor de calidad de vídeo (VQE) 2730 para posprocesamiento de vídeo e imágenes y un motor de codificación/decodificación de múltiples formatos (MFX) 2733 para proporcionar codificación y decodificación de datos de medios acelerados por hardware. En algunas realizaciones, cada uno de la canalización de geometría 2736 y el motor de medios 2737 generan hilos de ejecución para los recursos de ejecución de hilos proporcionados por al menos un núcleo de gráficos 2780A.
En algunas realizaciones, el procesador de gráficos 2700 incluye recursos de ejecución de hilos escalables que presentan núcleos modulares 2780A-2780N (a veces denominados segmentos de núcleo), teniendo cada uno múltiples subnúcleos 2750A-550N, 2760A-2760N (a veces denominados subsegmentos de núcleo). En algunas realizaciones, el procesador de gráficos 2700 puede tener cualquier número de núcleos de gráficos 2780A a 2780N. En algunas realizaciones, el procesador de gráficos 2700 incluye un núcleo de gráficos 2780A que tiene al menos un primer subnúcleo 2750A y un segundo subnúcleo 2760A. En otras realizaciones, el procesador de gráficos es un procesador de baja potencia con un único subnúcleo (por ejemplo, 2750A). En algunas realizaciones, el procesador de gráficos 2700 incluye múltiples núcleos de gráficos 2780A-2780N, incluyendo cada uno un conjunto de primeros subnúcleos 2750A-2750N y un conjunto de segundos subnúcleos 2760A-2760N. Cada subnúcleo del conjunto de primeros subnúcleos 2750A-2750N incluye al menos un primer conjunto de unidades de ejecución 2752A-2752N y muestreadores de medios/textura 2754A-2754N. Cada subnúcleo del conjunto de segundos subnúcleos 2760A-2760N incluye al menos un segundo conjunto de unidades de ejecución 2762A-2762N y muestreadores 2764A-2764N. En algunas realizaciones, cada subnúcleo 2750A-2750N, 2760A-2760N comparte un conjunto de recursos compartidos 2770A-2770N. En algunas realizaciones, los recursos compartidos incluyen una memoria caché compartida y una lógica de operaciones de píxeles. También se pueden incluir otros recursos compartidos en las diversas realizaciones del procesador de gráficos.
Ejemplo de unidades de ejecución adicionales
LaFigura 28ilustra lógica de ejecución de hilos 2800 que incluye una matriz de elementos de procesamiento empleados en algunas realizaciones de un GPE. Los elementos de laFigura 28, que tienen los mismos números (o nombres) de referencia que los elementos de cualquier otra figura del presente documento, pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, aunque sin limitarse a ello.
En algunas realizaciones, la lógica de ejecución de hilos 2800 incluye un procesador de sombreado 2802, un despachador de hilos 2804, una caché de instrucciones 2806, una matriz de unidades de ejecución escalables que incluye una pluralidad de unidades de ejecución 2808A-2808N, un muestreador 2810, una caché de datos 2812 y un puerto de datos 2814. En una realización, la matriz de unidades de ejecución ajustable a escala puede realizar un ajuste a escala dinámica habilitando o inhabilitando una o más unidades de ejecución (por ejemplo, cualquiera de las unidades de ejecución 2808A, 2808B, 2808C, 2808D a 2808N-1 y 2808N) basándose en los requisitos computacionales de una carga de trabajo. En una realización, los componentes incluidos están interconectados mediante un tejido de interconexión que se enlaza con cada uno de los componentes. En algunas realizaciones, la lógica de ejecución de hilos 2800 incluye una o más conexiones a memoria, tales como una memoria de sistema o memoria caché, a través de una o más de la caché de instrucciones 2806, el puerto de datos 2814, el muestreador 2810 y las unidades de ejecución 2808A-2808N. En algunas realizaciones, cada unidad de ejecución (por ejemplo, 2808A) es una unidad computacional de propósito general programable autónoma que es capaz de ejecutar múltiples hilos de hardware simultáneos mientras se procesan múltiples elementos de datos en paralelo para cada hilo. En diversas realizaciones, la matriz de unidades de ejecución 2808A-2808N es ajustable a escala para incluir cualquier número de unidades de ejecución individuales.
En algunas realizaciones, las unidades de ejecución 2808A-2808N se usan principalmente para ejecutar programas de sombreado. Un procesador de sombreado 2802 puede procesar los diversos programas de sombreado y despachar hilos de ejecución asociados con los programas de sombreado mediante un despachador de hilos 2804. En una realización, el despachador de hilos incluye una lógica para arbitrar solicitudes de iniciación de un hilo desde las canalizaciones de gráficos y de medios e instanciar los hilos solicitados en una o más unidades de ejecución en las unidades de ejecución 2808A-2808N. Por ejemplo, la canalización de geometría (por ejemplo, 2736 de laFigura 27) puede despachar los sombreadores de vértices, de teselación o de geometría a la lógica de ejecución de hilo 2800 (Figura 28) para su procesamiento. En algunas realizaciones, el despachador de hilos 2804 también puede procesar solicitudes de generación de hilos en tiempo de ejecución desde los programas de sombreado en ejecución.
En algunas realizaciones, las unidades de ejecución 2808A-2808N admiten un conjunto de instrucciones que incluye soporte nativo para muchas instrucciones de sombreado de gráficos 3D estándar, de modo que los programas de sombreado de las bibliotecas de gráficos (por ejemplo, Direct 3D y OpenGL) se ejecutan con una traducción mínima. Las unidades de ejecución admiten el procesamiento de vértices y geometría (por ejemplo, programas de vértices, programas de geometría, sombreadores de vértices), el procesamiento de píxeles (por ejemplo, sombreadores de píxeles, sombreadores de fragmentos) y el procesamiento de propósito general (por ejemplo, sombreadores de medios y de cálculo). Cada una de las unidades de ejecución 2808A-2808N es capaz de múltiples emisiones de ejecución de una única instrucción, múltiples datos (SIMD) y un funcionamiento de múltiples hilos habilita un entorno de ejecución efectivo frente a accesos de memoria de latencia superior. Cada hilo de hardware dentro de cada unidad de ejecución tiene un archivo de registro dedicado de gran ancho de banda y un estado de hilo independiente asociado. La ejecución es de múltiples emisiones por reloj a canalizaciones capaces de realizar operaciones de coma flotante de precisión sencilla y doble, capacidad de bifurcación de SIMD, operaciones lógicas, operaciones trascendentales y otras operaciones misceláneas. Mientras se esperan datos desde la memoria o una de las funciones compartidas, una lógica de dependencia dentro de las unidades de ejecución 2808A-2808N hace que un hilo en espera pase a estar inactivo hasta que se devuelvan los datos solicitados. Mientras el hilo en espera está inactivo, los recursos de hardware pueden dedicarse a procesar otros hilos. Por ejemplo, durante un retraso asociado con una operación de sombreado de vértices, una unidad de ejecución puede realizar operaciones para un sombreador de píxeles, un sombreador de fragmentos u otro tipo de programa de sombreado, incluido un sombreador de vértices diferente.
Cada unidad de ejecución de las unidades de ejecución 2808A-2808N opera sobre matrices de elementos de datos. El número de elementos de datos es el "tamaño de ejecución", o el número de canales para la instrucción. Un canal de ejecución es una unidad lógica de ejecución para el acceso a elementos de datos, enmascaramiento y control de flujo dentro de las instrucciones. El número de canales puede ser independiente del número de unidades aritméticas lógicas (ALU) o unidades de coma flotante (FPU) de un procesador de gráficos en particular. En algunas realizaciones, las unidades de ejecución 2808A-2808N admiten tipos de datos de números enteros y de coma flotante.
El conjunto de instrucciones de la unidad de ejecución incluye instrucciones de SIMD. Los diversos elementos de datos se pueden almacenar como un tipo de datos empaquetados en un registro y la unidad de ejecución procesará los diversos elementos basándose en el tamaño de los datos de los elementos. Por ejemplo, cuando se realizan operaciones con un vector de 256 bits de ancho, los 256 bits del vector se almacenan en un registro y la unidad de ejecución realiza operaciones con el vector como cuatro elementos de datos empaquetados de 64 bits separados (elementos de datos de tamaño de palabra cuádruple (QW)), ocho elementos de datos empaquetados de 32 bits separados (elementos de datos de tamaño de palabra doble (DW)), dieciséis elementos de datos empaquetados de 16 bits separados (elementos de datos de tamaño de palabra (W)) o treinta y dos elementos de datos de 8 bits separados (elementos de datos de tamaño de octeto (B)). Sin embargo, son posibles diferentes anchos de vector y tamaños de registro.
Se incluyen una o más cachés de instrucciones internas (por ejemplo, 2806) en la lógica de ejecución de hilos 2800 para almacenar en memoria caché las instrucciones de hilo para las unidades de ejecución. En algunas realizaciones, se incluyen una o más cachés de datos (por ejemplo, 2812) para almacenar en memoria caché los datos del hilo durante la ejecución del hilo. En algunas realizaciones, se incluye un muestreador 2810 para proporcionar un muestreo de textura para operaciones en 3D y un muestreo de medios para operaciones de medios. En algunas realizaciones, el muestreador 2810 incluye una funcionalidad especializada de muestreo de texturas o medios para procesar datos de texturas o medios durante el proceso de muestreo antes de proporcionar los datos muestreados a una unidad de ejecución.
Durante la ejecución, las canalizaciones de gráficos y de medios envían solicitudes de inicio de hilos a la lógica de ejecución de hilos 2800 mediante la lógica de generación y envío de hilos. Una vez que se ha procesado y rasterizado un grupo de objetos geométricos en datos de píxeles, se invoca la lógica del procesador de píxeles (por ejemplo, la lógica del sombreador de píxeles, la lógica del sombreador de fragmentos, etc.) dentro del procesador de sombreado 2802 para calcular más información de salida y hacer que los resultados se escriban en superficies de salida (por ejemplo, memorias intermedias de color, memorias intermedias de profundidad, memorias intermedias de patrones, etc.). En algunas realizaciones, un sombreador de píxeles o un sombreador de fragmentos calcula los valores de los diversos atributos de vértice que se van a interpolar a lo largo del objeto rasterizado. En algunas realizaciones, una lógica de procesador de píxeles dentro del procesador de sombreado 2802 ejecuta entonces un programa de sombreado de píxeles o de fragmentos suministrado por una interfaz de programación de aplicaciones (API). Para ejecutar el programa de sombreado, el procesador de sombreado 2802 despacha hilos a una unidad de ejecución (por ejemplo, 2808A) mediante el despachador de hilos 2804. En algunas realizaciones, el sombreador de píxeles 2802 usa una lógica de muestreo de textura en el muestreador 2810 para acceder a datos de textura en correlaciones de textura almacenadas en memoria. Unas operaciones aritméticas sobre los datos de textura y los datos de geometría de entrada computan datos de color de píxel para cada fragmento geométrico, o descartan el procesamiento adicional de uno o más píxeles.
En algunas realizaciones, el puerto de datos 2814 proporciona un mecanismo de acceso de memoria para que la lógica de ejecución de hilos 2800 envíe datos procesados a la memoria para su procesamiento en una canalización de salida de procesador de gráficos. En algunas realizaciones, el puerto de datos 2814 incluye o se acopla a una o más memorias caché (por ejemplo, caché de datos 2812) para almacenar en memoria caché los datos para el acceso a memoria mediante el puerto de datos.
LaFigura 29es un diagrama de bloques que ilustra unos formatos de instrucción de procesador de gráficos 2900 de acuerdo con algunas realizaciones. En una o más realizaciones, las unidades de ejecución del procesador de gráficos admiten un conjunto de instrucciones que tiene instrucciones en múltiples formatos. Los recuadros en líneas continuas ilustran los componentes que generalmente se incluyen en una instrucción de unidad de ejecución, mientras que las líneas discontinuas incluyen componentes que son opcionales o que solo se incluyen en un subconjunto de las instrucciones. En algunas realizaciones, el formato de instrucción 2900 descrito e ilustrado son macroinstrucciones, en el sentido de que son instrucciones suministradas a la unidad de ejecución, en oposición a microoperaciones resultantes de la decodificación de instrucciones una vez que se procesa la instrucción.
En algunas realizaciones, las unidades de ejecución de procesador de gráficos admiten de manera nativa instrucciones en un formato de instrucción de 128 bits 2910. Un formato de instrucción compacta de 64 bits 2930 está disponible para algunas instrucciones basándose en la instrucción, las opciones de instrucción y el número de operandos seleccionados. El formato de instrucción de 128 bits nativo 2910 proporciona acceso a todas las opciones de instrucción, mientras que algunas opciones y operaciones están restringidas en el formato de 64 bits 2930. Las instrucciones nativas disponibles en el formato de 64 bits 2930 varían según la realización. En algunas realizaciones, la instrucción se compacta en parte usando un conjunto de valores de índice en un campo de índice 2913. El hardware de la unidad de ejecución consulta un conjunto de tablas de compactación basándose en los valores de índice y usa las salidas de la tabla de compactación para reconstruir una instrucción nativa en el formato de instrucción de 128 bits 2910.
Para cada formato, el código de operación de instrucción 2912 define la operación que debe realizar la unidad de ejecución. Las unidades de ejecución ejecutan cada instrucción en paralelo a través de los múltiples elementos de datos de cada operando. Por ejemplo, en respuesta a una instrucción de suma, la unidad de ejecución realiza una operación de suma simultánea a través de cada canal de color que representa un elemento de textura o un elemento de imagen. Por defecto, la unidad de ejecución realiza cada instrucción a través de todos los canales de datos de los operandos. En algunas realizaciones, el campo de control de instrucción 2914 habilita el control sobre ciertas opciones de ejecución, tal como la selección de canales (por ejemplo, predicción) y el orden de los canales de datos (por ejemplo, el intercambio de canales). Para instrucciones en el formato de instrucción de 128 bits 2910, un campo de tamaño de ejecución 2916 limita el número de canales de datos que se ejecutarán en paralelo. En algunas realizaciones, el campo de tamaño de ejecución 2916 no está disponible para su uso en el formato de instrucción compacto de 64 bits 2930.
Algunas instrucciones de la unidad de ejecución tienen hasta tres operandos, incluyendo dos operandos de origen, src0 2920, src1 2922 y un destino 2918. En algunas realizaciones, las unidades de ejecución admiten instrucciones de doble destino, donde uno de los destinos está implícito. Las instrucciones de manipulación de datos pueden tener un tercer operando de origen (por ejemplo, SRC22924), donde el código de operación de instrucción 2912 determina el número de operandos de origen. El último operando de origen de una instrucción puede ser un valor inmediato (por ejemplo, codificado de manera fija) pasado con la instrucción.
En algunas realizaciones, el formato de instrucción de 128 bits 2910 incluye un campo de modo de acceso/dirección 2926 que especifica, por ejemplo, si se usa el modo de direccionamiento de registro directo o el modo de direccionamiento de registro indirecto. Cuando se usa el modo de direccionamiento de registro directo, la dirección de registro de uno o más operandos se proporciona directamente mediante bits en la instrucción.
En algunas realizaciones, el formato de instrucción de 128 bits 2910 incluye un campo de modo de dirección/acceso 2926, que especifica un modo de dirección y/o un modo de acceso para la instrucción. En una realización, el modo de acceso se usa para definir una alineación de acceso a datos para la instrucción. Algunas realizaciones admiten modos de acceso que incluyen un modo de acceso alineado de 16 bytes y un modo de acceso alineado de 1 byte, donde la alineación de bytes del modo de acceso determina la alineación de acceso de los operandos de instrucción. Por ejemplo, cuando está en un primer modo, la instrucción puede usar un direccionamiento alineado por byte para los operandos de origen y de destino y, cuando está en un segundo modo, la instrucción puede usar un direccionamiento alineado por 16 bytes para todos los operandos de origen y de destino.
En una realización, la porción de modo de dirección del campo de modo de acceso/dirección 2926 determina si la instrucción va a usar un direccionamiento directo o indirecto. Cuando se usa el modo de direccionamiento de registro directo, los bits de la instrucción proporcionan directamente la dirección de registro de uno o más operandos. Cuando se usa el modo de direccionamiento de registro indirecto, la dirección de registro de uno o más operandos se puede calcular basándose en un valor de registro de dirección y un campo de dirección inmediata en la instrucción.
En algunas realizaciones, las instrucciones se agrupan basándose en los campos de bits del código de operación 2912 para simplificar la decodificación de código de operación 2940. Para un código de operación de 8 bits, los bits 4, 5 y 6 permiten que la unidad de ejecución determine el tipo de código de operación. La agrupación precisa de código de operación que se muestra es un mero ejemplo. En algunas realizaciones, un grupo de código de operación de movimiento y lógica 2942 incluye instrucciones de movimiento de datos y lógica (por ejemplo, mover (mov), comparar (cmp)). En algunas realizaciones, el grupo de movimiento y lógica 2942 comparte los cinco bits más significativos (MSB), donde las instrucciones de movimiento (mov) están en forma de 0000xxxxb y las instrucciones lógicas están en forma de 0001xxxxb. Un grupo de instrucciones de control de flujo 2944 (por ejemplo, llamar, saltar (jmp)) incluye instrucciones en forma de 0010xxxxb (por ejemplo, 0x20). Un grupo de instrucciones misceláneas 2946 incluye una mezcla de instrucciones, incluyendo las instrucciones de sincronización (por ejemplo, esperar, enviar) en forma de 0011xxxxb (por ejemplo, 0x30). Un grupo de instrucciones de cálculo matemático paralelo 2948 incluye instrucciones aritméticas a nivel de componente (por ejemplo, suma, multiplicación (mul)) en forma de 0100xxxxb (por ejemplo, 0x40). El grupo de matemáticas paralelas 2948 realiza las operaciones aritméticas en paralelo a través de canales de datos. El grupo de matemáticas vectoriales 2950 incluye instrucciones aritméticas (por ejemplo, dp4) en forma de 0101xxxxb (por ejemplo, 0x50). El grupo de matemáticas vectoriales realiza operaciones aritméticas tales como cálculos de producto escalar punto en operandos vectoriales.
Ejemplo de canalización de gráficos adicional
LaFigura 30es un diagrama de bloques de otra realización de un procesador de gráficos 3000. Los elementos de laFigura 30, que tienen los mismos números (o nombres) de referencia que los elementos de cualquier otra figura del presente documento, pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, aunque sin limitarse a ello.
En algunas realizaciones, el procesador de gráficos 3000 incluye una canalización de gráficos 3020, una canalización de medios 3030, un motor de visualización 3040, una lógica de ejecución de hilos 3050 y una canalización de salida de renderizado 3070. En algunas realizaciones, el procesador de gráficos 3000 es un procesador de gráficos dentro de un sistema de procesamiento multinúcleo que incluye uno o más núcleos de procesamiento de propósito general. El procesador de gráficos se controla mediante escrituras de registro en uno o más registros de control (no mostrados) o mediante comandos emitidos al procesador de gráficos 3000 mediante una interconexión en anillo 3002. En algunas realizaciones, la interconexión en anillo 3002 acopla el procesador de gráficos 3000 a otros componentes de procesamiento, tales como otros procesadores de gráficos o procesadores de propósito general. Los comandos de la interconexión en anillo 3002 son interpretados por un transmisor de comandos 3003, que suministra instrucciones a componentes individuales de la canalización de gráficos 3020 o canalización de medios 3030.
En algunas realizaciones, el transmisor de comandos 3003 dirige la operación de un extractor de vértices 3005 que lee datos de vértices de la memoria y ejecuta comandos de procesamiento de vértices proporcionados por el transmisor de comandos 3003. En algunas realizaciones, el extractor de vértices 3005 proporciona datos de vértices a un sombreador de vértices 3007, que realiza operaciones de transformación de espacio de coordenadas e iluminación para cada vértice. En algunas realizaciones, el extractor de vértices 3005 y el sombreador de vértices 3007 ejecutan instrucciones de procesamiento de vértices enviando hilos de ejecución a las unidades de ejecución 3052A-3052B mediante un despachador de hilos 3031.
En algunas realizaciones, las unidades de ejecución 3052A-3052B son una matriz de procesadores vectoriales que tienen un conjunto de instrucciones para realizar operaciones gráficas y de medios. En algunas realizaciones, las unidades de ejecución 3052A-3052B tienen una memoria caché L1 adjunta 3051 que es específica para cada matriz o está compartida entre las matrices. La memoria caché se puede configurar como una memoria caché de datos, una memoria caché de instrucciones o una única memoria caché que se subdivide para contener datos e instrucciones en diferentes subdivisiones.
En algunas realizaciones, la canalización de gráficos 3020 incluye componentes de teselación para realizar una teselación acelerada por hardware de objetos 3D. En algunas realizaciones, un sombreador de casco programable 811 configura las operaciones de teselado. Un sombreador de dominio programable 817 proporciona una evaluación de extremo posterior de la salida de teselado. Un teselador 3013 opera en la dirección del sombreador de casco 3011 y contiene una lógica de propósito especial para generar un conjunto de objetos geométricos detallados basándose en un modelo geométrico grueso que se proporciona como entrada en la canalización de gráficos 3020. En algunas realizaciones, si no se utiliza la teselación, se pueden eludir los componentes de teselación (por ejemplo, el sombreador de casco 3011, teselador 3013, sombreador de dominio 3017).
En algunas realizaciones, un sombreador de geometría 3019 puede procesar objetos geométricos completos mediante uno o más hilos despachados a las unidades de ejecución 3052A-3052B, o puede proceder directamente al recortador 3029. En algunas realizaciones, el sombreador de geometría opera sobre objetos geométricos enteros, en lugar de vértices o parches de vértices como en fases anteriores de la canalización de gráficos. Si la teselación está inhabilitada, el sombreador de geometría 3019 recibe la entrada desde el sombreador de vértices 3007. En algunas realizaciones, el sombreador de geometría 3019 se puede programar mediante un programa de sombreado de geometría para realizar la teselación de geometría si las unidades de teselación están inhabilitadas.
Antes de la rasterización, un recortador 3029 procesa los datos de vértice. El recortador 3029 puede ser un recortador de función fija o un recortador programable con funciones de recorte y sombreado geométrico. En algunas realizaciones, un componente de rasterizador y prueba de profundidad 3073 en la canalización de salida de renderizado 3070 despacha sombreadores de píxeles para convertir los objetos geométricos en sus representaciones por píxeles. En algunas realizaciones, la lógica de sombreador de píxeles está incluida en la lógica de ejecución de hilos 3050. En algunas realizaciones, una aplicación puede omitir el componente de prueba de rasterizador y profundidad 3073 y acceder a los datos de vértices no rasterizados por medio de una unidad de salida de flujo 3023.
El procesador de gráficos 3000 tiene un bus de interconexión, un tejido de interconexión o algún otro mecanismo de interconexión que permite el paso de datos y mensajes entre los componentes principales del procesador. En algunas realizaciones, las unidades de ejecución 3052A-3052B y la caché o cachés asociadas 3051, el muestreador de texturas y medios 3054 y la caché de texturas/muestreadores 3058 se interconectan mediante un puerto de datos 3056 para realizar el acceso a la memoria y comunicarse con los componentes de la canalización de salida de renderizado del procesador. En algunas realizaciones, el muestreador 3054, las cachés 3051,3058 y las unidades de ejecución 3052A-3052B tienen cada uno rutas de acceso a memoria independientes.
En algunas realizaciones, la canalización de salida de renderizado 3070 contiene un componente de rasterizador y prueba de profundidad 3073 que convierte objetos basados en vértices en una representación asociada basada en píxeles. En algunas realizaciones, la lógica del rasterizador incluye una unidad de enmascaramiento/ventana para realizar la rasterización de triángulos y líneas de función fija. En algunas realizaciones también están disponibles una caché de renderizado 3078 asociada y una caché de profundidad 3079. Un componente de operaciones de píxeles 3077 realiza operaciones basadas en píxeles sobre los datos, aunque, en algunas instancias, las operaciones de píxeles asociadas con operaciones 2D (por ejemplo, transferencias de imagen de bloque de bits con mezcla) las realiza el motor 2D 3041, o son sustituidas en el momento de la visualización por el controlador de visualización 3043 usando planos de visualización de superposición. En algunas realizaciones, está disponible una caché L3 compartida 3075 para todos los componentes de gráficos, lo que permite compartir datos sin el uso de memoria de sistema principal.
En algunas realizaciones, la canalización de medios 3030 del procesador de gráficos incluye un motor de medios 3037 y un extremo frontal de vídeo 3034. En algunas realizaciones, el extremo frontal de vídeo 3034 recibe comandos de canalización desde el transmisor de comandos 3003. En algunas realizaciones, la canalización de medios 3030 incluye un transmisor de comandos separado. En algunas realizaciones, el extremo frontal de vídeo 3034 procesa los comandos de medios antes de enviar el comando al motor de medios 3037. En algunas realizaciones, el motor de medios 3037 incluye una funcionalidad de generación de hilos para generar hilos para despacharlos a la lógica de ejecución de hilos 3050 mediante el despachador de hilos 3031.
En algunas realizaciones, el procesador de gráficos 3000 incluye un motor de visualización 3040. En algunas realizaciones, el motor de visualización 3040 es externo al procesador 3000 y está acoplado al procesador de gráficos mediante la interconexión en anillo 3002 o algún otro bus o tejido de interconexión. En algunas realizaciones, el motor de visualización 3040 incluye un motor 2D 3041 y un controlador de visualización 3043. En algunas realizaciones, el motor de visualización 3040 contiene una lógica de propósito especial capaz de operar independientemente de la canalización de 3D. En algunas realizaciones, el controlador de visualización 3043 se acopla a un dispositivo de visualización (no mostrado), que puede ser un dispositivo de visualización integrado en el sistema, como en un ordenador portátil, o un dispositivo de visualización externo conectado mediante un conector de dispositivo de visualización.
En algunas realizaciones, la canalización de gráficos 3020 y la canalización de medios 3030 se pueden configurar para realizar operaciones basándose en múltiples interfaces de programación de gráficos y de medios y no son específicas de ninguna interfaz de programación de aplicaciones (API). En algunas realizaciones, el software de controlador para el procesador de gráficos traduce llamadas de API que son específicas de una biblioteca de medios o de gráficos particular a comandos que pueden ser procesados por el procesador de gráficos. En algunas realizaciones, se proporciona soporte para la Biblioteca de Gráficos Abierta (OpenGL), Lenguaje Informático Abierto (OpenCL) y/o API de gráficos y de cómputo Vulkan, todas ellas del grupo Khronos. En algunas realizaciones, también se puede proporcionar soporte para la biblioteca Direct3D de Microsoft Corporation. En algunas realizaciones, se puede proporcionar soporte a una combinación de estas bibliotecas. También se puede proporcionar soporte para Open Source Computer Vision Library (OpenCV). También se admitiría una API futura con una canalización de 3D compatible si pudiera hacerse un mapeo de la canalización de la API futura a la canalización del procesador de gráficos.
Programación de canalización de gráficos
LaFigura 31Aes un diagrama de bloques que ilustra un formato de comando de procesador de gráficos 3100 de acuerdo con algunas realizaciones. LaFigura 31Bes un diagrama de bloques que ilustra una secuencia de comandos de procesador de gráficos 3110 de acuerdo con una realización. Los recuadros de líneas continuas de laFigura 31Ailustran los componentes que se incluyen, en general, en un comando de gráficos, mientras que las líneas discontinuas incluyen componentes que son opcionales o que solo se incluyen en un subconjunto de los comandos de gráficos. El formato de comando de procesador de gráficos 3100 ilustrativo de laFigura 31Aincluye campos de datos para identificar un cliente objetivo 3102 del comando, un código de operación del comando (opcode) 3104 y los datos relevantes 3106 para el comando. En algunos comandos también se incluyen un subcódigo de operación 3105 y un tamaño de comando 3108.
En algunas realizaciones, el cliente 3102 especifica la unidad cliente del dispositivo de gráficos que procesa los datos del comando. En algunas realizaciones, un analizador de comandos del procesador de gráficos examina el campo cliente de cada comando para condicionar el procesamiento posterior del comando y enrutar los datos del comando a la unidad cliente adecuada. En algunas realizaciones, las unidades cliente del procesador gráfico incluyen una unidad de interfaz de memoria, una unidad de renderizado, una unidad 2D, una unidad 3D y una unidad de medios. Cada unidad cliente tiene un canal de procesamiento correspondiente que procesa los comandos. Una vez que el comando es recibido por la unidad cliente, la unidad cliente lee el código de operación 3104 y, si está presente, el subcódigo de operación 3105 para determinar la operación que hay que realizar. La unidad cliente lleva a cabo el comando usando la información en el campo de datos 3106. Para algunos comandos se espera un tamaño de comando 3108 explícito para especificar el tamaño del comando. En algunas realizaciones, el analizador de comandos determina automáticamente el tamaño de al menos algunos de los comandos basándose en el código de operación del comando. En algunas realizaciones, los comandos se alinean mediante múltiplos de una palabra doble.
El diagrama de flujo en laFigura 31Bmuestra un ejemplo de secuencia de comandos de procesador de gráficos 3110. En algunas realizaciones, el software o firmware de un sistema de procesamiento de datos que presenta una realización de un procesador de gráficos usa una versión de la secuencia de comandos mostrada para configurar, ejecutar y finalizar un conjunto de operaciones gráficas. Se muestra y describe una secuencia de comandos solo a modo de ejemplo, ya que las realizaciones no están limitadas a estos comandos específicos o a esta secuencia de comandos. Además, los comandos se pueden emitir como un lote de comandos en una secuencia de comandos, de tal manera que el procesador de gráficos procesará la secuencia de comandos al menos parcialmente de forma simultánea.
En algunas realizaciones, la secuencia de comandos del procesador de gráficos 3110 puede comenzar con un comando de vaciado de canalización 3112 para hacer que cualquier canalización de gráficos activa complete los comandos actualmente pendientes para la canalización. En algunas realizaciones, la canalización de 3D 3122 y la canalización de medios 3124 no operan simultáneamente. El vaciado de canalización se realiza para hacer que la canalización de gráficos activa complete los comandos pendientes. En respuesta a un vaciado de canalización, el analizador de comandos para el procesador de gráficos pausará el procesamiento de comandos hasta que los motores de dibujo activos completen las operaciones pendientes y se invaliden las cachés de lectura pertinentes. Opcionalmente, cualquier dato en la caché de renderizado que esté marcado como "sucio" se puede vaciar a la memoria. En algunas realizaciones, el comando de vaciado de canalización 3112 se puede usar para la sincronización de canalizaciones o antes de colocar el procesador de gráficos en un estado de bajo consumo.
En algunas realizaciones, se usa un comando de selección de canalización 3113 cuando una secuencia de comandos requiere que el procesador de gráficos cambie explícitamente entre canalizaciones. En algunas realizaciones, un comando de selección de canalización 3113 se requiere solo una vez dentro de un contexto de ejecución antes de emitir comandos de canalización a menos que el contexto sea para emitir comandos para ambas canalizaciones. En algunas realizaciones, se requiere un comando de vaciado de canalización 3112 inmediatamente antes de un cambio de canalización mediante el comando de selección de canalización 3113.
En algunas realizaciones, un comando de control de canalización 3114 configura una canalización de gráficos para su funcionamiento y se usa para programar la canalización de 3D 3122 y la canalización de medios 3124. En algunas realizaciones, el comando de control de canalización 3114 configura el estado de canalización para la canalización activa. En una realización, el comando de control de canalización 3114 se usa para la sincronización de canalización y para borrar datos de una o más memorias caché dentro de la canalización activa antes de procesar un lote de comandos.
En algunas realizaciones, los comandos de estado de memoria intermedia de retorno 3116 se usan para configurar un conjunto de memorias intermedias de retorno para que las respectivas canalizaciones escriban datos. Algunas operaciones de canalización requieren la adjudicación, selección o configuración de una o varias memorias intermedias de retorno en las que las operaciones escriben datos intermedios durante el procesamiento. En algunas realizaciones, el procesador de gráficos también usa una o más memorias intermedias de retorno para almacenar datos de salida y realizar comunicación entre hilos. En algunas realizaciones, el estado de memoria intermedia de retorno 3116 incluye la selección del tamaño y la cantidad de memorias intermedias de retorno que se usarán para un conjunto de operaciones de canalización.
Los comandos restantes de la secuencia de comandos difieren en función de la canalización activa para las operaciones. Basándose en una determinación de canalización 3120, la secuencia de comandos se adapta a la canalización de 3D 3122 comenzando con el estado de canalización de 3D 3130, o a la canalización de medios 3124 comenzando en el estado de canalización de medios 3140.
Los comandos para configurar el estado de canalización de 3D 3130 incluyen comandos de ajuste de estado de 3D para el estado de memoria intermedia de vértice, el estado de elemento de vértice, el estado de color constante, el estado de memoria intermedia de profundidad y otras variables de estado que se han de configurar antes de que se procesen los comandos de primitiva 3D. Los valores de estos comandos se determinan, al menos en parte, basándose en la API 3D particular en uso. En algunas realizaciones, los comandos de estado de la canalización de 3D 3130 también son capaces de inhabilitar o sortear selectivamente ciertos elementos de canalización si esos elementos no se van a usar.
En algunas realizaciones, el comando de primitivas 3D 3132 se usa para enviar primitivas 3D para que sean procesadas por la canalización de 3D. Los comandos y parámetros asociados que se pasan al procesador de gráficos mediante el comando de primitivas 3D 3132 se reenvían a la función de extracción de vértices en la canalización de gráficos. La función de extracción de vértices usa los datos de comando de primitivas 3D 3132 para generar estructuras de datos de vértices. Las estructuras de datos de vértices se almacenan en una o más memorias intermedias de retorno. En algunas realizaciones, el comando de primitivas 3D 3132 se usa para realizar operaciones de vértices en primitivas 3D mediante sombreadores de vértices. Para procesar sombreadores de vértices, la canalización de 3D 3122 despacha hilos de ejecución de sombreadores a unidades de ejecución de procesador de gráficos.
En algunas realizaciones, la canalización de 3D 3122 se activa mediante un comando o evento de ejecución 3134. En algunas realizaciones, un registro de escritura activa la ejecución del comando. En algunas formas de realización, la ejecución se activa a través de una orden "go" o "kick" en la secuencia de órdenes. En una realización, la ejecución del comando se activa usando un comando de sincronización de canalización para vaciar la secuencia de comandos a través de la canalización de gráficos. La canalización de 3D realizará un procesamiento de geometría para las primitivas 3D. Una vez completadas las operaciones, los objetos geométricos resultantes se rasterizan y el motor de píxeles colorea los píxeles resultantes. También pueden incluirse comandos adicionales para controlar el sombreado de píxeles y las operaciones de extremo posterior de píxeles para esas operaciones.
En algunas realizaciones, la secuencia de comandos de procesador gráfico 3110 sigue la ruta de canalización de medios 3124 cuando se realizan operaciones de medios. En general, el uso específico y la manera de programar para la canalización de medios 3124 dependen de los medios o de las operaciones de cómputo que se realizarán. Se pueden descargar operaciones específicas de decodificación de medios a la canalización de medios durante la decodificación de medios. En algunas realizaciones, la canalización de medios también se puede eludir y la decodificación de medios se puede realizar en su totalidad o en parte usando recursos proporcionados por uno o más núcleos de procesamiento de propósito general. En una realización, la canalización de medios también incluye elementos para las operaciones de la unidad de procesador de gráficos de propósito general (GPGPU), donde se usa el procesador de gráficos para realizar operaciones vectoriales SIMD usando programas de sombreador computacionales que no están relacionados explícitamente con la representación de primitivas de gráficos.
En algunas realizaciones, la canalización de medios 3124 se configura de una manera similar a la de la canalización de 3D 3122. Un conjunto de comandos para configurar el estado de canalización de medios 3140 se despachan o colocan en una cola de comandos antes de los comandos de objeto de medios 3142. En algunas realizaciones, los comandos de estado de canalización de medios 3140 incluyen datos para configurar los elementos de canalización de medios que se usarán para procesar los objetos de medios. Esto incluye datos para configurar la lógica de decodificación y codificación de vídeo dentro del canal de medios, como el formato de codificación o decodificación. En algunas realizaciones, los comandos de estado de canalización de medios 3140 también admiten el uso de uno o más punteros a elementos de estado "indirecto" que contienen un lote de ajustes de estado.
En algunas realizaciones, los comandos de objeto de medios 3142 suministran punteros a objetos de medios para su procesamiento por la canalización de medios. Los objetos de medios incluyen memorias intermedias de memoria que contienen datos de vídeo que hay que procesar. En algunas realizaciones, todos los estados de la canalización de medios deben ser válidos antes de emitir un comando de objeto de medios 3142. Una vez que se ha configurado el estado de la canalización y se han puesto en cola los comandos de objeto de medios 3142, la canalización de medios 3124 se activará mediante un comando de ejecución 3144 o un evento de ejecución equivalente (por ejemplo, escritura de registro). La salida de la canalización de medios 3124 se puede posprocesar mediante operaciones proporcionadas por la canalización de 3D 3122 o la canalización de medios 3124. En algunas realizaciones, las operaciones de GPGPU se configuran y ejecutan de manera similar a las operaciones de medios.
Arquitectura de software de gráficos
LaFigura 32ilustra un ejemplo de arquitectura de software de gráficos para un sistema de procesamiento de datos 3200 de acuerdo con algunas realizaciones. En algunas realizaciones, la arquitectura de software incluye una aplicación de gráficos 3D 3210, un sistema operativo 3220 y al menos un procesador 3230. En algunas realizaciones, el procesador 3230 incluye un procesador de gráficos 3232 y uno o más núcleos de procesador de propósito general 3234. Cada uno de la aplicación de gráficos 3210 y del sistema operativo 3220 se ejecuta en la memoria de sistema 3250 del sistema de procesamiento de datos.
En algunas realizaciones, la aplicación de gráficos 3D 3210 contiene uno o más programas de sombreador que incluyen instrucciones de sombreador 3212. Las instrucciones de lenguaje de sombreador pueden estar en un lenguaje de sombreador de alto nivel, tal como el lenguaje de sombreador de alto nivel (HLSL) o el lenguaje de sombreador de OpenGL (GLSL). La aplicación también incluye instrucciones ejecutables 3214 en un lenguaje de máquina adecuado para su ejecución por el núcleo de procesador de propósito general 3234. La aplicación también incluye los objetos de gráficos 3216 definidos por datos de vértices.
En algunas realizaciones, el sistema operativo 3220 es un sistema operativo Microsoft® Windows® de Microsoft Corporation, un sistema operativo similar a UNIX propietario o un sistema operativo similar a UNIX de código abierto que usa una variante del núcleo de Linux. El sistema operativo 3220 puede admitir una API de gráficos 3222, tal como la API de Direct3D, la API de OpenGL o la API de Vulkan. Cuando está en uso la API de Direct3D, el sistema operativo 3220 usa un compilador de sombreador de extremo frontal 3224 para compilar cualquier instrucción de sombreador 3212 en HLSL a un lenguaje de sombreador de nivel inferior. La compilación puede ser una compilación de tipo justo a tiempo (JIT) o la aplicación puede realizar una compilación previa de sombreador. En algunas realizaciones, los sombreadores de alto nivel se compilan en sombreadores de bajo nivel durante la compilación de la aplicación de gráficos 3D 3210. En algunas realizaciones, las instrucciones de sombreador 3212 se proporcionan en una forma intermedia, tal como una versión de la representación intermedia portátil convencional (SPIR) usada por la API de Vulkan.
En algunas realizaciones, el controlador de gráficos de modo de usuario 3226 contiene un compilador de sombreadores de extremo posterior 3227 para convertir las instrucciones de sombreador 3212 en una representación específica de hardware. Cuando se utiliza la API de OpenGL, las instrucciones de sombreador 3212 en el lenguaje de alto nivel GLSL se pasan a un controlador de gráficos de modo de usuario 3226 para su compilación. En algunas realizaciones, el controlador de gráficos de modo de usuario 3226 usa funciones de modo de núcleo del sistema operativo 3228 para comunicarse con un controlador de gráficos de modo de núcleo 3229. En algunas realizaciones, el controlador de gráficos en modo de núcleo 3229 se comunica con el procesador de gráficos 3232 para enviar comandos e instrucciones.
Implementaciones de núcleo de IP
Uno o más aspectos de al menos una realización se pueden implementar mediante un código representativo almacenado en un medio legible por máquina que representa y/o define la lógica dentro de un circuito integrado, tal como un procesador. Por ejemplo, el medio legible por máquina puede incluir instrucciones que representan diversas lógicas dentro del procesador. Cuando son leídas por una máquina, las instrucciones pueden hacer que la máquina fabrique la lógica para llevar a cabo las técnicas descritas en el presente documento. Tales representaciones, conocidas como "núcleos IP", son unidades reutilizables de lógica para un circuito integrado que se pueden almacenar en un medio tangible legible por máquina como un modelo de hardware que describe la estructura del circuito integrado. El modelo de hardware puede suministrarse a varios clientes o instalaciones de fabricación, que cargan el modelo de hardware en máquinas de fabricación que fabrican el circuito integrado. El circuito integrado se puede fabricar de tal manera que el circuito realice las operaciones descritas en asociación con cualquiera de las realizaciones descritas en el presente documento.
LaFigura 33es un diagrama de bloques que ilustra un sistema de desarrollo de núcleo PI 3300 que se puede usar para fabricar un circuito integrado para realizar las operaciones de acuerdo con una realización. El sistema de desarrollo de núcleo de IP 3300 se puede usar para generar diseños modulares reutilizables que pueden incorporarse en un diseño más grande o usarse para construir un circuito integrado completo (por ejemplo, un circuito integrado SOC). Una instalación de diseño 3330 puede generar una simulación de software 3310 de un diseño de núcleo de IP en un lenguaje de programación de alto nivel (por ejemplo, C/C++). El software de simulación 3310 se puede usar para diseñar, someter a prueba y verificar el comportamiento del núcleo de IP usando un modelo de simulación 3312. El modelo de simulación 3312 puede incluir simulaciones funcionales, de comportamiento y/o de temporización. A continuación, se puede crear o sintetizar un diseño de nivel de transferencia de registro (RTL) 3315 a partir del modelo de simulación 3312. El diseño de RTL 3315 es una abstracción del comportamiento del circuito integrado que modela el flujo de señales digitales entre registros de hardware, que incluyen la lógica asociada realizada usando las señales digitales modeladas. Además de un diseño RTL 3315, también pueden crearse, diseñarse o sintetizarse diseños de nivel inferior a nivel lógico o a nivel de transistor. Por tanto, los detalles particulares del diseño y simulación inicial pueden variar.
El diseño RTL 3315 o equivalente puede ser sintetizado además por la instalación de diseño en un modelo de hardware 3320, que puede estar en un lenguaje de descripción de hardware (HDL) o alguna otra representación de datos de diseño físico. El HDL puede simularse o someterse a prueba adicionalmente para verificar el diseño de núcleo de IP. El diseño de núcleos IP se puede almacenar para suministrarse en una instalación de fabricación de terceros 3365 usando memoria no volátil 3340 (por ejemplo, disco duro, memoria flash o cualquier medio de almacenamiento no volátil). Como alternativa, el diseño de núcleos IP puede transmitirse (por ejemplo, por Internet) a través de una conexión por cable 3350 o una conexión inalámbrica 3360. La instalación de fabricación 3365 puede fabricar a continuación un circuito integrado que se basa, al menos en parte, en el diseño de núcleo de IP. El circuito integrado fabricado se puede configurar para realizar operaciones de conformidad con al menos una realización descrita en el presente documento.
Ejemplo de Circuito Integrado de Sistema en Chip
LasFiguras 34-36ilustran circuitos integrados ilustrativos y procesadores de gráficos asociados que pueden fabricarse usando uno o más núcleos de IP, de acuerdo con diversas realizaciones descritas en el presente documento. Además de lo que se ilustra, pueden incluirse otros circuitos y lógica, incluyendo procesadores/núcleos de gráficos adicionales, controladores de interfaz de periféricos o núcleos de procesador de propósito general.
LaFigura 34es un diagrama de bloques que ilustra un ejemplo de circuito integrado de sistema en un chip 3400 que puede fabricarse usando uno o más núcleos de IP, de acuerdo con una realización. El circuito integrado 3400 ilustrativo incluye uno o más procesadores de aplicaciones 3405 (por ejemplo, unas CPU), al menos un procesador de gráficos 3410, y puede incluir adicionalmente un procesador de imágenes 3415 y/o un procesador de vídeo 3420, cualquiera de los cuales puede ser un núcleo de IP modular desde las mismas o múltiples instalaciones de diseño diferentes. El circuito integrado 3400 incluye una lógica de bus o de periféricos que incluye un controlador de USB 3425, un controlador de UART 3430, un controlador de SPI/SDIO 3435 y un controlador de I2S/I2C 3440. Adicionalmente, el circuito integrado puede incluir un dispositivo de visualización 3445 acoplado a uno o más de un controlador de interfaz de medios de alta definición (HDMI) 3450 y una interfaz de visualización de interfaz de procesador de industria móvil (MIPI) 3455. El almacenamiento lo puede proporcionar un subsistema de memoria flash 3460 que incluye memoria flash y un controlador de memoria flash. La interfaz de memoria se puede proporcionar mediante un controlador de memoria 3465 para el acceso a dispositivos de memoria SDRAM o SRAM. Algunos circuitos integrados incluyen adicionalmente un motor de seguridad integrado 3470.
LaFigura 35es un diagrama de bloques que ilustra un ejemplo de procesador de gráficos 3510 de un circuito integrado de sistema en un chip que se puede fabricar usando uno o más núcleos PI, de acuerdo con una realización. El procesador de gráficos 3510 puede ser una variante del procesador de gráficos 3410 de laFigura 34.El procesador de gráficos 3510 incluye un procesador de vértices 3505 y uno o más procesadores de fragmentos 3515A a 3515N (por ejemplo, 3515A, 3515B, 3515C, 3515D, hasta 3515N-1 y 3515N). El procesador de gráficos 3510 puede ejecutar diferentes programas de sombreado mediante una lógica separada, de modo que el procesador de vértices 3505 esté optimizado para ejecutar operaciones para programas de sombreado de vértices, mientras que uno o más procesadores de fragmentos 3515A-3515N ejecutan operaciones de sombreado de fragmentos (por ejemplo, píxeles) para programas de sombreado de fragmentos o píxeles. El procesador de vértices 3505 realiza la fase de procesamiento de vértices de la canalización de gráficos 3D y genera primitivas y datos de vértice. El procesador o procesadores de fragmentos 3515A-3515N usan los datos de primitivas y de vértice generados por el procesador de vértices 3505 para producir una memoria intermedia de fotogramas que se muestra en un dispositivo de visualización. En una realización, el procesador o procesadores de fragmentos 3515A-3515N están optimizados para ejecutar programas de sombreado de fragmentos según lo previsto en la API de OpenGL, que se pueden usar para realizar operaciones similares como un programa de sombreado de píxeles según lo previsto en la API de Direct 3D.
El procesador de gráficos 3510 incluye adicionalmente una o más unidades de gestión de memoria (MMU) 3520A-3520B, caché(s) 3525A-3525B e interconexiones de circuito) 3530A-3530B. La una o más MMU 3520A-3520B proporcionan un mapeo de direcciones virtuales a físicas para el procesador de gráficos 3510, incluyendo el procesador de vértices 3505 y/o los procesadores de fragmentos 3515A-3515N, que pueden hacer referencia a datos de vértices o de imagen/textura almacenados en memoria, además de los datos de vértices o de imagen/textura almacenados en la una o más cachés 3525A-3525B. En una realización, la una o más MMU 3520A-3520B pueden sincronizarse con otras MMU dentro del sistema, incluyendo una o más MMU asociadas con el uno o más procesadores de aplicaciones 3405, procesadores de imágenes 3415 y/o procesador de vídeo 3420 de laFigura 34, de modo que cada procesador 3405-3420 pueda participar en un sistema de memoria virtual compartida o unificada. La una o más interconexiones de circuito 3530A-3530B habilitan la interacción del procesador de gráficos 3510 con otros núcleos de IP dentro del SoC, bien mediante un bus interno del SoC o bien mediante una conexión directa, de acuerdo con unas realizaciones.
LaFigura 36es un diagrama de bloques que ilustra un ejemplo de procesador de gráficos 3610 adicional de un circuito integrado de sistema en un chip que puede fabricarse usando uno o más núcleos PI, de acuerdo con una realización. El procesador de gráficos 3610 puede ser una variante del procesador de gráficos 3410 de laFigura 34.El procesador de gráficos 3610 incluye una o más MMU 3520A-3520B, cachés 3525A-3525B e interconexiones de circuito 3530A-3530B del circuito integrado 3500 de la
Figura 35.
El procesador de gráficos 3610 incluye uno o más núcleos de sombreador 3615A-3615N (por ejemplo, 3615A, 3615B, 3615C, 3615D, 3615E, 3615F a 3615N-1 y 3615N), lo que prevé una arquitectura de núcleo de sombreador unificada en la que un único núcleo o tipo o núcleo puede ejecutar todos los tipos de código de sombreado programable, incluyendo código de programa de sombreado para implementar sombreadores de vértices, sombreadores de fragmentos y/o sombreadores de cálculo. El número exacto de núcleos de sombreador presentes puede variar entre realizaciones e implementaciones. Adicionalmente, el procesador de gráficos 3610 incluye un gestor de tareas entre núcleos 3605, que actúa como un despachador de hilos para despachar hilos de ejecución a uno o más núcleos de sombreador 3615A-3615N y una unidad de teselación 3618 para acelerar las operaciones de teselación para una representación basada en teselas, en la que operaciones de representación para una escena se subdividen en el espacio de imágenes, por ejemplo, para aprovechar la coherencia espacial local dentro de una escena o para optimizar el uso de cachés internas.
Las siguientes cláusulas y/o ejemplos pertenecen a realizaciones específicas o ejemplos de las mismas. Los detalles específicos de los ejemplos se pueden usar en cualquier parte de una o más realizaciones. Las diversas características de las diferentes realizaciones o ejemplos se pueden combinar de diversas formas, incluyéndose algunas características y excluyéndose otras para adaptarse a una variedad de aplicaciones diferentes. Los ejemplos pueden incluir materia objeto tal como un método, medios para realizar actos del método, al menos un medio legible por máquina que incluye instrucciones que, cuando son realizadas por una máquina, hacen que la máquina realice actos del método, o de un aparato o sistema de acuerdo con las realizaciones y los ejemplos descritos en el presente documento. Diversos componentes pueden ser un medio para realizar las operaciones o funciones descritas.
Las realizaciones descritas en el presente documento hacen referencia a configuraciones de hardware específicas, tales como circuitos integrados específicos de la aplicación (ASIC), configuradas para realizar ciertas operaciones o que tienen una funcionalidad predeterminada. Tales dispositivos electrónicos habitualmente incluyen un conjunto de uno o más procesadores acoplados a uno o más otros componentes, tales como uno o más dispositivos de almacenamiento (medios de almacenamiento no transitorios, legibles por máquina), dispositivos de entrada/salida de usuario (por ejemplo, un teclado, una pantalla táctil y/o una pantalla), y conexiones de red. El acoplamiento del conjunto de procesadores y otros componentes habitualmente es a través de uno o más buses y puentes (también denominados controladores de bus). El dispositivo de almacenamiento y las señales que llevan el tráfico de red representan respectivamente uno o más medios de almacenamiento legibles por máquina y medios de comunicación legibles por máquina. Por lo tanto, los dispositivos de almacenamiento de un dispositivo electrónico dado habitualmente almacenan código y/o datos para su ejecución en el conjunto de uno o más procesadores de ese dispositivo electrónico.
Por supuesto, una o más partes de una realización pueden implementarse usando diferentes combinaciones de software, firmware y/o hardware. A lo largo de toda esta descripción detallada, con fines explicativos, se han expuesto numerosos detalles específicos con el fin proporcionar un entendimiento completo de la presente invención. Sin embargo, será evidente para un experto en la materia que las realizaciones se pueden poner en práctica sin algunos de estos detalles específicos. En ciertas instancias, no se describieron estructuras y funciones bien conocidas con todo lujo de detalles para evitar complicar la materia objeto inventiva de las realizaciones.

Claims (13)

REIVINDICACIONES
1. Una unidad de procesamiento de gráficos (200, 700) que comprende:
un decodificador de instrucciones;
una memoria (222) que incluye una pluralidad de dispositivos de memoria (224A-224N; 714A-714B);
una lógica de compresión para comprimir datos que se van a escribir en la memoria (222); y
un multiprocesador de flujo (325, 350) acoplado a la memoria (222), ejecutando el multiprocesador de flujo (325, 350) simultáneamente múltiples grupos de hilos, en donde el multiprocesador de flujo (325, 350) incluye una arquitectura de única instrucción, múltiples hilos, SIMT, y el multiprocesador de flujo (325, 350) debe ejecutar múltiples hilos para múltiples instrucciones;
en donde las múltiples instrucciones incluyen una primera instrucción para hacer que una primera porción del multiprocesador de flujo (325, 350) realice una operación de coma flotante en los múltiples operandos de entrada de coma flotante (1602A-B; 1603A-B; 1604A-B) y una segunda instrucción para hacer que una segunda porción del multiprocesador de flujo (325, 350) realice una operación de enteros en múltiples operandos de enteros (1605A-1605B), ejecutándose la primera instrucción simultáneamente con la segunda instrucción;
en donde el multiprocesador de flujo (325, 350) incluye un núcleo de precisión mixta para realizar operaciones para una tercera instrucción de las múltiples instrucciones, debiendo realizar el núcleo de precisión mixta una primera operación con una primera precisión y una segunda operación con una segunda precisión.
2. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 1, en donde la primera operación se realiza en una entrada de coma flotante de 16 bits (1604A) y la segunda operación se realiza en una entrada de coma flotante de 32 bits (1604B).
3. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 2, en donde la entrada de coma flotante de 16 bits (1604A) incluye una entrada de coma flotante de media precisión (1604A) y en donde la primera operación es una multiplicación y la segunda operación es una acumulación.
4. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 1, en donde el núcleo de precisión mixta debe realizar operaciones para una cuarta instrucción de las múltiples instrucciones, debiendo hacer la cuarta instrucción que el núcleo de precisión mixta realice una tercera operación en la entrada de enteros de 8 bits (1605A-1605B) y una cuarta operación en una entrada de enteros de 32 bits.
5. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 1, que comprende además una caché L2 de nivel 2 (221) acoplada a la lógica de compresión.
6. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 5, en donde la lógica de compresión debe comprimir sin pérdidas los datos que se deben escribir en la memoria (222) y descomprimir los datos que deben leerse de la memoria (222).
7. La unidad de procesamiento de gráficos (200; 700) según la reivindicación 6, en donde la memoria (222) es un dispositivo de memoria de ancho de banda alto, HBM.
8. La unidad de procesamiento de gráficos (200; 700) de acuerdo con una cualquiera de las reivindicaciones 1-7, que comprende, además:
una interfaz de sistema acoplada a un tejido de interconexión, y
un dispositivo de memoria de gráficos acoplada al tejido de interconexión.
9. Un método que comprende:
decodificar una primera instrucción mediante un decodificador de instrucciones de una unidad de procesamiento de gráficos (200; 700), decodificándose la primera instrucción en una primera instrucción decodificada, en donde la unidad de procesamiento de gráficos (200; 700) incluye un multiprocesador de flujo (325; 350) acoplado a una memoria (222) incluyendo una pluralidad de dispositivos de memoria (224A-224N; 714A-714B) y una lógica de compresión para comprimir los datos que se escribirán en la memoria (222), y el multiprocesador de flujo (325; 350) incluye una arquitectura de única instrucción, múltiples hilos, SIMT;
ejecutar múltiples hilos asociados con la primera instrucción decodificada mediante el multiprocesador de flujo (325; 350), en donde la primera instrucción decodificada hace que una primera porción del multiprocesador de flujo (325; 350) realice una operación de coma flotante en múltiples operandos de entrada de coma flotante (1602A-B; 1603A-B; 1604A-B);
decodificar una segunda instrucción mediante el decodificador de instrucciones de la unidad de procesamiento de gráficos (200; 700) en una segunda instrucción decodificada;
ejecutar múltiples hilos asociados con la segunda instrucción decodificada mediante el multiprocesador de flujo (325; 350), en donde la segunda instrucción decodificada hace que una segunda porción del multiprocesador de flujo (325; 350) realice una operación de enteros en múltiples operandos de enteros (1605A-1605B) y la primera instrucción decodificada se ejecuta simultáneamente con la segunda instrucción decodificada;
decodificar una tercera instrucción mediante el decodificador de instrucciones de la unidad de procesamiento de gráficos (200; 700) en una tercera instrucción decodificada; y
ejecutar múltiples hilos asociados con la tercera instrucción decodificada mediante un núcleo de precisión mixta del multiprocesador de flujo (325, 350), en donde el núcleo de precisión mixta realiza una primera operación usando un primer número de bits y una segunda operación usando un segundo número de bits.
10. El método según la reivindicación 9, en donde la tercera instrucción es una instrucción de enteros, el primer número de bits está asociado con un primer intervalo representable de valores enteros, y el segundo número de bits está asociado con un segundo intervalo representable de valores enteros o, la tercera instrucción es una instrucción de coma flotante, el primer número de bits está asociado con una primera precisión de coma flotante, y el segundo número de bits está asociado con una segunda precisión de coma flotante.
11. El método según una cualquiera de las reivindicaciones 9-10, que comprende además realizar la primera operación de la tercera instrucción decodificada en una entrada de número entero de 8 bits y realizar la segunda operación de la tercera instrucción decodificada en la entrada de enteros de 32 bits.
12. El método según una cualquiera de las reivindicaciones 9-10, que comprende además realizar la primera operación de la tercera instrucción decodificada en una entrada de coma flotante de 16 bits y realizar la segunda operación de la tercera instrucción decodificada en la entrada de coma flotante de 32 bits.
13. El método según la reivindicación 9, que comprende además descomprimir datos asociados con la primera instrucción, la segunda instrucción o la tercera instrucción después de leer los datos de la memoria (222).
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