ES3055478T3 - Image data reading method and apparatus, electronic device, and readable storage medium - Google Patents

Image data reading method and apparatus, electronic device, and readable storage medium

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ES3055478T3 ES18894854T ES18894854T ES3055478T3 ES 3055478 T3 ES3055478 T3 ES 3055478T3 ES 18894854 T ES18894854 T ES 18894854T ES 18894854 T ES18894854 T ES 18894854T ES 3055478 T3 ES3055478 T3 ES 3055478T3
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Hailong Yang
Yuguang Yuan
Wenhui Qin
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Abstract

Se describe un método y aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible, relacionados con el campo técnico de las pantallas LED. El método comprende almacenar cada fila de datos de imagen de cada bloque de imagen en v bloques de almacenamiento, cada bloque de almacenamiento almacena h filas, y cada fila de datos comprende datos de imagen en la misma posición de cada grupo en la misma fila de cada bloque de imagen; e implementar secuencialmente la salida de cada bloque de almacenamiento de la siguiente manera: leyendo secuencialmente cada fila de datos de imagen en orden vertical y emitiendo los datos de imagen en la misma posición al mismo tiempo. Dado que no se modifica la frecuencia de reloj de lectura/escritura del hardware ni se aumenta el ancho de bits, se adopta un modo de lectura en ráfaga para acortar el tiempo de lectura de los datos de imagen en una memoria externa mediante un chip controlador LED. (Traducción automática con Google Translate, sin valor legal)

Description

[0001] DESCRIPCIÓN
[0002] Procedimiento y aparato de lectura de datos de imagen, dispositivo electrónico y medio de almacenamiento legible
[0003] Referencia cruzada a solicitudes relacionadas
[0004] Esta solicitud reivindica la prioridad de la solicitud de patente china n.º 2017114982733 titulada "IMAGE DATA READING METHOD AND APPARATUS, ELECTRONIC DEVICE, AND READABLE STORAGE MEDIUM" y presentada el 29 de diciembre de 2017 ante la Administración Nacional de Propiedad Intelectual de China.
[0005] Sector de la técnica
[0006] La presente divulgación se refiere al campo técnico de la visualización de imágenes LED, y más particularmente se refiere a un procedimiento y aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible.
[0007] Estado de la técnica
[0008] Una pantalla de visualización LED con paso de píxel pequeño se ensambla a partir de un número indefinido de recuadros, donde cada recuadro está completamente unido con lámparas LED. Una tarjeta receptora insertada en el recuadro controla un chip de barrido de filas y un chip controlador de LED para accionar la visualización de las lámparas LED, y una imagen que se visualizará en el recuadro se envía a la tarjeta receptora del recuadro fila por fila desde una tarjeta emisora del extremo de origen. Dado que los recursos de memoria dentro del chip de control principal de la tarjeta receptora son limitados, las imágenes típicamente deben almacenarse en una memoria fuera del chip. Cuando los datos de imagen se transfieren al chip controlador de LED, los datos de imagen necesarios se leen desde diversas partes de la imagen, una a la vez, y, a continuación, se transfieren juntos al chip controlador de LED. En la técnica relacionada, la eficiencia de lectura de la memoria fuera del chip es demasiado baja y la cantidad de datos de imagen leídos cada vez es demasiado pequeña, lo que hace que la lectura en ráfaga sea básicamente imposible. Además, para asegurar que la transmisión de datos no se interrumpe, típicamente se aumenta la frecuencia del reloj de lectura-escritura o la anchura de bits de la memoria externa, lo que tiene un coste relativamente alto y muchas restricciones.
[0009] La patente estadounidense "US2002163513A1" divulga que un paquete de datos de visualización contiene información de identificación. Un sistema de comunicación de unidad de visualización comprende una unidad de control, un adaptador de terminal al que se le asigna una ID de adaptador de terminal y que está conectado a la unidad de control, y una unidad de visualización a la que se le asigna una ID de unidad de visualización y que está conectada al adaptador de terminal en serie y acciona un elemento de visualización según el paquete de datos de visualización suministrado desde la unidad de control. El adaptador de terminal recibe un paquete de datos de visualización cuya ID de adaptador de terminal coincide con la contenida en la información de identificación y transfiere el paquete de datos de visualización a la unidad de visualización. La unidad de visualización recibe el paquete de datos de visualización cuya ID de unidad de visualización coincide con la contenida en la información de identificación, y acciona el elemento de visualización para visualizar una imagen. La patente estadounidense US6411302B1 divulga un procedimiento y un aparato para direccionar múltiples memorias intermedias de trama como una única memoria intermedia de trama lógica de alta resolución y proporcionar un sistema de visualización múltiple de bajo coste utilizando componentes estándar disponibles comercialmente.
[0010] La solicitud de patente estadounidense US2008055328A1 divulga un procedimiento de mapeo y un sistema de vídeo para mapear datos de píxeles incluidos en el mismo grupo de píxeles al mismo banco de una memoria.
[0011] Compendio
[0012] En la presente divulgación se proporcionan un procedimiento y un aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible.
[0013] En un primer aspecto, en la presente divulgación se proporciona un procedimiento de lectura de datos de imagen e incluye las operaciones siguientes:
[0014] almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento almacena un número h de filas, comprendiendo, cada fila de las h filas de datos, datos de imagen almacenados en una misma posición de cada grupo en la misma fila de cada bloque de imagen; y
[0015] realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento mediante:
[0016] la lectura secuencial de cada fila de los datos de imagen en un orden vertical y la salida simultánea de los datos de imagen almacenados en la misma posición.
[0017] Opcionalmente, el dispositivo electrónico incluye una memoria fuera del chip configurada con los v bloques de almacenamiento, y cada uno de los v bloques de almacenamiento está dividido en un número h de grupos. La operación de "almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento almacena un número h de filas, y comprendiendo, cada fila de las h filas de datos, datos de imagen almacenados en una misma posición de cada grupo en la misma fila de cada bloque de imagen" incluye las operaciones siguientes:
[0018] recibir una trama de imagen, que comprende una pluralidad de bloques de imagen, comprendiendo cada uno de los bloques de imagen un número v de filas de datos de imagen, estando dividida cada fila de las v filas de datos de imagen en una pluralidad de matrices de datos, comprendiendo cada una de las matrices de datos un número h de datos de píxeles; y
[0019] para cada uno de la pluralidad de bloques de imagen comprendidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de la pluralidad de bloques de imagen en una j-ésima matriz de datos de un i-ésimo espacio de almacenamiento, en el que 1 ≤ i ≤ v, 1 ≤ j ≤ h.
[0020] Opcionalmente, el dispositivo electrónico incluye una pluralidad de lámparas LED dispuestas en una matriz, donde la pluralidad de lámparas LED está configurada para visualizar la trama de imagen recibida bajo el accionamiento de N chips controladores de LED, y cada uno de los N chips controladores de LED es capaz de accionar v filas y h columnas de lámparas LED.
[0021] La trama de imagen incluye un número M de bloques de imagen, cada fila de datos de imagen en cada uno de los M bloques de imagen se divide en un número N de matrices de datos, donde cada canal de color de píxeles en la trama de imagen tiene un número B de bits de datos, y un tamaño de espacio de cada una de las N matrices de datos alcanza por lo menos M*N*3B bits.
[0022] Opcionalmente, el dispositivo electrónico incluye una memoria dentro del chip provista de una memoria intermedia. La operación de "para cada uno de la pluralidad de bloques de imagen incluidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de los M bloques de imagen en una j-ésima matriz de datos de un i-ésimo bloque de almacenamiento" incluye las operaciones siguientes:
[0023] obtener una i-ésima fila de datos de imagen de la trama de imagen en orden de arriba a abajo, y almacenar la i-ésima fila de datos de imagen obtenida en la memoria intermedia; y
[0024] para la pluralidad de matrices de datos de los i-ésimos datos de imagen, leer secuencialmente los datos de píxeles en una j-ésima posición de cada una de las N matrices de datos para obtener un número N de datos de píxeles, y escribir los N datos de píxeles en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento. Opcionalmente, el dispositivo electrónico está provisto de un contador de reloj RCnt y un contador del canal de datos GRPCnt. Las operaciones de "para la pluralidad de matrices de datos de la i-ésima fila de datos de imagen, leer secuencialmente los datos de píxeles en una j-ésima posición de cada una de las N matrices de datos para obtener un número N de datos de píxeles y escribir los N datos de píxeles en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento" incluye las operaciones siguientes:
[0025] en respuesta a comenzar a leer la i-ésima fila de datos de imagen desde la memoria intermedia, reiniciar el contador de reloj RCnt y el contador del canal de datos GRPCnt;
[0026] contar cíclicamente el contador de reloj RCnt y leer datos de píxeles de una (GRPCnt+1)-ésima posición en una (RCnt+1)-ésima matriz de datos de la i-ésima fila de datos de imagen en cada recuento; y
[0027] en respuesta a un valor del contador de reloj RCnt que alcanza (N-1), contar el contador del canal de datos GRPCnt y escribir el número N de píxeles de datos que se leen actualmente en un (GRPCnt+1)-ésimo grupo del i-ésimo bloque de almacenamiento en un modo de ráfaga.
[0028] Opcionalmente, el dispositivo electrónico asigna un intervalo de almacenamiento Inter correspondiente para cada uno de los grupos h, y un tamaño del intervalo de almacenamiento Inter es por lo menos mayor que la capacidad de una matriz de datos.
[0029] La operación de "para cada uno de la pluralidad de bloques de imagen incluidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de la pluralidad de bloques de imagen en una j-ésima matriz de datos de un i-ésimo bloque de almacenamiento" incluye además las operaciones siguientes:
[0030] en respuesta a que el valor del contador de reloj RCnt alcanza (N-1), y un valor del contador del canal de datos GRPCnt alcanza (Inter-1), determinar que la lectura de la i-ésima fila de datos de imagen se ha completado y comenzar a leer la siguiente fila de datos de imagen de la trama de imagen desde la memoria intermedia. Opcionalmente, la memoria dentro del chip está provista de dos memorias intermedias. La operación de "obtener secuencialmente una i-ésima fila de datos de imagen de la trama de imagen en orden de arriba a abajo, y almacenar la i-ésima fila de datos de imagen obtenida en la memoria intermedia" incluye las operaciones siguientes:
[0031] almacenar cada fila de datos de imagen obtenidos de manera alternada en las dos memorias intermedias. Opcionalmente, la operación de "leer secuencialmente cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición" incluye las operaciones siguientes: después de escribir la trama de imagen en la memoria fuera del chip, leer secuencialmente cada fila de datos de imagen en orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición.
[0032] Opcionalmente, la operación de "leer secuencialmente cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición" incluye las operaciones siguientes: leer secuencialmente los datos de imagen de la trama de imagen almacenada en cada uno de los v bloques de almacenamiento mediante un número de serie de cada uno de los v bloques de almacenamiento en un modo de ráfaga, en el que para cada uno de los v bloques de almacenamiento, leer datos de píxeles en cada una de las N matrices de datos en orden inverso según un número de serie de cada una de las N matrices de datos.
[0033] Opcionalmente, el procedimiento de lectura de datos de imagen se aplica a un recuadro dividido en un número M de bloques de imagen, donde los M bloques de imagen están dispuestos en un número de N filas, incluyendo cada uno de los M bloques de imagen un número v de filas de datos de imagen, cada fila de las v filas de datos de imagen está dividida en un número n de grupos, y cada uno de los n grupos incluye un número h de datos de imagen. La operación de "almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento almacena un número h de filas, y comprendiendo, cada fila de las h filas de datos, datos de imagen almacenados en una misma posición de cada grupo en la misma fila de cada bloque de imagen" incluye las operaciones siguientes: almacenar datos de imagen en cada fila de bloques de imagen mediante:
[0034] la extracción secuencial en orden de izquierda a derecha de un i-ésimo dato de imagen de cada uno de n grupos de una j-ésima fila de datos de imagen almacenados en una memoria intermedia, generando así un número h de grupos de imagen, y la disposición secuencial de los h grupos de imagen en un orden vertical según el orden en que se generan para obtener un j-ésimo grupo de disposición, y el almacenamiento del jésimo grupo de disposición en un j-ésimo bloque de almacenamiento, en el que cada uno de los h grupos de imagen comprende un número M*n/N de datos de imagen, 1 ≤ j ≤ v, 1 ≤ i ≤ h; y
[0035] en el que una memoria fuera del chip comprende un número v de bloques de almacenamiento, comprendiendo cada uno de los v bloques de almacenamiento h filas, y en el que en cada uno de los v bloques de almacenamiento, un j-ésimo grupo de disposición correspondiente a una j-ésima fila de datos de imagen de un k-ésimo fila de bloque de imagen es adyacente a un j-ésimo grupo de disposición correspondiente a una jésima fila de datos de imagen de una (k+1)-ésima fila de bloque de imagen, donde 1 ≤ k ≤ (N-1).
[0036] Opcionalmente, el procedimiento incluye además la operación siguiente: leer los datos de imagen desde un extremo de origen a través de dos filas de las memorias intermedias en una memoria dentro del chip en un modo de ping-pong, y escribir los datos de imagen en los bloques de almacenamiento de la memoria fuera del chip.
[0037] Opcionalmente, la operación de "leer los datos de imagen desde un extremo de origen a través de dos filas de las memorias intermedias en una memoria dentro del chip en un modo de ping-pong, y escribir los datos de imagen en los bloques de almacenamiento de la memoria fuera del chip" incluye la operación siguiente: almacenar datos de imagen en cada fila de los bloques de imagen mediante:
[0038] la lectura de una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y el almacenamiento de la f-ésima fila de datos de imagen en una a-ésima fila de las memorias intermedias en el orden de izquierda a derecha; y
[0039] el almacenamiento de la f-ésima fila de datos de imagen almacenados en una b-ésima fila de las memorias intermedias en los v bloques de almacenamiento, donde 1 ≤ e ≤ N, 1 ≤ f ≤ v, y a = 1, b = 2 o a = 2, b = 1. Opcionalmente, cada uno de los h grupos de imagen tiene una capacidad espacial preestablecida, que se calcula según la fórmula siguiente:
[0040] P ≥ m*3*n*B(bit).
[0041] donde P es la capacidad espacial preestablecida, m es el número de bloques de imagen en los que se divide el recuadro y n es el número de chips controladores utilizados para cada canal de color en cada uno de los m bloques de imagen.
[0042] Opcionalmente, cada una de las memorias intermedias incluye por lo menos un intervalo de almacenamiento, que se calcula según la fórmula siguiente:
[0043] lnter=2<i>≥ h;
[0044] donde Inter es el intervalo de almacenamiento, i es un valor mínimo que hace que Inter sea mayor o igual que h, y h es un número de datos de imagen incluidos en cada uno de los h grupos de imagen.
[0045] Opcionalmente, la operación de "leer una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y almacenar la f-ésima fila de datos de imagen en una a-ésima fila de las memorias intermedias en el orden de izquierda a derecha" incluye las operaciones siguientes:
[0046] leer un g-ésimo grupo de datos de imagen en la f-ésima fila de la e-ésima fila de los bloques de imagen; y cuando el intervalo de almacenamiento no es igual a 2<i>, recorrer una dirección de inicio del (g+1)-ésimo grupo de datos de imagen a lo largo de un número 2<i>-h de direcciones de datos de imagen y, a continuación, almacenarlo en una fila a-ésima de las memorias intermedias, en el que 1 ≤ g ≤ n-1.
[0047] En un segundo aspecto, en la presente divulgación se proporciona además un aparato de lectura de datos de imagen e incluye una unidad de almacenamiento y una unidad de lectura. La unidad de almacenamiento está configurada para almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, donde cada uno de los v bloques de almacenamiento almacena un número h de filas, y cada fila de datos incluye datos de imagen almacenados en la misma posición de cada grupo en la misma fila de cada bloque de imagen.
[0048] La unidad de lectura está configurada para realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento mediante: la lectura secuencial de cada fila de los datos de imagen en un orden vertical y la salida simultánea de los datos de imagen almacenados en la misma posición.
[0049] Opcionalmente, el dispositivo electrónico está provisto de una memoria fuera del chip configurada con los v bloques de almacenamiento, y cada uno de los v bloques de almacenamiento está dividido en un número h de grupos. La unidad de almacenamiento está configurada para recibir una trama de imagen, que incluye una pluralidad de bloques de imagen, incluyendo cada uno de la pluralidad de bloques de imagen un número v de filas de datos de imagen, estando cada fila de las v filas de datos de imagen dividida en una pluralidad de matrices de datos, incluyendo cada una de la pluralidad de matrices de datos un número h de datos de píxeles; y para cada uno de la pluralidad de bloques de imagen incluidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de la pluralidad de bloques de imagen en una j-ésima matriz de datos de un i-ésimo espacio de almacenamiento, donde 1 ≤ i ≤ v, 1 ≤ j ≤ h.
[0050] Opcionalmente, el dispositivo electrónico incluye una pluralidad de lámparas LED dispuestas en una matriz, donde la pluralidad de lámparas LED está configurada para visualizar la trama de imagen recibida bajo el accionamiento de N chips controladores de LED, y cada uno de los N chips controladores de LED es capaz de accionar v filas y h columnas de lámparas LED.
[0051] La trama de imagen incluye un número M de bloques de imagen, estando cada fila de datos de imagen en cada uno de los M bloques de imagen dividida en un número N de matrices de datos, donde cada canal de color de píxeles en la trama de imagen tiene un número B de bits de datos, y un tamaño de espacio de cada una de las N matrices de datos alcanza por lo menos M*N*3B bits.
[0052] En un tercer aspecto, en la presente divulgación se proporciona un dispositivo electrónico e incluye un medio de almacenamiento legible, un procesador y un aparato de lectura de datos de imagen. El aparato incluye una unidad de almacenamiento y una unidad de lectura.
[0053] La unidad de almacenamiento está configurada para almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento almacena un número h de filas, comprendiendo, cada fila de datos, datos de imagen almacenados en una misma posición de cada grupo en la misma fila de cada bloque de imagen.
[0054] La unidad de lectura está configurada para realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento mediante: la lectura secuencial de cada fila de datos de imagen en un orden vertical y la salida simultánea de los datos de imagen almacenados en la misma posición de la siguiente manera.
[0055] En un cuarto aspecto, en la presente divulgación se proporciona un medio de almacenamiento legible y almacena programas informáticos, en el que cuando se ejecutan los programas informáticos, se realiza el procedimiento de lectura de datos de imagen de una cualquiera de las reivindicaciones 1 a 7.
[0056] Otras características y ventajas de la presente divulgación se desarrollarán más adelante en la descripción y, además, se harán parcialmente evidentes a partir de la descripción, o se comprenderán a través de la implementación de la presente divulgación. El objeto y otras ventajas de la presente divulgación pueden implementarse y obtenerse a través de estructuras expuestas en la descripción, las reivindicaciones y los dibujos.
[0057] El objeto, características y ventajas de la presente divulgación serán más evidentes a partir de la descripción detallada de la presente divulgación junto con los dibujos.
[0058] Descripción de los dibujos
[0059] Para ilustrar más claramente las soluciones técnicas en realizaciones específicas de la presente divulgación o las soluciones técnicas en la técnica relacionada, a continuación, se describirán brevemente los dibujos utilizados en la descripción de las realizaciones específicas o en la técnica relacionada. Según parece, los dibujos descritos a continuación ilustran parte de las realizaciones de la presente divulgación, y los expertos en la materia pueden obtener otros dibujos basándose en los dibujos descritos a continuación sin pagar esfuerzos creativos.
[0060] La FIG. 1 es un diagrama de flujo de un procedimiento de lectura de datos de imagen según la presente divulgación;
[0061] la FIG. 2 es un diagrama de bloques esquemático de un recuadro según una realización de la presente divulgación;
[0062] la FIG. 3 es otro diagrama de flujo de un procedimiento de lectura de datos de imagen según la presente divulgación;
[0063] la FIG.4 es un diagrama esquemático que ilustra la configuración del espacio de una memoria fuera del chip según la presente divulgación;
[0064] la FIG. 5 es un diagrama esquemático que ilustra el procedimiento según el cual se almacenan los datos de imagen
[0065] en una memoria intermedia según la presente divulgación;
[0066] la FIG.6 es un diagrama esquemático que ilustra el recuento de cada contador según la presente divulgación; la FIG.7 es un diagrama esquemático que ilustra las etapas de almacenamiento en un procedimiento de lectura de datos de imagen según la presente divulgación;
[0067] la FIG.8 es un diagrama esquemático que ilustra las etapas de lectura en un procedimiento de lectura de datos de imagen según la presente divulgación;
[0068] la FIG. 9 es un diagrama esquemático que ilustra la comparación de la eficiencia de los procedimientos de lectura de datos de imagen según la presente divulgación;
[0069] la FIG. 10 es un diagrama esquemático que ilustra la comparación de recuadros con diferentes resoluciones según la presente divulgación; y
[0070] la FIG. 11 es un diagrama de bloques que ilustra un dispositivo electrónico configurado para realizar el procedimiento de lectura de datos de imagen descrito anteriormente según la presente divulgación.
[0071] Signos de referencia
[0072] 100-Dispositivo eléctrico
[0073] 110-Medio de almacenamiento legible
[0074] 120-Procesador
[0075] 200-Aparato de lectura de datos de imagen
[0076] 210-Unidad de almacenamiento
[0077] 220-Unidad de lectura
[0078] Descripción detallada
[0079] Para ilustrar más claramente los propósitos, las soluciones técnicas y las ventajas de la presente divulgación, la solución técnica de la presente divulgación se describirá de forma clara y completa junto con los dibujos. Al parecer, las realizaciones descritas a continuación son parte, no todas, de las realizaciones de la presente divulgación. En base a las realizaciones descritas en la presente memoria, todas las demás realizaciones obtenidas por los expertos en la materia sin trabajo creativo están dentro del alcance de la presente divulgación. El número de lámparas LED que puede controlar un chip controlador de LED actual es limitado, y un chip controlador de LED típicamente solo controla V filas y H columnas de lámparas LED, donde H es el canal de datos más grande del chip controlador de LED y así las lámparas LED de todo el recuadro deben iluminarse mediante la conexión en cascada de una pluralidad de chips controladores de LED. En una dirección vertical, el recuadro se divide en K partes alícuotas, donde el número de filas de cada parte es v, y v es el número de barrido de filas de los chips controladores de LED. Cuando las lámparas LED están iluminadas, la misma fila de las K partes alícuotas se conecta al mismo tiempo. La misma fila de K partes alícuotas significa que una N-ésima fila de K partes alícuotas está conectada al mismo tiempo, y un intervalo de valores de N es de 1 a V. Por ejemplo, una primera fila de K partes alícuotas está conectada al mismo tiempo, una segunda fila de K partes alícuotas está conectada al mismo tiempo, una tercera fila de K partes alícuotas está conectada al mismo tiempo, y así sucesivamente. En base a esto, el chip controlador de LED necesita iluminar k filas de lámparas LED al mismo tiempo, y una tarjeta receptora necesita enviar datos de la misma fila al chip controlador de LED de forma síncrona. En una dirección horizontal, es imposible conectar en cascada demasiados chips en la dirección horizontal debido a la limitación de un reloj de datos del chip controlador de LED.
[0080] Se supone que un ciclo del reloj de datos DCLK del chip controlador de LED es T, el número de bits de datos por canal de color por píxel es B (normalmente 16 bits). El chip controlador de LED recibe los datos en modo serie, por lo que el tiempo total (es decir, el ciclo del píxel) para enviar un píxel es t1 = B*T.
[0081] El tiempo que tarda un chip de control principal en leer un número m de datos de imagen que se van a enviar de m bloques de imagen es t2;
[0082] Además, para asegurar que la transmisión de datos no se interrumpa, t2 debe ser menor que t1. Para satisfacer t2 < t1, a continuación, se describen los procedimientos posibles.
[0083] (1) El DCLK se reduce y t1 aumenta. El límite inferior de DCLK es para asegurar que se pueda transmitir una imagen en una trama de tiempo, por lo que DCLK no se puede reducir infinitamente.
[0084] (2) Se reduce t2, se aumenta la frecuencia del reloj de lectura-escritura de una memoria externa o se aumenta la anchura de bits, pero este procedimiento aumentará el coste de la memoria externa y de un controlador principal. La otra es encontrar formas de mejorar la eficiencia de lectura de la memoria externa.
[0085] A medida que aumenta la resolución del recuadro, cuantos más puntos de píxel haya, más pequeño será el ciclo de DCLK que se debe establecer y más pequeño será T1. Teniendo en cuenta los requisitos de rendimiento de los chips LED y los requisitos de compatibilidad electromagnética (EMC) una sola placa, el DCLK tiene un límite superior, el número de chips en cascada tiene un límite superior y el tamaño de cada bloque de imagen en el recuadro también tiene un límite superior. En este caso, a fin de mejorar la resolución del LED de la caja, simplemente se puede aumentar el número de bloques de imagen y el número de matrices de datos, es decir, se puede aumentar el m mencionado anteriormente. Sin embargo, la eficiencia de lectura de los datos de imagen de la memoria externa es demasiado baja, por lo que el t2 es demasiado grande, por lo que el número de bloques de imagen y el número de matrices de datos son limitadas, y el número máximo de matrices de datos que la tarjeta receptora puede admitir y el tamaño de resolución del recuadro hasta cierto punto también son limitados.
[0086] En base a esto, la presente divulgación proporciona un procedimiento y un aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible para acortar el tiempo de lectura de datos de imagen en una memoria fuera del chip mediante un chip controlador de LED sobre la base de no cambiar la frecuencia del reloj de lectura-escritura del hardware o aumentar la anchura de bits en un modo de lectura en ráfaga.
[0087] A fin de facilitar la comprensión de la presente realización, primero se describe en detalle el procedimiento de lectura de datos de imagen proporcionado en la presente divulgación.
[0088] Para el recuadro mencionado anteriormente se divide en K partes alícuotas en la dirección vertical, el recuadro se divide en L partes alícuotas en la dirección horizontal para obtener K*L regiones de visualización de imagen, y las marcas 1, 2, 3,..., m se añaden secuencialmente a las K*L regiones de visualización de imagen. En consecuencia, la trama de imagen visualizada en el recuadro también incluye K*L, bloques de imagen, cada uno de los K*L, bloques de imagen corresponde a una respectiva de las K*L regiones de visualización de imagen, y los K*L bloques de imagen también están marcados como 1, 2, 3,..., m, respectivamente. Como se ilustra en la FIG.2, es un esquema de escenario de 2 pliegues en la dirección horizontal y m/2 pliegues en la dirección vertical para el recuadro. En consecuencia, para la trama de imagen visualizada en el recuadro, la trama de imagen incluye dos bloques de imagen en la dirección horizontal y m/2 bloques de imagen en la dirección vertical. v y h son el número de barridos de filas y el número de canales de datos configurados por cada chip controlador de LED, respectivamente, y n es el número de cascadas de chips controladores de LED en la dirección horizontal.
[0089] En el escenario mencionado anteriormente, una trama de imagen se divide en m bloques de imagen y se requieren m matrices de datos. Los datos de imagen de la misma posición de cada bloque de imagen deben enviarse simultáneamente, donde la misma posición se refiere a la misma posición en ambas direcciones horizontal y vertical. Por ejemplo, cada bloque de imagen se puede dividir por igual en la dirección horizontal, y se supone que se obtienen n grupos de imagen dividiéndose por igual en una longitud de h.
[0090] En la dirección horizontal, 1~h es un primer grupo de imagen, (h+1)~2h es un segundo grupo de imagen, y así sucesivamente, [(n-2)*h+1]~(n-1)*h es un (n-1)-ésimo grupo de imagen, y [(n-1)*h+1]~n*h es un n-ésimo grupo de imagen.
[0091] En la solución existente, para cada uno de los m bloques de imagen, es necesario leer secuencialmente los datos de la imagen desde el lado más a la derecha hasta el lado más a la izquierda. Por ejemplo, para cada bloque de imagen, en primer lugar, se leen los datos de la posición más a la derecha, es decir, la posición n*h, en un n-ésimo grupo de imagen, y, a continuación, se leen los datos de la posición (n-1)*h en un (n-1)-ésimo grupo de imagen hasta que se leen los datos de la posición h en un primer grupo de imagen; en segundo lugar, volviendo al lado más a la derecha, se leen los datos de la posición n*h-1 en el n-ésimo grupo de imagen hasta que se leen los datos de la posición h-1 en el primer grupo de imagen; y así sucesivamente hasta que se leen los datos en la posición 1 del primer grupo de imagen.
[0092] De ello se puede observar que, en esta solución, los datos deben leerse y transmitirse uno a uno, de modo que la eficacia es baja y el tiempo de lectura es largo, y los problemas anteriores pueden mejorarse adoptando un procedimiento de lectura de datos de imagen en ráfaga de la presente divulgación.
[0093] Haciendo referencia a la FIG. 1, la FIG. 1 es un diagrama de flujo que ilustra un procedimiento de lectura de datos de imagen según la presente divulgación. El procedimiento de lectura de datos de imagen ilustrado en la FIG.1 se puede aplicar a un dispositivo electrónico, y el dispositivo electrónico puede ser cualquier dispositivo que tenga una función de procesamiento de imágenes. Como se ilustra en la FIG.1, el procedimiento de lectura de datos de imagen incluye las etapas que se describen a continuación.
[0094] En la etapa S110, los datos de imagen en cada fila de bloques de imagen se almacenan en un número v de bloques de almacenamiento, donde cada uno de los v bloques de almacenamiento almacena un número h de filas, y cada fila de datos incluye datos de imagen en una misma posición de cada grupo en la misma fila de cada bloque de imagen.
[0095] En la etapa S120, la salida de cada uno de los v bloques de almacenamiento se realiza secuencialmente de la siguiente manera.
[0096] Cada fila de datos de imagen se lee secuencialmente en un orden vertical y se da salida a los datos de imagen en la misma posición simultáneamente.
[0097] En la presente divulgación, el dispositivo electrónico puede incluir una memoria dentro del chip y una memoria fuera del chip. En vista del espacio de almacenamiento limitado de la memoria dentro del chip, cada fila de datos de imagen en la trama de imagen recibida puede adquirirse primero a través de una memoria intermedia de la memoria dentro del chip, y los datos de imagen se organizan de una manera específica; y, a continuación, los datos de imagen se almacenan en un bloque de almacenamiento proporcionado en la memoria fuera del chip y, cuando se leen y se da salida a los datos en el bloque de almacenamiento, los puntos de datos de imagen discretos en el recuadro pueden leerse en ráfagas, el tiempo de lectura del chip controlador de LED de los datos de imagen en la memoria fuera del chip se acorta y la tarjeta receptora que puede admitir el recuadro con múltiples matrices de datos y gran resolución se logra a un menor coste.
[0098] En la presente divulgación, la etapa S110 puede tener diferentes implementaciones. En una realización específica, en el caso de que el dispositivo electrónico incluya una pluralidad de lámparas LED dispuestas en una matriz, donde la pluralidad de lámparas LED está configurada para visualizar la trama de imagen recibida bajo el accionamiento de N chips controladores de LED, y cada uno de los N chips controladores de LED es capaz de accionar v filas y h columnas de lámparas LED, la memoria fuera del chip puede abrirse con los v bloques de almacenamiento, donde cada bloque de almacenamiento se divide en un número h de grupos, y cada grupo es un espacio de direcciones continuo en la memoria fuera del chip. El dispositivo electrónico establece el orden de los v bloques de almacenamiento y los h grupos en cada bloque de almacenamiento, lo que se puede lograr estableciendo números.
[0099] En este caso, la etapa S110, como se ilustra en la FIG. 3, puede incluir las subetapas que se describen a continuación.
[0100] En la etapa S31, se recibe una trama de imagen, donde la trama de imagen incluye una pluralidad de bloques de imagen, cada uno de la pluralidad de bloques de imagen incluye v filas de datos de imagen, cada fila de las v filas de los datos de imagen se divide en una pluralidad de matrices de datos, y cada una de la pluralidad de matrices de datos incluye un número h de datos de píxeles.
[0101] En la etapa S32, para cada uno de la pluralidad de bloques de imagen incluidos en la trama de imagen, los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de la pluralidad de bloques de imagen se escriben en una j-ésima matriz de datos de un i-ésimo espacio de almacenamiento, donde 1 ≤ i ≤ v, 1 ≤ j ≤ h.
[0102] La trama de imagen puede incluir M bloques de imagen, cada fila de datos de imagen en cada uno de los M bloques de imagen se divide en N matrices de datos, el número de bits de datos en cada canal de color de píxeles en la trama de imagen es B y el tamaño del espacio de cada una de las N matrices de datos alcanza por lo menos M*N*3B bits.
[0103] Opcionalmente, la etapa S32 puede implementarse en las subetapas que se describen a continuación.
[0104] Se adquiere una i-ésima fila de datos de imagen de la trama de imagen en orden de arriba a abajo, y la i-ésima fila de datos de imagen adquirida se almacena en la memoria intermedia.
[0105] Para la pluralidad de matrices de datos de los i-ésimos datos de imagen, una j-ésima posición de los datos de píxeles de cada una de las N matrices de datos se leen secuencialmente para obtener un número N de datos de píxeles, que se escriben en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento.
[0106] Opcionalmente, en la presente divulgación, el dispositivo electrónico puede estar configurado con un contador de reloj RCnt y un contador del canal de datos GRPCnt. En este caso, la etapa en la cual para cada matriz de datos de los i-ésimos datos de imagen, se lee secuencialmente una j-ésima posición de datos de píxeles de cada matriz de datos para obtener N datos de píxeles, y los N datos de píxeles se escriben en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento, se puede implementar en las subetapas que se describen a continuación.
[0107] Cuando se comienza a leer la i-ésima fila de datos de imagen desde la memoria intermedia, se reinician el contador de reloj RCnt y el contador del canal de datos GRPCnt.
[0108] Se realiza un recuento cíclico en el contador de reloj RCnt, y se leen los datos de píxeles de una (GRPCnt+1)-ésima posición en una (RCnt+1)-ésima matriz de datos de la i-ésima fila de datos de imagen en cada recuento. Cuando un valor del contador de reloj RCnt alcanza (N-1), se cuenta el contador del canal de datos GRPCnt y los N datos de píxeles leídos actualmente se escriben en un (GRPCnt+1)-ésimo grupo del i-ésimo bloque de almacenamiento en un modo de ráfaga.
[0109] Opcionalmente, el dispositivo electrónico puede asignar un intervalo de almacenamiento Inter correspondiente para cada grupo en el bloque de almacenamiento, donde el intervalo de almacenamiento Inter es capaz de almacenar los píxeles de por lo menos una matriz de datos, es decir, Inter es mayor o igual que h. En detalle, en la presente divulgación, Inter = 2<i>≥ h, donde i puede tomar el valor mínimo que hace que Inter sea mayor o igual que h. En este caso, cada intervalo de almacenamiento almacena un número h de píxeles.
[0110] En consecuencia, la etapa 32 puede incluir además las subetapas que se describen a continuación.
[0111] Cuando el valor del contador de reloj RCnt alcanza (N-1), y un valor del contador del canal de datos GRPCnt alcanza (Inter-1), se determina que la lectura de la i-ésima fila de datos de imagen está completa, y se comienza a leer la siguiente fila de datos de imagen de la trama de imagen desde la memoria intermedia.
[0112] Además, el dispositivo electrónico puede configurarse con un contador de barrido de filas BLKCnt, en la presente divulgación, el valor inicial de BLKCnt es 1, y un valor del BLKCnt se acumula en 1 cada vez que GRPCnt = Inter - 1, y el valor de BLKCnt se establece en 1 cuando el valor del BLKCnt alcanza v. En otras palabras, en el caso de que se inicie el procesamiento de cada trama de imagen, por ejemplo, los datos de imagen de dicha trama se almacenan en la memoria intermedia, el valor del BLKCnt se establece en 1 y, en el caso de que la trama de imagen se escriba en la memoria fuera del chip, el valor del BLKCnt alcanza v. En la presente divulgación, la etapa S120 puede incluir las subetapas que se describen a continuación. Después de que la trama de imagen se escriba en la memoria fuera del chip, la operación de leer secuencialmente cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición.
[0113] En detalle, leer secuencialmente cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición se pueden implementar en las subetapas que se describen a continuación.
[0114] Los datos de imagen de la trama de imagen almacenada en cada uno de los v bloques de almacenamiento se leen secuencialmente según el número de serie de cada uno de los v bloques de almacenamiento en el modo de ráfaga, donde, para cada uno de los v bloques de almacenamiento, los datos de píxeles en cada una de la pluralidad de matrices de datos se leen en orden inverso según el número de serie de cada una de la pluralidad de matrices de datos.
[0115] Opcionalmente, en otra realización específica, la realización del procedimiento anterior se puede aplicar a un recuadro dividido en M bloques de imagen, donde los M bloques de imagen están dispuestos en N filas, cada uno de los M bloques de imagen incluye v filas de datos de imagen, cada fila de las v filas de datos de imagen se divide en n grupos, y cada uno de los n grupos incluye h datos de imagen. Según la realización del procedimiento de lectura de datos de imagen descrito anteriormente, la etapa S110 se puede implementar de la siguiente manera e incluye las etapas que se describen a continuación.
[0116] En la etapa S201, almacenar datos de imagen en cada fila de los bloques de imagen se puede implementar de la siguiente manera.
[0117] Los i-ésimos datos de imagen de cada grupo de n grupos se extraen secuencialmente de una j-ésima fila de datos de imagen almacenados en una memoria intermedia en orden de izquierda a derecha, y se generan en consecuencia h grupos de imagen, donde los h grupos de imagen se organizan secuencialmente en un orden vertical según el orden secuencial generado para obtener un j-ésimo grupo de disposición, y el j-ésimo grupo de disposición se almacena en un j-ésimo bloque de almacenamiento, donde cada uno de los h grupos de imagen incluye M*n/N datos de imagen, 1 ≤ j ≤ v, 1 ≤ i ≤ h.
[0118] Donde una memoria fuera del chip incluye los v bloques de almacenamiento, y cada uno de los v bloques de almacenamiento incluye h filas; y en cada uno de los v bloques de almacenamiento, el j-ésimo grupo de disposición correspondiente a una j-ésima fila de datos de imagen de una k-ésima fila de las N filas de los M bloques de imagen es adyacente al j-ésimo grupo de disposición correspondiente a una j-ésima fila de datos de imagen de una (k+1)-ésima fila de las N filas de los M bloques de imagen, donde 1 ≤ k ≤ (N-1).
[0119] Específicamente, haciendo referencia a la FIG.7, primero, se extraen unos primeros datos de imagen de cada grupo en una primera fila de datos de imagen almacenados en una memoria intermedia para formar un primer grupo de imagen, en este momento, el grupo de imagen incluye los primeros datos de imagen de cada uno de los 2n grupos, es decir, el grupo de imagen incluye 2n datos de imagen. De forma similar, los datos de imagen restantes del segundo al h-ésimo se seleccionan para formar grupos de imagen del segundo al h-ésimo, respectivamente. A continuación, los h grupos de imagen se disponen en una dirección vertical según el orden secuencial generado para obtener un primer grupo de disposición correspondiente a la primera fila de datos de imagen, y el primer grupo de disposición se almacena en un primer bloque de almacenamiento. En este momento, la primera fila de datos de imagen en la primera fila de bloques de imagen del recuadro se ha almacenado en el bloque de almacenamiento. La segunda fila de datos de imagen en la primera fila de bloques de imagen genera un segundo grupo de disposición, y el segundo grupo de disposición se almacena en un segundo bloque de almacenamiento, el bloque de imagen de la primera fila en los v bloques de almacenamiento según el proceso descrito anteriormente, y así sucesivamente, hasta que las v filas de datos de imagen en la primera fila de bloques de imagen se almacenan respectivamente en los v bloques de almacenamiento, a continuación, la segunda fila de bloques de imagen se somete al flujo de almacenamiento anterior, hasta que todos los datos de imagen en las n filas de bloques de imagen se almacenan en los v bloques de almacenamiento, y se da salida a los datos de imagen en los v bloques de almacenamiento.
[0120] Aquí, la salida de cada uno de los v bloques de almacenamiento se implementa secuencialmente de la siguiente manera, leer secuencialmente cada fila de los datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición.
[0121] Donde hasta que se escribe una trama de imagen, es decir, todos los datos de imagen en todos los bloques de imagen del recuadro se almacenan en los bloques de almacenamiento, la salida de imagen se lee repentinamente desde la h-ésima fila del primer bloque de almacenamiento, y después de que se lee la hésima fila, y se lee la fila h-1 hasta que se lee el bloque de almacenamiento actual. A continuación, una dirección salta a una dirección de inicio de la h-ésima fila del segundo bloque de almacenamiento hasta que todos los bloques de almacenamiento se leen en secuencia, como se ilustra en la FIG.8.
[0122] Opcionalmente, en el caso de que se escriban todas las N filas de bloques de imagen, los grupos de disposición formados por cada fila de bloques de imagen son adyacentes a la izquierda y a la derecha, es decir, el primer grupo de disposición está en el lado izquierdo o derecho del segundo grupo de disposición. En este momento, una fila de todo el bloque de almacenamiento tiene N*M*n/N datos de imagen, es decir, M*n datos de imagen están presentes.
[0123] Aquí, los M*n datos de imagen en la h-ésima fila del primer bloque de almacenamiento leen los datos de imagen en la misma posición en el bloque de imagen correspondiente en el recuadro en orden de derecha a izquierda. Por ejemplo, se da salida a M fragmentos de n*h datos de imagen en M matrices de datos simultáneamente, a continuación, se da salida a M fragmentos de (n-1)*h datos de imagen simultáneamente hasta que se da salida a M fragmentos de h datos de imagen simultáneamente, y, a continuación, se da salida a M fragmentos de n*(h-1) datos de imagen en M fragmentos de h-1 datos de imagen, y así sucesivamente, es decir, se da salida a los datos de imagen en la misma posición de n grupos en M bloques de imagen simultáneamente.
[0124] La lectura en ráfaga y la salida en ráfaga de datos de imagen discretos que no están conectados entre sí en un bloque de imagen en recuadro se logran a través de la disposición anterior de datos de imagen en el bloque de almacenamiento y una forma de salida de los datos de imagen en el bloque de almacenamiento.
[0125] Obsérvese que se da salida a los M datos de imagen en las M matrices de datos a través de un ciclo de píxel, es decir, se da salida a los M*n datos de imagen de la h-ésima fila a través de N ciclos de píxel, y, a continuación, se da salida a los M*n datos de imagen de la (h-1)-ésima fila del primer bloque de almacenamiento según el proceso anterior.
[0126] Un orden de lectura del bloque de almacenamiento y un grupo horizontal se determina al leer de un primer grupo a un v-ésimo grupo o del v-ésimo grupo al primer grupo, leyendo de una primera fila a una h-ésima fila o leyendo de la h-ésima fila a la primera fila según los requisitos del chip controlador de LED y el orden de disposición de un RGB de tres componentes, y el orden de lectura en la realización anterior es simplemente un ejemplo.
[0127] Además, el grupo de imagen tiene una capacidad espacial preestablecida y se calcula dicha capacidad espacial según la fórmula siguiente: P ≥ m*3*B(bit), donde P es el valor espacial preestablecido, m es el número de bloques de imagen dividido por el recuadro, n es el número de chips controladores utilizados para cada canal de color en cada bloque de imagen y el número 3 se caracteriza por ser el RGB de tres componentes.
[0128] La memoria fuera del chip se abre con v espacios de bloque para formar v bloques de almacenamiento, donde cada espacio de bloque se divide en h filas, los espacios de direcciones continuos en la memoria fuera del chip se utilizan en el intragrupo y cada grupo de imagen necesita satisfacer los requisitos de la capacidad espacial actual, como se ilustra en la FIG.4.
[0129] Además, el procedimiento incluye la etapa siguiente.
[0130] En la etapa S122, los datos de imagen del extremo de origen se leen en un modo de ping-pong a través de las dos filas de las memorias intermedias en la memoria dentro del chip y se escriben en los v bloques de almacenamiento de la memoria fuera del chip.
[0131] En otras palabras, en la implementación, cada fila de datos de imagen obtenida se almacena de manera alternada en las dos memorias intermedias.
[0132] Además, la etapa S122 se puede lograr mediante las etapas siguientes e incluye las etapas que se describen a continuación.
[0133] El almacenamiento de los datos de imagen en cada fila de los M bloques de imagen se implementa de la siguiente manera.
[0134] Se lee una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y la f-ésima fila de datos de imagen se almacena en una a-ésima fila de las memorias intermedias en orden de izquierda a derecha.
[0135] La f-ésima fila de datos de imagen almacenada en una b-ésima fila de las memorias intermedias se almacena en los v bloques de almacenamiento, donde 1 ≤ e ≤ N, 1 ≤ f ≤ v, y a = 1, b = 2 o a = 2, b = 1.
[0136] Las dos filas de memorias intermedias se proporcionan en un chip de control principal para almacenar de manera alternada cada fila de datos enviados por el extremo de origen, como se ilustra en la FIG.5, donde h son los canales de datos abiertos por cada chip controlador de LED, y n representa el número de chips controladores utilizados por cada canal de color de cada bloque de imagen. El número de pliegues en la dirección horizontal del recuadro no es fijo, y el bloque de imagen de 2 pliegues ilustrado en la FIG. 5 es un ejemplo.
[0137] Aquí, las dos filas de memorias intermedias en la memoria dentro del chip funcionan simultáneamente. Cuando una fila de memorias intermedias lee la segunda fila de datos de imagen de la primera fila de bloques de imagen, en la otra fila de memorias intermedias, la primera fila de datos de imagen de la primera fila de bloques de imagen se almacena en el primer bloque de almacenamiento al mismo tiempo hasta que todas las v filas de datos de imagen de la primera fila de bloques de imagen se leen y escriben en los v bloques de almacenamiento, y, a continuación, se comienza a realizar la lectura y escritura de la segunda fila de bloques de imagen. El proceso es el mismo que el de la realización anterior y no se repetirá aquí.
[0138] Además, la memoria intermedia incluye por lo menos un intervalo de almacenamiento, y el intervalo de almacenamiento se calcula según la fórmula siguiente: Inter=2<i>≥ h, donde Inter es el intervalo de almacenamiento, i es un valor mínimo que hace que Inter sea mayor o igual que h, y h es el número de las v filas de datos de imagen incluidas en cada uno de los h grupos de imagen.
[0139] Además, la lectura de una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y el almacenamiento de la f-ésima fila de datos de imagen en una a-ésima fila de las memorias intermedias en orden de izquierda a derecha se puede lograr mediante las etapas siguientes, e incluye las etapas que se describen a continuación.
[0140] Etapa una, se lee un g-ésimo grupo de datos de imagen en la f-ésima fila de la e-ésima fila de los M bloques de imagen.
[0141] Etapa dos, cuando el intervalo de almacenamiento no es igual que 2<i>, se almacena una dirección de inicio del (g+1)-ésimo grupo de datos de imagen durante 2<i>-h direcciones de datos de imagen y, a continuación, se almacenan en una fila a-ésima de las memorias intermedias, donde 1 ≤ g ≤ (n-1).
[0142] Aquí, cuando no es igual a 2<i>, se almacena una dirección de inicio de los datos del segmento siguiente en 2<i>-h direcciones de píxeles y XX ilustrado en la FIG 5 es el espacio omitido.
[0143] Como se ilustra en la FIG.6, un contador RCnt representa un contador de reloj de lectura, GRPCnt representa un contador del canal de datos LED y BLKCnt representa un contador de barrido de filas. El número de chips LED utilizados en la dirección horizontal del recuadro se establece en N, y el número de barridos de filas de cada bloque de imagen se establece en V. El recuento de bucles de 0 a (N-1) se realiza en RCnt. El recuento de bucles de 0 a (Inter-1) se realiza en GRPCnt. El recuento de bucles de 1 a V se realiza en BLKCnt. Cada condición de recuento se muestra en la FIG. 6. rd_clk representa un reloj de lectura para una memoria intermedia de fila dentro del chip, y Sol representa una marca de fila para cada fila. Se realiza un procesamiento de restablecimiento en RCnt y GRPCnt para cada fila, y se realiza un procesamiento de preestablecimiento en 1 en el BLKCnt para cada trama.
[0144] En cada momento, una dirección de lectura rd_addr de la memoria intermedia de fila es igual a {RCnt, GRPCnt}, y cuando Rcnt = (N-1) y GRPCnt = (Inter-1), finaliza la lectura de la fila actual. Siempre que Rcnt = (N-1), los N datos de píxeles leídos se escriben en un BLKCnt-ésimo bloque y un (GRPCnt+1)-ésimo grupo de la memoria fuera del chip en un modo de ráfaga, y un lugar de inicio de escritura en el intragrupo es m*3*n*B (dirección de bit), como se ilustra en la FIG.7.
[0145] La FIG. 9 es un diagrama esquemático que ilustra la comparación de la eficiencia de los procedimientos de lectura de datos de imagen según la presente divulgación.
[0146] Donde t1 representa el intervalo de tiempo entre el inicio del comando de lectura originado hasta el retorno de los datos de lectura. La solución de la técnica relacionada tiene una sobrecarga de tiempo t1 cuando se leen los datos de cada píxel LED. En la presente divulgación, una lectura en ráfaga tiene simplemente una sobrecarga de tiempo t1, y si se utiliza la máxima lectura en ráfaga admitida por la memoria externa, el tiempo de lectura se puede ahorrar tanto como sea posible.
[0147] El número de matrices de datos se establece en m, el reloj de datos del chip controlador de LED DCLK se establece en f, y el tamaño de resolución de cada bloque de imagen se establece en V*H, como se ilustra en la FIG.10, la anchura de bits de datos de cada canal se establece en N, y la velocidad de trama de la imagen se establece en F, por lo que, f > V*H*N*F.
[0148] La anchura de banda instantánea BW de los datos transmitidos por el chip controlador de LED es igual a 3*m*f*, cuando m=32 y f=9,6 MHz, anchura de banda = 0,92 Gbps, es decir, la anchura de banda instantánea para leer los datos de LED debe ser superior a 0,92 Gbps.
[0149] La eficiencia de lectura de la solución de la técnica relacionada es relativamente baja, cuando la eficiencia de lectura es del 10 % al 40 %, si la anchura de banda efectiva alcanza los 0,92 Gbps y la anchura de banda física de la memoria externa corresponde de 2,3 Gbps a 9,2 Gbps. Según el procedimiento de lectura de datos de imagen proporcionado en la presente divulgación, la eficiencia de lectura de una imagen puede alcanzar del 70 % al 90 %, la anchura de banda física de una memoria externa corresponde de 1,0 Gbps a 1,3 Gbps. Como se ilustra en la FIG.10, si la resolución horizontal del recuadro original izquierdo se incrementa a 2*H (el total de píxeles de cada bloque de imagen se duplica y f debe duplicarse en consecuencia), es decir, se convierte en el recuadro ampliado horizontal del medio, la resolución vertical permanece sin cambios y, entonces, BW=3*32*9,6M*2=1,84 Gbps. Los requisitos de anchura de banda para la memoria externa de las dos soluciones son de 4,6 Gbps a 18,4 Gbps y de 2,0 Gbps a 2,6 Gbps, respectivamente.
[0150] Si la resolución horizontal del recuadro permanece sin cambios, la resolución vertical del recuadro original izquierdo se incrementa a 2*V (es necesario duplicar la matriz de datos), es decir, se convierte en el recuadro ampliado horizontal del medio y, entonces, BW=3*64*9,6M*2=1,84 Gbps. Los requisitos de anchura de banda para la memoria externa de las dos soluciones son de 4,6 Gbps a 18,4 Gbps y de 2,0 Gbps a 2,6 Gbps, respectivamente.
[0151] De este modo, el requisito de anchura de banda de la memoria externa de la presente divulgación puede ser menor, y la tarjeta receptora de recuadro con matriz de datos múltiples y gran resolución puede ser admitida por el chip de control principal con bajo rendimiento y la memoria externa. El chip de control principal incluye una matriz de puertas programables in situ (FPGA).
[0152] La FIG. 10 es un diagrama esquemático que ilustra un dispositivo 100 electrónico para implementar el procedimiento de análisis de imágenes según la presente divulgación. En esta realización, el dispositivo electrónico 100 puede ser, pero no está limitado a, un ordenador personal (PC), un ordenador portátil, un dispositivo de vigilancia, un servidor y otros dispositivos informáticos con capacidad de lectura de datos de imagen y procesamiento.
[0153] El dispositivo 100 electrónico incluye un aparato 200 de lectura de datos de imagen, un medio 110 de almacenamiento legible y un procesador 120. En la presente divulgación, el aparato 200 de lectura de datos de imagen incluye por lo menos un módulo de función de software que puede almacenarse en el medio 110 de almacenamiento en forma de software o firmware, o fijarse en un sistema operativo (OS) del dispositivo 100 electrónico. El procesador 120 está configurado para ejecutar módulos de software ejecutables almacenados en el medio 110 de almacenamiento legible, por ejemplo, los módulos de función de software y los programas informáticos están incluidos en el aparato 200 de lectura de datos de imagen. En esta realización, el aparato 200 de lectura de datos de imagen puede estar integrado en el sistema operativo como parte del sistema operativo. Específicamente, el aparato 200 de lectura de datos de imagen incluye una unidad 210 de almacenamiento y una unidad 220 de lectura.
[0154] La unidad 210 de almacenamiento está configurada para almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, y cada uno de los v bloques de almacenamiento almacena un número h de filas, donde cada fila de datos incluye datos de imagen en una misma posición de cada grupo en la misma fila de cada bloque de imagen. En la presente divulgación, la unidad 210 de almacenamiento está configurada específicamente para recibir una trama de imagen, donde la trama de imagen incluye una pluralidad de bloques de imagen, cada uno de la pluralidad de bloques de imagen incluye v filas de datos de imagen, cada fila de las v filas de los datos de imagen se divide en una pluralidad de matrices de datos, y cada una de la pluralidad de matrices de datos incluye h datos de píxeles; y para cada uno de la pluralidad de bloques de imagen incluidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de la pluralidad de matrices de datos en una i-ésima fila de cada uno de la pluralidad de bloques de imagen en una j-ésima matriz de datos de un i-ésimo espacio de almacenamiento, donde 1 ≤ i ≤ v, 1 ≤ j ≤ h.
[0155] La unidad 220 de lectura está configurada para realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento de la siguiente manera: leer secuencialmente cada fila de los datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición.
[0156] Se puede entender que el procedimiento de operación específico de cada módulo de función en la realización puede referirse a la descripción detallada de las etapas correspondientes en las realizaciones del procedimiento anteriores, y no se repetirá en la realización.
[0157] En conclusión, la presente divulgación proporciona un procedimiento y un aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible, donde el procedimiento de lectura de datos de imagen incluye almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, cada uno de los v bloques de almacenamiento almacena un número h de filas, y cada fila de datos incluye datos de imagen en una misma posición de cada grupo en la misma fila de cada bloque de imagen; y realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento mediante: la lectura secuencial de cada fila de los datos de imagen en un orden vertical, y la salida simultánea de los datos de imagen en la misma posición. Sin cambiar la frecuencia del reloj de lectura-escritura del hardware ni aumentar la anchura de bits, el tiempo necesario para la lectura de datos de imagen en una memoria fuera del chip mediante un chip controlador de LED se acorta al adoptar un modo de lectura en ráfaga. Se ha de entender que los dispositivos y procedimientos divulgados en las realizaciones de la presente divulgación pueden implementarse de otras maneras. Las realizaciones de aparatos anteriores son meramente ilustrativas. Por ejemplo, los diagramas de flujo y los diagramas de bloques de los dibujos ilustran posibles implementaciones de arquitecturas, funciones y operaciones de sistemas, procedimientos y productos de programas informáticos según una pluralidad de realizaciones de la presente divulgación. En este sentido, cada bloque de un diagrama de flujo o diagrama de bloques puede representar un módulo, un segmento de programa o parte de códigos que contiene una o más instrucciones ejecutables para implementar funciones lógicas especificadas. Obsérvese que, en algunas realizaciones alternativas, las funciones indicadas en los bloques pueden tener un orden diferente al indicado en los dibujos. Por ejemplo, dos bloques secuenciales pueden, de hecho, ejecutarse de forma sustancialmente concurrente, o a veces ejecutarse en orden inverso, lo que depende de las funciones implicadas. Obsérvese que cada bloque de los diagramas de bloques y/o diagramas de flujo, y las combinaciones de bloques en los diagramas de bloques y/o diagramas de flujo, pueden implementarse no solo por sistemas basados en hardware de propósito específico que realizan funciones o acciones especificadas, sino también por combinaciones de hardware e instrucciones informáticas de propósito específico.
[0158] Además, los módulos funcionales en las realizaciones de la presente divulgación pueden integrarse entre sí para formar una parte independiente, o cada módulo puede existir solo, o dos o más módulos pueden integrarse para formar una parte independiente. Obsérvese que tal como se usa en la presente memoria, el término "comprende", "incluye" o cualquier otra variante del mismo pretende abarcar una inclusión no exclusiva, de modo que un proceso, procedimiento, artículo o dispositivo que incluye una serie de elementos no solo incluye los elementos expresamente enumerados, sino que también incluye otros elementos que no están expresamente enumerados o que son inherentes a dicho proceso, procedimiento, artículo o dispositivo. En ausencia de más restricciones, los elementos definidos por la declaración "incluido un..." no excluyen la presencia de elementos idénticos adicionales en el proceso, procedimiento, artículo o dispositivo que incluye los elementos.
[0159] Será evidente para los expertos en la materia que la presente divulgación no se limita a los detalles de las realizaciones ejemplares anteriores, y que la presente divulgación puede realizarse de otras formas.
[0160] Los números de referencia en las reivindicaciones no deben interpretarse como limitativos de las reivindicaciones.
[0161] Aplicabilidad industrial
[0162] La presente divulgación proporciona un procedimiento y un aparato de lectura de datos de imagen, un dispositivo electrónico y un medio de almacenamiento legible para acortar el tiempo necesario para la lectura de datos de imagen en una memoria fuera del chip mediante un chip controlador de LED sin cambiar la frecuencia del reloj de lectura-escritura del hardware o aumentar la anchura de bits al adoptar un modo de lectura en ráfaga.

Claims (12)

1. REIVINDICACIONES
1. Un procedimiento de lectura de datos de imagen adecuado para un dispositivo electrónico, comprendiendo el dispositivo electrónico una memoria fuera del chip configurada con un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento está dividido en un número h de filas, en el que cada fila de las h filas es un espacio de direcciones continuo en la memoria fuera del chip, el dispositivo electrónico comprende una pluralidad de lámparas LED dispuestas en una matriz y un número n de chips controladores de LED y la pluralidad de lámparas LED está configurada para accionarse mediante los n chips controladores de LED para visualizar una trama de imagen recibida, estando cada uno de los n chips controladores de LED operativo para accionar las lámparas LED en un número de v filas y h columnas, en el que cada chip controlador de LED comprende h canales de datos y está adaptado para controlar v filas, n cascadas de chips controladores de LED en la dirección horizontal y n es un número de chips controladores utilizados para cada canal de color en cada uno de los M bloques de imagen; la trama de imagen comprende un número M de bloques de imagen, cada bloque de imagen comprende un número v de filas de datos de imagen, cada fila de los datos de imagen se divide en un número n de matrices de datos, cada matriz de datos comprende un número h de datos de píxeles; comprendiendo el procedimiento de lectura de datos de imagen: almacenar (S110) datos de imagen en cada fila de bloques de imagen en los v bloques de almacenamiento, comprendiendo, cada fila de las h filas de datos, datos de imagen en una misma posición de cada grupo en la misma fila de cada bloque de imagen; y
realizar secuencialmente (S120) la salida de cada uno de los v bloques de almacenamiento, mediante: la lectura secuencial de cada fila de los datos de imagen en un orden vertical, y la salida simultánea de los datos de imagen en la misma posición de modo que los v bloques de almacenamiento se lean secuencialmente y para cada bloque de almacenamiento las h filas se lean secuencialmente en el orden vertical; y caracterizado por que el almacenamiento (S110) de datos de imagen comprende:
recibir (S31) una trama de imagen; en la que
para cada uno de los M bloques de imagen comprendidos en la trama de imagen, escribir (S32) los datos de píxeles en una j-ésima posición de cada una de las matrices de datos en una i-ésima fila de cada uno de los M bloques de imagen en una j-ésima fila de las h filas en un i-ésimo bloque de almacenamiento, en el que 1 ≤ i ≤ v, 1 ≤ j ≤ h.
2. El procedimiento de lectura de datos de imagen según la reivindicación 1, en el que cada canal de color de píxeles en la trama de imagen tiene un número B de bits de datos, y un tamaño de espacio de cada una de las n matrices de datos alcanza por lo menos M*N*3B bits.
3. El procedimiento de lectura de datos de imagen según la reivindicación 1 o 2, en el que el dispositivo electrónico comprende una memoria dentro del chip provista de una memoria intermedia, y en el que "para cada uno de los M bloques de imagen comprendidos en la trama de imagen, escribir (S32) los datos de píxeles en una j-ésima posición de cada una de las matrices de datos en una i-ésima fila de cada uno de los M bloques de imagen en una j-ésima matriz de datos de un i-ésimo bloque de almacenamiento" comprende: obtener una i-ésima fila de datos de imagen de la trama de imagen en orden de arriba a abajo, y almacenar la i-ésima fila de datos de imagen obtenida en la memoria intermedia; y
para las n matrices de datos de la i-ésima fila de datos de imagen, leer secuencialmente los datos de píxeles en la j-ésima posición de cada una de las matrices para obtener un número n de píxeles y escribir los n datos de píxeles en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento; preferiblemente, el dispositivo electrónico está provisto de un contador de reloj RCnt y un contador del canal de datos GRPCnt, y en el que "para las n matrices de datos de la i-ésima fila de datos de imagen, leer secuencialmente los datos de píxeles en la j-ésima posición de cada una de las n matrices para obtener un número n de píxeles y escribir los n datos de píxeles en la j-ésima matriz de datos del i-ésimo bloque de almacenamiento" comprende:
en respuesta a comenzar a leer la i-ésima fila de datos de imagen desde la memoria intermedia, reiniciar el contador de reloj RCnt y el contador del canal de datos GRPCnt;
contar cíclicamente el contador de reloj RCnt y leer datos de píxeles de una (GRPCnt+1)-ésima posición en una (RCnt+1)-ésima matriz de datos de la i-ésima fila de datos de imagen en cada recuento; y
en respuesta a un valor del contador de reloj RCnt que alcanza (N-1), contar el contador del canal de datos GRPCnt, y escribir el número n de datos de píxeles que se leen actualmente en un (GRPCnt+1)-ésimo grupo del i-ésimo bloque de almacenamiento en un modo de ráfaga; preferiblemente, el dispositivo electrónico asigna
un intervalo de almacenamiento Inter correspondiente para cada uno de los h grupos, y el intervalo de almacenamiento Inter está operativo para almacenar los píxeles de por lo menos una de las n matrices de datos;
en el que "para cada uno de los M bloques de imagen comprendidos en la trama de imagen, escribir (S32) los datos de píxeles en una j-ésima posición de cada una de las n matrices de datos en una i-ésima fila de cada uno de los M bloques de imagen en una j-ésima matriz de datos de un i-ésimo bloque de almacenamiento" además comprende:
en respuesta a que el valor del contador de reloj RCnt alcanza (N-1), y un valor del contador del canal de datos GRPCnt alcanza (Inter-1), determinar que la lectura de la i-ésima fila de datos de imagen se ha completado y comenzar a leer la siguiente fila de datos de imagen de la trama de imagen desde la memoria intermedia.
4. El procedimiento de lectura de datos de imagen según una cualquiera de la reivindicación 3, en el que la memoria dentro del chip está provista de dos memorias intermedias, y en el que "obtener una i-ésima fila de datos de imagen de la trama de imagen en orden de arriba a abajo, y almacenar la i-ésima fila de datos de imagen obtenida en la memoria intermedia" comprende:
almacenar cada fila de datos de imagen obtenidos de manera alternada en las dos memorias intermedias.
5. El procedimiento de lectura de datos de imagen según una cualquiera de las reivindicaciones 1 a 4, en el que "leer secuencialmente (S120) cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición" comprende:
después de escribir la trama de imagen en la memoria fuera del chip, leer secuencialmente cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición; preferiblemente, la operación de "leer secuencialmente (S120) cada fila de datos de imagen en un orden vertical y dar salida simultáneamente a los datos de imagen en la misma posición" comprende:
leer secuencialmente los datos de imagen de la trama de imagen almacenada en cada uno de los v bloques de almacenamiento mediante un número de serie de cada uno de los v bloques de almacenamiento en un modo de ráfaga, en el que para cada uno de los v bloques de almacenamiento, leer datos de píxeles en cada una de las n matrices de datos en orden inverso según un número de serie de cada una de las n matrices de datos.
6. El procedimiento de lectura de datos de imagen según la reivindicación 1, en el que "almacenar (S110) datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, cada uno de los v bloques de almacenamiento almacena un número h de filas, cada fila de las h filas de datos comprende datos de imagen en una misma posición de cada grupo en la misma fila de cada bloque de imagen" comprende: almacenar datos de imagen en cada fila de bloques de imagen mediante:
la extracción secuencial en orden de izquierda a derecha de un i-ésimo dato de imagen de cada uno de n grupos de una j-ésima fila de datos de imagen almacenados en una memoria intermedia, generando así un número h de grupos de imagen, y la disposición secuencial de los h grupos de imagen en un orden vertical según el orden en que se generan para obtener un j-ésimo grupo de disposición, y el almacenamiento del jésimo grupo de disposición en un j-ésimo bloque de almacenamiento, en el que cada uno de los h grupos de imagen comprende un número M*n/N de datos de imagen, 1 ≤ j ≤ v, 1 ≤ i ≤ h; y
en el que una memoria fuera del chip comprende un número v de bloques de almacenamiento, comprendiendo cada uno de los v bloques de almacenamiento un número h de filas, y en el que en cada uno de los v bloques de almacenamiento, un j-ésimo grupo de disposición correspondiente a una j-ésima fila de datos de imagen de una k-ésima fila de bloque de imagen es adyacente a un j-ésimo grupo de disposición correspondiente a una j-ésima fila de datos de imagen de una (k+1)-ésima fila de bloques de imagen, donde 1 ≤ K ≤ (N-1); preferiblemente, el procedimiento de lectura de datos de imagen además comprende: leer los datos de imagen desde un extremo de origen a través de dos filas de memorias intermedias en una memoria dentro del chip en modo de ping-pong, y escribir los datos de imagen en los bloques de almacenamiento de la memoria fuera del chip; preferiblemente, la operación de "leer los datos de imagen desde un extremo de origen a través de dos filas de memorias intermedias en una memoria dentro del chip en modo de ping-pong, y escribir los datos de imagen en los bloques de almacenamiento de la memoria fuera del chip" comprende:
almacenar datos de imagen en cada fila de los bloques de imagen mediante:
leer una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y almacenar la fésima fila de datos de imagen en una a-ésima fila de las memorias intermedias en el orden de izquierda a derecha; y
almacenar la f-ésima fila de datos de imagen almacenados en una b-ésima fila de las memorias intermedias en los v bloques de almacenamiento, donde 1 ≤ e ≤N, 1 ≤ f ≤ v, y a = 1, b = 2 o a = 2, b = 1.
7. El procedimiento de lectura de datos de imagen según la reivindicación 6, en el que cada uno de los h grupos de imagen tiene una capacidad espacial preestablecida, que se calcula según la fórmula siguiente:
P ≥ m*3*n*B(bit);
en el que P es la capacidad espacial preestablecida, m es el número de bloques de imagen en los que se divide el recuadro, cada chip controlador ilumina K filas de lámparas LED al mismo tiempo.
8. El procedimiento de lectura de datos de imagen según la reivindicación 6, en el que cada una de las filas de las memorias intermedias comprende por lo menos un intervalo de almacenamiento, que se calcula según la fórmula siguiente:
lnter=2<i>≥ h;
en el que Inter es el intervalo de almacenamiento, i es un valor mínimo que hace que Inter sea mayor o igual que h, y h es un número de datos de imagen comprendidos en cada uno de los h grupos de imagen.
9. El procedimiento de lectura de datos de imagen según la reivindicación 8, en el que "leer una f-ésima fila de datos de imagen en una e-ésima fila de los M bloques de imagen, y almacenar la f-ésima fila de datos de imagen en una fila a-ésima de las memorias intermedias en el orden de izquierda a derecha" comprende: leer un g-ésimo grupo de datos de imagen en la f-ésima fila de la e-ésima fila de los bloques de imagen; y cuando el intervalo de almacenamiento no es igual a 2<i>, recorrer una dirección de inicio del (g+1)-ésimo grupo de datos de imagen a lo largo de un número 2<i>-h de direcciones de datos de imagen y, a continuación, almacenarlo en una fila a-ésima de las memorias intermedias, en el que 1 ≤ g ≤ n-1.
10. Un aparato (200) electrónico que comprende un aparato de lectura de datos de imagen, una memoria fuera del chip, una pluralidad de lámparas LED dispuestas en una matriz y un número n de chips controladores de LED, en el que la memoria fuera del chip está configurada con un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento está dividido en un número h de filas, cada fila de las h filas es un espacio de direcciones continuo en la memoria fuera del chip, la pluralidad de lámparas LED está configurada para accionarse mediante los n chips controladores de LED para visualizar una trama de imagen recibida, estando cada uno de los n chips controladores de LED operativo para accionar lámparas LED en un número de v filas y h columnas, en el que cada chip controlador de LED comprende h canales de datos y está adaptado para controlar v filas, n cascadas de chips controladores de LED en la dirección horizontal y n es un número de chips controladores utilizados para cada canal de color en cada uno de los M bloques de imagen; la trama de imagen comprende un número M de bloques de imagen, cada bloque de imagen comprende un número v de filas de datos de imagen, cada fila de los datos de imagen se divide en un número n de matrices de datos, cada matriz de datos comprende un número h de datos de píxeles; comprendiendo el aparato de lectura de imagen:
una unidad (210) de almacenamiento configurada para almacenar datos de imagen en cada fila de bloques de imagen en un número v de bloques de almacenamiento, en el que cada fila de las h filas de datos comprende datos de imagen almacenados en una misma posición de cada grupo en la misma fila de cada bloque de imagen; y
una unidad (220) de lectura configurada para realizar secuencialmente la salida de cada uno de los v bloques de almacenamiento mediante: la lectura secuencial de cada fila de los datos de imagen en un orden vertical, y la salida simultánea de los datos de imagen almacenados en la misma posición de modo que los v bloques de almacenamiento se lean secuencialmente y para cada bloque de almacenamiento las h filas se lean secuencialmente en el orden vertical;
en el que la unidad (210) de almacenamiento está configurada además para:
recibir una trama de imagen; en la que para cada uno de los M bloques de imagen comprendidos en la trama de imagen, escribir los datos de píxeles en una j-ésima posición de cada una de las matrices de datos en una i-ésima fila de cada uno de los M bloques de imagen en una j-ésima fila de las h filas en un i-ésimo bloque de almacenamiento, en el que 1 ≤ i ≤ v, 1 ≤ j ≤ h.
11. El aparato (200) de lectura de datos de imagen según la reivindicación 10, en el que
cada canal de color de píxeles en la trama de imagen tiene un número B de bits de datos, y un tamaño de espacio de cada una de las n matrices de datos alcanza por lo menos M*N*3B bits.
12. Un medio de almacenamiento legible, que almacena instrucciones, que cuando son ejecutadas por un dispositivo electrónico que comprende un procesador, una memoria fuera del chip configurada con un número v de bloques de almacenamiento, en el que cada uno de los v bloques de almacenamiento se divide en un número h de filas, en el que cada fila de las h filas es un espacio de direcciones continuo en la memoria fuera del chip, el dispositivo electrónico comprende una pluralidad de lámparas LED dispuestas en una matriz y un número n de chips controladores de LED y la pluralidad de lámparas LED está configurada para accionarse mediante los n chips controladores de LED para visualizar una trama de imagen recibida, estando cada uno de los n chips controladores de LED operativo para accionar lámparas LED en un número de v filas y h columnas, en el que cada chip controlador de LED comprende h canales de datos y está adaptado para controlar v filas, n cascadas de chips controladores de LED en la dirección horizontal y n es un número de chips controladores utilizados para cada canal de color en cada uno de los M bloques de imagen; la trama de imagen comprende un número M de bloques de imagen, cada bloque de imagen comprende un número v de filas de datos de imagen, cada fila de los datos de imagen se divide en un número n de matrices de datos, cada matriz de datos comprende un número h de datos de píxeles; hace que se realice el procedimiento de lectura de datos de imagen de una cualquiera de las reivindicaciones 1 a 9.
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