FR2464561A1 - Structure de transistors complementaires (cmos) et son procede de fabrication - Google Patents

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Abstract

LA PRESENTE INVENTION CONCERNE UNE STRUCTURE DE TRANSISTORS COMPLEMENTAIRES (CMOS) ET SON PROCEDE DE FABRICATION. UNE PAIRE DE TRANSISTORS COMPLEMENTAIRES EST REALISEE SELON LA PRESENTE INVENTION AVEC UN TRANSISTOR A EFFET DE CHAMP 21 A CANAL DIFFUSE (DMOS) ET UN TRANSISTOR 22 A CANAL COMPOSITE, C'EST-A-DIRE QUE LA GRILLE EST DECALEE DU COTE DE LA SOURCE ET NE RECOUVRE PAS LA PORTION DU CANAL VOISINE DU DRAIN. UNE BANDE DE SILICIUM POLYCRISTALLIN 28 EST DEPOSEE AU-DESSUS DES MURS D'ISOLEMENT ET PERMET DE REALISER UNE SUCCESSION DE DIODES EN SERIE. APPLICATION AUX DISPOSITIFS HAUTE TENSION.

Description

La présente invention concerne une structure de transistors à effet de champ complémentaires et son procédé de fabrication.
De tels transistors à effet de champ complémentaires sont généralement désignés dans la technique par l'appellation CMOS (Complémen taire-Métal-Oxyde-Silicium)
La présente invention vise plus particulierement une telle structure pouvant supporter des tensions relativement élevées, de l'ordre de quelques centaines de volts.
La figure 1 représente une structure de CMOS classiques.
Elle est constituée de deux transistors CMOS côte à côte formés dans un substrat 1 de type N. Ce substrat peut ou bien être constitué directement d'une plaquette de silicium ou bien d'une couche diffusée ou épitaxiée sur une telle plaquette. Le premier transistor MOS 2 est du type à canal N et comprend, dans un caisson 4 de type P-, généralement obtenu par diffusion, des zones diffusées 5 et 6 de type N formant respectivement le drain et la source du transistor MOS. Entre ces zones 5 et 6, et sous une électrode de grille 7 isolée de la plaquette semiconductrice par une couche d'isolement, généralement en silice, peut se former un canal dans une région superficielle de la zone P séparant le drain de la source.
Le second transistor MOS 3, du type à canal P, comprend deux diffusions P 10 et 11 destinées à servir de drain et de source, ces deux diffusions étant séparées superficiellement par une zone dans laquelle peut se former un canal sous l'effet d'une tension appliquée à une métallisation 12 séparée de la plaquette par une couche isolante 13.
Dans une structure CMOS du type représenté en figure 1, la tension d'utilisation maximale possible est limitée d'une part par la tenue en tension des transistors élémentaires 2 et 3 considérés intrinsèquement, d'autre part par divers phénomènes parasites dAs essentiellement à l'apparition de transistors bipolaires parasites, à savoir, notamment, des transistors NPN dont la base est constituée par le caisson peu dopé 4 et le collecteur par le substrat 1, et des transistors PNP latéraux dont la base est constituée par le substrat 1 de type N et le collecteur par le caisson 4 de type P.
Un objet de la présente invention est de prévoir une nouvelle structure qui permette un accroissement de la tenue en tension d'une paire de transistors complémentaires en améliorant d'une part la tenue en tension intrinsèque de chaque transistor, et en réduisant d'autre part les effets des divers transistors parasites.
On notera que pour atteindre cet objet, on a fait appel dans l'art antérieur à des t-echniques complexes consistant notamment à séparer par des zones diélectriques isolantes chacun des transistors élémentaires. Il s'agit en particulier des techniques couramment désignées par l'appellation SOS (silicium sur saphir) dans lesquelles chacun des transistors élémentaires est formé sur un micropavé de silicium lui-même formé sur un substrat de saphir. Toutefois dans l'état actuel de la technique, le procédé SOS est particulièrement complexe à mettre en oeuvre et, en ce qui concerne les filières utilisées, nécessite des équipements nettement distincts de ceux couramment utilisés par les fabricants de circuits intégrés.
Pour atteindre l'objet énoncé ci-dessus, la présente invention vise essentiellement une structure particulière utilisant une combinaison des procédés de fabrication couramment mis en oeuvre respectivement dans les techniques de fabrication de circuits intégrés MOS numériques et de circuits intégrés de type bipolaires.
Ainsi, la présente invention prévoit une structure de transistors complémentaires (CMOS) pour circuits intégrés monolithiques dans laquelle chacun des transistors est du type MOS à grille isolée en silicium polycristallin et est contenu dans un caisson de type N constitué d'une zone épitaxiée sur une plaquette de silicium de type P et isolé latéralement par des murs d'isolement de type P, le fond de chaque caisson comprenant une couche enterrée de type N+. Dans cette structure, le transistor à canal P est un transistor à canal composite (voir ciaprès) et le transistor à canal N est un transistor du type à canal diffusé (DMOS). De préférence la grille du transistor
DMOS à canal N est décalée vers la région de source et ne recouvre pas la portion du canal voisine du drain.Au moins une bande de silicium polycristallin est déposée sur une couche de silice sensiblement au-dessus de parties des murs d'isolement, des portions successives de cette bande étant alternativement dopées de type P et de type N pour former une succession de diodes PN polycristallines en série. Ces diodes sont connectées en série entre au moins l'une des grilles et le substrat pour servir de diodes de protection de grille intégrées.
Dans le domaine des circuits intégrés, il est toujours possible d'imaginer une structure idéale présentant des caractéristiques optimales pour atteindre tel ou tel résultat.
Néanmoins, cette structure ne présente un caractère industriel que si l'on indique des moyens pratiques pour l'obtenir, ces moyens pratiques devant satisfaire au moins aux critères de compatibilité et de miniaturisation. On entend pas compatibilité, le fait que le procédé ou la filière technologique permettant d'obtenir le produit recherché permet également d'obtenir sur le même substrat ou la même plaquette d'autres dispositifs destinés à être intégrés en réduisant au maximum le nombre d'opérations élémentaires, c'est-à-dire qu'une opération réalisée pour l'obtention d'un composant particulier doit simultanément servir dans une autre zone de la plaquette pour l'obtention d'un autre composant. Les composants doivent également pouvoir être fabriqués de façon suffisamment miniaturisée pour pouvoir être intégrés de façon satisfaisante.
La présente invention vise également un procédé de fabrication de la structure décrite précédemment compatible avec les procédés usuels de fabrication de transistors bipolaires et comprenant des procédés d'autoalignement permettant une réduction poussée des dimensions.
Le procédé selon la présente invention utilise deux caissons épitaxiés de type N formés à partir d'un substrat de type P, isolés par des murs d'isolement de type P et dont le fond comprend une couche enterrée de type N+, et comprend les étapes suivantes : former une couche de silice sur la surface de la plaquette, l'épaisseur de cette couche étant plus grande à la périphérie de chaque caisson ; former sur cette couche de silice une couche de silicium polycristallin et la graver pour maintenir en place une partie centrale sensiblement dans les zones de canal, une partie périphérique servant d'écran, et une partie sensiblement au-dessus des murs d'isolement ; former sur la plaquette une couche de résine et l'-ouvrir aux emplacements où l'on souhaite former, par implantation et diffusion, les zones de drain et de source du transistor à canal P et la zone intermédiaire de formation de canal du transistor DMOS à canal
N. Au cours de l'étape qui précède, le masque d'implantation est limité, pour chacun des transistors, au voisinage de la frontière source/canal, par la limite correspondante de la couche de silicium polycristallin centrale.Après cela, la couche de résine est enlevée, une croissance thermique de silice est réalisée, une deuxième couche de résine est déposée et ouverte aux emplacements du transistor à canal P dans lesquels on souhaite effectuer un contact avec le substrat, dans les emplacements du transistor DMOS à canal N correspondant au drain, et dans des parties de la bande de silicium polycristallin déposée au-dessus du mur d'isolement. Ensuite, une implantation N est réalisée pour fournir un contact de substrat du transistor MOS à canal P, les contacts de drain et de source du transistor MOS à canal N, et des diodes en série sur la bande de silicium polycristallin recouvrant le canal. Enfin, on réalise un prolongement à faible niveau de dopage de la région de drain du transistor à canal P et l'on procède aux métallisations et connexions nécessaires.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront illustrés dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles
La figure 1 représente une structure de transistors
CMOS de l'art antérieur,
La figure 2 représente schématiquement une-structure de transistors CMOS selon la présente invention,
La figure 3 représente schématiquement une structure de transistor MOS à canal composite,
La figure 4 représente schématiquement une structure de transistor DMOS à grille décalée vers la source,
Les figures 5 à 8 représentent diverses étapes du procédé de fabrication d'un transistor CMOS selon la présente invention,
la figure 9 représente une vue de dessus correspondant à la vue en coupe de la figure 8.
La figure 2 représente une structure de transistors à effet de champ complémentaires (CMOS) selon la présente invention. Chacun des transistors élémentaires 21 et 22 est réalisé dans un caisson épitaxié 23 de type N formé sur un substrat 24 de type P. Les caissons sont isolés entre eux par des murs d'isolement 25 de type P, formés par exemple par diffusions descendantes à partir de la surface de la plaquette et diffusions montantes à partir d'une zone implantée dans le substrat avant l'épitaxie. Le fond de chaque caisson comprend une couche ou semelle enterrée 26 de type N+. Cette couche N+ sert, comme cela est bien connu, à diminuer le gain des transistors bipolaires parasites dont la base serait constituée du caisson
N 23 et le collecteur du substrat 24.
Le transistor à canal N 21 est du type DMOS c'est-àdire qu'il comprend un drain 31 et une source 32 de type formés dans le caisson N, la source 32 étant formée dans une zone intermédiaire 33 de type P initialement diffusée dans le caisson. Cette structure permet d'obtenir des transistors MOS à tenue en tension relativement importante. La grille est disposée au-dessus de la zone de canal comprise entre la source et le drain et notamment au-dessus d'une partie de la couche intermédiaire 33 de type P dont il convient d'inverser le type de conduction pour ouvrir le canal. Cette grille 35 est, dans de nombreux cas pratiques, une couche de silicium polycristallin 34 déposée sur une couche de silice 35.
Le transistor à canal P 22 est d'un type classique, et comprend des diffusions de source et de drain 41 et 42 formées en même temps que la diffusion de la zone 33 du transistor 21. Une grille en silicium polycristallin 43 recouvre, par l'in termédiaire d'une couche de silice 44, la zone de canal séparant la source et le drain.
De façon plus détaillée, comme cela est représenté en figure 3, et bien que cela ne soit pas représenté en figure 2, le transistor à canal P 22 faisant partie de la structure selon la présente invention est un transistor à "canal composite", c'est-à-dire que la grille 43 ne recouvre pas uniformément la région de canal séparant la source 41 du drain 42 mais est décalée du côté de la source et ne recouvre pas la frontière entre le drain et la zone où est susceptible de se former le canal.
La région du canal ainsi dégagée sera implantée de type P (c'est-à-dire de type P à faible niveau de dopage) de façon à établir pour de faibles tensions de drain la continuité avec la partie du canal restant commandée par la grille.
Il est connu que cette structure à canal composite permet d'assurer une meilleure tenue en tension pour le transistor MOS correspondant (voir article de I Yoshida et M Kubo IEEE Journal of Solid - State Circuits - Vol SC11d 4 4August 76 p.472).
De préférence, bien qu'a priori un transistor à effet de champ de type DMOS présente une tenue en tension relativement satisfaisante, on pourra encore améliorer la tenue en tension de ce transistor en choisissant la structure représentee en figure 4, c'est-à-dire dans laquelle l'électrode de grille 34 est décalé du côté de la source 32 et ne recouvre pas entièrement la zone séparant la source 32 du drain 31.
D'autre part, on peut voir en figure 2 une couche de silicium polycristallin 28 déposée sur une couche de silice 29, sensiblement au-dessus du mur d'isolement 25 séparant 2 caissons.
Cette couche a sensiblement la forme d'une bande et est alternativement dopée de type P et de type N. On obtient donc une successions de diodes polycristallines en série. Ces diodes peuvent avantageusement être utilisées comme diodes de protection connectees entre la grille de chaque transistor à effet de champ et le substrat. On évite ainsi les claquages éventuels du transistor par accumulation de charge sur sa grille dans les cas où celleci n'est pas connectée. Un tel phénomène est particulièrement susceptible de se produire dans une application à des structures à haute tension visées dans la présente demande. On notera que la prévision de telles diodes de protection entre grille et substrat était connue dans l'art antérieur mais qu'elle était habituellement réalisée sous forme de diodes intégrées dans la surface monocristalline de la plaquette. Ces diodes occupaient donc une place supplémentaire alors que les diodes positionnées selon la présente invention utilisent une place normalement perdue. Cet aspect de la présente invention est en fait indépendant de la structure particulière décrite précédemment et peut s'appliquer à tout dispositif comprenant sur la surface d'une plaquette un dépôt de silice revêtu de silicium poly cristallin cette phase de dépôt de silicium polycristalline étant suivie de phases de dopage.
On va maintenant décrire plus en détail un procédé particulier d'obtention d'une structure du type de celle de la figure 2 dans laquelle les grilles sont en silicium polycristallin ; le transistor à canal N est un transistor DMOS tel que représenté en figures 2 et 4 ; le transistor à canal
P est un transistor à canal composite tel que représenté en figures 2 et 3 ; une bande de silicium. polycristallin permettant la formation de diodes en série est prévue ; et en outre chaque transistor élémentaire est entouré sur sa surface supérieure d'une bande/écran de silicium polycristallin (la prévision d'un tel écran est connu en soi mais sa réalisation à l'intérieur d'un processus sans prévision d'étapes supplémentaires fait partie de la présente invention).
La figure 5 illustre une première étape de fabrication de la structure CMOS selon la présente invention. On notera que, dans cette figure et les suivantes, de même que dans les figures 2 à 4, de mêmes références désignent de mêmes régions, couches ou parties. On retrouve donc en figure 5 les caissons 23 cernés par des murs d'isolement 25 et comprenant une semelle enterrée 26. Sur l'ensemble de la plaquette est formée une couche de silice (SiO2) cette couche de silice est plus épaisse dans des régions 50 disposées au-dessus des affleurements des murs d'isolement et plus mince dans des régions 51 disposées sensiblement sur la partie centrale de chaque caisson. Ensuite, est déposée une couche de silicium polycristallin qui est gravée de la façon représentée.Avant de poursuivre la description, on notera que dans la représentation des figures 5 à 9, contrairement à ce qui a été représenté en figure 2, le transistor à canal
P 22 est situé à la gauche de la figure alors que le transistor 21 de type DMOS à canal N est situé à la droite de la figure.
Les parties maintenues de la couche de silicium polycristallin comprennent des zones centrales 52 et 53, et des zones en anneaux 54 et 55 surmontant sensiblement la périphérie de chaque caisson et dont une portion au moins est à cheval sur la partie en retrécissement de la couche d'oxyde à la frontière entre les couches 50 et 51. Ces parties à cheval sont représentées sur la vue en coupe de la figure 5 à la partie gauche de chaque caisson. En outre, on maintient une bande de silicium polycristallin 56 surmontant sensiblement l'affleurement des murs d'isolement 25.
Une seule région 56 est représentée sur la figure, mais d'autres régions pourraient être prévues au-dessus des autres frontières des murs d'isolement.
A titre d'exemple numérique relatif à la figure 5, on pourra noter que les couches épitaxiées 23 peuvent avoir une profondeur de l'ordre de 25 microns et une résistivité de l'ordre de 7 ohms/cm ce qui permet de tenir des tensions de l'ordre de 200 volts. L'épaisseur de la couche de silice 51 peut être de l'ordre de 0,3 micron alors que l'épaisseur de la couche de silice 50 est de l'ordre de 1 micron. De préférence, la couche de silicium polycristallin gravée a été initialement dopée de type P au cours de son dépôt.
La figure 6 représente une étape ultérieure du procédé selon la présente invention. Une couche de résine 60 est formée sur la plaquette et est ouverte aux endroits où l'on souhaite effectuer des diffusions ou implantations de type P.
On notera tout particulièrement que, selon une caractéristique importante de la présente invention, le plot de résine destiné à délimiter la région de canal repose partiellement d'un côté pour chacun des transistors élémentaires sur la zone centrale des zones de silicium polycristallin 52 et 53 destinées à servir ultérieurement de grille. Ainsi, il n'est pas nécessaire d'aligner avec précision ce plot de résine du côté de cette limite, et il se produit un autoalignement par rapport à la grille de silicium polycristallin. On évite ainsi les imprécisions inhérentes à des masquages successifs (premier masquage d'ouvertures dans le silicium polycristallin et deuxième masquage d'ouverture de la résine).Ce type de procédé est couramment désigné par l'appellation générale processus ddautoaligne- ment ou d'autocentrage et permet un gain dans les dimensions finales en évitant les erreurs de positionnement. On obtient ainsi les zones 41, 42 et 33 déjà illustrées en figures 3 et 4.
Plus particulièrement, ces zones peuvent être formées par implantation de bore, cette implantation étant masquée par la résine et par une limite des zones de polycristal 52 et 53.
Des doses de bore de l'ordre de 1014 at/cm2 et des énergies de 150 keV permettent d'obtenir des tensions de seuil de 2 à 3 volts pour l'élément à canal N. La diffusion du bore implanté est réalisée après enlèvement de la couche de résine 60 en atmosphère oxydante de façon à obtenir une couche de silice thermique 70 illustrée en figure 7.
Après cela, la surface de la plaquette est à nouveau recouverte d'une couche de résine 71 comme cela est représenté en figure 7. Cette couche de silice est ouverte en des emplacements ou fenêtres 72, 73, 74 et 75. Une diffusion N+ (qui pourrait être remplacée par une implantation) est ensuite effectuée.
On obtient donc dans la fenêtre 72 une zone de reprise de contact sur le caisson, dans la fenêtre 73 la diffusion de drain du transistor DMOS, dans la fenêtre 74 la diffusion de source du DMOS. Selon une caractéristique de la présente invention, on obtient dans la fenêtre ou plutôt dans l'ensemble de fenêtres 75, un changement du type de dopage de la bande de silicium polycristallin 56 déposée au-dessus des murs d'isolement. Comme cela se voit mieux dans la figure 9, en ouvrant de façon appropriée la couche de résine 71, on peut obtenir des types de conductivité alternés sur cette bande, qui, entre ses bornes extrêmes, se trouve alors correspondre à une connexion en série de diodes (dans la figure 7, la représentation du dopage est en fait à l'envers mais ceci est destiné à illustrer le phénomène et on notera que c'est la représentation de la figure 9 qui est correcte).On soulignera également qu'au cours du processus de la figure 7, la diffusion dans la fenêtre 74, est limitée par la région de silicium polycristallin 53 à l'une de ses frontières et l'on obtient bien ainsi un autoalignement des diffusions de source et de région intermédiaire de formation de canal.
En figure 8, on a représenté une vue en coupe du dispositif sensiblement achevé. Une diffusion P- est effectuée pour obtenir le canal composite du transistor à canal P. Cette diffusion est désignée, comme en figure 3, par la référence 45.
Le fait d'avoir prévu, comme le montre la figure 7, au niveau des fenêtres 72 et 73 un autoalignement sur une partie des anneaux 54 et 55 respectivement, permet de réaliser simplement un contact entre les zones diffusées N+ et les anneaux d'écran métallique. Les métallisations portent les mêmes références que les couches qu'elles contactent avec addition d'un 0 : par exemple, la métallisation contactant la couche 41 est désignée par la référence 410.
La figure 9 est une vue de dessus possible du dispositif illustré schématiquement en coupe en figure 8. Cette figure ne sera pas décrite en détail mais l'on y a reporté les mêmes références que dans les figures précédentes. Les diverses métallisations de la structure CMOS ont été réalisées de façon à permettre un fonctionnement en inverseur. On notera la liaison entre les métallisations de grille 520 et 530 et la métallisation de diodes 560 par une bande de silicium polycristallin 100.

Claims (6)

REVENDICATIONS
1. Transistors à effet de champ complémentaires (CMOS) pour circuit intégré monolithique, chacun des transistors étant du type MOS à grille isolée en silicium polycristallin, caractérisésen ce que le transistor à canal P est un transistor à canal composite et en ce que le transistor à canal N est un transistor du type à canal diffusé (DMOS), chacun de ces transistors étant contenu dans un caisson de type N constitué d'une zone épitaxiée sur une plaquette de silicium de type P et isolé latéralement p#ar des murs d'isolement de type P, le fond de chaque caisson comprenant une couche enterrée de type
2. Transistors complémentaires selon la revendication 1 caractérisésen ce que la grille du transistor DMOS à canal N est décalée vers la région de source et ne recouvre pas-la portion du canal voisine du drain.
3. Transistors complémentaires selon la revendication 2 caractérisésen ce qu'au moins une bande de silicium polycristallin est déposée sur une couche de silice, sensiblement au-dessus de parties des murs d'isolement, des portions successives de cette bande étant alternativement dopées de type P et de type N pour former une succession de diodes PN polycristallines en série.
4. Transistors complémentaires selon la revendication 3 caractérisoeen ce qu'au moins l'une des grilles est connectée au substrat par l'intermédiaire de ladite succession de diodes servant alors de diodes de protection intégrées.
5. Procédé de fabrication de transistors complémentaires à partir de deux caissons épitaxiés de type N formés dans une plaquette de type P, isolés par des murs d'isolement de type
P et dont le fond comprend une couche enterrée de type N+, carac térisé en ce qu'il comprend les étapes suivantes
- former une couche de silice sur la surface de la plaquette, l'épaisseur de cette couche étant plus grande à la périphérie de chaque caisson;
- former sur cette couche de silice une couche de silicium polycristallin et la graver pour maintenir en place une partie centrale sensiblement dans les zones de canal, une partie périphérique servant d'écran, et une partie sensiblement au-dessus des murs d'isolement;;
- former sur la plaquette une couche de résine et l'ouvrir aux emplacements où l'on souhaite former par implantation et diffusion, les zones de drain et de source du transistor à canal P et la zone intermédiaire de formation de canal du transistor DMOS à canal N, au cours de cette étape, le masque d'implantation étant limité, pour chacun des transistors, au voisinage de la frontière source/canal, par la limite correspondante de la couche de silicium polycristallin centrale
- enlever la couche de résine
- procéder à une croissance thermique de silice ;;
- déposer une deuxième couche de résine et l'ouvrir dans les emplacements du transistor à canal P dans lesquels on souhaite effectuer un contact avec le substrat, dans les emplacements du transistor DMOS à canal N correspondant au drain et à la source et dans des parties de la bande de silicium polycristallin déposée au dessus du mur d'isolement
- réaliser une implantation N pour fournir un contact de substrat du transistor MOS à canal P, les contacts de drain et de source du transistor MOS à canal N, et des diodes en série sur la bande de silicium polycristallin recouvrant le canal ; et
- procéder aux métallisations et connexions nécessaires.
6. Procédé selon la revendication 5 caractérisé en ce que, lors de l'ouverture de la deuxième couche de résine pour établir un contact avec le substrat du transistor à canal P et avec le drain et la source du transistor DMOS, on dégage une portion de la partie périphérique de silicium polycristallin servant d'écran.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3316680A1 (de) * 1982-05-06 1983-11-10 Mitsubishi Denki K.K., Tokyo Integrierte cmos-schaltung mit erhoehter widerstandsfaehigkeit gegen latch-up-effekt
FR2571178A1 (fr) * 1984-09-28 1986-04-04 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
FR2576710A1 (fr) * 1985-01-25 1986-08-01 Thomson Csf Procede d'obtention d'une diode dont la prise de contact est auto-alignee a une grille

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3316680A1 (de) * 1982-05-06 1983-11-10 Mitsubishi Denki K.K., Tokyo Integrierte cmos-schaltung mit erhoehter widerstandsfaehigkeit gegen latch-up-effekt
FR2571178A1 (fr) * 1984-09-28 1986-04-04 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
EP0179693A1 (fr) * 1984-09-28 1986-04-30 Thomson-Csf Structure de circuit intégré comportant des transistors CMOS à tenue en tension élevée, et son procédé de fabrication
FR2576710A1 (fr) * 1985-01-25 1986-08-01 Thomson Csf Procede d'obtention d'une diode dont la prise de contact est auto-alignee a une grille
EP0192511A1 (fr) * 1985-01-25 1986-08-27 Thomson-Csf Procédé d'obtention d'une diode dont la prise de contact est auto-alignée à une grille
US4692995A (en) * 1985-01-25 1987-09-15 Thomson-Csf Method of obtaining a diode whose contact tapping is self aligned with a gate

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