FR2566211A1 - Convertisseur analogique-numerique par approximations successives - Google Patents

Abstract

DISPOSITIF CONVERTISSEUR ANALOGIQUE-NUMERIQUE DESTINE, PAR UN PROCESSUS D'APPROCHES SUCCESSIVES 1, A APPROCHER NUMERIQUEMENT UN SIGNAL APPLIQUE. CE CONVERTISSEUR, QUI COMPREND UN CIRCUIT D'HORLOGE, UNE SERIE DE CIRCUITS BISTABLES FLIP-FLOP, UN CIRCUIT PRINCIPAL DE REGISTRES A BASCULE ET PLUSIEURS CIRCUITS ASSERVIS DE REGISTRES A BASCULE, EST UTILISE CONJOINTEMENT A UN CONVERTISSEUR NUMERIQUE-ANALOGIQUE 2 ET UN RESEAU DE COMPARAISON 3 POUR FOURNIR UN GROUPE DE SIGNAUX NUMERIQUES QUI, APPLIQUES AU CONVERTISSEUR NUMERIQUE-ANALOGIQUE 2, PRODUISENT UN SIGNAL DE SORTIE SE RAPPROCHANT DU SIGNAL D'ENTREE APPLIQUE ET QUE L'ON COMPARE AVEC CE SIGNAL, LE SIGNAL RESULTANT ETANT APPLIQUE A TRAVERS UN CIRCUIT PRINCIPAL DE REGISTRES A BASCULE A UN CIRCUIT ASSERVI POUR DETERMINER SI LE SIGNAL LOGIQUE BLOQUE A LA BORNE DE SORTIE DE CE CIRCUIT EST POSITIF OU NEGATIF. LES CIRCUITS BISTABLES ACTIVENT ENSUITE LE CIRCUIT ASSERVI SUIVANT, EN SERIE, JUSQU'A L'ACTIVATION DU DERNIER CIRCUIT ASSERVI, UN SIGNAL EST ENSUITE GENERE POUR STOPPER LE FONCTIONNEMENT DU CIRCUIT D'HORLOGE. LE CONVERTISSEUR ANALOGIQUE-NUMERIQUE EST UTILISE SELON LE MODE LOGIQUE COURANT (DIRECTIONNEL) ET AVEC DES COMPOSANTS COMPATIBLES POUR PERMETTRE LA FABRICATION DU CIRCUIT SUR UNE PUCE UNIQUE. APPLICATION AUX SYSTEMES DE CONVERSION ANALOGIQUES-NUMERIQUES.

Description

L'invention a trait en général à des dispositifs convertisseurs

analogiques-numériques et plus particulièrement à un appareil destiné à fournir une représentation d'une tension de signaux électriques par un groupe de signaux binaires qui sont déterminés par l'approximation du signal analogique avec un nombre pré-établi de niveaux décroissants

de tensions.

Il est connu, dans ce domaine, d'approcher un signal ayant un

potentiel arbitraire en passant par une multiplicité d'états binaires.

La conversion numérique du signal présente l'avantage de permettre une manipulation et une transmission commodes sans qu'il soit nécessaire de

maintenir le niveau original de potentiel. L'approche s'effectue essen-

tiellement en faisant en sorte que le niveau du signal analogique se trouve à l'intérieur de certaines limites, et qu'une succession d'états binaires indique l'absence ou la présence d'un composant d'amplitude dans une succession de composants d'amplitude décroissante. Un exemple-type peut se présenter lorsque, en commençant avec une amplitude arbitraire, chaque état binaire successif représente une grandeur égale à la moitié

de la grandeur représentée par la quantité binaire précédente. Une ap-

proximation du signal original peut être reconstituée d'après la multi-

plicité d'états binaires grace à un convertisseur numérique-analogique, dans lequel chacun des états binaires activés est additionné de manière

à fournir une reconstitution du niveau original du signal.

La présente invention a trait à un procédé permettant de réaliser

la multiplicité d'états binaires en comparant l'inclusion de chaque com-

posant d'amplitude décroissante avec le signal original. Si le signal partiel reconstitué est contr8lé et appara t comme étant inférieur au signal original, le composant soumis à ce contrôle est compris dans le groupe d'états binaires. Si le signal reconstitué est plus grand que le

signal original, le composant le plus récemment contr8lé n'est pas uti-

lisé et l'on soumet à l'essai le composant suivant de plus faible ampli-

tude. Ainsi, on peut approcher le signal original avec une précision qui n'est limitée que par le nombre de quantités binaires disponibles et par

les marges d'erreur de l'appareil utilisé pour effectuer ce contr8le.

Par conséquent, l'un des buts de l'invention consiste à prévoir

un appareil perfectionné pour effectuer la conversion analogique-numé-

rique en utilisant des techniques d'approches ou d'approximations suc-

cessives.

Un but plus particulier de la présente invention consiste à pré-

voir une série d'éléments bistables destinés à fournir une séquence de -2 -

signaux d'activation en réponse à un signal d'horloge permettant le con-

tr8le d'une série de niveaux prédéterminés de signaux de sortie.

Un autre but particulier de la présente invention consiste à pré-

voir un appareil perfectionné pour contr8ler une séquence de signaux d'é-

tat binaire de signification décroissante et, lorsque cela est le cas, pour bloquer ou maintenir les signaux afin de fournir une approximation d'un niveau de signal d'entrée lorsqu'on l'utilise conjointement à un

convertisseur numérique-analogique.

L'invention a également pour but de prévoir un appareil pour ap-

pliquer temporairement un signal de sortie et, en se basant sur les ré-

sultats d'un appareil décideur extérieur, bloquer le signal ou le complé-

ment logique du signal de sortie appliqué.

Cependant, un autre but de la présente invention consiste à pré-

voir un appareil réalisé conformément aux techniques logicielles courantes

pour obtenir une conversion analogique-numérique par approximations suc-

cessives. Les buts énoncés ci-dessus de l'invention, ainsi que d'autres encore, sont réalisés suivant la présente invention grâce à un circuit d'horloge, une série de multivibrateurs bistables, une série de circuits

asservis de verrouillage et *ssociés au multivibrateur, un circuit prin-

cipal d'asservissement et des éléments logiques y associés. En réponse à un signal initial, le circuit d'horloge fournit une série d'impulsions et active les multivibrateurs selon une séquence déterminée. Les signaux de

sortie des multivibrateurs actionnent les circuits asservis de verrouil-

lage. Chacun des circuits asservis de verrouillage délivre temporairement

un signal logique positif. Ce signal logique positif détermine un traite-

ment du signal extérieur qui se traduit par l'application d'un signal lo-

gique au circuit principal d'asservissement. Selon le signal appliqué

au circuit principal d'asservissement, on peut verrouiller un signal lo-

gique positif ou négatif dans le circuit asservi et activé de verrouil-

lage. Pendant le cycle d'horloge suivant, le processus se poursuit pour le multivibrateur suivant de la série et le circuit de verrouillage y associé. Après actionnement de la série de multivibrateurs, un signal est généré afin d'interrompre la séquence d'impulsions d'horloge. L'invention peut être mise en oeuvre selon la technologie logique de type courant et

comprend un appareil pour réduire au minimum l'effet d'une chute de ten-

sion le long d'un conducteur qui alimente les circuits en courant élec-

trique, ainsi que des techniques de conception de circuits visant à ré-

duire au minimum le nombre de composants.

-3 -

Ces différentes caractéristiques de l'invention, ainsi que d'au-

tres encore, seront mieux comprises à la lecture de la description qui

suit et se réfère aux dessins annexés, sur lesquels: La FIGURE 1 est un schéma synoptique montrant un ensemble complet pour effectuer une approximation ou approche par signal numérique d'un signal d'entrée appliqué;

La FIGURE 2 est un schéma synoptique montrant le circuit à re-

gistres pour les approximations ou approches successives suivant l'in-

vention;

La FIGURE 3 est un schéma montrant la chronométrie du fonction-

nement du convertisseur analogique-numérique pour les approches succes-

sives selon la Figure 2;

La FIGURE 4 est un schéma de circuit relatif à un circuit de com-

mutation utilisé dans le dispositif logique de mode courant suivant la présente invention; La FIGURE 5 est un schéma de circuit montrant une porte logique

ET utilisée dans le dispositif logique de mode courant suivant la pré-

sente invention;

La FIGURE 6 est un schéma de circuit concernant une porte logi-

que OU utilisée dans le dispositif logique de mode courant suivant la présente invention; La FIGURE 7 est un schéma de circuit concernant une bascule de référence de type D utilisée dans le dispositif logique de mode courant suivant la présente invention; La FIGURE 8 est un schéma de circuit d'un élément de bascule de données utilisé dans le dispositif logique de mode courant suivant la présente invention;

La FIGURE 9 est un schéma simplifié de circuit relatif plus par-

ticulièrement au circuit d'horloge utilisé dans le dispositif logique de mode courant suivant la présente invention, et

La FIGURE 10 est un schéma de circuit concernant un multivibra-

teur ou flip-flop bistable du type D utilisé dans le dispositif logique

de mode courant suivant la présente invention.

Si l'on se réfère à la Figure 1 des dessins, on voit qu'un re-

gistre 1 d'approches successives reçoit un signal d'enclenchement ou ini-

tial ainsi qu'un signal de sortie provenant du réseau 3 de comparaison

des signaux, et applique un bit de signal de 1 à n au convertisseur nu-

mérique-analogique 2. Les bits 1 à n sont également les signaux de sor-

tie du registre 1 d'approches successives et donnent une représentation 4 - numérique du signal d'entrée au terme de la conversion. Le réseau 3 de comparaison des signaux reçoit le signal d'entrée et le compare au signal

de sortie du dispositif convertisseur numérique-analogique 2.

Si l'on se reporte à la Figure 2, on y voit le groupe initial ou d'entrée d'éléments électriques, un groupe final ou de sortie d'éléments électriques ainsi qu'un groupe intermédiaire ou ennième groupe, donné à

titre d'exemple, d'éléments électriques, pour le registre d'approxima-

tions ou d'approches successives suivant la présente invention. Pour le

groupe initial ou d'entrée d'éléments on applique un signal de réenclen-

chement ainsi qu'un signal de comparaison aux bornes d'entrée de la porte logique NON-OU 111. La borne de sortie de cette porte logique NON-OU 111 est reliée à la borne D du verrou de données 110. La borne G de ce verrou de données 110 est reliée à un signal d'horloge, tandis que la borne Q du même verrou de données 110 est reliée à une borne d'entrée de la porte logique ET 155. Le signal de réenclenchement est appliqué à la borne D du multivibrateur bistable (flip-flop) 120, tandis que le signal d'horloge est appliqué à la borne ck du flip-flop 120. La borne Q du flip-flop 120 est reliée à la borne d'entrée de la porte logique OU 141, en passant par

l'inverseur logique de signaux 155, à une borne d'entrée de la porte lo-

gique OU 153, ainsi qu'à une borne d'entrée de la porte logique OU 156.

Ia borne Q du circuit flip-flop 120 est reliée à une borne d'entrée d'une porte logique OU reliée à son tour à la borne D d'un circuit flip-flop dans le groupe suivant d'éléments. La borne de sortie de la porte logique ET 155 est reliée à une seconde borne de sortie de la porte logique OU 156, tandis que la borne de sortie de cette même porte logique OU 156 est reliée à une borne d'entrée de la porte logique ET 158. Le signal d'horloge est appliqué par l'intermédiaire de l'inverseur logique de signaux 157 à une seconde borne d'entrée de la porte logique ET 158, tandis que la borne

de sortie de cette porte logique ET 158 est reliée à la borne D de l'élé-

ment 150 de blocage des données. La seconde borne d'entrée de la porte

logique OU 153 est reliée à la borne Q du circuit flip-flop dans le grou-

pe d'éléments suivant. La borne de sortie de la porte logique OU 153 est reliée à travers l'inverseur logique de signaux 152 à une borne d'entrée

de la porte logique OU 151. Une seconde borne d'entrée de la porte logi-

que OU 151 est reliée au signal d'horloge, tandis que la borne de sortie

de la porte logique OU 151 est reliée à l'inverseur de signaux de la bor-

ne G du verrou de données 150. La borne Q du verrou de données 150 est le

signal du bit le plus significatif du convertisseur analogique-numérique.

En ce qui concerne l'ennième groupe inetrmédiaire d'éléments, - 5 - donné à titre d'exemple pour le convertisseur analogique-numérique par approches successives, on applique le signal de réenclenchement à une

première borne d'entrée de la porte logique OU 126, tandis qu'une secon-

de borne d'entrée de cette porte logique OU 126 est reliée à une borne Q du circuit flip-flop précédent (à moins que le circuit flip-flop précédent soit le flip-flop 120 du groupe initial d'éléments et dans ce cas la seconde borne de la porte logique OU 126 sera reliée à la borne Q). La borne de sortie de la porte logique OU 126 est reliée à la borne D du

flip-flop 121. Le signal d'horloge est appliqué à la borne ck du flip-

flop 121, tandis que la borne Q du flip-flop 121 est reliée à une borne d'entrée d'une porte logique OU du groupe suivant d'éléments, la borne de sortie de la porte oU étant reliée à la borne Q du flip-flop dans le groupe suivant d'éléments. La borne Q du flip-flop 121 est reliée à une ennième borne d'entrée de la porte logique OU 141, à une seconde borne d'entrée de la porte logique OU 163, puis à travers l'inverseur logique de signaux 164 à une première borne d'entrée de la porte logique ET 165, à une borne d'entrée de la porte logique OU 166 et à une troisième borne d'une porte logique OU du groupe précédent d'éléments, la porte logique OU étant également reliée à la borne Q du flip-flop 120 ainsi qu'à la

borne Q du flip-flop du groupe précédent d'éléments (à moins que le grou-

pe cité à titre d'exemple soit relié au groupe initial d'éléments, auquel cas la borne Q du second groupe d'éléments sera reliée à la porte logique

OU 153). Une première borne d'entrée de la porte logique OU 163 est re-

liée à la borne Q du circuit flip-flop 120 tandis qu'une troisième borne d'entrée de la porte logique OU 163 est reliée à la borne Q du circuit flip-flop du groupe suivant d'éléments. La borne de sortie de la porte logique OU 163 est reliée à travers l'inverseur logique de signaux 162

à une borne d'entrée de la porte logique OU 161. Une seconde borne d'en-

trée de la porte logique OU 161 est reliée au signal d'horloge, tandis que la borne de sortie de cette porte logique OU 161 est reliée à un

élément inverseur logique de signaux relié à la borne G du verrou de don-

nées 160. La borne Q du verrou de données 110 est reliée à une seconde borne d'entrée de la porte logique ET 165, tandis que la borne de sortie de cette porte logique ET 165 est reliée à une seconde borne d'entrée de

la porte logique OU 166. Le signal d'horloge est appliqué à travers l'in-

verseur logique de signaux 167 à une première borne d'entrée de la porte

logique ET 168, alors qu'une seconde borne d'entrée de cette porte logi-

que ET 168 est reliée à la borne de sortie de la porte logique OU 166.

La borne de sortie de la porte logique ET 168 est reliée à la borne D du 6 - verrou de données 160. La borne Q du verrou de données 160 est le ennième

signal de bit.

Pour le groupe final d'éléments dans la séquence considérée, on applique le signal de réenclenchement à une première borne de la porte logique OU 127, tandis qu'une seconde borne d'entrée de la même porte lo-

gique OU 127 est reliée à la borne Q du circuit flip-flop du groupe pré-

cédent d'éléments. La borne de sortie de la porte logique OU 127 est re-

liée à la borne D du flip-flop 122. Le signal d'horloge est appliqué à la borne ck du flip-flop 122. La borne Q du flip-flop 122 est reliée à une borne finale d'entrée de la porte logique OU 141, à une seconde borne de la porte logique OU 173, à une troisième borne d'une porte OU associée au groupe précédent d'éléments (par exemple la porte logique OU 163 du groupe-type intermédiaire d'éléments), à une première borne d'entrée de la porte logique OU 176 et par l'intermédiaire de l'inverseur logique de

signaux 174 à une première borne d'entrée de la porte logique ET 175.

Une seconde borne d'entrée de la porte logique ET 175 est reliée à la borne Q du verrou de données 110, tandis que la borne de sortie de la porte logique ET 175 est reliée à une seconde borne d'entrée de la porte logique OU 176. Le signal d'horloge est appliqué à travers l'inverseur logique de signaux 177 à une première borne d'entrée de la porte logique ET 178, tandis qu'une seconde borne d'entrée de cette porte logique ET 178 est reliée à une borne de sortie de la porte logique OU 176. La borne de sortie de la porte logique ET 178 est reliée à la borne D du verrou de données 170. Une troisième borne d'entrée de la porte logique OU 173 est

reliée à un signal de réenclenchement, tandis qu'une première borne d'en-

trée de la porte logique OU 173 est reliée à la borne Q de sortie du

flip-flop 120. La borne de sortie de la porte logique OU 173 est appli-

quée par l'intermédiaire de l'inverseur logique de signaux 172 à une pre-

mière borne d'entrée de la porte logique OU 171, tandis qu'une seconde

borne d'entrée de la porte logique OU 171 est reliée au signal d'horloge.

La borne de sortie de la porte logique OU 171 est reliée à un élément in-

verseur de signaux relié à la borne G du verrou de données 170. La borne

Q du verrou de données 170 reçoit le signal du bit le moins significatif.

Le signal d'horloge est appliqué par l'intermédiaire de l'élément inver-

seur de signaux à la borne G du verrou de données 140, tandis que la bor-

ne Q de ce verrou de données 110 est reliée à la borne D du verrou de don-

nées 140.

Si l'on se réfère à la Figure 3, on y voit le diagramme chronomé-

trique des signaux disponibles à des bornes sélectionnées, conformément

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-7- à la présente invention. Le signal d'horloge (1) est au début à l'état bas et àl amorce du processus d'approche le signal d'horloge épouse la

forme d'onde indiquée allant jusqu'à un état haut pendant la partie ini-

tiale du cycle et la forme d'onde suivante jusqu'à l'état bas pendant la partie finale du cycle d'horloge. Le signal de réenclenchement (2) est au début à l'état haut et chute à un état bas pendant le processus. La troisième forme d'onde que montre la Figure 3 représente l'état du signal

à la borne Q du flip-flop 120, tandis que les quatrième et cinquième for-

mes d'onde de la Figure 3 montrent les formes d'onde obtenues respecti-

vement à la borne Q du circuit flip-flop 121 et à la borne Q du circuit flip-flop 122. Les deux formes d'onde suivantes (6 et 7) représentent le signal à la borne G et à la borne D du verrou de données 150. Les

quatre formes d'onde suivantes (8 à 11) désignent respectivement les si-

gnaux aux bornes G et D des circuits 160 et 170 de verrouillage des don-

nées, par rapport aux signaux d'horloge de la forme d'onde initiale de la Figure 3. Les trois formes d'onde suivantes (12, 13 et 14) montrent la relation qui existe entre les signaux obtenus respectivement aux bornes

Q des circuits de verrouillage de données 150, 160 et 170. La forme d'on-

de finale de la Figure 3 indique le signal de sortie de la porte logique OU 141. Il est évident que ce diagramme chronométrique de la Figure 3 s'obtient en couplant les trois étages du registre d'approches successives de la Figure 2 afin d'obtenir une approximation de huit accroissements d'une forme d'onde d'entrée. Le même concept peut s'étendre à un nombre d'étages qui n'est limité que par le degré de précision adopté et les

contraintes dues aux parasites.

Si l'on se réfère à la Figure 4, on y voit l'utilisation d'un commutateur dans une logique de mode courant. Le collecteur du transistor Q41 est relié à la ligne d'alimentation Valim. La base du transistor Q41 est reliée à travers une ligne de sens à un point de référence situé

sur la ligne d'alimentation Valim. Le point de référence est relié à tra-

vers la résistance Rr f à une anode de la diode D4i. L'émetteur du tran-

sistor Q41 est relié à travers la résistance R41 à la borne négative du

41 41

signal Vsort et au collecteur du transistor Q42 et, à travers la résis-

tance R42, à la borne positive du signal Vsort ainsi qu'au collecteur du transistor Q43. La base du transistor Q42 est reliée à la borne du signal Appliqué, tandis que l'émetteur du transistor Q42 est relié au collecteur du transistor Q44 ainsi qu'à l'émetteur du transistor Q43. La base du

transistor Q43 est reliée à la cathode de la diode D41 ainsi qu'au col-

lecteur du transistor Q45. La base du transistor Q44 est reliée à un si-

-8 - gnal Vpol et l'émetteur du transistor Q44 est mis à la masse à travers la résistance R43. La base du transistor Q45 est reliée à la borne V ol' tandis que l'émetteur du transistor Q45 est relié par l'intermédiaire de

la résistance R44 au potentiel de masse.

Si l'on se réfère à la Figure 5, on y voit l'utilisation d'une

porte logique ET dans un dispositif logique de mode courant. Le collec-

teur du transistor Q1 est relié aux lignes d'alimentation Vi. La 51 alim'

base du transistor Q51 est reliée au point de référence situé sur la li-

gne d'alimentation V limen passant par la ligne de sens. Ce point de ré-

férence est relié à travers la résistance R51 à une anode de la diode D51.

L'émetteur du transistor Q51 est relié à travers la résistance R52 à la borne négative du signal Vsort ainsi qu'au collecteur du transistor Q52 et à travers la résistance R53 à la borne positive du signal Vsort, au collecteur du transistor Q53 et au collecteur du transistor Q55. La base du transistor Q52 est reliée au signal appliqué 1, tandis que l'émetteur du transistor Q52 est relié à l'émetteur du transistor Q53 ainsi qu'au

52 53

collecteur du transistor Q54. La base du transistor Q54 est reliée au Signal Appliqué 2, tandis que l'émetteur de ce transistor est relié à

l'émetteur du transistor Q55 ainsiqu'au collecteur du transistor Q56.

La base du transistor Q53 est reliée à la cathode de la diode D51 ainsi qu'à l'anode de la diode D52. La cathode de la diode D52 est reliée à la base du transistor Q55 ainsi qu'au collecteur du transistor Q57. La base du transistor Q57 est reliée au signal Vpoî, tandis que l'émetteur de ce transistor est relié par l'intermédiaire de la résistance R54 au potentiel de masse. La base du transistor Q56 est reliée au signal V ol, tandis que

l'émetteur de ce transistor est relié à travers la résistance R55 au po-

tentiel de masse.

Si l'on se reporte à la Figure 6, on y voit l'utilisation d'une

porte logique OU dans un dispositif logique selon le mode courant, con-

formément à la présente invention. Le collecteur du transistor Q66 est relié à la borne Valim. La base du transistor Q66 est reliée à la ligne

de sens et à travers la résistance R réf à l'anode de la diode D61. L'é-

metteur du transistor Q66 est relié à travers la résistance R61 à la bor-

66 61

ne négative du signal Vsort, ainsi qu'au collecteur du transistor Q63.

La base du transistor Q63 est reliée à la cathode de la diode D61 ainsi qu'au collecteur du transistor Q65. La base du transistor Q61 est reliée au Signal Appliqué 1, tandis que la base du transistor Q62 est appliquée

à l'émetteur du transistor Q62' à l'émetteur du transistor Q63 et au col-

lecteur du transistor Q64. Le signal Vpol est appliqué à la basé du 9 transistor Q65 et à la base du transistor Q64 L'émetteur du transistor Q64 est relié à travers la résistance R65 au potentiel de masse, tandis que l'émetteur du transistor Q65 est relié à travers la résistance R64

au potentiel de masse.

Si l'on examine maintenant la Figure 7, on y voit un circuit prin-

cipal de verrouillage du type D utilisé dans un dispositif logique de mo-

de courant conformément à la présente invention. Le collecteur du transis-

tor Q71 est relié à la borne d'alimentation Valim. La base de ce transis-

tor Q71 est reliée à travers la ligne de sens au point de référence de la o ligne d'alimentation Valim. Le point de référence est relié à travers la résistance Rrf à une anode de la diode D71. L'émetteur du transistor Q71 est relié à travers la résistance R71 à un collecteur du transistor Q73 à une base du transistor Q74 et à la borne positive du signal Vsort,

et à travers la résistance R72 au collecteur du transistor Q74, à la bor-

ne de base du transistor Q73' à la borne de collecteur du transistor Q72 et à la borne négative du signal V sort La borne de base du transistor

Q73 est reliée à la ligne de données, et constitue la borne "D" du cir-

cuit, tandis que l'émetteur du transistor Q72 est relié à une borne d'é-

metteur du transistor Q73 ainsi qu'à la borne du collecteur du transistor Q75. Une seconde borne d'émetteur du transistor Q73 est reliée à la borne d'émetteur du transistor Q74 ainsi qu'à une borne de collecteur de Q76' La cathode de la diode D71 est reliée à l'anode de la diode D72t tandis

que la cathode de la diode D72 est reliée à une borne de base du transis-

tor Q76 ainsi qu'à une borne de collecteur du transistor Q78' La borne de base du transistor Q75 est reliée à un signal d'horloge tandis que l'émetteur du transistor Q75 est relié à l'émetteur du transistor Q76

ainsi qu'au collecteur du transistor Q77. La borne d'émetteur du transis-

tor Q77 est reliée à travers la résistance R73 au potentiel de masse, tandis que la borne d'émetteur du transistor Q78 est reliée à travers la résistance R74 au potentiel de masse. La borne V ol est reliée à la base du transistor Q77 ainsi qu'à la base du transistor Q78' Sur la Figure 8 on a représenté un circuit de verrouillage ou de blocage de données par approches successives utilisé dans un dispositif logique de mode courant suivant la présente invention. La borne V alim est reliée à la borne du collecteur du transistor Q81' puis, en passant par la résistance R81, à la borne de base du transistor Q81' au collecteur

du transistor Q82 et au collecteur du transistor Q84' L'émetteur du tran-

sistor Q81 est relié à la base du transistor Q82' à travers la résistance R82 à la base du transistor Q81 et à la borne du collecteur du transistor

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Q83' L'émetteur du transistor Q82 est relié à la borne ZN. La ligne de sens est reliée à la base du transistor Q83 et à la base du transistor Q84' L'émetteur du transistor Q83 est relié à travers la résistance R83 au collecteur du transistor Q88' au collecteur du transistor Q89' au collecteur du transistor Q86 et à la base du transistor Q85. L'émetteur du transistor Q84 est relié à travers la résistance R84 à un collecteur du transistor Q85' à la base du transistor Q86 ainsi qu'au collecteur du transistor Q87. La ligne de données est reliée à la base du transistor

Q88' tandis que la ligne VA est reliée à la base du transistor Q87'. L'é-

metteur du transistor Q88 est relié à l'émetteur du transistor Q87' au collecteur du transistor Q810 et au collecteur du transistor Q811' La

ligne de borne Qi est reliée à la base du transistor Q89 tandis que l'é-

metteur du transistor Q89 est relié à l'émetteur du transistor Q810' au

collecteur du transistor Q813' à l'émetteur du transistor Q811 et à l'é-

metteur du transistor Q812. La base du transistor Q810 est reliée à la ligne de borne Q1, tandis que la base du transistor Q811 est reliée à

la ligne de borne Qi+l L'émetteur du transistor Q85 est relié à l'émet-

teur du transistor Q86' au collecteur du transistor Q812 et au collecteur du transistor Q814' La base du transistor Q812 est reliée à la ligne de borne VB. La ligne de borne Vc est reliée à la base du transistor Q813' tandis que la borne d'horloge est reliée à la base du transistor Q814' L'émetteur du transistor Q813 est relié à l'émetteur du transistor Q814 ainsi qu'au collecteur du transistor Q815' La base du transistor Q815 est reliée à la borne Vpol, tandis que l'émetteur du transistor Q815 est relié à travers les résistances R85, R86 et R87, branchées en

parallèle, au potentiel de masse.

Si l'on se reporte maintenant à la Figure 9, on y voit le schéma de circuit d'une version simplifiée du circuit d'horloge utilisé dans le

dispositif logique de mode courant suivant la présente invention. La li-

gneValim est reliée à travers la résistance R91 à l'émetteur du transis-

tor Q91 et à travers la résistance Q92 à l'émetteur du transistor Q92. La base du transistor Q91 est reliée au collecteur du transistor Q91, à la

base du transistor Q92' à la base du transistor Q94 et à travers la source de courant 'BS au potentiel de masse. Le collecteur du transistor Q92 est relié à la base et au collecteur du transistor Q93, à la base du transistor Q921, à la base du transistor Q917, à la base du transistor Q918 et à la base du transistor Q919' La borne d'alimentation Valim est reliée à travers la résistance R95 à l'anode de la diode D91. La cathode de la diode D91 est reliée à l'anode de la diode D92A, tandis que la

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cathode de cette diode D92 est reliée (A) à l'anode de la diode D92A,

alors que la cathode de la diode D92A est reliée au collecteur du tran-

sistor Q921' (B) à la base du transistor Q915 et (C) à la base du tran-

sistor Q914' L'émetteur du transistor Q93 est relié à travers la résis-

tance R93 au potentiel de masse, tandis que l'émetteur du transistor Q921 est relié à travers la résistance R94 au potentiel de masse. La borne d'alimentation Vlim est reliée à travers la résistance R96 à l'émetteur du transistor Q94, tandis que le collecteur du transistor Q94 est relié à la base du transistor Q95, au collecteur du transistor

0 Q95, à la base du transistor Q96 et a la base du transistor Q920 L'é-

metteur du transistor Q95 est relié à travers la résistance R97 au po-

tentiel de masse et à l'émetteur du transistor Q920. La borne d'alimen-

tation Valim est reliée au collecteur du transistor Q916' au collecteur du transistor Q913' au collecteur du transistor Q98' au collecteur du transistor Q99 et au collecteur du transistor Q910' La base du transistor Q97 est reliée à travers la résistance R910 à la borne d'alimentation Valim, à la base du transistor Q98 et au collecteur du transistor Q91 La base du transistor Q99 est reliée à travers la résistance R911 à la

borne d'alimentation Valim, à la base du transistor Q910 et au collec-

teur du transistor Q912' L'émetteur du transistor Q97 est relié à tra-

vers un condensateur C91 à l'émetteur du transistor Q910 ainsi qu'à

l'anode de la diode D93. La cathode de cette diode D93 est reliée à tra-

vers la résistance R99 à la base du transistor Q916 et au collecteur du

transistor Q96' L'émetteur du transistor Q96 est relié à travers la ré-

sistance variable R98 au potentiel de masse. L'émetteur du transistor Q98 est relié à travers la résistance R913 à la base du transistor Q912 ainsi qu'au collecteur du transistor Q914' L'émetteur du transistor Q99 est

relié par la résistance R915 au potentiel de masse et à travers la résis-

tance R916 à la base du transistor Q911 ainsi qu'au collecteur du tran-

sistor Q915' L'émetteur du transistor Q911 est relié à l'émetteur du transistor Q912 ainsi qu'au collecteur du transistor Q918' L'émetteur du

transistor Q910 est relié à l'anode de la diode D94. La cathode de la dio-

de D94 est reliée à travers la résistance R912 à la base du transistor Q913 ainsi qu'au collecteur du transistor Q920. L'émetteur du transistor Q914 est relié à l'émetteur du transistor Q913 ainsi qu'au collecteur du transistor Q919. L'émetteur du transitor Q916 est relié à l'émetteur du transistor Q915 ainsi qu'au collecteur du transistor Q917 L'émetteur du transistor Q917 est relié à travers la résistance R917 au potentiel de masse. L'émetteur du transistor Q918 est relié à travers la résistance

- 12 -

R918 au potentiel de masse et l'émetteur du transistor Q919 est relié à

travers la résistance R919 au potentiel de masse.

Si l'on se reporte à la Figure 10, on y voit un schéma de circuit flipflop utilisé dans le dispositif logique de mode courant conformément à la présente invention. La borne d'alimentation V.alim est reliée au collecteur du transistor Q100 La base de ce transistor Q100 est reliée à une ligne de sens d'alimentation. L'émetteur du transistor Q100 est relié à travers la résistance R101 au collecteur du transistor Q105' à la base du transistor Q106 et à la base du transistor Q107; cet émetteur

est également relié à travers la résistance R102 au collecteur du tran-

* sistor Q103, au collecteur du transistor Q104' au collecteur du transistor Q 6 à la base du transistor Q105 et à la base du transistor Q108' La borne sortant du registre à bascule binaire i-1 est reliée à la base du transistor Q101, au collecteur du transistor Ql08 et au collecteur du transistor Q109. La borne d'alimentation Valim est reliée au collecteur

du transistor Q101. La borne d'alimentation Vlim est reliée au collec-

teur du transistor Q102 et,à travers la résistance R104, à la base du transistor Q102' au collecteur du transistor Q1010 et au collecteur du transistor Q107' Un émetteur du transistor Q102 est relié à une borne de la porte logique OU 141, tandis qu'un second émetteur du mème transistor Q102 est relié à l'anode de la diode D101 ainsi qu'à la base du transistor Q109' L'émetteur du transistor Q101 est relié à la base du transistor Q1010 ' au flip-flop i+1, et à travers la résistance R1011 au potentiel de masse. La cathode de la m9me diode D101 est reliée au collecteur du loi transistor Q1017. La borne de réenclenchement est reliée à la base du transistor QO4. L'émetteur du transistor Q103 est relié à l'émetteur du

104' 0

transistor Q104' à l'émetteur du transistor Q105, au collecteur du tran-

sistor Q1011 et à une borne de la résistance R105. Une seconde borne d'émetteur du transistor Q105 est reliée à un émetteur du transistor Q06' à un collecteur du transistor Q1012 et à une seconde borne de la résistance R105. Un émetteur du transistor Q107 est relié à un émetteur

' 0

du transistor Q108' a un collecteur du transistor Q1013 et à une pre-

mière borne de la résistance R106. Un émetteur du transistor Q1010 est relié à un émetteur du transistor Q109' un collecteur du transistor Q1014 et à une seconde borne de la résistance R106. La borne d'horloge

est reliée à une base du transistor Q1012 ainsi qu'à la base du transis-

tor Q1013. La borne V est reliée à une base du transistor Q1011 et à une

base du transistor Q1014' L'émetteur du transistor Q1012 est relié à l'é-

metteur du transistor Q1011 et au collecteur du transistor Q1015. Une

256621 1

- 13 -

borne d'émetteur du transistor Q1013 est reliée à une borne d'émetteur du transistor Q1014 ainsi qu'à une borne de collecteur du transistor Q1016' La borne de polarisation V po1 est reliée à une base du transistor Q1015 à une base du transistor Q1016 ainsi qu'à une base du transistor Q1017' L'émetteur du transistor Q1015 est relié à travers la résistance R107 au potentiel de masse, tandis qu'une borne d'émetteur du transistor Q1016 est reliée à travers la résistance R108 au potentiel de masse. Une borne d'émetteur du transistor Q1017 est mise au potentiel de masse à

travers les résistances R109 et R1010 branchées en parallèle.

Fonctionnement Si l'on se reporte maintenant à la Figure 1, on peut constater que le registre d'approximations successives (RAS) 1 peut fonctionner de la manière décrite ci-après. Un signal d'entrée, que le RAS 1 doit approcher, est appliqué au réseau 3 de comparaison des signaux. Un signal de début d'opération est appliqué au RAS 1 et fait démarrer ce registre. Un bit 1,

le plus significatif du RAS 1, est mis dans l'état "sous tension" (logi-

que positive) et appliqué au convertisseur numérique-analogique (CNA) 2, tandis que les lignes de signaux de bit d'ordre inférieur se trouvent en état "hors tension" (logique négative). Par suite de l'application du bit 1 sur le signal au convertisseur CNA 2, une tension de sortie égale à la moitié de la gamme totale des tensions est appliquée au réseau 3 de comparaison des signaux. Si le signal de sortie du convertisseur CNA 2 est plus grand que le signal d'entrée, l'état du signal de comparaison provoque le verrouillage du bit 1 dans son état "sous tension". Ensuit*,

le bit 2 du registre RAS 1 est mis dans l'état de "sous tension", les li-

gnes de bits d'ordre inférieur restant dans l'état "hors tension". Le signal de sortie du CNA 2 résulte de l'application du bit 2 et du bit 1 (s'ils ont été verrouillés dans l'état "sous tension" par l'opération précédente), ce qui représente la moitié plus le quart de la gamme des tensions d'entrée maximales, et ce signal de sortie CNA est comparé avec

le signal d'entrée dans le réseau de comparaison 3. Si le signal de sor-

tie du CNA est supérieur au signal d'entrée, le bit 2 du convertisseur numérique-analogique 1 est verrouillé dans l'état "hors tension". Les lignes de signaux de bits sont activées dans l'ordre d'une signification décroissante jusqu'à ce que la dernière ligne de bits (n) ait été activée et l'on compare la combinaison de lignes de bits verrouillées dans l'état

"sous tension" avec le signal d'entrée. La ennième ligne de bits est ver-

rouillée ou bloquée dans l'état "sous tension" lorsque le signal de sortie du convertisseur CNA est inférieur au signal d'entrée. Autrement, la ligne - 14-

de position du ennième bit est verrouillée dans l'état "hors tension".

Le groupe résultant de n bits de signaux fournit, lorsqu'on l'applique à un dispositif numérique-analogique comparable, un signal qui est le signal le plus rapproché, moins que le signal d'entrée qui est autorisé par la granularité du signal de sortie du convertisseur CNA sensible au

groupe de n signaux d'activation.

Le fonctionnement général du circuit utilisé dans la technique

des approches successives peut être compris de la façon suivante (se re-

porter à la Figure 2): La séquence de multivibrateurs bistables ou flip-

flop 120-122 détermine le bit d'approximation en cours de contrôle ainsi que le circuit de verrouillage qui conservera un état de bit par suite de ce contr8le ou essai. Le signal de réenclenchement sollicite le bit 1, soit le bit le plus significatif, vers l'état "sous tension" et les autres bits n-1 vers l'état "hors tension". Le circuit d'horloge qui actionne la

séquence de circuits flip-flop déplace l'état "sous tension" vers la po-

sition suivante de bit le moins significatif, ce qui permet une comparai-

son de cet état "sous tension" additionné avec les états des bits précé-

demment stockés avec le signal en cours d'approche. Cet état (ou l'état

contraire) sera stocké, selon le résultat de l'essai. Au cours de la der-

nière période d'horloge du processus d'approche, l'état "sous tension" est décalé hors du dispositif sériel, laissant ainsi tous les états de bits dans un état "hors tension". La porte logique OU 141 tombe dans un

état "hors tension", ce qui met en suspens le circuit d'horloge, en ap-

pliquant un signal de réenclenchement et en délivrant un signal de fin d'opération. Les formes d'onde obtenues à la borne de sortie Q du bit 1 et les bornes de sortie Q des bits i et n des flip-flops sériels sont représentées respectivement par les formes d'onde 3, 4 et 5 de la Figure 3. Si l'on se reporte de nouveau à la Figure 2, on voit que dans

l'intervalle entre les périodes d'activité du convertisseur analogique-

numérique par approches successives, l'horloge est inactive et la sortie d'horloge est constituée par un signal de bas niveau ou état. Tous les

signaux de sortie Q destinés aux flip-flops sériels (12 et 122) et le si-

gnal de sortie Q destiné aux flip-flops 120 se trouvent dans l'état bas.

La sortie de la porte logique OU 141 (Figure 2) est à l'état bas et la

bascule 110 des données est en condition de blocage. La ligne de réen-

clenchement est haute et appliquée à la bascule de données 110 en pas-

sant par la porte logique NON-OU 111, ce qui contraint la borne Q de cette bascule de données 110 à rester dans un état bas. La borne Q de la

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bascule de données 110 sera désignée ici comme étant la ligne des données

du registre d'approximations successives (RAS).

Le fonctionnement des circuits d'horloge et le bord ascendant sub-

séquent de l'impulsion d'horloge (Figure 3) contraint la borne Q du flip-

flop 120 à assumer un état haut, tandis que les bornes Q des autres flip-

flops restent dans un état bas. La bascule de données 110 prend une condi-

tion de blocage qui maintient la ligne des données RAS dans un état bas pendant le demi-cycle positif ou "HAUT" de l'impulsion d'horloge entre 1 et 2. Le circuit logique de décodage qui commande les bascules de données met effectivement celles-ci, de 150 à 160 et de 160 à 170, dans un état de blocage lorsque l'inverse du signal appliqué à la borne D est appliqué à la borne Q. ce qui met la borne Q du flip-flop 150 dans un état bas et

les bornes Q des autres flip-flops dans un état haut. Lorsque le bord des-

cendant de la première impulsion d'horloge se produit, la bascule de don-

nées 110 est bloquée et fait que la sortie en Q devient égale à l'inverse de l'entrée du comparateur COMP et les bascules de données 150 à 170 se trouvent alors dans un état bloqué ou verrouillé. Sur le bord montant de la seconde impulsion d'horloge, on applique un état haut à la borne Q du second flip-flop du circuit d'accroissement sériel, tandis que toutes les autres bornes Q des flip-flops que comporte ce circuit d'accroissement sériel se trouvent dans un état bas. La bascule de données 110 verrouille le signal provenant du circuit comparateur (COMP) sur la ligne de données RAS. Cet état des signaux détermine l'état de sortie de la borne Q de la bascule de données 150 et se traduit par la décision du signal du bit le plus significatif. Le circuit logique de commande aux bornes G et D des autres circuits à bascule restants fait en sorte que seule la bascule de données 150 soit influencée par la ligne de données RAS, essentiellement en raison des signaux provenant des circuits à bascule y associés dans le circuit à accroissements sériels. Le bord montant de la seconde impulsion d'horloge sollicite également la borne Q de la seconde bascule de données

vers son état bas. Cet état bas de la borne Q rend le second bit du con-

vertisseur numérique-analogique (CNA) opérationnel pour effectuer la

comparaison de contr8le des signaux. Le convertisseur continue de fonc-

tionner entre la position du bit le plus significatif et la position du bit le moins significatif. Un décalage le long des éléments sériels se produit à chaque bord montant des impulsions d'horloge. Le flip-flop particulier à accroissements sériels qui est couramment activé détermine quelle est le bit d'approximation ou d'approche qui est soumis à l'essai ou contr8le. Il détermine la sortie Q de la bascule asservie de données

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concernant ce bit particulier grace à la décsision de comparaison ef-

fectuée sur la Ligne de Données. En outre, il contraint la sortie Q du premier bit moins significatif à un état "Bas" qui met "sous tension" ce bit du convertisseur numérique-analogique (CNA). Ces effets se produisent au bord montant suivant du signal d'horloge. Le dernier bord montant de la séquence d'impulsions d'horloge a pour effet de supprimer l'état haut de la borne Q du flip-flop 122. La

borne Q du flip-flop 120 et la borne Q des flip-flops restants se trou-

vent à l'état bas, et la sortie de la porte logique OU tombe à l'état bas qui indique la fin du processus de conversion. La sortie de la porte logique OU 141 interrompt le fonctionnement du circuit d'horloge au terme du présente cycle, fournit un signal de sortie indiquant que la conversion est achevée et met la ligne de réenclenchement dans un état haut pour

préparer la séquence suivante de conversion.

Si l'on se reporte de nouveau aux Figures 4, 5 et 6 du dessin, on voit que les circuits qu'elles représentent sont respectivement un circuit de commutation, un circuit de porte logique ET et un circuit de

porte logique OU utilisés selon le mode logique courant.

Si l'on se réfère à la Figure 7, le fonctionnement du circuit 110 de bascule des données de la Figure 2 peut être interprété comme suit. Un

signal d'entrée de porte sous forme d'une impulsion d'horloge est appli-

qué à la borne de base du transistor Q75 (entrée "G"). Une tension de ré-

férence égale à la valeur moyenne de la variation du signal d'entrée de porte est appliquée à la base du transistor Q76. Ainsi, c'est l'état du 76- signal d'entrée de la porte qui fait choisir soit le transistor Q75' soit le transistor Q76 pour conduire le courant provenant du transistor Q77 si le transistor Q75 est conducteur, c'est soit le transistor Q72' soit

le transistor Q73A qui conduit, selon le niveau du signal de tension ap-

pliqué à la base du transistor Q72. Le courant circule à travers la résis-

tance R71 ou à travers la résistance R72, ce qui fournit la sortie logique.

Cette condition s'appelle "condition de déclenchement" du fait que l'état

logique est déterminé par la tension de base appliquée au transistor Q72.

Si le signal de sortie est stable et si le signal appliqué à la base du transistor Q75 tombe à son niveau ou état bas, le transistor Q76 devient conducteur de courant et le transistor Q73B ou le transistor Q76 devient conducteur. Du fait que les bornes de base et de collecteur sont reliées par une connexion croisée, l'état de la sortie détermine lequel de ces dispositifs est conducteur et le dispositif qui se trouve dans l'état conducteur assure un état de sortie. Cet état est une condition de blocage

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et dans cet état le signal de sortie n'est pas contr8lé par le signal

d'entrée, étant donné que le transistor Q75, le transistor Q72 et la tran-

sistor Q73A ne se trouvent pas dans l'état conducteur.

Le signal d'entrée appliqué à tous les commutateurs différentiels est à sens unique, ce signal n'étant appliqué qu'à un seul c8té de l'élé- ment de commutation, tandis que l'autre côté est polarisé avec une tension de référence avec laquelle on compare le signal d'entrée. Ce procédé de couplage électrique économise de la place sur la puce en réduisant le nombre de passages du métal, mais pose le problème dû à la rétention d'une bonne comparaison compensée car le niveau de référence et la tension du niveau de signal proviennent de différents endroits de la puce. Attendu

que la tension chute dans les conducteurs, des variations peuvent se pro-

duire dans les niveaux de tension compensée. On peut atténuer les consé-

quences de ce problème en utilisant le transistor Q71 représenté sur la

Figure 7. La ligne reliée à la base de ce transistor Q71 est également re-

liée à la base d'un transistor équivalent dans chaque cellule de circuit

logique. Cette ligne aboutit également directement au point de l'alimen-

tation logique en courant o la tension de référence est générée. Du fait

que le conducteur métallique ne porte que le courant de base des transis-

tors, le courant de ligne est faible et la ligne sert de ligne de sens vers le lieu d'origine de la tension de référence. Attendu que la sortie de chaque cellule logique se réfère à cette tension équivalente de base pour chaque transistor équivalent, cette tension de sortie est étroitement associée à la tension de référence et le problème de la compensation est

ainsi atténué.

Le circuit de la Figure 7 comprend les éléments d'une source de courant, un transistor Q77' des paires différentielles de transistors et

des résistances de charge R71 et R73. Le transistor de la source de cou-

rant fournit un courant de polarisation proportionnel à la température.

Les paires différentielles de transistors guident le courant à travers

le transistor de charge approprié, afin d'assurer la fonction logique.

Si l'on se réfère de nouveau à la Figure 8, on y voit la repré-

sentation schématique du mode de fonctionnement des bascules individuelles

de données et des circuits logiques de commande y associés pour les bas-

cules individuelles de données, sans la bascule de données 150. Le fonc-

tionnement de ces bascules de données est semblable à celui des éléments de flip-flop décrits ci-dessous, sauf qu'il suffit d'une bascule, l'état de la ligne de données étant verrouillé par le circuit 110 à bascule de données (Figure 2) lorsque ce circuit 110 n'est pas verrouillé. Ainsi, un

- 18 -

seul circuit principal de verrouillage des données (110) dessert la tota-

lité des douze circuits asservis de verrouillage des données et assure un

fonctionnement à auto-déclenchement. Le transistor Q815 constitue la sour-

ce de courant pour la bascule de données. Le courant de polarisation est appliqué par l'intermédiaire du transistor Q813 aux éléments d'entrée des données (transistors Q88 et Q87) lorsque le signal d'horlogeest inférieur au signal de référence V. Il est appliqué à travers le transistor Q814 aux éléments verrouillés de sortie (comprenant les transistors Q85 et Q86) lorsque le signal d'entrée d'horloge est supérieur à V. Le circuit logique de commande est formé par les transistors Q89' Q810' Q811 et Q812

qui présentent d'autres entrées de commande de courant (c'est-à-dire com-

mandés par les éléments flip-flops). On peut agir sur les circuits de ver-

rouillage de données (sauf sur la bascule de données 150) pendant trois intervalles d'horloge. Pendant l'impulsion d'horloge 1, les bits 2-n sont posés sur un "1" logique, et le bit 1 est réenclenché inconditionnellement sur "O". Pendant la i-nième impulsion d'horloge le bit 1 est verrouillé

inconditionnellement dans l'état logique "O". Pendant la (i+1)ième impul-

sion d'horloge, le bit 1 est verrouillé dans l'état de la ligne intérieure de données. Aucune autre impulsion d'horloge n'affecte la i- nième bascule de données. Toujours en se référant à la Figure 3, dans la première moitié

de n'importe quel intervalle d'horloge, l'impulsion d'horloge est haute.

Pendant la première moitié d'impulsion d'horloge 1, l'horloge est en con-

dition basse et le transistor Q813 est conducteur. De méme, pendant cet

intervalle, la ligne Q1 est haute, ce qui rend le transistor Q810 conduc-

teur. Un état bas est verrouillé sur la ligne de données par le circuit

principal de verrouillage de données. Cette combinaison de signaux d'en-

trée a pour effet de réenclencher la bascule de données (c'est-à-dire

Q = 1) à travers la borne d'entrée D (la base de Q88). La ligne Q1. la li-

gne de données (DATA line), et la ligne CK sont reliées à toutes les bas-

cules asservies de données (sauf la bascule 150) de la mêmefaçon, afin que la totalité des signaux logiques soient réenclenchés. Pendant la seconde moitié de l'intervalle d'horloge, l'horloge prend un état haut, ce qui rend le transistor Q814 conducteur sur toutes les bascules asservies de données qui sont verrouillées de façon inconditionnelle. La bascule de données i reste verrouillée jusqu'à la i-nième impulsion d'horloge, du fait que, pendant cet intervalle, des signaux logiques bas sont appliqués à la base des transistors Q810 Q811' et Q89 Le courant de polarisation est commandé par l'intermédiaire du transistor Q812' ce qui met la bascule

des données dans un état de verrouillage dans toutes les conditions d'hor-

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loge. L'impulsion d'horloge utile suivante appliquée à la bascule de don-

nées i est la i-nième impulsion d'horloge. Pendant la première moitié de cette période d'horloge,l'horloge se trouve dans l'état bas et commande le courant de polarisation à travers le transistor Q813 et la borne Q du i-nième flip-flop devient haute, ce qui rend conducteur le transistor Q89. Ce changement a pour effet d'enclencher la bascule de données i de façon inconditionnelle (Q est bas), quel que soient les états des autres signaux d'entrée. L'état de blocage de la sortie se maintient pendant la

seconde moitié du cycle d'horloge, le bit i du convertisseur numérique-

analogique (CNA) restant sous tension pendant la totalité de la i-nième période d'horloge, ce qui permet au résultat du comparateur de commander la ligne interne de données (RAS). Lors de l'impulsion haute d'horloge

suivante, la (i+1)nième sortie du circuit à séquence se trouve dans l'é-

tat haut. Ce signal de sortie est relié à la base du transistor Q811 et rend ce dernier conducteur. Cet état du transistor permet le déclenchement des transistors différentiels couplés Q88 et Q87' ce qui fournit l'entrée

D du circuit à bascules de données. L'entrée D étant déclenchée, la sor-

tie de la bascule des données réagit à l'état de la ligne de données in-

ternes et la décision du bit i est complète. La seconde moitié de la (i+1) nième période d'horloge produit le verrouillage du i-nième signal de sortie dans un état qui représente la donnée de décision. Le signal

de sortie de la i-nième bascule n'est pas affectée par une période ulté-

rieure quelconque, jusqu'à a la fin du signal de réenclenchement. Cela est de au fait que les signaux aux bases des transistors Q89' Q810 et Q811 sont tous bas jusqu'à la fin du réenclenchement. Les opérations effectuées par la bascule de données 150 sont légèrement différentes car ce circuit met sous tension le convertisseur numérique analogique (CNA) pendant la première impulsion d'horloge et par conséquent ne comporte pas de moyens de réenclenchement pour l'horloge 1. Ce mode de fonctionnement permet de

supprimer le transistor Q810.

Si l'on se réfère à la Figure 9, on peut décrire le fonctionnement

du circuit simplifié d'horloge de la façon suivante. L'horloge est cons-

tituée par un circuit multivibrateur à couplage croisé ayant ule stabilité de premier ordre déterminée par l'écart de température d'un condensateur

du type semi-conducteur métal-oxyde (MOS) et d'une résistance au nickel-

chrome. La technologie adoptée est compatible avec le montage logique se-

lon le mode courant adopté dans le restant du convertisseur analogiques numérique (CAN) à approches successives et elle possède des fonctions d'inhibition qui permettent la synchronisation avec le fonctionnement du

- 20 -

convertisseur tout en permettant un fonctionnement à cycles courts. Le

noyau de commutation du circuit d'horloge est constitué par un multivi-

brateur bistable comportant deux transistors à couplage croisé. La base du transistor conducteur est contrainte à sa maintenir à un niveau bas par une source de courant de commutation qui est commandée par une ten- sion traversant un condensateur. La constante de temps de ce condensateur

commande la fréquence de commutation de l'horloge. Le couplage du multi-

vibrateur est représenté sous forme de deux transistors Q911 et Q914. Des transistors Q916 et Q913 constituent les entrées de commutation de ces

sources de courant. Les signaux d'entrée des sources de courant sont com-

mandés par la tension traversant le condensateur C91 dont le décalage de niveau est assuré par une diode D93. La tension aux bornes du condensateur C91 est une rampe linéaire dont le rapport dV/dt est déterminé par la valeur du condensateur et l'intensité du courant dans la source constituéepar les transistors Q96 et Q920' La précision de la fréquence du circuit d'horloge peut s'expliquer en décrivant le cycle de commutation et en exposant mathématiquement la relation entre le changement de tension dans le condensateur et le seuil de commutation des transistors formant la source de courant commuté. La tension de seuil Vth est donnée par la formule: Vth = (-Is x R9) - (2 x Vb) o Ibs désigne le courant de polarisation du circuit etVbe la tension

aux bornes d'une-diode. Le changement de tension aux bornes du condensa-

teur peut Atre déterminé en observant que, à l'instant de la commutation, le transistor Q91 ou le transistor Q911 est coupé, tandis que l'autre

912 911

transistor est sous tension. L'entrée de l'un des transistors servant de source de courant commuté (Q913 ou Q916) se trouve à la tension de seuil de la commutation. Si le transistor Q912 est considéré comme un transistor hors-circuit, une plaque du condensateur sera à -Vbe tandis que l'autre be plaque sera à Vth + Vbe. La tension aux bornes du condensateur est par conséquent donnée par la formule:

cl Vbe - (Vth +Vbe) =bs x R95.

Pour des considérations de symétrie, Vcl est égal en grandeur et

opposé en signe à l'autre transition de commutation. Le changement pro-

duit dans la tension du condensateur est par conséquent 2 x V l.

La fréquence d'horloge est fixée par le temps qui s'écoule entre les transitions ou variations de commutation. Ce temps se détermine comme suit:

- 21 -

T 91 x (Vcl/ C91) o Ic91 = courant dans C91

C91 91

T = C91 x (2 x Ib x R95/Ic91) Le courant Ic91 est le courant de collecteur du transistor Q96 ou du transistor Q920 Cette valeur est donnée par l'égalité: Ic91 =Ibs x R97/R 98 Par conséquent: T =C91 x 2 x R95 x R98/R97 Les résistances R95 et R97 sont toutes deux du type à base p et par conséquent ont le même glissement de température. Le rapport est donc constant. Le glissement de température du temps T est déterminé ensuite par la constante de temps de C91 et de R98. Le glissement dans ces deux

éléments est faible, C91 étant un condensateur POS (du type semi-conduc-

teur métal-oxyde), tandis que R98 est une résistance au nickel-chrome. Le

commutateur différentiel composé des transistors Q922 et Q923 sert à neu-

traliser l'horloge lorsque la conversion est achevée. Lorsque la ligne

d'inhibition est en condition "Haute", le courant de polarisation prove-

nant de Q919 circule à travers Q923 et actionne le commutateur composé des transistors Q914 et Q913. Cette condition permet le fonctionnement

de l'horloge.

Dès que le signal d'Inhibition se trouve dans l'état "Bas", le courant de polarisation provenant du transistor Q919 circule à travers le

transistor Q922 qui est relié à la ligne d'alimentation +V lim. Cela dés-

active le commutateur différentiel composé des transistors Q913 et Q914' et le signal de temporisation n'est pas transmis à la base du transistor

Q912' de façon que l'horloge soit neutralisée.

L'on se réfère de nouveau à la Figure 10, pour décrire le fonc-

tionnement du multivibrateur bistable ou des circuits à flip-flop. Dans

le mode préféré de réalisation, des éléments flip-flop du type D à dé-

clenchement par interface sont disposés de manière à fournir des signaux successifs aux circuits associés de verrouillage des données. Des portes

logiques OU sont reliées à la borne d'entrée D de tous les circuits flip-

flop, sauf le premier. Seule la ligne de réenclenchement est reliée à la borne D du premier flip-flop (120). Les circuits flip-flop peuvent 9tre décrits comme étant partagés entre deux circuits de verrouillage, soit

un circuit principal et un circuit asservi du type D, équipés d'une hor-

- 22 -

loge à deux phases. Des transistors Q103' Q104' Q105' Q106' Q1011' Q1012, Q1014' Q1013 et Q1016 constituent le verrou asservi. Ces deux circuits constituent des éléments de base dans l'appareil d'approche sérielle et

par conséquent il appara t que la description du fonctionnement d'un seul

circuit, à savoir, le circuit principal de verrouillage, suffit pour la

compréhension du mode de fonctionnement. Le courant de polarisation, four-

ni par le transistor Q1015 formant source de courant, est commandé par les entrées de paires différentielles de transistors afin d'assurer la fonction logique désirée. La paire différentielle Q1012 et Q1011 fournit le signal d'entrée G que l'on applique à l'horloge. Lorsque l'horloge est en condition basse, le courant de polarisation est dirigé à travers le transistor Q1011 vers les bornes d'émetteur des transistors Q103' Q104 et

Q105. Ces trois transistors sont réalisés de façon à constituer un ampli-

ficateur différentiel à faible gain qui fait transférer le OU logique des deux entrées (c'est-à-dire les bases de Q103 et de Q104) vers la sortie différentielle, c'est-à-dire aux collecteurs des transistors Q104 et Q105. Ainsi, lorsque l'horloge est en condition basse, un état "1" à la borne d'entrée D1 (soit la borne de base du transistor Q103) ou dans la ligne de réenclenchement D2 (soit la borne de base du transistor Q104) mettra l'état de sortie en condition "1". Cet état de sortie est "1" lorsque le collecteur du transistor Q105 est haut, alors que le collecteur du transistor Q104 est bas. Un état "0" tant sur D1 que sur D2 produit un état de sortie "0". Lorsque l'horloge d'entrée est commutée vers un état haut, le courant de polarisation provenant du transistor Q1015 est orienté à travers le transistor Q1012 de manière à fournir du courant à l'émetteur du transistor Q105 et au transistor Q106 en coupant le courant d'émetteur dans les transistors Q103' Q104 et Q105. Les transistors Q105 et Q106 forment ensemble un circuit à bascule ou de verrouillage, de telle sorte que la sortie soit maintenue dans l'état qui était le sien juste

avant le bord montant de l'horloge. Si les entrées D1 et D2 devaient chan-

ger pendant que l'horloge est haute, cela ne produirait aucun effet sur l'état de la sortie. En résumé, le circuit séquentiel se compose de douze flip-flops du type D en cascade qui sont déclenchés par le bord, soit le bord montant de l'horloge. Ces flip-flops ont la propriété de faire en

sorte que l'état de la borne d'entrée D, juste avant un bord de déclen-

chement, soit transféré aux bornes de sortie juste après ce bord de dé-

clenchement, et que l'état de sortie soit ensuite maintenu jusqu'au bord de déclenchement suivant. Le flip-flop du type D est constitué par deux

bascules du type D, sensiblement identiques.

-23- Si l'on se réfère aux Figures 8 et 10, tout spécialiste dans l'art pourra aisément constater que les amplificateurs différentiels ont des entrées à sens unique qui sont comparées à des tensions de référence (c'est-à-dire Va et Vb). L'usage d'un système à sens unique réduit le nombre de composants et la complexité du dessin du circuit.

La description qui précède vise à illustrer le fonctionnement du

mode préféré de réalisation sans toutefois limiter le domaine de l'in-

vention. Il est donc évident que de nombreuses variantes et modifications

pourront venir à l'esprit des spécialistes dans l'art sans s'écarter ce-

pendant des principes de base de l'invention.

- 24 -

RE V E N D I C A T I 0 N S

1. Registre d'approches successives pour la réception d'un signal d'entrée, ce registre comprenant: a) plusieurs circuits de registres à bascule (140, 150,

160, 170);

b) plusieurs circuits univibrateurs bistables ou flip-

flops (120, 121, 122) reliés chacun à l'un des circuits de registres à bascule précités, et étant caractérisé par le fait que les circuits flipflop sont conçus de manière à activer les circuits de registres à bascule dans un ordre sériel, chacun des circuits de registres à bascule ainsi activé délivrant un premier signal destiné à être appliqué à des bornes de sortie, ce circuit de registres à bascule particulier stockant ledit premier ou second signal

en réponse audit signal d'entrée.

( RÉPUBLIQUE FRAN AISE 2 566212

INSTITUT NATIONAL

DE LA PROPRIÉTÉ INDUSTRIELLE

PARIS Ce numéro n'a donné lieu à aucune publication N UM Ln C'q N *n

Claims (13)

1. 2. Registre d'approches successives selon la Revendication

   1, caractérisé par le fait qu'il comprend un circuit princi-

   palderegistres à bascule (110) relié auxdits plusieurs cir-

   cuits de registres à bascule (140, 150, 160, 170) auxquels il applique un signal de sortie déterminé par ledit signal d'entrée. 3. Registre d'approches successives selon l'une ou l'autre

   des Revendications 2 et 3, caractérisé par un circuit d'hor-

   loge (1) que l'on active en réponse à un signal initial, le-

   dit circuit d'horloge ayant pour rôle de faire activer les-

   dits circuits de registres à bascule (110, 140, 150, 160, ) par lesdits circuits flip-flop (120, 121, 122) dans un

   ordre sériel.
2. 4. Registre d'approches successives selon l'une quelconque

   des Revendications 1 à 3, caractérisé par le fait que lesdits

   circuits sont équipés de composants logiques selon le mode courant et de composants compatibles, ledit registre étant

   fabriqué sur une seule puce.
3. 5. Registre d'approches successives selon l'une ou l'autre

   des Revendications 1 et 2, caractérisé par le fait que les-

   dits circuits comprennent un moyen détecteur de tension pour compenser une chute de tension dans les conducteurs reliant

   ces circuits à une source de courant.
4. 6. Registre d'approches successives selon la Revendication

   2S66211

   - 25 -

   3, caractérisé par le fait que ledit circuit d'horloge (1) comprend un amplificateur différentiel destiné à produire

   une période d'horloge constante sur une gamme de tempéra-

   tures. 7. Registre d'approches successives selon l'une quelconque

   des Revendications 1 à 3, caractérisé par le fait que l'on

   utilise des circuite différentiels selon un mode à sens unique et que l'on effectue la comparaison avec plusieurs

   tensions de référence.
5. 8. Registre d'approches successives selon l'une ou l'au-

   tre des Revendications 1 et 2, caractérisé par le fait que

   ledit registre est utilisé conjointement à un convertisseur numériqueanalogique (2) et à un circuit comparateur (3), un appareil (1) produisant la conversion analogique-numérique

   des approches successives en fonction d'un signal de condi-

   tion et d'un signal de départ ou initial, ce registre com-

   prenant en outre:

   a) un circuit d'horloge pour produire une série d'im-

   pulsions en réponse audit signal de départ ou initial;

   b) dans ledit circuit de registres à bascule, plu-

   sieurs circuits asservis de registres à bascule activés

   selon une séquence prédéterminée en réponse auxdites im-

   pulsions d'horloge, un de ces circuits asservis de registres à bascule appliquant un signal logique présélectionné à une borne de sortie, et c) un circuit principal de registres à bascule (110) relié auxdits circuits asservis de registres à bascule (140, , 160, 170) afin de recevoir ledit signal de condition, le circuit principal (110) ayant pour rôle de faire stocker

   un signal logique dans celui des circuits asservis de re-

   gistres à bascule (140, 150, 160, 170) qui a été déterminé

   par ledit signal de condition lors de l'activation séquen-

   tielle du circuit asservi suivant dans la série de circuits

   asservis de registres à bascule.
6. 9. La combinaison suivant la Revendication 8, caractérisée par le fait que ladite pluralité de circuits flip-flop (120,

   121, 122) sont accouplés audit circuit d'horloge afin d'ac-

   tiver de façon sérielle ladite pluralité de circuits de re-

   gistres à bascule (140, 150, 160, 170), l'activation de la

   - 26 -

   totalité des circuits flip-flop produisant un signal mettant

   fin auxdites impulsions d'horloge.
7. 10. La combinaison selon la Revendication 9, caractérisée par le fait que les éléments de circuit sont utilisés selon le mode courant dans la technologie logique. 11. La combinaison.selon la Revendication 8, caractérisée par le fait qu'elle comprend une ligne de sens, un moyen

   pour réduire au minimum la chute de tension dans le conduc-

   teur entre les éléments de circuit et une source de courant.
8. 12. La combinaison selon l'une ou l'autre des Revendica-

   tions 2 et 3, caractérisée par le fait qu'elle comporte un

   élément de circuit destiné à stocker une multiplicité d'é-

   tats de signaux logiques en réponse à une multiplicité de signaux de condition, cet élément de circuit comprenant:

   a) un circuit d'horloge qui produit une série d'im-

   pulsions d'horloge;

   b) ladite pluralité de circuits fli-flop accouplés au-

   dit circuit d'horloge, lesdites impulsions d'horloge acti-

   vant cette pluralité de circuits flip-flop.selon un ordre séquentiel prédéterminé;

   c) ladite pluralité de circuits de registres à bas-

   cule comprend une multiplicité de circuits asservis de re-

   gistres à bascule, chacun de ces circuit asservis étant as-

   socié à l'un des circuits flip-flop et activé, ces circuits

   asservis appliquant initialement un signal logique prédéter-

   miné lorsqu'il est activé, et d) un circuit principal de registres à bascule (110) accouplé auxdits circuits asservis de registres à bascule (140, 150, 160, 170) afin de recevoir ladite multiplicité de signaux de condition, ledit circuit asservi de registres à bascule stockant un état logique conformément audit signal de condition lorsqu'un circuit suivant de flip-flop dans la

   série est activé.
9. 13. La combinaison selon la Revendication 12, caractéri-

   sée par le fait que ledit élément de circuit est utilisé

   conformément à la technologie logique de mode courant.
10. 14. La combinaison selon la Revendication 13, caractéri-

    sée par le fait que lesdits circuits de registres à bascule et lesdits circuits flip-flop comportent une ligne de sens

    - 27 -

    afin de réduire au minimum les effets produits par une chute

    de tension potentielle le long des conducteurs.
11. 15. La combinaison selon la Revendication 13, caractérisée par le fait que des amplificateurs différentiels sont prévus dans lesdits circuits de registres à bascuie et lesdits cir-

    cuits flip-flop, lesquels sont réalisés selon le mode à en-

    trée unique.
12. 16. La combinaison selon la Revendication 13, caractérisée par le fait que ledit circuit d'horloge comprend bs paires de commutateurs différentiels afin de produire un rapport de

    courant qui est constant sur une gamme de températures.
13. 17. La combinaison selon la Revendication 13, caractérisée par le fait que l'activation du dernier circuit flip-flop

    stoppe la séquence d'impulsions.