FR2646541A1 - Bus rapide - Google Patents
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Abstract
L'invention a pour objet un bus rapide reliant des émetteurs/récepteurs 50 comportant chacun des sorties ou entrées 80. Ce bus comporte des lignes 20 à double sens pour la transmission en parallèle de commandes de fonctionnement et des moyens de connexion 30 en parallèle des sorties ou entrées 80 des émetteurs/récepteurs 50 aux lignes de commande 20. Selon l'invention, le bus comporte deux lignes 90, 91 formant chacune une boucle fermée à sens unique pour la transmission en série respectivement des adresses et des données; le bus comporte également une horloge commune 95; H2 et une ligne ouverte 96 à sens unique pour la transmission des signaux d'horloge; le bus comporte enfin des relais 94; Ri , associés à chaque émetteur/récepteur 50, coupant les deux boucles 90, 91 et traversés par la ligne ouverte 96 et connectant ces lignes 90, 91, 96 aux sorties ou entrées 80 des émetteurs/récepteurs 50.
Description
BUS RAPIDE
La présente invention a pour objet un bus rapide ayant un débit supérieur à celui des bus connus tout en occupant un volume sensiblement équivalent.
La présente invention a pour objet un bus rapide ayant un débit supérieur à celui des bus connus tout en occupant un volume sensiblement équivalent.
Ainsi qu'il est connu, un ordinateur comporte d'une part un certain nombre d'organes et d'autre part des voies de communication entre ces organes. Ces organes sont par exemple des processeurs, des mémoires, ou des circuits d'entrée-sortie.
Un organe expéditeur d'une communication est qualifié d'émetteur, tandis qu'un organe destinataire d'une communication est qualifié de récepteur. En pratique, chaque organe est susceptible d'être émetteur ou récepteur et est qualifié d'émetteur/récepteur dans ce qui suit. Ces voies de communications sont appelées des bus. Physiquement, les émetteurs/récepteurs et les bus sont implantés sur des circuits imprimés. Selon une géométrie classiquement utilisée, le bus est réalisé sur un circuit imprimé dit "fond de panier" sur lequel se trouvent des connecteurs, tandis que les différents émetteurs/récepteurs sont situes sur des circuits imprimés sensiblement perpendiculaires au circuit imprimé fond de panier et qualifiés simplement de perpendiculaires dans ce qui suit, dont un côté est enfiché dans lesdits connecteurs.
Les processeurs actuels sont très rapides et la vitesse de fonctionnement d'un ordinateur est souvent limitée par la vitesse de transmission de l'information sur les bus.
Pour mettre à profit les performances des processeurs il est donc indispensable de réaliser des bus très rapides dont le débit ne freine pas l'ordinateur.
Ainsi qu'il est connu, un bus comporte un certain nombre de voies à double sens et en parallèle pour la transmission d'adresses, de données, de commandes de fonctionnement, et le cas échéant de signaux pour la synchronisation des différentes horloges qui peuvent être implantées sur chacun des circuits imprimés perpendiculaires.
Ces voies sont appelées les lignes du bus. Physiquement, ce sont des lignes de transmission réalisées sur le circuit imprimé fond de panier et qui relient les connecteurs destinés à recevoir les circuits imprimés perpendiculaires. Chaque émetteur/récepteur comporte une pluralité de sorties ou entrées qui sont respectivement connectées en parallèle aux lignes du bus, dont le nombre est égal à celui des sorties ou entrées de chacun de ces émetteurs/récepteurs.
Autrement dit, l'un quelconque des émetteurs/récepteurs peut jouer le rôle d'un émetteur et communiquer avec l'un quelconque des autres émetteurs/récepteurs jouant le rôle d'un récepteur. La liaison en parallèle obtenue entre les différents émetteurs/récepteurs est dite N à N, où N est le nombre d'émetteurs/récepteurs.
La fréquence des signaux se propageant sur un tel bus est limitée.
En effet, pour permettre une transmission correcte, sans dégradation des signaux, sur une ligne de bus, l'impédance du circuit imprimé de fond de panier doit être la plus élevée possible. Or cette impédance est abaissée par la connexion des émetteurs/récepteurs sur le bus, dans le cadre d'une liaison N à
N, et les caractéristiques des circuits imprimés standards ne permettent pas de compenser cet affaiblissement d'impédance.
N, et les caractéristiques des circuits imprimés standards ne permettent pas de compenser cet affaiblissement d'impédance.
Cette dégradation des signaux est d'autant plus critique que la fréquence des signaux émis est élevée, ce qui fixe une limite supérieure pour cette fréquence.
D'autre part, plus la fréquence des signaux transmis sur un bus synchrone est élevée, plus la synchronisation entre les différentes horloges implantées sur les circuits imprimés perpendiculaires est délicate: on considère en pratique qu'au-dessus d'une certaine fréquence, les horloges ne sont plus synchronisées.
L'invention concerne un bus qui permet de surmonter les obstacles énoncés dans ce qui précède et de pallier aux inconvénients des bus connus. A cet effet, l'invention prévoit de remplacer les lignes à double sens pour la transmission en parallèle des adresses et des données par une première ligne et par une seconde ligne respectivement pour la transmission en série des adresses et celle des données, ces première et seconde lignes formant chacune une boucle fermée à sens unique de transmission ; l'invention prévoit également de remplacer les éventuelles horloges implantées sur les circuits imprimés perpendiculaires par au moins une horloge commune et par au moins une troisième ligne pour la transmission des signaux d'horloge, cette troisième ligne étant ouverte et à sens unique de transmission ; enfin, l'invention prévoit en outre des relais coupant les première et seconde lignes et traversés par la troisième ligne, assurant la connexion entre d'une part les sorties ou entrées des émetteurs/récepteurs et d'autre part la première, la seconde et la troisième ligne.
L'invention a plus précisément pour objet un bus rapide reliant une pluralité d'émetteurs/récepteurs comportant chacun une pluralité de sorties ou entrées, le bus comportant
- des lignes à double sens pour la transmission en parallèle de commande de fonctionnement,
- des moyens de connexion en parallèle desdites sorties ou entrées aux lignes de commandes, le bus étant caractérisé en ce qu'il comporte en outre
- une première ligne formant une boucle fermée et à sens unique pour la transmission en série des adresses,
- une seconde ligne formant une boucle fermée et à sens unique pour la transmission en série des données,
- au moins une première horloge commune,
- au moins une troisième ligne ouverte et à sens unique pour la transmission des signaux de la première horloge commune,
- des relais associés à chaque émetteur/récepteur coupant lesdites première et seconde lignes et traversés par la troisième ligne, assurant la connexion des dites sorties ou entrées aux première, deuxième et troisième lignes.
- des lignes à double sens pour la transmission en parallèle de commande de fonctionnement,
- des moyens de connexion en parallèle desdites sorties ou entrées aux lignes de commandes, le bus étant caractérisé en ce qu'il comporte en outre
- une première ligne formant une boucle fermée et à sens unique pour la transmission en série des adresses,
- une seconde ligne formant une boucle fermée et à sens unique pour la transmission en série des données,
- au moins une première horloge commune,
- au moins une troisième ligne ouverte et à sens unique pour la transmission des signaux de la première horloge commune,
- des relais associés à chaque émetteur/récepteur coupant lesdites première et seconde lignes et traversés par la troisième ligne, assurant la connexion des dites sorties ou entrées aux première, deuxième et troisième lignes.
La liaison N à N des bus connus est ainsi remplacée par une liaison dite point à point entre les différents relais.
Une telle liaison point à point ne provoque pas de chute de l'impédance du circuit imprimé fond de panier, ce qui permet, tout en utilisant des circuits imprimés standards, de faire se propager sur le bus des signaux à une fréquence élevée sans nécessiter des courants importants de la part de l'émetteur ni entraîner une dégradation des signaux émis.
Par ailleurs, le bus selon l'invention comporte au moins une horloge commune dont les signaux suivent le même chemin que les adresses et les données; les adresses, les données et les signaux d'horloge restent donc synchronisés quelle que soit la fréquence de propagation sur le bus.
L'invention sera mieux comprise à la lecture de la description suivante faite à l'aide des figures annexées qui représentent
- la figure 1, une partie d'un bus connu,
- la figure 2, une autre partie d'un bus connu,
- la figure 3, la structure d'un bus connu,
- la figure 4, un mode de réalisation d'un bus selon l'invention,
- la figure 5, une illustration du fonctionnement du bus de la figure 4,
- la figure 6, un mode de réalisation d'une partie d'un relais du bus de la figure 4,
- la figure 7, une illustration d'un cycle d'écriture d'une première variante du bus de la figure 4,
- la figure 8, une illustration d'un cycle de lecture d'une première variante du bus de la figure 4,
- la figure 9, une illustration d'un cycle d'écriture d'une seconde variante du bus de la figure 4,
- la figure 10, une illustration d'un cycle de lecture d'une seconde variante du bus de la figure 4.
- la figure 1, une partie d'un bus connu,
- la figure 2, une autre partie d'un bus connu,
- la figure 3, la structure d'un bus connu,
- la figure 4, un mode de réalisation d'un bus selon l'invention,
- la figure 5, une illustration du fonctionnement du bus de la figure 4,
- la figure 6, un mode de réalisation d'une partie d'un relais du bus de la figure 4,
- la figure 7, une illustration d'un cycle d'écriture d'une première variante du bus de la figure 4,
- la figure 8, une illustration d'un cycle de lecture d'une première variante du bus de la figure 4,
- la figure 9, une illustration d'un cycle d'écriture d'une seconde variante du bus de la figure 4,
- la figure 10, une illustration d'un cycle de lecture d'une seconde variante du bus de la figure 4.
- la figure 11, un mode de réalisation d'un relais du bus de la figure 4.
Sur ces différentes figures, d'une part les proportions réelles ne sont pas respectées et d'autre part les mêmes références se rapportent aux mêmes éléments.
Les figures 1 à 3 illustrent la configuration d'un bus connu.
La figure 1 montre une portion d'un circuit imprimé fond de panier 1, sur lequel sont réalisées les lignes 2 du bus.
Ces lignes sont reliées à des connecteurs 3 destinés à recevoir des circuits imprimés perpendiculaires 4 sur lesquels sont situés notamment les émetteurs/récepteurs qui communiquent par l'intermédiaire du bus.
La figure 2 schématise l'un des circuits imprimés perpendiculaires 4 comportant un émetteur/récepteur 5. L'un des côtés 6 de ce circuit imprimé 4 est destiné à être enfiché dans un connecteur 3. A cet effet, ce côté 6 comporte des zones de connexion 7 reliées aux sorties ou entrées 8 de l'émetteur/récepteur 5.
La figure 3 représente un tronçon du bus connu. Les lignes parallèles du bus sont au nombre de n, et chacun des émetteurs/récepteurs 5 comporte n sorties ou entrées 8. Les connecteurs 3 (non représentés sur cette figure) relient en parallèle les n sorties ou entrées 8 de chaque émetteur/ récepteur 5 aux n lignes 2 du bus.
Un mode de réalisation du bus objet de l'invention est représenté sur la figure 4.
Ce bus assure une communication entre des émetteurs/ récepteurs 50. Il comporte des lignes 20 pour la transmission en parallèle de commandes de fonctionnement ; ces lignes sont réalisées de la même manière que les lignes 2 des bus connus elles traversent des connecteurs 30 qui assurent une liaison entre des sorties ou entrées 80 des émetteurs/ récepteurs 50 et les lignes 20 du bus. Autrement dit les lignes de commande du bus constituent une liaison N à N des émetteurs/ récepteurs 50, où N est le nombre d'émetteurs/récepteurs 50.
Pour la transmission des adresses et des données, le bus selon le mode de réalisation décrit de l'invention comporte également une ligne 90 formant une boucle fermée et à sens unique pour la transmission en série des adresses et une ligne 91 formant elle aussi une boucle fermée et étant elle aussi à sens unique pour la transmission en série des données. Les deux lignes 90 et 91 assurent des transmissions de signaux dans le même sens ; ce sens est indiqué par les flèches 93.
Ces lignes 90 et 91 sont coupées par des relais 94 notés R1, R2, R3,... RN. Ces relais Ri ont notamment pour fonction d'assurer une connexion entre les sorties ou entrées 80 des émetteurs/récepteurs 50 et respectivement la boucle de transmission 90 des adresses et celle 91 des données, tout en convertissant des signaux - parallèle en signaux - série et vice-versa
Le bus comporte encore une horloge 95, notée H2 dans ce qui suit, pour la sérialisation des adresses et des données.
Le bus comporte encore une horloge 95, notée H2 dans ce qui suit, pour la sérialisation des adresses et des données.
Cette horloge H2 est commune à tous les relais Ri et elle est directement reliée à l'un des relais, comme par exemple au relais R1. Ce relais R1 est relié à tous les autres, en série, par une ligne 96 pour la transmission des signaux d'horloge.
Cette ligne 96 est à sens unique de transmission et elle traverse donc les différents relais. Les signaux d'horloge suivent donc le même chemin que des adresses ou des données se propageant depuis le relais R1 jusqu'au relais RN.
Le bus selon l'invention peut être réalisé selon deux variantes : il peut être synchrone ou asynchrone. Dans le cas où il est synchrone, il comporte une seconde horloge 97, notée
H1 dans ce qui suit, pour la synchronisation des opérations de lecture et d'écriture effectuées sur le bus. Cette horloge H1 est également commune à tous les relais ; elle est directement reliée de préférence au même relais R1 que l'horloge H2 et ce relais est relié à tous les autres, en série, par une ligne 98 analogue à la ligne 96. Dans le cas où le bus est asynchrone, il ne comporte pas l'horloge H1.
H1 dans ce qui suit, pour la synchronisation des opérations de lecture et d'écriture effectuées sur le bus. Cette horloge H1 est également commune à tous les relais ; elle est directement reliée de préférence au même relais R1 que l'horloge H2 et ce relais est relié à tous les autres, en série, par une ligne 98 analogue à la ligne 96. Dans le cas où le bus est asynchrone, il ne comporte pas l'horloge H1.
La figure 5 illustre l'effet de la sélection d t un émetteur R sur la boucle de transmission 90 des adresses et celle 91 des données : ces deux boucles sont ouvertes par cette sélection. Les lignes de transmission 90 des adresses et 91 des données forment donc une boucle d'un point de vue structurel, mais sont ouvertes d'un point de vue fonctionnel, et la rupture de la boucle se produit à un endroit qui dépend de l'émetteur Rj choisi.
Physiquement, les relais Ri sont susceptibles d'être implantés sur les circuits imprimés perpendiculaires comportant les émetteurs/récepteurs 50. Les horloges H1 et H2 sont implantées sur l'un de ces circuits imprimés, comme par exemple, selon le mode de réalisation décrit, sur le circuit imprimé comportant le relais R1.
Les figures 11 et 6 représentent la structure d'un relais 94, Ri du bus selon l'invention.
Comme représenté sur la figure il, chaque relais 94,
Ri comporte deux circuits 72 et 71, respectivement notés C a et Cd, coupant respectivement la boucle de transmission 90 des adresses et celle 91 des données. La ligne 96 de transmission des signaux de l'horloge H2 traverse le relais 94, Ri de la façon suivante : à l'entrée du relais 94, Ri, elle se sépare au niveau d'une bifurcation 70 en deux tronçons 69 et 68 qui traversent respectivement les circuits 72, C a et 71, Cd ; à la sortie du relais 94, Ri, cette ligne 96 est reliée à l'un quelconque des deux tronçons 69 ou 68, comme par exemple au tronçon 69 ; l'extrémité de l'autre tronçon, c'est-à-dire le tronçon 68 dans l'exemple choisi, n'est pas utilisée. Enfin, dans le cas où le bus est synchrone l'un quelconque des circuits 72, 71 est traversé par la ligne 98 de transmission des signaux de l'horloge H1. A titre d'exemple, sur la figure 11, la ligne 98 traverse le circuit 72 coupant la boucle de transmission 90 des adresses.
Ri comporte deux circuits 72 et 71, respectivement notés C a et Cd, coupant respectivement la boucle de transmission 90 des adresses et celle 91 des données. La ligne 96 de transmission des signaux de l'horloge H2 traverse le relais 94, Ri de la façon suivante : à l'entrée du relais 94, Ri, elle se sépare au niveau d'une bifurcation 70 en deux tronçons 69 et 68 qui traversent respectivement les circuits 72, C a et 71, Cd ; à la sortie du relais 94, Ri, cette ligne 96 est reliée à l'un quelconque des deux tronçons 69 ou 68, comme par exemple au tronçon 69 ; l'extrémité de l'autre tronçon, c'est-à-dire le tronçon 68 dans l'exemple choisi, n'est pas utilisée. Enfin, dans le cas où le bus est synchrone l'un quelconque des circuits 72, 71 est traversé par la ligne 98 de transmission des signaux de l'horloge H1. A titre d'exemple, sur la figure 11, la ligne 98 traverse le circuit 72 coupant la boucle de transmission 90 des adresses.
La figure 6 représente la structure du circuit 72, C a coupant la boucle de transmission 90 des adresses, traversé par le tronçon 69 de la ligne 96 de transmission des signaux de l'horloge H2, et, selon l'exemple choisi et pour un bus synchrone, traversé par la ligne 98 de transmission des signaux de l'horloge H1.
Si l'émetteur/récepteur relié au relais comportant le circuit 72, C considéré et noté (E/R)1 dans ce qui suit n'est
a pas effectivement sélectionné comme émetteur (une telle sélection étant transmise par les lignes de commande du bus), les adresses se propageant, dans le sens indiqué par les flèches 93 sur la ligne 90, traversent le circuit 72, C a en passant par le multiplexeur 81. Ce multiplexeur est en effet commandé par un signal 82 (fourni par. les lignes de commande du bus) qui est alors placé dans une première position telle que les signaux présentés à la sortie 83 du multiplexeur 81 soient ceux présents à l'entrée 84 de ce multiplexeur.
a pas effectivement sélectionné comme émetteur (une telle sélection étant transmise par les lignes de commande du bus), les adresses se propageant, dans le sens indiqué par les flèches 93 sur la ligne 90, traversent le circuit 72, C a en passant par le multiplexeur 81. Ce multiplexeur est en effet commandé par un signal 82 (fourni par. les lignes de commande du bus) qui est alors placé dans une première position telle que les signaux présentés à la sortie 83 du multiplexeur 81 soient ceux présents à l'entrée 84 de ce multiplexeur.
Si l'émetteur/récepteur (E/R)1 est sélectionné comme émetteur, le signal 82 est placé dans une seconde position telle que les signaux présentés à la sortie 83 du multiplexeur 81 soient ceux présents à entrée 85 de ce multiplexeur, cette entrée 85 étant connectée à un bloc émetteur 86 du circuit 72, Ca Ce bloc émetteur 86 est relié par une entrée 87 à la sortie 80 de l'émetteur désigné (E/R)i pour recevoir des adresses.
Cette transmission d'adresse est effectuée après réception par l'émetteur désigné (E/R)1 d'un signal 79 (appelé "send data") envoyé par le bloc émetteur 86 et indiquant que ce dernier est prêt à recevoir des adresses ; cette transmission d'adresses est d'autre part validée par l'envol, par l'émetteur (E/R)1 vers le bloc émetteur 86, d'un signal 88. Le bloc émetteur 86 peut alors sérialiser les adresses reçues au moyen des signaux de l'horloge
H2 qui sont introduits dans ce bloc par une entrée 89. De façon connue par l'homme du métier, le bloc émetteur assure une conversion parallèle-série avec un codage biphase en délimitant le paquet de bits correspondant au mot par une marque du type start-stop.La reconnaissance de cette marque assure la synchronisation par mot. Une telle conversion est par exemple décrite dans la publication de N. MRABET, G. NOGUEZ, D.
H2 qui sont introduits dans ce bloc par une entrée 89. De façon connue par l'homme du métier, le bloc émetteur assure une conversion parallèle-série avec un codage biphase en délimitant le paquet de bits correspondant au mot par une marque du type start-stop.La reconnaissance de cette marque assure la synchronisation par mot. Une telle conversion est par exemple décrite dans la publication de N. MRABET, G. NOGUEZ, D.
TRECOURT, intitulée: "Réseaux locaux à très haut débit: l'équivalent du code de transmission asynchrone "Start-Stop" n,
Proceeding of the international Conference on Performance of
Data Communication Systems and their Applications, PARIS,
FRANCE, 14-16 septembre 1981 (ENST-INRIA).
Proceeding of the international Conference on Performance of
Data Communication Systems and their Applications, PARIS,
FRANCE, 14-16 septembre 1981 (ENST-INRIA).
Si l'émetteur/récepteur (E/R)1 est sélectionné comme récepteur, les adresses qui sont présentes à l'entrée 78 d'un bloc récepteur 77 du circuit 72, Ca, sont introduites dans ce bloc récepteur 77. Ces adresses subissent alors une conversion série-parallèle ; puis le bloc-récepteur 77 signale leur présence au récepteur désigné (E/R)1 au moyen d'un signal 76 (appelé "take data") ;; ces adresses sont ensuite envoyées par la sortie 75 du bloc récepteur 77, vers l'entrée 80 du récepteur désigné (E/R)1. Cette conversion série-parallèle est effectuée, de manière connue par l'homme du métier, avec un échantillonnage du signal par le signal lui-même retardé et ne nécessite pas l'utilisation des signaux de l'horloge H2 Une telle conversion est également décrite dans la publication de N.
MRABET, G. NOGUEZ, D. TRECOURT, intitulée : Réseaux locaux à très haut débit : l'équivalent du Code de transmission asynchrone "start-stopt ", Procreeding of the international
Conference on Performance of Data Communication Systems and
Their Applications, PARIS, FRANCE, 14-16 septembre 1981 (ENST-INRIA).
Conference on Performance of Data Communication Systems and
Their Applications, PARIS, FRANCE, 14-16 septembre 1981 (ENST-INRIA).
Enfin, les signaux de l'horloge H2, et ceux de l'horloge H1 dans le cas d'un bus synchrone, traversent le circuit C a en passant à travers un tampon 74. Ce tampon assure la remise en forme et l'amplification de ces signaux d'horloge.
Ce sont les signaux de l'horloge H2 amplifiés (c'est-à-dire ayant traversé le tampon 74) qui sont envoyés vers l'entrée 89 du bloc émetteur 86. D'autre part, dans le cas d'un bus synchrone les signaux de l'horloge H1 sont envoyés, également après traversée du tampon 74, vers l'émetteur/ récepteur (E/R)i par une ligne 73.
coupant la circuit 71, Cd coupant la boucle de
La structure du circuit 71, Cd transmission 91 des données est analogue à celle du circuit 72, Ca, sauf en ce qui concerne le tronçon 69 qui est remplacé par le tronçon 68, et en ce qui concerne la ligne 98 de transmission des signaux de l'horloge H1 et la ligne 73 se dirigeant vers l'émetteur/récepteur (E/R)1 relié au relais comportant les circuits 72, Cl et 71, Cd considérés : ces lignes 98 et 73 sont inutiles dans le circuit 71, Cd.Pour simplifier la réalisation des circuits 72, C a et 71, Cd du relais 94, Ri, on peut cependant fabriquer deux circuits strictement identiques: dans ce cas, le circuit 71, Cd comporte une ligne de transmission analogue à la portion de la ligne 98 qui traverse le circuit 72, C a et comporte également une ligne analogue à la ligne 73 du circuit 72, Ca, mais ces deux lignes du circuit 71, Cd ne sont pas connectées en sortie de ce circuit.
La structure du circuit 71, Cd transmission 91 des données est analogue à celle du circuit 72, Ca, sauf en ce qui concerne le tronçon 69 qui est remplacé par le tronçon 68, et en ce qui concerne la ligne 98 de transmission des signaux de l'horloge H1 et la ligne 73 se dirigeant vers l'émetteur/récepteur (E/R)1 relié au relais comportant les circuits 72, Cl et 71, Cd considérés : ces lignes 98 et 73 sont inutiles dans le circuit 71, Cd.Pour simplifier la réalisation des circuits 72, C a et 71, Cd du relais 94, Ri, on peut cependant fabriquer deux circuits strictement identiques: dans ce cas, le circuit 71, Cd comporte une ligne de transmission analogue à la portion de la ligne 98 qui traverse le circuit 72, C a et comporte également une ligne analogue à la ligne 73 du circuit 72, Ca, mais ces deux lignes du circuit 71, Cd ne sont pas connectées en sortie de ce circuit.
Le fonctionnement du circuit 71, Cd se déduit de celui du circuit 72, C a en remplaçant les adresses par les données dans le cas d'une écriture, et en échangeant en outre les rôles de l'émetteur désigné et du récepteur désigné dans le cas d'une lecture.
Afin d'obtenir une fréquence de transmission maximum le long du bus selon l'invention, les circuits 72, C a et 71, Cd de chaque relais Ri sont préférence réalisés en technologie AsGa avec une intégration VLSI ("very large scale integration"). A titre d'exemple, un circuit C a ou Cd comporte environ 2000 portes, consomme environ 3,5 watts, peut tenir sur un PGA ("Pin grid Array") de 64 broches, et occupe sur un circuit imprimé la surface de quatre circuits MSI ("Medium Scale integration") à 20 broches. Selon l'exemple choisi, la fréquence obtenue sur le bus peut atteindre environ un gigabit par seconde.Sachant que les fréquences maxima obtenues sur des bus du type connu, comportant quelques dizaines de lignes en parallèle pour la transmission des données ou des adresses, sont de l'ordre de quelques dizaines de megabits par seconde et par ligne, le bus selon l'invention permet de gagner un ordre de grandeur en fréquence par rapport aux bus connus.
Les figures 7 et 8 correspondent à une première variante du bus selon un mode de réalisation de l'invention, à savoir au cas d'un bus synchrone. La figure 7 représente les signaux transmis mis en jeu au cours d'un cycle d'écriture, tandis que la figure 8 représente ceux mis en jeu au cours d'un cycle de lecture. Dans le cas d'un bus synchrone, les opérations de lecture et d'écriture sont en effet synchronisées sur l'horloge H1 de période T1.
On convient de noter T2 la période de l'horloge de sérialisation H2 des adresses et des données ; on convient également de noter e le temps de propagation maximum entre un
p émetteur désigné et un récepteur désigné, quelle que soit cette désignation ; autrement dit e est le temps de propagation entre
p les émetteur et récepteur potentiels les plus éloignés, à savoir l'émetteur R. et le récepteur Rj#1. Avec de telles notations, le temps maximum nécessaire pour la transmission d'un mot de p bits est égal à
Ct = 8 p + p .T2
Les émetteurs/récepteurs n'ont aucun moyen de mesurer ce temps Ct, ils ne peuvent évaluer que T11 la période de l'horloge Hî. Afin qu'il n'y ait pas de temps perdu, il convient cependant de synchroniser les opérations de lecture et d'écriture sur C t. Pour ce faire, on choisit la période T1 de l'horloge H1 de façon à ce qu'elle soit un sous-multiple de Ct.
p émetteur désigné et un récepteur désigné, quelle que soit cette désignation ; autrement dit e est le temps de propagation entre
p les émetteur et récepteur potentiels les plus éloignés, à savoir l'émetteur R. et le récepteur Rj#1. Avec de telles notations, le temps maximum nécessaire pour la transmission d'un mot de p bits est égal à
Ct = 8 p + p .T2
Les émetteurs/récepteurs n'ont aucun moyen de mesurer ce temps Ct, ils ne peuvent évaluer que T11 la période de l'horloge Hî. Afin qu'il n'y ait pas de temps perdu, il convient cependant de synchroniser les opérations de lecture et d'écriture sur C t. Pour ce faire, on choisit la période T1 de l'horloge H1 de façon à ce qu'elle soit un sous-multiple de Ct.
Autrement dit, on prend
Ct = k T1
Cet entier k est choisi en fonction du temps de réaction de l'émetteur seul dans le cas d'une écriture et de ceux de émetteur et du récepteur respectivement dans le cas d'une lecture.
Ct = k T1
Cet entier k est choisi en fonction du temps de réaction de l'émetteur seul dans le cas d'une écriture et de ceux de émetteur et du récepteur respectivement dans le cas d'une lecture.
Selon l'exemple Illustré par la figure 7, l'entier k a été pris égal à 2, et il dépend du temps de réaction de l'émetteur qui n'est pas forcément le même pour les adresses et pour les données.
Selon l'exemple illustré par la figure 8, l'entier k a été pris égal à 4, et il dépend du temps de réaction de l'émetteur pour les adresses, de celui du récepteur pour les données, et du choix que l'on a fait de transmettre des informations par paquets : un premier cycle de lecture correspondant à l'adresse A1 et à la donnée D1 et un second cycle de lecture correspondant à l'adresse A2 et à la donnée D2 se recouvrent partiellement. Dans ce cas, les trois phases successives : envoi de l'adresse, temps d'accès au récepteur, retour de la donnée peuvent être pipelinées de façon connue par l'homme de métier.
Les figures 9 et 10 correspondent à une seconde variante du bus selon un mode de réalisation de l'invention, à savoir au cas d'un bus asynchrone, et représentent respectivement les signaux transmis mis en jeu au cours d'un cycle d'écriture et ceux mis en jeu au cours d'un cycle de lecture. Les signaux de contrôle de la transmission, échangés entre l'émetteur et le récepteur, sur ce bus asynchrone, sont intégrés aux adresses et/ou aux données et complétés par un accusé de réception envoyé par le récepteur vers l'émetteur dans le cas d'une écriture. Ces signaux de contrôle sont totalement intégrés aux adresses d'une part et aux données d'autre part dans le cas d'une lecture.
Pour une écriture, l'émetteur envoie une adresse, puis une donnée, et le récepteur ayant reconnu son adresse récupère la donnée dont la présence est signalée par le signal 76 du relais correspondant et renvoie ensuite un accusé de réception vers l'émetteur.
Pour une lecture, l'émetteur n'envoie qu'une adresse et le récepteur renvoie la donnée correspondante qui tient lieu d'accusé de réception.
Claims (8)
1. Bus rapide reliant une pluralité d'émetteurs/ récepteurs (50) comportant chacun une pluralité de sorties ou entrées (80), le bus comportant
- des lignes (20) à double sens pour la transmission en parallèle de commande de fonctionnement,
- des moyens de connexion (30) en parallèle des dites sorties ou entrées (80) aux lignes de commandes (20), le bus étant caractérisé en ce qu'il comporte en outre
- une première ligne (90) formant une boucle fermée et à sens unique pour la transmission en série des adresses,
- une seconde ligne (91) formant une boucle fermée et à sens unique pour la transmission en série des données,
- au moins une première horloge commune (95 ; H2)-,
- au moins une troisième ligne (96) ouverte et à sens unique pour la transmission des signaux de la première horloge commune,
- des relais (94 ;; Ri) associés à chaque émetteur/récepteur (50), coupant lesdites première et seconde lignes et traversés par la troisième ligne, assurant la connexion des dites sorties ou entrées (80) aux première, deuxième et troisième lignes.
2. Bus selon la revendication 1, caractérisé en ce que chaque relais (94 ; Ri) comporte deux circuits (72, 71 ;cl, Cd) coupant respectivement la première ligne -(90) et la seconde ligne (91), et en ce que la troisième ligne (96) se sépare au niveau d'une bifurcation (70) en deux tronçons parallèles (69, 68) traversant respectivement les deux circuits (72, 71 ; Ca > Cd), un des tronçons (69) étant relié à la troisième ligne (96) sortant du relais (94 ; Ri) considéré
3.Bus selon la revendication 2, caractérisé en ce que chacun des deux circuits (72 ; 71; C a ~ Cd) du relais (94 Ri) comporte
- un bloc émetteur (86), dont une première entrée (87) est reliée à l'émetteur/recepteur (50) associé au relais (94 ; Ri) considéré, recevant par une seconde entrée (89) les signaux de la première horloge commune (95 ; H2), pour la sérialisation des adresses ou données provenant de l'émetteur/récepteur (50) considéré,
- un multiplexeur (81), comportant une sortie (83) et deux entrées (84, 85), la sortie (83) de ce multiplexeur (81) étant reliée à la ligne (90 ; 91) coupée par le circuit (72 ;71 ; Ca; Cd) considéré et sortant du relais (94 ; Ri), une première entrée (85) de ce multiplexeur étant reliée à la sortie du bloc émetteur (86), et la seconde entrée (84) de ce multiplexeur étant reliée à la ligne (90 ; 91) coupée par le circuit (72 ; 71 ; C ; Cd) considéré et entrant dans le relais (94 ; Ri),
- un bloc récepteur (77), dont l'entrée (78) est reliée à la ligne (90 ; 91) coupée par le circuit (72 ; 71;
C a ; Cd) considéré et entrant dans le relais (94 ;Ri), dont la sortie (75) est reliée à l'émetteur/récepteur (50) associé au relais (94 ; Roi) considéré, pour la conversion série-parallèle des adresses ou données se propageant sur la ligne (90 ; 91) coupée par le circuit (72 ; 71 ; Ca ; Cd) considéré.
4. Bus selon la revendication 3, caractérisé en ce que chacun des circuits (71 ;72 ; Ca ; Cd) du relais (94 ; Ri) comporte en outre un tampon (74) traversé par un tronçon (69 68) de la troisième ligne (96) pour la mise en forme et pour l'amplification des signaux de la première horloge commune (95 H2)~
5. Bus selon l'une des revendications 1 à 4, caractérisé en ce qu'il comporte en outre une seconde horloge commune (97 ; H1) et une quatrième ligne (98) ouverte et à sens unique pour la transmission des signaux de la seconde horloge commune, les relais (94 ; R1 > étant traversés par cette quatrième ligne.
6. Bus selon la revendication 5, caractérisé en ce que la quatrième ligne (98) traverse l'un des circuits (72; 71;
Ca ; Cd) de chaque relais (94 ; Ri?.
7. Bus selon la revendication 6, caractérisé en ce que la quatrième ligne (98) passe à travers le tampon (74) du circuit (72 ; 71; Ca; Cd) qu'elle traverse, ce passage assurant la mise en forme et l'amplification des signaux de la seconde horloge commune (97 ; H1).
8. Bus selon l'une des revendications 5 à 7; caractérisé en ce que chaque relais (94; Ri) comporte des moyens de transmission (73) des signaux de la seconde horlogecommune (97; H1) vers l'emetteur/récepteur (50) associé au relais (94 ; Ri) considéré.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8905674A FR2646541B1 (fr) | 1989-04-28 | 1989-04-28 | Bus rapide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8905674A FR2646541B1 (fr) | 1989-04-28 | 1989-04-28 | Bus rapide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2646541A1 true FR2646541A1 (fr) | 1990-11-02 |
| FR2646541B1 FR2646541B1 (fr) | 1991-07-05 |
Family
ID=9381246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8905674A Expired - Lifetime FR2646541B1 (fr) | 1989-04-28 | 1989-04-28 | Bus rapide |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2646541B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1069509A3 (fr) * | 1999-07-16 | 2004-10-13 | Texas Instruments Incorporated | Améliorations concernant des microprocesseurs |
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| GB1577603A (en) * | 1978-04-18 | 1980-10-29 | Standard Telephones Cables Ltd | Data transmission systems |
| US4641276A (en) * | 1984-10-22 | 1987-02-03 | General Electric Company | Serial-parallel data transfer system for VLSI data paths |
| JPS63156252A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | 命令ｒｏｍ内蔵型半導体集積回路 |
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1989
- 1989-04-28 FR FR8905674A patent/FR2646541B1/fr not_active Expired - Lifetime
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| Title |
|---|
| PATENT ABSTRACTS OF JAPAN, vol. 12, no. 422 (P-783)[3269], 9 novembre 1988; & JP-A-63 156 252 (FUJITSU LTD) 29-06-1988 * |
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| EP1069509A3 (fr) * | 1999-07-16 | 2004-10-13 | Texas Instruments Incorporated | Améliorations concernant des microprocesseurs |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2646541B1 (fr) | 1991-07-05 |
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