FR2732811A1 - Memoire semi-conductrice a puce de surface reduite - Google Patents
Memoire semi-conductrice a puce de surface reduite Download PDFInfo
- Publication number
- FR2732811A1 FR2732811A1 FR9604344A FR9604344A FR2732811A1 FR 2732811 A1 FR2732811 A1 FR 2732811A1 FR 9604344 A FR9604344 A FR 9604344A FR 9604344 A FR9604344 A FR 9604344A FR 2732811 A1 FR2732811 A1 FR 2732811A1
- Authority
- FR
- France
- Prior art keywords
- active
- transistor
- guard line
- transistors
- memory according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Mémoire semi-conductrice comportant un ensemble de pattes (9, 10) recevant des signaux appliqués de l'extérieur, caractérisée en ce qu'elle comprend - un premier et un second transistor (1, 2) de protection contre les décharges électrostatiques (DES) avec des premières bornes (D1, D2) reliées respectivement aux pattes adjacentes (9, 10) et servant de première surface active, des secondes bornes prévues avec interposition d'un film d'isolation sur la première et la seconde surface de canal de manière adjacente à la première surface active, et - une troisième borne commune entre la première et la seconde surface de canal, et constituant une seconde surface active, reliée à une alimentation unique (VSS) pour les secondes bornes et la troisième borne commune.
Description
La présente invention concerne une mémoire semi-
conductrice et plus particulièrement une mémoire semi-
conductrice ayant une disposition permettant de réduire la sur-
face de la puce en reliant les transistors qui sont respective-
ment reliés à des pattes adjacentes l'une à l'autre. Les techniques actuelles pour réaliser les mémoires semi-conductrices très rapides à forte intégration et à faible coût de fabrication ont été étudiées continuellement dans le
cadre du développement rapide de l'industrie des mémoires semi-
conductrices. Ainsi la miniaturisation d'une mémoire semi-
conductrice pour réduire les coûts est l'objectif principal des fabricants. Toutefois comme le nombre de broches augmente, avec la capacité de la puce de la mémoire, lorsqu'on utilise une
disposition classique, cela augmente nécessairement les dimen-
sions.
La figure 1 montre la disposition d'un transistor de protection contre les décharges électrostatiques (transistor DES) relié à une patte d'adresse classique; les transistors de protection DES 1 et 2 sont respectivement reliés aux pattes
d'adresse 9 et 10. Le transistor de protection DES 1 a des sur-
faces actives 3 et 4 de type N séparées l'une de l'autre par un certain intervalle Ti dans la direction verticale; il comprend
également des surfaces de source S1-S4 formées dans les surfa-
ces actives 3 et 4 de type N. Les surfaces de drain Dl, D2 sont formées respectivement entre les surfaces de source S1, S2 et S3, S4. Une porte G1 est formée sur la surface de canal entre les surfaces de drain Dl, D2 et entre les surfaces de source
S1-S4. Pour décharger instantanément un courant important lors-
qu'une forte tension est appliquée par les surfaces de drain Dl et D2 reliées à la patte d'adresse 9, on donne à la porte G1 une largeur importante. De plus, pour un meilleur rendement, les deux surfaces actives 3 et 4 sont séparées l'une de l'autre d'un intervalle donné T1. Les surfaces de drain Di, D2 et les surfaces de source S1-S4 sont des surfaces dans lesquelles on injecte des ions d'impureté de type N sous forte densité; les portes sont formées de manière symétrique centrées sur Dl et D2. Le transistor de protection DES 2 est réalisé de la
même manière que le transistor de protection DES 1; il com-
porte une porte de référence G2. Le transistor de protection DES 1 est protégé par une ligne de garde active 5 du type P pour éviter le verrouillage; la ligne de garde active 5 type P est elle même protégée par une ligne de garde active 6 de type N. De même, le transistor de protection DES 2 est protégé par une ligne de garde active 7 de type P et cette ligne de garde active 7 est elle-même protégée par une ligne de garde active 8 de type N. Comme décrit ci-dessus, chacun des transistors de
protection DES 1 et 2 est protégé par les lignes de garde acti-
ves 5 à 8 de type P; il présente une surface active de type N, c'est-àdire la surface de source. Dans ce montage, on a ainsi
l'inconvénient qu'une partie importante de la surface de la mé-
moire semi-conductrice soit occupée par des pattes.
La présente invention a pour but de créer une mé-
moire semi-conductrice ayant une disposition de pattes permet-
tant de réduire les dimensions de la matrice.
L'invention a également pour but de créer une mé-
moire semi-conductrice dont la disposition des pattes soit de dimensions réduites par des lignes de garde actives formées à
la périphérie d'un transistor de protection contre les déchar-
ges électrostatiques et une surface active de type N partagée
par des transistors de protection DES, adjacents.
A cet effet, l'invention concerne une mémoire semi-
conductrice caractérisée en ce qu'elle comprend: - un premier et un second transistor de protection contre les décharges électrostatiques avec des premières bornes reliées respectivement aux pattes adjacentes et servant de première
surface active, des secondes bornes prévues avec interposi-
tion d'un film d'isolation sur la première et la seconde sur-
face de canal de manière adjacente à la première surface active, et - une troisième borne commune entre la première et la seconde surface de canal, et constituant une seconde surface active, reliée à une alimentation unique pour les secondes bornes et
la troisième borne commune.
La présente invention sera décrite ci-après de ma-
nière plus détaillée à l'aide des différents modes de réalisa-
tion représentés dans les dessins annexés, dans lesquels: - la figure 1 montre une disposition d'une patte d'adresse connue, - la figure 2 montre une disposition d'une patte d'adresse selon un premier mode de réalisation de l'invention, - la figure 3 est un schéma équivalent de la figure 2, la figure 4 montre une disposition d'une patte entrée/sortie connue, avec un transistor élévateur de type P, - la figure 5 montre une disposition d'une patte entrée/sortie avec un transistor élévateur de type P, selon un second mode de réalisation de la présente invention, - la figure 6 est un schéma équivalent de la figure , - la figure 7 montre une disposition d'une patte entrée/sortie connue, avec un transistor élévateur de type N, - la figure 8 montre une disposition d'une patte
entrée/sortie avec un transistor élévateur de type N, corres-
pondant à un troisième mode de réalisation de la présente in-
vention, - la figure 9 est un schéma équivalent de la figure 8,
- la figure 10 est un diagramme d'une puce semi-
conductrice mettant en oeuvre les caractéristiques de la pré-
sente invention.
Description détaillée du mode de réalisation préfé-
rentiel La figure 2 montre la disposition d'une patte
d'adresse selon un premier mode de réalisation de l'invention.
A la figure 2, pour réduire la surface occupée par les transis-
tors de protection DES 1 et 2, respectivement branchés entre les pattes d'adresse 9 et 10, ces transistors de protection DES 1 et 2 ont en commun les surfaces actives de type N, S5 et S6
constituant les surfaces de source et les lignes de garde acti-
ves 13 et 14. Les portes et sources des transistors de protec-
tion DES 1 et 2 sont reliées au potentiel de masse VSS et leurs drains sont reliés aux pattes d'adresse 9 et 10. La ligne de
garde active 13 de type P évitant le verrouillage est formée à la périphérie des transistors de protection DES 1 et 2 réunis par les surfaces actives de type N, S5 et S6; la ligne de5 garde active 13 de type P est protégée par la ligne de garde 14 de type N. En conséquence la surface occupée par les transis-
tors de protection DES selon la disposition de la figure 2 est inférieure à la surface de la disposition classique représentée à la figure 1.
Les transistors de protection DES reliés aux pattes d'adresse 9 et 10 sont des transistors NMOS selon la présente invention. Toutefois ils peuvent également être des transistors PMOS ou autres éléments donnant les effets équivalents. Selon la figure 3 qui est un schéma des transistors
de protection reliés aux pattes d'adresse, les portes et sour-
ces des transistors de protection DES 1 et 2 sont reliées au
potentiel de masse VSS; les drains des transistors sont res-
pectivement reliés aux pattes d'adresse 9 et 10.
La figure 4 montre un transistor élévateur de type
P et un transistor abaisseur de type N reliés à une patte clas-
sique entrée/sortie (I/O). Selon la figure 4, le transistor PMOS 15 est un transistor élévateur et le transistor NMOS qui
est un transistor abaisseur sont respectivement reliés aux pat-
tes I/O 17, 18, 19. Dans la suite de la description, lorsque
les transistors sont dédoublés, leur référence numérique porte
en suffixe les lettres A et B dans les figures sans que ces ré-
férence ne soient toujours reprises dans la description; il en
est de même des parties de ces transistors. Les transistors PMOS 15A, B sont obtenus en séparant trois surfaces actives 27, 28, 29; les transistors NMOS 16A, B sont obtenus en séparant deux surfaces actives 20, 21. Les surfaces de source S6-Sll sont formées dans les surfaces actives 17, 18, 19 et la surface de drain D3A, B est formée entre les surfaces de source S6, S7, entre S8, S9 et entre S10, Sll respectivement. Une porte G3A (G3B) est formée sur la surface de canal entre la surface de
drain D3A, B et les surfaces de source S6-Sll.
Les surfaces de source S12-S15 sont formées dans les surfaces actives 20 et 21 qui constituent les transistors
NMOS 16A, B; la surface de drain D4A, B est formée respective-
ment entre les surfaces de source S12, S13 et S14, S15; la
porte G4A, B est formée sur la surface de canal entre la sur-
face de drain D4A, B et les surfaces de source S14 et S15.
Le circuit formé du transistor PMOS 15A, B et du
transistor NMOS 16A, B peut être un transistor servant de cir-
cuit d'entré/sortie de données; il est relié chaque fois à une patte entrée/sortie (I/O). Une ligne de garde active 22 du type
N évitant le verrouillage est formée à la périphérie du tran-
sistor PMOS 15; une ligne de garde active 23 du type P est formée pour protéger la ligne de garde active 22 de type P. La ligne de garde active 24 de type N est formée pour protéger la ligne de garde active 23 de type P. La ligne de garde active 25 de type P est formée à la périphérie du transistor NMOS 16A,
B; la ligne de garde active 26 de type N est formée pour pro-
téger la ligne de garde active 25 de type P.
La figure 5 montre la disposition de la patte en-
trée/sortie (I/O) lorsque le transistor élévateur de type P est
disposé selon le second mode de réalisation de la présente in-
vention.
A la figure 5, pour réduire la surface occupée par les transistors entre les pattes I/O, 27, 28, 29, les sources des transistors 15A, 15B branchées entre deux pattes I/O 27, 28 adjacentes selon la figure 4 sont utilisées en commun comme les
surfaces actives identiques SG16-S18; les sources des transis-
tors NMOS 16A, 16B branchées entre deux pattes I/O 28, 29 ser-
vent en commun de surfaces actives identiques S19, S20. Les sources des transistors PMOS 15A, 15B sont reliées à la tension d'alimentation VCC; les drains de ces transistors sont reliés aux pattes d'adresse 27, 28. La ligne de garde active 22 de type N évitant le verrouillage est formée à la périphérie des
transistors PMOS 15A, 15B reliés en commun par les surfaces ac-
tives S16-S18; la ligne de garde active 23 de type P est for-
mée pour protéger la ligne de garde active 22 de type N; la ligne de garde active 24 de type N est formée pour protéger la
ligne de garde active 23 de type P. Ainsi la surface de la dis-
position de la patte I/O telle qu'expliquée ci-dessus est ré-
duite par comparaison à celle d'une disposition de patte I/O classique avec triple protection pour chaque transistor 15A et
B. De la même manière que les transistors PMOS 15A et 15B dé-
crits ci-dessus, les transistors NMOS 16A et 16B ont en commun les surfaces actives S19 et S10 et les lignes de garde actives 25, 26 ce qui réduit la surface de la puce. La figure 6 est un schéma équivalent du circuit de
la figure 5. Les sources des transistors PMOS 15A, 15B sont re-
liées à la tension d'alimentation VCC; leurs portes G3A, G3B
sont reliées à une borne de sortie d'une porte NAND (porte NON-
ET) référencée Ll. Les drains sont reliés aux pattes 27, 28, 29. De la même manière les sources des transistors NMOS sont reliées au potentiel de la masse VSS; leurs portes G4A, G4B sont reliées à la borne de sortie d'un inverseur L3; les
drains sont reliés aux pattes 27, 28, 29.
Une première borne d'entrée A de la porte NAND Ll reçoit une première sortie de données et une seconde borne
d'entrée C reçoit un signal de commande pour la porte NAND L1.
Par ailleurs, une première borne d'entrée B de la porte NAND L2, reçoit une seconde sortie de données; une seconde borne d'entrée C est partagée avec la première porte NAND Ll. La borne de sortie de la seconde porte NAND L2 est reliée à une
borne d'entrée de l'inverseur L3. La configuration de ces por-
tes logiques constitue un circuit de commande pour piloter les
transistors 15 et 16.
La figure 7 montre une disposition dans laquelle
les transistors PMOS 15 comme transistors élévateurs de la fi-
gure 4 sont remplacés par des transistors NMOS 30.
La figure 7 montre la disposition des transistors
NMOS 30 constituant des transistors élévateurs reliés respecti-
vement aux pattes entrée/sortie (I/O) 27-29 et aux surfaces ac-
tives 32-34. Les surfaces de source S21-S26 sont formées dans les surfaces actives 32-34; la surface de drain D5A, B est formée entre les surfaces de source S21, S22, les surfaces de
source S23, S24 et les surfaces de source S25, S26, respecti-
ves. Une porte G5A, B est formée sur la surface de canal entre
la surface de drain D5A, B et les surfaces de source S21-S26.
Les transistors NMOS 30A, B servent de circuit d'entraînement
(pilote) d'entrée/sortie de données; ces transistors sont res-
pectivement reliés aux pattes I/0 27, 28. En plus, pour éviter le verrouillage, une ligne de garde active 35, de type P, est formée autour de chaque transistor NMOS 30A, B; une ligne de garde active 36 de type N, est formée pour protéger la ligne de garde active 35 de type P. Chacun des transistors NMOS 16A, B, reliés aux
transistors NMOS 30A, B, servant de transistor élévateur, ef-
fectue une action d'abaissement; il a la même configuration qu'à la figure 4. Une telle configuration occupe une surface
plus grande sur la puce.
Selon la figure 8, la configuration du transistor NMOS 16A, B fonctionnant comme transistor abaisseur est la même que celle du transistor NMOS 16A, B représenté à la figure 5;
la configuration du transistor NMOS 30A, B, servant de transis-
tor élévateur, est la même que celle du transistor PMOS 15A, B
selon la figure 5. En d'autres termes, les sources des transis-
tors NMOS 30A, 30B servent en commun de surfaces actives iden-
tiques S27-S29. Les sources des transistors NMOS 30A, 30B sont reliées à la tension d'alimentation VCC; leurs drains D5A, D5B
sont reliés aux pattes d'adresse 27, 28. La ligne de garde ac-
tive 35 du type P qui évite le verrouillage est formée à la pé-
riphérie des transistors NMOS 30A, 30B en passant par les surfaces actives S27-S29; la ligne de garde active 36 du type N, est formée pour protéger la ligne de garde active 35 de type P. La surface de la disposition de la patte entrée/sortie (I/0) comme indiqué ci-dessus est réduite par comparaison avec la
surface d'une disposition de patte entrée/sortie (I/0) classi-
que, avec triple protection de chacun des transistors NMOS 30A, B. La figure 9 montre les transistors branchés entre les pattes entrée/sortie (I/O) et le circuit équivalent pour commander les transistors ci-dessus; le circuit équivalent est
représenté dans un bloc en pointillés.
A la figure 9, la forme des transistors élévateur
et abaisseur 30A, B et 16A, B est la même que celle des tran-
sistors élévateur/abaisseur selon la figure 6. Toutefois, comme les transistors élévateurs 30A, B sont des transistors NMOS, on ajoute un inverseur L4 entre la borne de sortie de la porte
NAND Ll et la porte des transistors élévateurs 30A, B, de ma-
nière à commander les transistors élévateur et abaisseur 30A, B et 16A, B.
La figure 10 montre un schéma d'une puce semi-
conductrice réalisée selon les caractéristiques de la présente invention; cela correspond à la disposition des pattes d'adresse (Dl, D2, D3, D4,.. ., DN) et des pattes I/O (El, E2, E3, E4,..., EN) correspondant aux pattes d'adresse 9 et 10 et
aux pattes I/0 (27, 28, 29).
Dans la disposition de la mémoire semi-conductrice
avec des transistors de protection DES entre les pattes adja-
centes selon les caractéristiques de la présente invention, on évite d'augmenter les dimensions de la matrice malgré l'augmentation du nombre de broches. De plus, on a l'avantage que cette disposition puisse s'appliquer de manière souple au
cours du procédé de fabrication de la puce semi-conductrice.
Claims (11)
1 ) Mémoire semi-conductrice comportant un ensemble de pattes (9, 10) recevant des signaux appliqués de l'extérieur, caractérisée en ce qu'elle comprend - un premier et un second transistor (1, 2) de protection contre les décharges électrostatiques (DES) avec des premières bornes (D1, D2) reliées respectivement aux pattes adjacentes (9, 10) et servant de première surface active, des secondes bornes prévues avec interposition d'un film d'isolation sur
la première et la seconde surface de canal de manière adja-
cente à la première surface active, et - une troisième borne commune entre la première et la seconde surface de canal, et constituant une seconde surface active,
reliée à une alimentation unique (VSS) pour les secondes bor-
nes et la troisième borne commune.
) Mémoire selon la revendication 1, caractérisée en ce qu' elle comprend en outre une première ligne de garde, active,
conductrice (13) protégeant la périphérie du premier et du se-
cond transistor (1, 2) ainsi qu'une seconde ligne de garde, ac-
tive, conductrice (14) protégeant la première ligne de garde
active conductrice (13).
3 ) Mémoire selon la revendication 2, caractérisée en ce que le premier et le second transistor (1, 2) sont des transistors
MOS de type N (transistor NMOS).
4 ) Mémoire selon la revendication 3, caractérisée en ce que la troisième borne commune au premier et second transistor (1, 2) est une source commune (S5, S6) dans le cas o les premières bornes du premier et du second transistor (1, 2) sont les
drains (D1, D2).
) Mémoire selon la revendication 2, caractérisée en ce que la seconde ligne de garde active conductrice (14) est une ligne de garde active de type N dans le cas o la première ligne de garde active conductrice (13) est une ligne de garde active de type P. 6 ) Mémoire selon la revendication 1, caractérisée en ce que
l'ensemble des pattes comprend au moins une patte d'adresse.
7 ) Mémoire selon la revendication 3, caractérisée en ce que les première et seconde surfaces actives sont des surfaces dans lesquelles a été injectée un ion d'impureté de type N, à forte densité. 8 ) Mémoire selon la revendication 1, caractérisée en ce que les secondes bornes sont formées de manière symétrique centrées
sur la première surface active.
9 ) Mémoire semi-conductrice selon la revendication 1, ayant un
ensemble de pattes d'adresse recevant des signaux d'adresse ap-
pliqués de l'extérieur, caractérisée en ce qu'elle comprend - un premier et un second transistor MOS (15A, B, 16A, B) de protection contre les décharges électriques (transistor DES) avec les bornes de drain reliées respectivement aux pattes adjacentes l'une à l'autre, et servant de première surface active, des bornes de porte prévues avec des films d'isolation sur la première et la seconde surface de canal de manière adjacente à la première surface active et une borne de source commune entre la première et la seconde surface de
canal et définissant une seconde surface active et une con-
nexion sur une alimentation unique par les bornes de portes et la borne de source commune, - une ligne de garde active de type P, protégeant la périphérie du premier et du second transistor, ]l - une ligne de garde active de type N, protégeant la ligne de garde active de type P. ) Mémoire selon la revendication 9, caractérisée en ce que les bornes de porte sont formées de manière symétrique centrées
sur la première surface active.
11 ) Mémoire semi-conductrice selon la revendication 1, avec un ensemble de pattes entrée/sortie, caractérisée par
- un premier et un second transistor élévateur servant de pi-
lote d'entrée/sortie de données comprenant des premières bor-
nes reliées respectivement aux pattes adjacentes à chacune
des autres pattes de l'ensemble et servant de première sur-
face active, les secondes bornes prévues avec interposition de films isolants sur la première et la seconde surface de canal de manière adjacente à la première surface active ainsi qu'une troisième borne active commune entre la première et la seconde surface de canal et définissant une seconde surface active commune,
- un premier et un second transistor abaisseur servant de pi-
lote d'entrée/sortie de données comprenant des premières bor-
nes reliées aux pattes adjacentes l'une à l'autre dans l'ensemble des pattes et servant de troisième surface active,
des secondes bornes prévues avec interposition de films iso-
lants sur une troisième et quatrième surface de canal de ma-
nière adjacente à la troisième surface active ainsi qu'une troisième borne commune entre la troisième et la quatrième
surface de canal et constituant une surface de source com-
mune. 12 ) Mémoire selon la revendication 11, caractérisée en ce que
les premier et second transistors élévateurs sont des transis-
tors PMOS et les premier et second transistors abaisseurs sont
des transistors NMOS.
13 ) Mémoire selon la revendication 12, caractérisée en ce qu' elle comprend une première ligne de garde active conductrice protégeant le premier et le second transistor élévateur, une seconde ligne de garde active conductrice protégeant la pre- mière ligne de garde active conductrice ainsi qu'une troisième ligne de garde active conductrice, protégeant la seconde ligne
de garde active conductrice.
14 ) Mémoire selon la revendication 13, caractérisée en ce que la troisième borne commune du premier et du second transistor
élévateur est une borne de source commune si les premières bor-
nes du premier et du second transistor élévateur sont des bor-
nes de drain.
) Mémoire selon la revendication 13, caractérisée en ce que la seconde ligne de garde active conductrice est une ligne de garde active du type P si la première ligne de garde active conductrice est une ligne de garde active du type N. 16 ) Mémoire selon la revendication 11, caractérisée en ce que
les premier et second transistors abaisseurs sont des transis-
tors PMOS si les premier et second transistors élévateurs sont
des transistors NMOS.
17 ) Mémoire selon la revendication 16, caractérisée en ce qu' elle comprend une première ligne de garde active conductrice
protégeant la périphérie des premier et second transistors élé-
vateurs, et une seconde ligne de garde active conductrice pro-
tégeant la première ligne de garde active conductrice.
18 ) Mémoire selon la revendication 17, caractérisée en ce que la troisième borne commune du premier et du second transistor
élévateur est une borne de source commune si les première bor-
nes du premier et du second transistor élévateur sont les bor-
nes de drain.
19 ) Mémoire selon la revendication 17, caractérisée en ce que la seconde ligne de garde active conductrice est une ligne de
garde active de type N si la première ligne de garde conduc-
trice est une ligne de garde active de type P. ) Mémoire selon la revendication 11, caractérisée en ce que l'ensemble des pattes comprend au moins
une patte entrée/sortie.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007970A KR0145476B1 (ko) | 1995-04-06 | 1995-04-06 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2732811A1 true FR2732811A1 (fr) | 1996-10-11 |
| FR2732811B1 FR2732811B1 (fr) | 2000-04-07 |
Family
ID=19411620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9604344A Expired - Lifetime FR2732811B1 (fr) | 1995-04-06 | 1996-04-05 | Memoire semi-conductrice a puce de surface reduite |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5962899A (fr) |
| JP (1) | JP2828950B2 (fr) |
| KR (1) | KR0145476B1 (fr) |
| FR (1) | FR2732811B1 (fr) |
| GB (1) | GB2299705B (fr) |
| TW (1) | TW301050B (fr) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815775B2 (en) * | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
| KR100605195B1 (ko) * | 2004-12-31 | 2006-07-31 | 동부일렉트로닉스 주식회사 | 정전 방전 보호 회로를 구비한 패드 |
| JP4151688B2 (ja) | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100828792B1 (ko) | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP4661400B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7755587B2 (en) | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4830371B2 (ja) | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010332B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4186970B2 (ja) * | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010335B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7764278B2 (en) | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4586739B2 (ja) | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
| JP4465343B2 (ja) | 2006-12-05 | 2010-05-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| US8184414B2 (en) | 2008-07-30 | 2012-05-22 | Qualcomm Incorporated | Method and apparatus for forming I/O clusters in integrated circuits |
| US8218277B2 (en) * | 2009-09-08 | 2012-07-10 | Xilinx, Inc. | Shared electrostatic discharge protection for integrated circuit output drivers |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304778A (ja) * | 1988-06-02 | 1989-12-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO1991005371A1 (fr) * | 1989-09-27 | 1991-04-18 | David Sarnoff Research Center, Inc. | Dispositif nmos comprenant une protection integree contre la decharge electrostatique |
| JPH05175439A (ja) * | 1991-12-26 | 1993-07-13 | Kawasaki Steel Corp | 半導体静電保護回路 |
| WO1995003625A1 (fr) * | 1993-07-23 | 1995-02-02 | Vlsi Technology, Inc. | Structure de pastille a transistor parasite mos destinee a etre utilisee avec des composants a semiconducteurs |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| JPS5943824B2 (ja) * | 1982-03-03 | 1984-10-24 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH061833B2 (ja) * | 1982-11-11 | 1994-01-05 | 株式会社東芝 | Ｍｏｓ形半導体装置 |
| JPS60767A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体装置 |
| US5182621A (en) * | 1988-06-14 | 1993-01-26 | Nec Corporation | Input protection circuit for analog/digital converting semiconductor |
| JPH03273675A (ja) * | 1990-03-23 | 1991-12-04 | Matsushita Electron Corp | 半導体装置 |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| JP2877175B2 (ja) * | 1992-02-04 | 1999-03-31 | 日本電気株式会社 | 半導体入力保護装置 |
-
1995
- 1995-04-06 KR KR1019950007970A patent/KR0145476B1/ko not_active Expired - Lifetime
-
1996
- 1996-04-05 US US08/628,388 patent/US5962899A/en not_active Expired - Lifetime
- 1996-04-05 FR FR9604344A patent/FR2732811B1/fr not_active Expired - Lifetime
- 1996-04-08 JP JP8085291A patent/JP2828950B2/ja not_active Expired - Lifetime
- 1996-04-09 GB GB9607365A patent/GB2299705B/en not_active Expired - Lifetime
- 1996-04-15 TW TW085104497A patent/TW301050B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304778A (ja) * | 1988-06-02 | 1989-12-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO1991005371A1 (fr) * | 1989-09-27 | 1991-04-18 | David Sarnoff Research Center, Inc. | Dispositif nmos comprenant une protection integree contre la decharge electrostatique |
| JPH05175439A (ja) * | 1991-12-26 | 1993-07-13 | Kawasaki Steel Corp | 半導体静電保護回路 |
| WO1995003625A1 (fr) * | 1993-07-23 | 1995-02-02 | Vlsi Technology, Inc. | Structure de pastille a transistor parasite mos destinee a etre utilisee avec des composants a semiconducteurs |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 014, no. 102 (E - 0894) 23 February 1990 (1990-02-23) * |
| PATENT ABSTRACTS OF JAPAN vol. 017, no. 583 (E - 1452) 22 October 1993 (1993-10-22) * |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2828950B2 (ja) | 1998-11-25 |
| TW301050B (fr) | 1997-03-21 |
| GB2299705B (en) | 1997-08-13 |
| GB2299705A (en) | 1996-10-09 |
| GB9607365D0 (en) | 1996-06-12 |
| KR0145476B1 (ko) | 1998-08-17 |
| KR960039231A (ko) | 1996-11-21 |
| US5962899A (en) | 1999-10-05 |
| JPH08316436A (ja) | 1996-11-29 |
| FR2732811B1 (fr) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2732811A1 (fr) | Memoire semi-conductrice a puce de surface reduite | |
| US8274309B2 (en) | Programmable structured arrays | |
| US7466163B2 (en) | Look-up table structure with embedded carry logic | |
| EP0810665B1 (fr) | Matrice de mémoire ROM compacte | |
| US5889308A (en) | Semiconductor device having an electrostatic discharging protection circuit using a non-ohmic material | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| JPH0461155A (ja) | 半導体装置 | |
| US6538293B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US5907166A (en) | Single deposition layer metal dynamic random access memory | |
| US7176716B2 (en) | Look-up table structure with embedded carry logic | |
| FR2957457A1 (fr) | Procede de fabrication d'un point memoire anti-fusible | |
| JP3214132B2 (ja) | メモリセルアレイ半導体集積回路装置 | |
| EP0450516B1 (fr) | Mémoire à semi-conducteurs | |
| US20060017153A1 (en) | Interconnections of semiconductor device and method of forming the same | |
| US6507232B2 (en) | Semiconductor device which can be set to predetermined capacitance value without increase of delay time | |
| JPH03285352A (ja) | ダイナミック型半導体記憶装置 | |
| EP0599739B1 (fr) | Thyristor et assemblage de thyristors à cathode commune | |
| EP1187142B1 (fr) | Cellule cache à masquage avec un nombre égal de transistors à canal N et de transistors à canal P | |
| CN1188331A (zh) | 具有新布图的半导体器件 | |
| JPH0212027B2 (fr) | ||
| KR20020073249A (ko) | 반도체 장치 | |
| FR2833783A1 (fr) | Composant d'un circuit integre, pae exemple une cellule de memorisation, protege contre les aleas logiques, et procede de realisation associe | |
| FR2831328A1 (fr) | Protection d'un circuit integre contre des decharges electrostatiques et autres surtensions | |
| EP1586118B1 (fr) | Condensateur enterre associe a une cellule sram | |
| EP3594951B1 (fr) | Memoire sram / rom reconfigurable par polarisation de substrat |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 20 |