FR2753005A1 - Dispositif a semiconducteurs comportant une structure d'interconnexion perfectionnee - Google Patents
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Abstract
Un dispositif à semi-conducteurs comprend un substrat (14) sur lequel sont disposées successivement une première couche conductrice (2), une première couche isolante (13f), une seconde couche conductrice (8), une seconde couche isolante (13g) et une troisième couche conductrice (6). Une partie de connexion en forme de colonne (16) s'étend à partir de la troisième couche conductrice (6) jusqu'à la première couche conductrice (2) et au substrat, en venant en contact avec l'extrémité de la seconde couche conductrice (8). La troisième couche conductrice forme l'électrode de grille d'un transistor à couche mince du type à grille supérieure.
Description
DISPOSITIF A SEMICONDUCTEURS COMPORTANT
UNE STRUCTURE D'INTERCONNEXION PERFECTIONNEE
La présente invention concerne un dispositif à semiconducteurs dans lequel une structure destinée à réaliser des connexions électriques parmi un ensemble de pellicules conductrices a été améliorée.
On expliquera tout d'abord, en prenant à titre d'exemple illus-
tratif une mémoire vive statique (ou SRAM), une structure destinée à réa-
liser des connexions électriques parmi un ensemble de couches ou de
pellicules conductrices, qui est employée dans un dispositif à semicon-
ducteurs classique. De façon générale, une cellule de mémoire dans la mémoire SRAM est constituée par six éléments au total, comprenant
quatre éléments consistant en transistors d'accès Q1 et Q2 et en tran-
sistors d'attaque Q3 et Q4, de type N, et deux éléments consistant en
transistors de charge Q5 et Q6, de type P, comme représenté sur la fi-
gure 10. Cependant, dans ce cas, la taille de la cellule de mémoire aug-
mente, du fait que les six éléments sont formés sur le substrat. Pour faire face à cette situation, on a réduit la taille de la cellule de mémoire en
utilisant des transistors à couches minces (ou TFT) pour les deux tran-
sistors de type P, en formant les quatre éléments de type N sur le subs-
trat, et en formant les deux transistors à couches minces de type P sur les éléments de type N. En ce qui concerne cet exemple, on connaît une cellule de mémoire qui a été décrite par exemple dans le document: Technical Digest "International Electron Devices Meeting 1991", pages
481-484.
Les figures 11 à 13 montrent des configurations de cellule de
mémoire d'une telle mémoire vive statique. La figure 11 montre la dispo-
sition de couches actives la et lb, d'une région de séparation d'éléments
12, de premières pellicules de silicium polycristallin 2a à 2d et d'une se-
conde pellicule de silicium polycristallin 4, toutes formées sur un substrat
semiconducteur. En outre, la figure 11 montre un premier contact sur sili-
cium polycristallin 3a pour connecter mutuellement la couche active lb et la première pellicule de silicium polycristallin 2c, un premier contact sur silicium polycristallin 3b pour connecter ensemble la couche active la et la première pellicule de silicium polycristallin 2d, et des seconds contacts sur silicium polycristallin 5a et 5b, pour connecter respectivement les couches actives la et lb à la seconde pellicule de silicium polycristallin 4. La figure 12 montre la disposition des troisièmes pellicules de siiicium polycristallin 6a et 6b et des quatrièmes pellicules de silicium polycristallin 8a et 8b. En outre, la figure 12 montre un troisième contact sur silicium polycristallin 7a pour connecter mutuellement une première pellicule de silicium polycristallin 2c et une troisième pellicule de silicium polycristallin 6b, un troisième contact sur silicium polycristallin 7b pour connecter mutuellement une première pellicule de silicium polycristallin 2d et une troisième pellicule de silicium polycristallin 6a, un quatrième
contact sur silicium polycristallin 9a pour connecter mutuellement la troi-
sième pellicule de silicium polycristallin 6b et une quatrième pellicule de
silicium polycristallin 8a, et un quatrième contact sur silicium polycristal-
lin 9b pour connecter mutuellement la troisième pellicule de silicium poly-
cristallin 6a et la quatrième pellicule de silicium polycristallin 8a.
La figure 13 montre la disposition de motifs ou d'intercon-
nexions en métal, 1 1 a et 11b. La figure 13 montre en outre un contact en
métal 10a pour connecter mutuellement une couche active la et l'inter-
connexion en métal 11a, et un contact en métal 10b pour connecter mu-
tuellement une couche active lb et l'interconnexion en métal 11b.
Dans ces dessins, chacune des premières pellicules de silicium polycristallin 2a à 2d est réalisée sous la forme d'une électrode de grille d'un transistor de substrat. La seconde pellicule de silicium polycristallin 4 est réalisée sous la forme d'un motif ou d'une interconnexion de masse pour chaque cellule de mémoire. Chacune des troisièmes pellicules de silicium polycristallin 6a et 6b est réalisée sous la forme d'une électrode
de grille d'un transistor à couche mince. Chacune des quatrièmes pelli-
cules de silicium polycristallin 8a et 8b est réalisée sous la forme d'une couche de source/drain et de canal d'un transistor à couche mince. Enfin, chacune des interconnexions en métal 11la et 11b est réalisée sous la
forme d'une ligne de bit.
La figure 14 est une représentation de structure, en coupe se-
Ion la ligne A-A' des figures 11 à 13. Sur le dessin, les références numériques identiques à celles qui sont représentées sur les figures 1 à 13 désignent respectivement les mêmes éléments de structure que sur les
figures 11 à 13.
En se référant également à la figure 14, on note que la cellule de mémoire comprend une pellicule d'oxyde de grille 13a d'un transistor
massif, des pellicules isolantes inter-couches 13b, 13c et 13e et une pel-
licule d'oxyde de grille 13d d'un transistor à couche mince. On notera in-
cidemment que les premières pellicules de silicium polycristallin 2a à 2d
et la seconde pellicule de silicium polycristallin 4 peuvent être des cou-
ches du type silicium polycristallin/siliciure, constituées par une combi-
naison de silicium polycristallin et d'une couche de siliciure, au lieu d'être
constituées uniquement par une seule couche de silicium polycristallin.
La représentation de la figure 14 montre l'existence d'une structure de contact en tandem, formée en connectant le premier contact sur silicium polycristallin 3b, le troisième contact sur silicium polycristallin
7b et le quatrième contact sur silicium polycristallin 9b, parmi les con-
tacts sur silicium polycristallin qui sont illustrés sur les figures 11 à 13.
La cellule de mémoire vive statique classique formée de cette
manière présente les problèmes suivants.
(1) Les nombreux contacts sur silicium polycristallin, comme les premiers à quatrièmes contacts sur silicium polycristallin 3a, 3b, 5a, 5b, 7a, 7b, 9a et 9b, sont exigés pour former un contact avec des couches de silicium polycristallin respectives. Par conséquent, un certain nombre de masques de contact sur silicium polycristallin, et de nombreux processus de photogravure et d'attaque pour des contacts sur silicium polycristallin
sont exigés, ce qui conduit à des processus complexes.
(2) On connaît un procédé de réduction du nombre des mas-
ques de contacts sur silicium polycristallin, que l'on appelle "structures de contact partagées". La figure 15 montre une représentation en coupe d'une telle structure. Une troisième pellicule de silicium polycristallin 6
établit un contact sur silicium polycristallin simultanément avec une cou-
che active 1 et avec une première pellicule de silicium polycristallin 2
pour la formation d'une électrode de grille d'un transistor. Par consé-
quent, un premier contact sur silicium polycristallin devient inutile, grâce à la formation d'un troisième contact sur silicium polycristallin dans une
structure partagée, ce qui fait que le nombre de contacts sur silicium po-
lycristallin peut être réduit d'une unité. Cependant, dans chaque cellule symétrique de la mémoire vive statique classique, les deux troisièmes
contacts sur silicium polycristallin sont nécessaires, à cause de la symé-
trie de la cellule. Du fait que le contact partagé est connecté aux deux couches (couche active 1 et première pellicule de silicium polycristallin 2
dans l'exemple classique), il est nécessaire d'augmenter la taille du con-
tact partagé, en comparaison avec celle du contact sur silicium polycris-
tallin normal, du fait de la nécessité d'avoir une connexion électrique fia-
ble du contact partagé avec les couches respectives. Il en résulte qu'un
problème apparaît du fait que la taille de la cellule augmente.
(3) En outre, à titre d'exemples de transistor à couche mince, on connaît un transistor à couche mince du type à grille inférieure, dans lequel une électrode de grille est formée au-dessous d'une pellicule de silicium polycristallin pour la formation des régions de source/drain (S/D) et de canal, et un transistor à couche mince du type à grille supérieure, dans lequel une électrode de grille est formée au-dessus d'une pellicule de silicium polycristallin pour la formation des régions de source/drain (SID) et de canal. Les cellules qui sont représentées sur les figures 11 à 14 utilisent respectivement le transistor à couche mince du type à grille inférieure. De façon générale, le transistor à couche mince du type à grille supérieure offre de meilleures performances que le transistor à couche mince du type à grille inférieure. Lorsqu'on adopte le transistor à couche mince du type à grille supérieure et la structure de contact directe partagée, la pellicule de silicium polycristallin pour la région de source/ drain (SID) de type P du transistor à couche mince est mise en contact avec une couche active de type N. De façon générale, la connexion d'une couche active de type N à une pellicule de silicium polycristallin de type P est susceptible de former une jonction PN, contrairement au cas de la connexion d'une pellicule de silicium polycristallin de type N à la pellicule de silicium polycristallin de type P. Si la jonction PN est formée, un effet nuisible s'exerce alors sur le fonctionnement de chaque cellule. Il a donc
été difficile de combiner ensemble le contact direct partagé et le transis-
tor à couche mince du type à grille supérieure. La présente invention a été faite dans le but de résoudre les problèmes classiques mentionnés cidessus.
Conformément à un aspect de la présente invention, un dispo-
sitif à semiconducteurs comprend une première pellicule conductrice for-
mée sur un substrat semiconducteur, une seconde pellicule conductrice formée sur la première pellicule conductrice avec une première pellicule
isolante interposée entre elles, une troisième pellicule conductrice for-
mée sur la seconde pellicule conductrice avec une seconde pellicule iso-
lante interposée entre elles, et une partie de connexion en forme de co-
lonne qui pénètre au moins dans la seconde pellicule isolante et la pre-
mière pellicule isolante à partir de la troisième pellicule conductrice, de
façon à atteindre la première pellicule conductrice et le substrat semi-
conducteur. La seconde pellicule conductrice est mise en contact avec la partie de connexion en forme de colonne à sa surface d'extrémité, et l'épaisseur de la seconde pellicule conductrice est inférieure à celle de la
troisième pellicule conductrice.
Selon un autre aspect de la présente invention, un dispositif à semiconducteurs comprend une première pellicule conductrice formée sur un substrat semiconducteur, une seconde pellicule conductrice formée sur la première pellicule conductrice avec une première pellicule isolante interposée entre elles, une troisième pellicule conductrice formée sur la
seconde pellicule conductrice avec une seconde pellicule isolante inter-
posée entre elles, et une partie de connexion en forme de colonne qui
pénètre au moins dans la seconde pellicule isolante et la première pelli-
cule isolante, à partir de la troisième pellicule conductrice, de façon à
atteindre la première pellicule conductrice et le substrat semiconducteur.
La seconde pellicule conductrice est mise en contact avec la partie de connexion en forme de colonne à sa surface d'extrémité, et l'épaisseur
de la seconde pellicule isolante est inférieure à celle de la première pelli-
cule isolante.
Selon un autre aspect de la présente invention, dans le dispo-
sitif à semiconducteurs, une extrémité de la première pellicule conduc-
trice fait saillie dans la partie de connexion en forme de colonne, et la longueur de l'extrémité en saillie est inférieure ou égale à la moitié du
diamètre de la partie de connexion en forme de colonne.
Selon un autre aspect de la présente invention, dans le dispo- sitif à semiconducteurs, la première pellicule conductrice est mise en contact avec la partie de connexion en forme de colonne à sa surface d'extrémité.
Selon un autre aspect de la présente invention, dans le dispo-
sitif à semiconducteurs, une troisième pellicule isolante est formée entre
le substrat semiconducteur et la première pellicule conductrice. La pre-
mière pellicule conductrice est réalisée sous la forme d'une électrode de grille d'un transistor de substrat. La seconde pellicule conductrice est réalisée sous la forme d'une couche conductrice de canal d'un transistor à couche mince, et la troisième pellicule conductrice est réalisée sous la
forme d'une électrode de grille du transistor à couche mince.
Selon un autre aspect de la présente invention, dans le dispo-
sitif à semiconducteurs, le substrat semiconducteur comporte une couche active de type N. De plus, la troisième pellicule conductrice et la partie de connexion en forme de colonne en contact avec la couche active de type N sont constituées par du silicium polycristallin de type N. D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexés, dans lesquels: La figure 1 est une représentation de structure, en coupe,
montrant une structure de connexion inter-couche d'un dispositif à semi-
conducteurs conforme à un premier mode de réalisation de la présente invention. Les figures 2(A) - 2(C) sont des représentations de structure,
en coupe, illustrant un procédé de fabrication du dispositif à semicon-
ducteurs conforme au premier mode de réalisation de la présente inven-
tion. La figure 3 est une représentation de structure, en coupe,
montrant une structure de connexion inter-couche d'un dispositif à semi-
conducteurs conforme à un second mode de réalisation de la présente invention. La figure 4 est une représentation de structure, en coupe,
montrant une structure de connexion inter-couche d'un dispositif à semi-
conducteurs conforme à un troisième mode de réalisation de la présente invention.
La figure 5 est une vue en plan de dessus illustrant une struc-
ture de connexion inter-couche d'un dispositif à semiconducteur conforme
à un quatrième mode de réalisation de la présente invention.
La figure 6 est une représentation de structure, en coupe,
montrant la structure de connexion inter-couche du dispositif à semicon-
ducteurs conforme au quatrième mode de réalisation de la présente in-
vention.
La figure 7 est une représentation de structure, en coupe, illus-
trant une cellule de mémoire qui est employée dans un dispositif à semi-
conducteurs conforme à un cinquième mode de réalisation de la présente invention. La figure 8 est une représentation de structure, en coupe,
montrant une structure de connexion inter-couche d'un dispositif à semi-
conducteurs conforme à un sixième mode de réalisation de la présente invention.
La figure 9 est une représentation de structure, en plan, mon-
trant la structure de connexion inter-couche du dispositif à semiconduc-
teurs conforme au sixième mode de réalisation de la présente invention.
La figure 10 est un schéma de circuit équivalent montrant une
cellule de mémoire vive statique.
Les figures 11 à 13 montrent une configuration d'une cellule de
mémoire qui est employée dans un dispositif classique.
La figure 14 est une représentation de structure, en coupe, de
la cellule de mémoire qui est employée dans le dispositif classique.
La figure 15 est une représentation de structure, en coupe,
montrant une structure de contact partagée du dispositif classique.
Premier mode de réalisation: La figure 1 est une représentation en coupe montrant une structure de connexion inter-couche, c'est-à-dire une structure de contact
partagée qui est employée dans un dispositif à semiconducteurs con-
forme à un premier mode de réalisation de la présente invention. Dans le dessin, la structure de contact comprend un substrat en silicium 14, une couche active de type N 1 du substrat en silicium, une pellicule d'oxyde 12, à titre de région de séparation d'éléments, une pellicule d'oxyde de grille 13a remplissant la fonction d'une troisième pellicule isolante, une première pellicule de silicium polycristallin 2 remplissant la fonction d'une première pellicule conductrice, une pellicule isolante inter-couche 13f remplissant la fonction d'une première pellicule isolante, une seconde pellicule de silicium polycristallin 8 remplissant la fonction d'une seconde pellicule conductrice, une pellicule isolante inter-couche 13g remplissant la fonction d'une seconde pellicule isolante, et une troisième pellicule de silicium polycristallin 6, remplissant la fonction d'une troisième pellicule conductrice. En outre, la structure de contact comprend un trou 15 et une partie de connexion 16 qui fait saillie à partir de la troisième pellicule de
silicium polycristallin 6 de façon à remplir le trou 15.
Le trou 15 pénètre dans la seconde pellicule isolante 13g, la
seconde pellicule de silicium polycristallin 8 et la première pellicule iso-
lante 13f. En outre, le trou 15 traverse la première pellicule de silicium polycristallin 2 et la troisième pellicule isolante 13 de façon à atteindre la couche active 1 du substrat en silicium 14. La partie de connexion en
forme de colonne 16, qui s'étend à partir de la troisième pellicule de sili-
cium polycristallin 6, remplit le trou 15 et elle est mise en contact con-
ducteur avec la couche active 1, la première pellicule de silicium poly-
cristallin 2 et la seconde pellicule de silicium polycristallin 8.
La figure 5, que l'on décrira en détail ultérieurement, est une vue en plan montrant une structure de contact partagée de la présente invention. Une coupe de la structure de contact partagée représentée sur la figure 1 est représentée d'une manière similaire à la figure 5. On peut
donc comprendre comment un trou 15 pénètre dans une seconde pelli-
cule conductrice 8 de façon à enlever une partie de l'extrémité avant de la seconde pellicule conductrice 8 et entoure la partie de l'extrémité
avant de la première pellicule conductrice 2.
En outre, dans le premier mode de réalisation, on a pris en
considération la relation entre l'épaisseur de la troisième pellicule de sili-
cium polycristallin 6 et celle de la seconde pellicule de silicium polycris-
tallin 8. Ainsi, lorsque l'épaisseur de la troisième pellicule de silicium po-
lycristallin 6 est fixée à Tpi et l'épaisseur de la seconde pellicule de sili-
cium polycristallin 8 est fixée égale à Tpj, on a: Tpi > Tpj. L'épaisseur Tpj de la seconde pellicule de silicium polycristallin 8 peut de préférence
être inférieure ou égale à la moitié de l'épaisseur Tpi de la troisième pel-
licule de silicium polycristallin 6. De façon plus spécifique, il est préféra-
ble que Tpi soit comprise dans une plage de 100 nm à 200 nm et que Tpj soit inférieure ou égale à 50 nm. Lorsque la seconde pellicule de silicium polycristallin 8 et la troisième pellicule de silicium polycristallin 6 sont
utilisées à titre de conducteur, la couche de résistance inférieure est uti-
lisée pour la troisième pellicule de silicium polycristallin 6. Par consé-
quent, l'épaisseur de la troisième pellicule de silicium polycristallin 6 est
supérieure à celle de la seconde pellicule de silicium polycristallin 8.
On décrira ensuite un procédé pour former une structure de contact partagée du mode de réalisation présent. Les figures 2(A) à 2(C) montrent le processus de formation de la structure. Comme représenté sur la figure 2(A), on forme tout d'abord sur un substrat en silicium 14 une région de séparation d'éléments 12, une pellicule d'oxyde 13a, une
première pellicule de silicium polycristallin 2, une pellicule isolante inter-
couche 13f, une seconde pellicule de silicium polycristallin 8 et une pelli-
cule isolante inter-couche 13g. On accomplit ensuite un processus de
photogravure pour former un contact sur silicium polycristallin, et on ap-
plique une opération de définition de motif à une matière de réserve 17,
de façon à définir un trou 15.
Ensuite, on forme une ouverture 15 pour établir un contact sur silicium polycristallin, en procédant par attaque par voie sèche, comme
représenté sur la figure 2(B). Cette opération d'attaque enlève la se-
conde pellicule de silicium polycristallin 8 dans l'ouverture 15. La matière
de réserve 17 est enlevée après l'attaque.
Ensuite, on dépose la troisième pellicule de silicium polycristal-
lin 6, comme représenté sur la figure 2(C), pour former la partie de con-
nexion 16 qui s'étend avec une forme de colonne. Il en résulte que la
couche active 1, la première pellicule de silicium polycristallin 2 et la se-
conde pellicule de silicium polycristallin 8 sont connectées mutuellement.
A ce moment, la seconde pellicule de silicium polycristallin 8 est con-
nectée à la troisième pellicule de silicium polycristallin 6 à une surface
d'extrémité (c'est-à-dire à une paroi latérale) de son extrémité avant.
Habituellement, trois sortes de contacts sur silicium polycristal- lin ou deux sortes de contacts partagés étaient exigés pour connecter les unes aux autres trois couches de silicium polycristallin. Cependant, en adoptant la structure conforme au mode de réalisation présent, le type de contact sur silicium polycristallin peut être limité à un, ce qui permet de réduire le nombre de masques. Du fait que le processus de photogravure peut être effectué une seule fois, il est possible de simplifier les étapes
de processus.
Dans le mode de réalisation présent, comme décrit ci-dessus, si
l'on désigne par Tpi l'épaisseur de la troisième couche de silicium poly-
cristallin et par Tpj l'épaisseur de la seconde couche de silicium poly-
cristallin, on a Tpi > Tpj. Plus précisément, Tpi peut être de préférence
dans la plage de 100 nm à 200 nm, tandis que Tpj peut être de préfé-
rence inférieure ou égale à 50 nm. Par conséquent, I'attaque de forma-
tion de contact devient aisée, en comparaison avec le cas classique. On
décrira ceci ci-dessous.
Dans l'attaque par voie sèche normale, le silicium polycristallin résiste à l'attaque au moment de l'attaque d'une pellicule d'oxyde, tandis
que la pellicule d'oxyde résiste à l'attaque au moment de l'attaque du si-
licium polycristallin. Par conséquent, il est nécessaire d'effectuer l'atta-
que en trois phases pour réaliser l'attaque de formation de contact qui est représentée sur la figure 2(B). Ainsi, la première phase correspond à l'attaque de pellicule d'oxyde pour la pellicule isolante inter-couche 13g, la seconde phase correspond à l'attaque de silicium polycristallin pour la
seconde pellicule de silicium polycristallin 8, et la troisième phase cor-
respond à l'attaque de pellicule d'oxyde pour une pellicule isolante inter-
couche 13f. Un processus d'attaque devient donc moins complexe.
Cependant, du fait que l'épaisseur Tpj de la seconde pellicule de silicium polycristallin 8 devient mince, et de préférence très mince, dans le mode de réalisation présent, I'ouverture de formation de contact sur silicium polycristallin peut être réalisée par une attaque en une seule phase. Un procédé d'attaque est accompli par l'attaque de pellicule d'oxyde seule. Ainsi, la seconde couche de silicium polycristallin 8 est attaquée après l'attaque de la seconde pellicule isolante inter-couche
13g. Cependant, du fait que l'épaisseur de la pellicule de silicium poly-
cristallin est faible, le procédé d'attaque peut être accompli par un pro-
cessus d'attaque de pellicule d'oxyde. Dans la structure de contact par-
tagée conforme à la présente invention, comme décrit ci-dessus, le pro-
cessus d'attaque devient aisé en donnant une faible valeur à l'épaisseur de la seconde pellicule de silicium polycristallin 8. En outre, du fait que la troisième pellicule de silicium polycristallin 6 est réalisée sous la forme de la couche supérieure, la troisième pellicule de silicium polycristallin 6
peut également être réalisée sous la forme d'une couche de silicium po-
lycristallin épaisse, indépendamment de l'attaque.
Second mode de réalisation: La figure 3 est une coupe montrant un contact partagé qui est employé dans un dispositif à semiconducteurs conforme à un autre mode de réalisation de la présente invention. Sur le dessin, des références numériques identiques à celles qui sont représentées sur les figures 1 et 2 désignent des éléments de structure identiques ou correspondant à
ceux qui sont représentés sur les figures 1 et 2, et la description de leurs
parties respectives sera omise pour éviter de la répéter.
Dans le mode de réalisation présent, on a pris en considération la relation d'épaisseur entre une première pellicule isolante inter-couche 13f et une seconde pellicule isolante inter-couche 13g. Si l'on désigne par Toj l'épaisseur de la première pellicule isolante inter-couche 13f, et par Toi l'épaisseur de la seconde pellicule isolante inter-couche 13g, on
a Toj >> Toi. L'épaisseur Toi de la seconde pellicule isolante inter-
couche 13g peut de préférence être inférieure ou égale au dixième de
l'épaisseur Toj de la première pellicule isolante inter-couche 13f.
Par conséquent, même dans le cas de la structure de contact partagée conforme au mode de réalisation présent, I'attaque de formation
de contact devient aisée en comparaison avec l'exemple classique. L'at-
taque en trois phases qui est utilisée habituellement peut être remplacée
par une attaque en deux phases.
Dans ce procédé d'attaque en deux phases, la seconde pelli-
cule isolante inter-couche 13g et une seconde pellicule de silicium poly-
cristallin 8 sont soumises à un processus d'attaque de silicium polycris-
tallin au cours de la première phase. Du fait que la seconde pellicule isolante inter-couche 13g est mince, même dans ce cas, il est possible de former une ouverture par le processus d'attaque de silicium polycristallin. Par conséquent, le processus d'attaque peut être accompli aisément en donnant à l'épaisseur Toi de la seconde pellicule isolante inter-couche 13g une valeur inférieure ou de préférence très inférieure à celle de
l'épaisseur Toj de la première pellicule isolante inter-couche 13f.
Troisième mode de réalisation: La figure 4 est une coupe montrant une structure de contact partagée d'un dispositif à semiconducteurs conforme à un mode de réali-
sation supplémentaire de la présente invention. Sur le dessin, les réfé-
rences numériques identiques à celles qui sont représentées sur les figu-
res 1 à 3 indiquent respectivement des éléments de structure identiques ou correspondant à ceux qui sont représentés sur les figures 1 à 3, et
une description détaillée des parties respectives sera omise.
Même dans ce type de structure de contact partagée, une cou-
che active de type N, 1, une première pellicule de silicium polycristallin 2 et une seconde pellicule de silicium polycristallin 3 sont connectées les unes aux autres par une troisième pellicule de silicium polycristallin 6. Le mode de réalisation présent est une combinaison des caractéristiques
des premier et second modes de réalisation.
Ainsi, l'épaisseur Tpj de la seconde pellicule de silicium poly-
cristallin 8 est fixée de façon à devenir inférieure à l'épaisseur Tpi de la
troisième pellicule de silicium polycristallin 6 (Tpi > Tpj). De plus, l'épais-
seur Toi d'une seconde pellicule isolante inter-couche 13g est fixée de façon à être inférieure à l'épaisseur Toj d'une première pellicule isolante
inter-couche 13f (Toj >> Toi). Ceci signifie que l'épaisseur Tpj de la se-
conde pellicule de silicium polycristallin 8 et l'épaisseur Toi de la se-
* conde pellicule isolante 13g sont fixées en pratique à des valeurs extrê-
mement faibles (Tpi, Toj >> Tpj, Toi).
Du fait de l'existence d'une telle structure, une ouverture pour définir un contact sur silicium polycristallin peut être formée par l'attaque de première phase ou par l'attaque de seconde phase, décrites dans les premier et second modes de réalisation. Il est donc possible de réduire le nombre d'étapes de processus d'attaque. En outre, on peut sélectionner
un procédé d'attaque conformément à un dispositif d'attaque dont on dis-
pose. Quatrième mode de réalisation
La figure 5 montre une structure de contact partagée d'un dis-
positif à semiconducteurs conforme à un autre mode de réalisation sup-
plémentaire de la présente invention. La figure 5 est une vue de dessus qui est destinée à indiquer une configuration en plan de la structure de contact partagée. Dans le dessin, les références numériques identiques à celles qui sont indiquées sur les figures 1 à 4 désignent respectivement les parties identiques ou correspondant à celles qui sont représentées
sur les figures 1 à 4.
Dans la structure de contact partagée conforme au mode de
réalisation présent, comme représenté sur la figure 5, une partie de con-
nexion en forme de colonne 16 qui s'étend à partir d'une troisième pelli-
cule de silicium polycristallin 6 est placée aux parties d'extrémité avant
d'une première pellicule de silicium polycristallin 2 et d'une seconde pel-
licule de silicium polycristallin 8. Une région (correspondant à la partie indiquée par une longueur Xl dans le dessin) de la partie de connexion 16 est mise en contact direct avec une couche active 1. Une région (correspondant à la partie indiquée par une longueur X2 dans le dessin) de la partie de contact 16 située de l'autre côté découpe une partie de l'extrémité avant de la seconde pellicule de silicium polycristallin 8, de façon à pénétrer dans la seconde pellicule de silicium polycristallin 8, grâce à quoi cette partie est mise en contact avec la première pellicule de silicium polycristallin 2. La seconde pellicule de silicium polycristallin 8 établit un contact avec la partie de connexion 16 par l'intermédiaire des
trois côtés de la surface d'extrémité (surface latérale) de sa région dé-
coupée, de façon à établir une condition de conduction ou de continuité
entre la seconde pellicule de silicium polycristallin 8 et la partie de con-
nexion 16. La première pellicule de silicium polycristallin 2 établit un contact avec la partie de connexion 16 à une surface supérieure et une surface d'extrémité (surface latérale) de l'extrémité avant ayant une forme qui s'étend à l'intérieur de la partie de connexion 16, de façon à
établir une condition de conduction entre elles.
Dans le contact partagé qui est formé de cette manière, on a pris en considération une étendue (correspondant à une partie indiquée par la longueur X1 dans le dessin) de la partie de connexion 16, qui vient en contact avec la couche active 1, et une étendue (correspondant à une
partie indiquée par la longueur X2 dans le dessin) de la partie de con-
nexion 16, qui vient en contact avec la première pellicule de silicium po-
lycristallin 2. Ainsi, une largeur X1 d'une partie de la couche active 1 est
fixée de façon à être supérieure à une largeur X2 d'une partie de la pre-
mière pellicule de silicium polycristallin 2, compte tenu d'une affectation
de taille pour le contact (c'est-à-dire X1 > X2).
En d'autres termes, I'extrémité avant de la première pellicule de silicium polycristallin 2 fait saillie à l'intérieur de la partie de connexion 16, mais la longueur de l'extrémité avant en saillie est réduite de façon à être inférieure à la moitié de la longueur en direction horizontale de la partie de connexion 16. Ainsi, on donne à son extrémité avant en saillie une valeur inférieure à la moitié du diamètre de la partie de connexion 16.
La formation d'une telle structure permet de résoudre les pro-
blèmes suivants.
Dans la structure de contact partagée conforme à la présente
invention, la pellicule de silicium polycristallin et la pellicule isolante in-
ter-couche présentent respectivement une augmentation d'une couche en
comparaison avec une structure classique, et le contact est formé de fa-
çon profonde. Lorsque le contact est formé de façon profonde et sa lar-
geur transversale devient faible, il apparaît normalement un problème qui consiste en ce que le gaz d'attaque peut difficilement entrer, la vitesse d'attaque est diminuée et l'attaque progresse difficilement, dans le cas le
plus défavorable.
La figure 6 montre l'état dans lequel une attaque de formation
de contact a été effectuée jusqu'à la première pellicule de silicium poly-
cristallin 2. L'attaque suivante est effectuée sur une région qui est entou-
rée par une ligne en pointillés. Cependant, du fait que le contact est for-
mé de façon profonde dans la structure de la présente invention, comme décrit ci-dessus, il y a une possibilité que lorsque la largeur X1 est faible, l'attaque ne progresse pas. Cependant, lorsque le contact est agrandi, la taille de cellule est également agrandie. Par conséquent, la largeur X2 est fixée de façon à être inférieure à la largeur Xl pour maintenir la taille du contact présent à une valeur identique à la taille du contact partagé classique. Même si l'on donne une valeur faible à la largeur X2, dans le cas le plus défavorable, il est possible de connecter la première pellicule de silicium polycristallin 2 à la troisième pellicule de silicium polycristallin
6 sur une paroi latérale Y de la première pellicule de silicium polycristal-
lin 2, représentée sur la figure 6. Par conséquent, la largeur Xl est fixée
de façon à être supérieure à la largeur X2 dans le contact partagé con-
forme au mode de réalisation présent (X1 > X2). Le contact partagé de la présente invention peut donc être réalisé avec la même taille que le
contact classique.
Cinquième mode de réalisation La figure 7 est une représentation montrant la structure d'un
dispositif à semiconducteurs conforme à encore un autre mode de réali-
sation de la présente invention. Le dessin présent est une coupe mon-
trant une structure de contact partagée de la présente invention, qui a
été appliquée à une mémoire vive statique.
Parmi les structures décrites dans les premier à troisième mo-
des de réalisation, la structure conforme au troisième mode de réalisation est la meilleure pour les caractéristiques d'une cellule. La figure 7 montre un exemple dans lequel cette structure a été appliquée à une mémoire
vive statique.
Sur la figure 7, des références numériques identiques à celles qui sont indiquées sur les figures 1 à 6 désignent respectivement les parties identiques ou correspondant à celles qui sont représentées sur
les figures 1 à 6, ce qui fait qu'une description détaillée des parties res-
pectives sera omise. Comme on le voit sur le dessin dans le mode de réalisation présent, une partie de connexion 16 qui s'étend à partir d'une troisième pellicule de silicium polycristallin 6a connecte électriquement
les unes aux autres une couche active lb, une première pellicule de sili-
cium polycristallin 2d et une seconde pellicule de silicium polycristallin 8b. Dans la mémoire vive statique qui est employée dans le mode
de réalisation présent, seule la première pellicule de silicium polycristal-
lin 2 est réalisée sous la forme d'une électrode de grille d'un transistor de substrat, d'une manière similaire à l'exemple classique. La seconde pellicule de silicium polycristallin 8 remplit la fonction d'une pellicule conductrice formée à titre de couche de source/drain et de canal du transistor à couche mince, et la troisième pellicule de silicium polycristallin 6 remplit la fonction d'une pellicule conductrice réalisée sous la forme d'une électrode de grille du transistor à couche mince. En comparaison avec le cas dans lequel il était nécessaire de réaliser le contact en trois phases, dans l'exemple classique, comme décrit en relation avec la figure 14, il est possible de simplifier considérablement un processus grâce à
une telle structure.
En outre, bien que le transistor à couche mince classique était du type à grille inférieure, le mode de réalisation présent est du type à
grille supérieure, offrant d'excellentes performances. Lorsque le transis-
tor à couche mince du type à grille supérieure classique et le contact partagé sont combinés en un seul ensemble, il apparaît un problème d'une jonction PN. Conformément à la structure présente, on prend le
type P pour une partie de contact de la seconde pellicule de silicium po-
lycristallin 8b, et on prend le type N pour la troisième pellicule de silicium polycristallin 6a et la partie de connexion 16. Par conséquent, la couche active de type N lb et la partie de connexion 16 de la troisième pellicule de silicium polycristallin 6a sont du même type de conduction N, ce qui fait que le contact n'occasionne pas la formation d'une jonction PN, et il n'apparaît pas de chute de potentiel. Du fait que la seconde pellicule de silicium polycristallin 8b et la troisième pellicule de silicium polycristallin
6a forment une connexion électrique entre des pellicules de silicium po-
lycristallin de type P et de type N, il n'y a aucun problème au niveau de
la jonction PN.
En outre, on donne des valeurs faibles à l'épaisseur Tpj de la seconde pellicule de silicium polycristallin 8 et à l'épaisseur Toi de la pellicule isolante inter-couche 13g, afin d'améliorer l'attaque pour le contact. Ces pellicules amincies permettent également d'améliorer les caractéristiques des transistors à couche mince. Ainsi, un courant de fuite correspondant à un courant à l'état bloqué peut être réduit grâce à
la diminution de l'épaisseur Tpj de la seconde pellicule de silicium poly-
cristallin 8, remplissant la fonction de la couche de source/drain et de canal du transistor à couche mince. En outre, du fait qu'une pellicule d'oxyde de grille du transistor à couche mince devient mince à cause de la réduction de l'épaisseur Toi de la pellicule isolante inter-couche 13g,
on peut obtenir une amélioration concernant le courant à l'état conduc-
teur. Comme décrit ci-dessus, il est possible de résoudre le problème de la jonction en employant la seconde pellicule de silicium polycristallin 8 pour la couche de source/drain et de canal du transistor à couche mince, et en utilisant la troisième pellicule de silicium polycristallin 6 pour
l'électrode de grille du transistor à couche mince, comme décrit en rela-
tion avec la structure conforme au mode de réalisation présent. En outre, on peut adopter un transistor à couche mince du type à grille supérieure, à performances élevées, et on peut améliorer encore les performances
de la structure en liaison avec la relation d'épaisseur à épaisseur.
Comme décrit ci-dessus, le mode de réalisation présent offre un exemple
dans lequel les performances d'une mémoire vive statique ont été amélio-
rées par une combinaison du transistor à couche mince du type à grille
supérieure et de la structure de contact direct.
Sixième mode de réalisation:
Les figures 8 et 9 sont des représentations montrant respecti-
vement une structure de contact sur silicium polycristallin qui est em-
ployée dans un dispositif à semiconducteurs conforme à encore un autre
mode de réalisation de la présente invention. La figure 8 est une repré-
sentation de structure en coupe de la structure de contact sur silicium polycristallin. La figure 9 est une représentation de structure, en plan, de la structure du contact sur silicium polycristallin. Dans les figures 8 et 9, les références numériques identiques à celles qui sont indiquées sur les
figures I à 7 désignent respectivement les parties identiques ou corres-
pondant à celles qui sont représentées sur les figures 1 à 7, et on ne dé-
crira donc pas en détail les parties respectives.
Dans la structure de contact sur silicium polycristallin conforme au mode de réalisation présent, une partie de connexion 18 qui s'étend à
partir d'une troisième pellicule de silicium polycristallin 6 s'étend de fa-
çon à découper l'extrémité avant d'une seconde pellicule de silicium po-
lycristallin 8. En outre, la partie de connexion 18 s'étend à partir d'une première pellicule de silicium polycristallin 2, de façon à atteindre un
substrat 14 et une couche active 1. Ainsi, la structure de contact sur sili-
cium polycristallin conforme au mode de réalisation présent n'est pas une structure partagée, mais une structure dans laquelle les deux surfaces
d'extrémité (surfaces latérales) de la première pellicule de silicium poly-
cristallin 2 et de la seconde pellicule de silicium polycristallin 8 sont mi-
ses en contact avec une partie de connexion 16 de la troisième pellicule
de silicium polycristallin 6. Même dans une telle structure, des con-
nexions électriques sont établies entre trois couches, et la structure peut
être formée au moyen d'un seul masque de contact sur silicium polycris-
tallin. On peut également appliquer à la structure conforme au mode
de réalisation présent les structures dans lesquelles on donne à l'épais-
seur de la seconde pellicule de silicium polycristallin 8 une valeur infé-
rieure à celle de la troisième pellicule de silicium polycristallin 6, comme représenté sur la figure 1, ou dans lesquelles on donne à l'épaisseur de la seconde pellicule isolante inter-couche 13g une valeur inférieure à
celle de la première pellicule isolante inter-couche 13f, comme repré-
senté sur la figure 3, ou dans laquelle on donne à l'épaisseur de la se-
conde pellicule de silicium polycristallin 8 une valeur inférieure à celle de la troisième pellicule de silicium polycristallin 6 et on donne à l'épaisseur de la première pellicule isolante inter-couche 13g une valeur inférieure à celle de la seconde pellicule isolante inter- couche 13f, comme représenté sur la figure 4. On peut en outre appliquer cette structure à la mémoire vive statique, comme représenté sur la figure 7. On peut obtenir un effet
avantageux identique à celui décrit ci-dessus.
Comme décrit en détail ci-dessus, conformément à la présente
invention, une première pellicule conductrice, une première pellicule iso-
lante, une seconde pellicule conductrice, une seconde pellicule isolante
et une troisième pellicule conductrice sont empilées sur un substrat se-
miconducteur. L'épaisseur de la seconde pellicule conductrice est fixée de façon à être inférieure à celle de la troisième pellicule conductrice. En outre, un contact sur silicium polycristallin est formé de façon à s'étendre
à partir de la troisième couche conductrice jusqu'au substrat semicon-
ducteur, à la première pellicule conductrice et à la seconde pellicule con-
ductrice. Par conséquent, il est possible de réduire le nombre de mas-
ques et de simplifier les étapes de processus. En outre, il est possible de simplifier le processus d'attaque. De plus, dans la présente invention, l'épaisseur de la seconde pellicule isolante est inférieure à celle de la première pellicule isolante et
le contact sur silicium polycristallin est formé de façon à s'étendre à par-
tir de la troisième pellicule conductrice jusqu'au substrat semiconducteur,
à la première pellicule conductrice et à la seconde pellicule conductrice.
Il est donc possible de réduire le nombre de masques et de simplifier les
étapes de processus et le processus d'attaque.
En outre, dans la présente invention, l'extrémité de la première pellicule conductrice fait saillie en direction d'une partie de connexion en forme de colonne, et la longueur de l'extrémité en saillie est inférieure à la moitié du diamètre de la partie de connexion en forme de colonne. Il est donc possible d'éviter une augmentation de la taille d'un contact sur
silicium polycristallin et de maintenir sa taille fixe.
En outre, du fait que dans la présente invention la première pellicule conductrice est mise en contact avec la partie de connexion en forme de colonne seulement à sa surface d'extrémité, il est possible d'éviter une augmentation de la taille du contact sur silicium polycristallin
et de maintenir constante la taille du contact sur silicium polycristallin.
De plus, dans la présente invention, la première pellicule con-
ductrice est formée de façon à constituer une électrode de grille d'un
transistor de substrat, la seconde pellicule conductrice est formée de fa-
çon à constituer une pellicule conductrice de canal d'un transistor à cou-
che mince, et la troisième pellicule conductrice est formée de façon à constituer une électrode de grille du transistor à couche mince. Il est donc possible d'améliorer les caractéristiques du transistor à couche mince.
En outre, dans la présente invention, le substrat semiconduc-
teur comporte une couche active de type N et la partie de connexion en forme de colonne et une troisième couche conductrice qui est mise en contact avec la couche active de type N sont constituées par du silicium polycristallin de type N. Il n'apparaît donc pas un problème d'une jonction
à un contact direct, et par conséquent on peut obtenir des caractéristi-
ques stables pour un dispositif à semiconducteurs.
Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention.
Claims (7)
1. Dispositif a semiconducteurs, caractérisé en ce qu'il com-
prend: une première pellicule conductrice (2) formée sur un substrat se-
miconducteur (14); une seconde pellicule conductrice (8) formée sur la première pellicule conductrice (2), avec une première pellicule isolante
(13f) interposée entre elles; une troisième pellicule conductrice (6) for-
mée sur la seconde pellicule conductrice (8), avec une seconde pellicule isolante (13g) interposée entre elles; et une partie de connexion en forme de colonne (16) pénétrant au moins dans la seconde pellicule isolante
(13g) et la première pellicule isolante (13f), à partir de la troisième pelli-
cule conductrice (6), de façon à atteindre la première pellicule conduc-
trice (2) et le substrat semiconducteur (14), la seconde pellicule conduc-
trice (8) étant mise en contact avec la partie de connexion en forme de
colonne (16) à sa surface d'extrémité, et l'épaisseur de la seconde pelli-
cule conductrice (8) étant inférieure à celle de la troisième pellicule con-
ductrice (6).
2. Dispositif à semiconducteurs, caractérisé en ce qu'il com-
prend: une première pellicule conductrice (2) formée sur un substrat se-
miconducteur (14); une seconde pellicule conductrice (8) formée sur la première pellicule conductrice (2), avec une première pellicule isolante
(13f) interposée entre elles; une troisième pellicule conductrice (6) for-
mée sur la seconde pellicule conductrice (8), avec une seconde pellicule isolante (13g) interposée entre elles; et une partie de connexion en forme de colonne (16) pénétrant au moins dans la seconde pellicule isolante
(13g) et la première pellicule isolante (13f), à partir de la troisième pelli-
cule conductrice (6), de façon à atteindre la première pellicule conduc-
trice (2) et le substrat semiconducteur (14), la seconde pellicule conduc-
trice (8) étant mise en contact avec la partie de connexion en forme de
colonne (16) à sa surface d'extrémité, et l'épaisseur de la seconde pelli-
cule isolante (13g) est inférieure à celle de la première pellicule isolante (13f).
3. Dispositif selon la revendication 2, caractérisé en ce que l'épaisseur de la seconde pellicule conductrice (8) est fixée de façon à
être inférieure à celle de la troisième pellicule conductrice (6).
4. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce qu'une extrémité de la première pellicule conductrice (2) fait saillie dans la partie de connexion en forme de colonne (16), et la longueur de l'extrémité en saillie est inférieure ou égale à la moitié du
diamètre de la partie de connexion en forme de colonne (16).
5. Dispositif à semiconducteurs selon la revendication 1, ca- ractérisé en ce que la première pellicule conductrice (2) est mise en contact, à sa surface d'extrémité, avec la partie de connexion en forme
de colonne (16).
6. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce qu'une troisième pellicule isolante (13a) est formée entre le substrat semiconducteur (14) et la première pellicule conductrice (2), la première pellicule conductrice (2) constitue une électrode de grille d'un transistor de substrat, la seconde pellicule conductrice (8) constitue une
pellicule conductrice de canal d'un transistor à couche mince, et la troi-
sième pellicule conductrice (6) constitue une électrode de grille du tran-
sistor à couche mince.
7. Dispositif à semiconducteurs selon la revendication 6, ca-
ractérisé en ce que le substrat semiconducteur (14) comporte une couche active de type N (1), et la troisième pellicule conductrice (6) et la partie de connexion en forme de colonne (16) qui sont mises en contact avec la couche active de type N (1) consistent en silicium polycristallin de type N.
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Publications (2)
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|---|---|
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITTO20021118A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Dispositivo mos e procedimento di fabbricazione di |
| US20050275043A1 (en) * | 2004-06-10 | 2005-12-15 | Chien-Chao Huang | Novel semiconductor device design |
| US20080251878A1 (en) * | 2007-04-13 | 2008-10-16 | International Business Machines Corporation | Structure incorporating semiconductor device structures for use in sram devices |
| US20080251934A1 (en) * | 2007-04-13 | 2008-10-16 | Jack Allan Mandelman | Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices |
| US11011613B2 (en) * | 2018-12-04 | 2021-05-18 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Flexible substrate with high dielectric-constant film and manufacturing method thereof |
| US11600519B2 (en) * | 2019-09-16 | 2023-03-07 | International Business Machines Corporation | Skip-via proximity interconnect |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426324A (en) * | 1994-08-11 | 1995-06-20 | International Business Machines Corporation | High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates |
| JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260340A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体装置の製造方法 |
| DE3778533D1 (de) | 1987-01-28 | 1992-05-27 | Advanced Micro Devices Inc | Statische ram-zellen mit vier transistoren. |
| JPS63260054A (ja) | 1987-04-16 | 1988-10-27 | Nec Corp | 半導体集積回路装置 |
| JPH01264254A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| EP0469214A1 (fr) | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Procédé pour la fabrication de domaines en polysilicium conducteur et/ou résistant en couches superposées dans des dispositifs à semiconducteurs multiniveaux et structures résultantes |
| JPH04144281A (ja) | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2519837B2 (ja) * | 1991-02-07 | 1996-07-31 | 株式会社東芝 | 半導体集積回路およびその製造方法 |
| DE69231233T2 (de) * | 1991-03-08 | 2000-11-30 | Fujitsu Ltd., Kawasaki | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| JPH065820A (ja) | 1992-06-18 | 1994-01-14 | Nec Kyushu Ltd | 半導体装置 |
| US5439848A (en) * | 1992-12-30 | 1995-08-08 | Sharp Microelectronics Technology, Inc. | Method for fabricating a self-aligned multi-level interconnect |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| JP3319872B2 (ja) | 1994-05-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2601202B2 (ja) * | 1994-07-05 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP2689923B2 (ja) * | 1994-11-11 | 1997-12-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5547892A (en) * | 1995-04-27 | 1996-08-20 | Taiwan Semiconductor Manufacturing Company | Process for forming stacked contacts and metal contacts on static random access memory having thin film transistors |
| US5684331A (en) * | 1995-06-07 | 1997-11-04 | Lg Semicon Co., Ltd. | Multilayered interconnection of semiconductor device |
| US5591673A (en) * | 1995-07-05 | 1997-01-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Tungsten stud process for stacked via applications |
-
1996
- 1996-08-27 JP JP22542196A patent/JP3701405B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-04 US US08/795,176 patent/US6501178B1/en not_active Expired - Fee Related
- 1997-03-25 TW TW086103787A patent/TW346682B/zh not_active IP Right Cessation
- 1997-04-09 DE DE19714687A patent/DE19714687C2/de not_active Expired - Fee Related
- 1997-04-18 CN CNB971105642A patent/CN1146045C/zh not_active Expired - Fee Related
- 1997-04-18 FR FR9704840A patent/FR2753005B1/fr not_active Expired - Fee Related
- 1997-04-19 KR KR1019970014648A patent/KR100253960B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5686736A (en) * | 1993-12-30 | 1997-11-11 | Nec Corporation | SRAM cell having thin film transistors as loads |
| US5426324A (en) * | 1994-08-11 | 1995-06-20 | International Business Machines Corporation | High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 095, no. 011 26 December 1995 (1995-12-26) * |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN1175090A (zh) | 1998-03-04 |
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| JP3701405B2 (ja) | 2005-09-28 |
| JPH1070198A (ja) | 1998-03-10 |
| CN1146045C (zh) | 2004-04-14 |
| KR19980018086A (ko) | 1998-06-05 |
| KR100253960B1 (ko) | 2000-04-15 |
| DE19714687A1 (de) | 1998-03-05 |
| US6501178B1 (en) | 2002-12-31 |
| TW346682B (en) | 1998-12-01 |
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