FR2773012A1

FR2773012A1 - Dispositif a pompe de charges negatives

Info

Publication number: FR2773012A1
Application number: FR9716464A
Authority: FR
Inventors: Richard Fournel
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 1999-06-25
Anticipated expiration: 2017-12-24
Also published as: US6239651B1; FR2773012B1

Abstract

Un dispositif DPC comprend un circuit de pompe de charges négatives PCN comportant des transistors MOS de commutation et des condensateurs. Chaque transistor de commutation T10 est réalisé dans un caisson, chacun ayant sa prise de caisson p reliée en commun à sa grille g et à sa source s pour recevoir un signal de phase VH, VN. Le dispositif comprend avantageusement un circuit de régulation du circuit de pompe, pour maintenir le circuit de pompe dans des conditions d'arrêt correspondant à une consommation minimale et permettant la fourniture rapide d'un niveau bas négatif attendu en sortie VF du circuit de pompe vers une application, sur activation par une commande externe ON.Application aux circuits alimentés en basse tension.

Description

DISPOSITIF A POMPE DE CHARGES NEGATIVES
La présente invention concerne un dispositif à pompe de charges négatives pour la génération d'un niveau de tension négatif. L'invention s'applique notamment aux circuits intégrés en technologie MOS
CMOS ou BiCMOS alimentés en basse tension et trouve une utilisation particulièrement intéressante dans le domaine des mémoires dynamiques.

On sait que la tendance actuelle est à la réduction du niveau de la tension d'alimentation des circuits intégrés, notamment pour réduire leur consommation électrique.

Ceci oblige les concepteurs de circuits intégrés à développer des technologies adaptées dans le but de réduire les niveaux des tensions de seuil de transistors, de manière à faire fonctionner ces transistors avec une fiabilité suffisante sous une tension d'alimentation plus basse, tout en conservant ou même améliorant la vitesse de fonctionnement.

Cependant, la technologie impose toujours ses limites.

Ainsi dans un exemple de technologie CMOS 0.25 microns qui permet d'obtenir de faibles tensions de seuil des transistors, avec comme valeurs nominales tp = 475 millivolts pour un transistor P et Vtn = 469 millivolts pour un transistor N, il n'en demeure pas moins que la somme de ces deux tensions de seuil atteint environ 900 millivolts. On comprend bien que l'on aura quelques difficultés à faire fonctionner un dispositif dans cette technologie sous une tension d'alimentation logique de 1 volt ou moins.

Un moyen pour faire fonctionner un circuit intégré en basse ou très basse tension est de modifier les caractéristiques de certains transistors sur des chemins de conduction critiques. Pour cela, on peut appliquer une tension négative là où une tension nulle est habituellement utilisée.

Dans l'invention, on s'intéresse plus particulièrement à la commutation de la tension nulle à l'aide de transistors MOS de type P sur une ligne de charge, par exemple sur une rangée de cellules de mémoire dynamique. Dans un tel exemple, pour mémoriser un 0 dans cette rangée, le décodeur de rangée commute habituellement la masse GND. En fait, on retrouve sur la rangée, en première approximation (en négligeant l'effet substrat), le niveau GND - Vtp. En pratique on mesure quelques centaines de millivolts. Si la tension d'alimentation décroit, la fenêtre de fonctionnement du circuit de lecture devient trop faible. La durée de rétention dans la mémoire s'en trouve très amoindrie.

L'idée est donc d'effectuer la commutation à l'aide d'une tension la plus négative possible, dans la limite de tension acceptable et compatible avec les règles de fiabilité établies pour les technologies utilisées. De cette manière, on augmente la fenêtre de fonctionnement.

Dans un tel exemple de mémoire dynamique, il s'agit de pouvoir appliquer la tension négative sur une grosse charge, les rangées de cellules mémoires. On s'intéresse donc à un dispositif à pompe de charges négatives, pour fournir en sortie une tension négative.

On connait des dispositifs à pompe de charges négatives utilisés en combinaison avec des décodeurs de rangées. Le brevet US N05,168,174 décrit un tel dispositif. Mais il s'agit de niveaux de tension très négatifs, de l'ordre de -11 volts, pour effacer électriquement des mémoires non volatiles. Et ces dispositifs ne fonctionnent pas en basse-tension. Or, dans l'invention, il ne s'agit pas de générer une haute tension négative (ni -10 ni même -5 volts), qui poserait notamment des problèmes de claquage des oxydes, mais une tension "faiblement négative".

Ainsi le problème technique à résoudre dans la présente invention est un dispositif à pompe de charges alimenté en basse tension de 1 volt ou moins, pouvant fournir une tension négative de quelques centaines de millivolts à quelques volts avec une énergie suffisante.

Une solution à ce problème technique a été trouvée dans un dispositif en circuit intégré comprenant un circuit de pompe de charges négatives comportant des transistors MOS de commutation et des condensateurs.

Selon l'invention les transistors de commutation sont chacun réalisés dans un caisson, et chacun a sa prise de caisson reliée en commun à sa grille et à sa source pour recevoir un signal de phase.

Ce dispositif selon l'invention peut ne comporter qu'un unique étage, avec lequel, à partir d'une tension d'alimentation VDD de 1 volt, on arrive à obtenir une tension de sortie négative de l'ordre de -1 volts.

Le circuit de pompe comprend alors un étage de pompe avec un condensateur et un transistor de commutation ayant son drain relié à la première borne du dit condensateur. Le circuit de pompe comprend en outre un premier inverseur et un deuxième inverseur en série pour fournir respectivement un premier signal de phase et un deuxième signal de phase à partir d'un signal d'horloge appliqué en entrée du circuit, le premier signal de phase étant appliqué sur la grille du transistor de commutation et le deuxième signal de phase étant appliqué sur la deuxième borne du condensateur, la sortie du circuit de pompe étant fournie par la première borne du condensateur.

Si on veut une tension plus négative en sortie de pompe, il faut prévoir plusieurs étages.

Un premier mode de réalisation d'une pompe à plusieurs étages selon l'invention ne comporte que les deux inverseurs, quelque soit le nombre d'étages de la pompe. Les deux signaux de phase nécessaires au premier étage sont obtenus des deux inverseurs, un des deux signaux de phase nécessaires aux étages suivants étant généré par l'étage précédent.

Un deuxième mode de réalisation de l'invention, comprend un inverseur par étage en plus d'un premier inverseur. Ce dispositif est avantageux en ce qui concerne la stabilité du niveau en sortie et le rendement du dispositif, mais il occupe plus d'espace (un inverseur par étage en plus).

On choisira l'un ou l'autre de ces dispositifs selon l'application auquel il est destiné.

Dans un perfectionnement, on combine avantageusement le dispositif à pompe de charges selon l'invention à un circuit de régulation, de manière à limiter au maximum la consommation du dit dispositif quand il n'est pas utilisé, tout en permettant la fourniture du niveau négatif attendu en sortie à partir de ces conditions d'arrêt, avec un temps de réponse très court.

De préférence, le circuit de régulation est commandé par le niveau de tension en sortie de l'avant dernier étage. Quand ce niveau est plus négatif qu'un seuil défini et si la pompe n'est pas activée par une commande externe, la pompe est arrêtée. La tension sur le dernier étage est alors à un niveau haut de veille, à partir duquel on pourra générer le niveau de tension négatif attendu en sortie au changement de phase d'horloge suivant, quand l'horloge sera à nouveau transmise.

Dans ces conditions d'arrêt avec un niveau de tension sur le dernier étage le plus proche de zéro, la consommation et les courants de fuite sont réduits au minimum ainsi que le stress en tension sur les transistors auxquels est appliquée la tension VF de sortie de la pompe. Le seuil utilisé pour la comparaison du niveau de tension V2 de l'avant dernier étage est défini pour avoir un niveau haut de veille sur le dernier étage, qui permettra d'obtenir le niveau bas négatif en sortie attendu pour l'application. La régulation selon l'invention permet donc de garantir la fourniture du niveau négatif en sortie, a la demande.

En outre, à partir des conditions d'arrêt, si la pompe est ré-activée par une commande externe, le changement de phase suivant de l'horloge suffit à fournir le niveau négatif voulu en sortie pour l'application : le temps de réponse de la pompe est ainsi optimal.

Quand il n'y a pas de commande d'activation externe, la pompe est arrêtée tant que les conditions d'arrêt sont détectées, c'est à dire tant que le niveau sur l'avant-dernier étage est assez négatif, plus que le seuil.

Si ce niveau augmente du fait de fuites inévitables, la pompe est à nouveau activée, pour revenir à un niveau plus négatif.

Dans une variante applicable dans le cas où la pompe ne comporte qu'un seul étaye, mais qui est aussi utilisable dans le cas où la pompe comporte plus d'un étage, le circuit de régulation selon l'invention utilise directement le niveau de sortie VF de la pompe.

Dans ce cas, on retrouve les mêmes conditions d'arrêt il faut arrêter la pompe sur le niveau haut du signal
VF, quand ce niveau haut devient inférieur à un seuil défini. La détection consiste ici à comparer directement le niveau de tension VF du dernier étage à ce seuil. Mais il faut en plus échantillonner le résultat de cette détection, pour ne prendre en compte que la détection sur le niveau haut et ignorer la détection sur le niveau bas du signal VF. Le seuil est défini pour que l'on obtienne le niveau négatif voulu en sortie pour l'application dès le changement de phase suivant de l'horloge. En d'autres termes, dès que le niveau haut devient assez négatif pour permettre la génération au changement de phase suivant d'un niveau bas assez négatif pour l'application, on arrête la pompe. Et la pompe reste arrêtée tant que ces conditions sont remplies.

Le circuit de régulation selon l'invention, dans la première variante ou la deuxième variante de réalisation, n'est pas limité a son application à une pompe de charges négatives selon l'invention. Il est applicable d'une manière générale à toutes les pompes de charges négatives de l'état de la technique, pour améliorer la consommation tout en assurant un temps de réponse très performant. On pourra noter que la pompe utilisée pourra en pratique fournir un niveau plus négatif que celui attendu pour l'application. C'est la détermination de seuil de régulation qui permet de garantir le niveau bas négatif attendu cn sortie, pour une application donnée.

Enfin, on peut utiliser une commande de mise en veille de la pompe, appliquée notamment au circuit de comparaison pour l'empêcheur de fonctionner (et donc de consommer) et au circuit logique (directement, ou indirectement en utilisant la sortie du circuit de comparaison) pour empêcher la transmission du signal d'horloge sur la pompe.

Un tel dispositif de pompe de charges négatives selon l'invention pourra avantageusement être combiné à un circuit de génération d'un créneau de tension entre le niveau VDD de tension d'alimentation et un niveau négatif compris entre moins quelques centaines de millivolts et -VDD, pour commander un circuit de commutation de la tension négative, permettant ainsi de commuter le maximum de cette tension négative sur une charge. L'ensemble du dispositif de l'invention, avec le circuit de pompe, le circuit de régulation et le circuit de génération d'un creneau est particulièrement adapté à une alimentation en basse tension d'l volt ou moins du circuit intégré.

D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante, faite à titre indicatif et non limitatif de l'invention, en référence aux dessins annexés dans lesquels
- la figure 1 représente un schéma d'un dispositif à pompe de charges négatives, à un seul étage, selon l'invention;
- la figure 2 représente un dispositif à pompe de charges négatives comportant plusieurs étages selon un premier mode de rélistio de l'invention;
- la figure 3 montre l'évolution des différents signaux de tension dans le dispositif de la figure 2;
- la figure 4 représente un dispositif de pompe de charges négatives comportant plusieurs étages selon un deuxième mode de réalisation l'invention;
- la figure 5 représente un schéma-bloc d'un dispositif de commutation d'une tension négative fournie par un dispositif à pompe de charges selon l'invention, sur une rangée de cellules mémoires dans un circuit intégré a mémoire dynamique;
- la figure 6 est un schéma plus détaillé du dispositif de commutation ainsi qu'un schéma-bloc d'un dispositif à pompes de charges avec un circuit de régulation selon l'invention;
- la figure 7 montre une variante de réalisation de la commande de commutation de tension négative;
- les figures 8 et 9 montrent l'allure des signaux obtenus avec le dispositif de la figure 6;
- la figure 10 est un schéma détaillé d'un premier mode de réalisation d'un circuit de régulation d'une pompe de charges négatives selon l'invention, qui peut être utilisé avec un circuit de pompe comprenant plus d'un étage.

- la figure 11 montre un schéma-bloc d'un circuit de régulation selon un deuxième mode de réalisation de l'invention;
- la figure 12 est un schéma détaillé d'un circuit logique de régulation correspondant et
- la figure 13 est un schéma détaillé d'un circuit de comparaison correspondant.

Tout ce qui suit s'adresse à un circuit intégré réalisé comprenant des transistors MOS sur substrat P et recevant comme tensions d'alimentation, la tension d'alimentation logique VDD positive et la masse électrique GND. Par ailleurs, par souci de simplification, on utilise la même référence pour désigner le niveau de tension ou le signal lui-même.

Enfin, les mêmes éléments dans les figures portent les mêmes références.

La figure 1 représente un dispositif comprenant un circuit de pompe de charges négatives PCN selon l'invention, capable de fournir une tension négative VF sur une charge élevée. Ce circuit de pompe permet par exemple d'appliquer une tension négative stable avec des temps de réponse performants sur une rangée de cellules d'une mémoire dynamique.

On connait bien les circuits à pompe de charge. Ils consistent en des arrangements à transistors de commutation, diodes et condensateurs, séquencés par deux signaux d'horloge en opposition de phase.

Le circuit à pompe de charges selon l'invention, consiste en une structure à transistors de commutation, et condensateurs, dans laquelle chaque transistor de commutation est un transistor MOS réalisé dans un caisson et dont la prise de caisson est reliée ensemble à sa grille et sa source, pour recevoir un signal d'horloge, le drain étant lui relié à l'une des bornes d'un condensateur associé. Dans l'exemple, les transistors MOS sont de type P et réalisés dans un caisson N. On pourrait aussi avoir des transistors N réalisés dans un caisson P dans une zone de caisson N (technologie dite double caisson, encore appelée "triple wells" dans la littérature anglo-saxonne).

Les condensateurs peuvent être des capacités pures. Ce sont de préférence des transistors MOS, dont le drain et la source sont reliés ensemble et forment une borne des condensateurs, la grille formant l'autre borne. Dans l'exemple, ils sont de type P et réalisés dans un caisson N. La prise de caisson est de préférence reliée à la source et au drain, pour éviter l'effet de capacité parasite que l'on observe lorsque la prise de caisson est rattachée à la tension d'alimentation VDD.

Le circuit à pompe de charges négatives PCN selon l'invention représenté sur la figure 1 ne comporte qu'un seul étage El. Le circuit de pompe reçoit en entrée un signal d'horloge de commande noté CLKR. Ce signal est appliqué à un premier inverseur 1 qui délivre un premier signal de phase VH. Ce premier signal de phase est lui-même appliqué à un deuxième inverseur 2 qui délivre un deuxième signal de phase VN en opposition de phase avec le premier. Ces deux signaux de phase sont appliqués au seul et unique étage de la pompe qui comprend un transistor de commutation
T10 et un condensateur C10. Le transistor de commutation est selon l'invention, un transistor MOS, de type P dans l'exemple, qui est réalisé dans un caisson. La grille g, la source s et la prise de caisson sont reliées ensemble et reçoivent le premier signal de phase VH. Le drain est connecté à une première borne A (armature) du condensateur C10, dont la deuxième borne (ou armature) B reçoit le deuxième signal de phase VN. Ce condensateur est dans l'exemple un transistor MOS de type P réalisé dans un caisson N, dont la grille g constitue la première borne A et dont la source s, le drain d et la prise de caisson sont reliés ensemble pour former la deuxième borne B. La tension de sortie VF est fournie par la première borne
A du condensateur. En pratique, le condensateur doit être suffisamment dimensionné pour obtenir un niveau suffisamment négatif possible en sortie de la pompe. On a pu obtenir, avec un circuit de pompe a un seul étage selon l'invention convenablement dimensionné et à partir d'une tension d'alimentation VDD de 1 volt, une tension négative VF en sortie dont le niveau oscille entre un niveau bas (le plus négatif) de -1 volt et un niveau haut (le moins négatif) de +200 millivolts. Le niveau bas atteint sera amplement suffisant pour des circuits intégrés réalisés selon certaines technologies à faible tension de seuil de transistor. En effet, ces technologies offrent généralement une faible tension de claquage des oxydes. Dans l'exemple de la technologie
CMOS 0.25 micron avec laquelle on obtient ktp;475 millivolts pour un transistor P et Vtn=469 millivolts pour un transistor N, la tension de claquage est de l'ordre de 2.75 volt seulement. I1 ne faut donc pas que la différence entre le niveau de VDD et le niveau négatif soit supérieure à 2.75 volts. Avec une tension d'alimentation VDD de 1 volt, on ne peut donc raisonnablement pas accepter une tension plus négative que -1,5 volts. La solution de l'invention avec un unique étage répond donc parfaitement au besoin.

Si on utilise une technologie MOS classique, la tension de claquage d'oxyde sera bien plus élevée et les tensions de seuil des transistors aussi. Dans ce cas, on peut et on doit utiliser une tension plus négative. I1 faut donc prévoir un circuit de pompe comprenant plusieurs étages, au moins deux.

Un premier mode de réalisation d'un circuit de pompe de charges négatives PCN selon l'invention comprenant plusieurs étages est représenté sur la figure 2. Dans l'exemple, il comporte trois étages, sans que ce nombre d'étages soit une limitation. I1 pourrait en comporter 2 ou 4, selon le niveau négatif de tension que l'on souhaite obtenir en sortie.

Le premier étage est identique à celui de la figure 1 et utilise les deux inverseurs 1 et 2 pour lui fournir les signaux de phase VH et VN. la borne A du condensateur C10 fournit un signal de tension noté V1.

Le deuxième étage comprend un transistor de commutation T20 et un condensateur C20. Ils ont chacun la même structure que dans le premier étage, c'est à dire que le transistor de commutation T20 a sa grille g, sa prise de caisson p et sa source s reliées ensemble, tandis que son drain est connecté à la borne
A du condensateur C20. Ce transistor de commutation est commandé sur sa grille g par un signal de phase qui est le signal de tension V1 fournit par le premier étage, tandis que la borne B du condensateur C20 reçoit le signal de phase VH. La borne A du condensateur C20 fournit le signal de tension de sortie du deuxième étage, noté V2.

Le troisième étage comprend de la même manière un transistor de commutation T30 et un condensateur C30, de même structure que précédemment. Le transistor T30 est commandé sur sa grille par un signal de phase qui est le signal de tension V2 fournit par le deuxième étage, c'est à dire par l'étage précédent, tandis que la borne B du condensateur C30 reçoit le signal de phase VN.

Le dernier étage, qui est ici le troisième étage, fournit le signal de sortie de la pompe, noté VF.

En résumé, ce premier mode de réalisation est tel que le transistor de commutation des étages suivant le premier étage (T20, T30 dans l'exemple) , est commandé sur sa grille par le signal de sortie de l'étage précédent (V1, V2 dans l'exemple) , tandis que la borne
B du condensateur des étages de rang pair (C20) est commandée par le premier signal de phase VH, la borne B du condensateur des étages de rang impair (C10, C30) étant commandée par le deuxième signal de phase VN.

Le mécanisme de la pompe est simple et illustré sur la figure 3 qui représente les différents signaux VH,
VN, V1, V2, VF et CLKR.

Quand le premier signal de phase VH est à zéro et le deuxième signal de phase VN est a "1", le condensateur C10 se charge, tirant V1 vers "1". Quand
VH repasse à "1" la charge est stoppée et le passage de
VN à "0" pousse V1 sous zéro.

On retrouve ce mécanisme chaque étage, en opposition de phase pour le deuxième étage, avec V1 et
VH, et en phase pour le troisième étage avec V2 et VN.

On voit d'après cette figure 3 que le signal de sortie VF peut ainsi passer d'un niveau haut, qui est le niveau le moins négatif par convention, de -1 volt, à un niveau bas, qui est le niveau le plus négatif par convention, de -2 volts, à partir d'une tension d'alimentation VDD de 1 volt et ce, pour trois étages de pompe. Ceci est très satisfaisant. On remarque cependant un petit pic de tension sur VF, ainsi que sur
V1, au moment des transitions. Ces pics sont dûs au fait que le premier signal de phase VH remonte ou redescend avant que le deuxième signal de phase VN ne redescende ou ne remonte, puisque le signal de phase VN est fournit par la sortie de l'inverseur 2 à partir du signal de phase VH.

Pour éviter cet inconvénient, un deuxième mode de réalisation de l'invention est proposé, comme montré sur la figure 4. Dans ce deuxième mode de réalisation du circuit de pompe de charges négatives, les trois étages précédents sont commandés différemment. Dans le circuit de pompe selon le premier mode de réalisation représenté à la figure 2, le premier signal de phase VH sert a commander le transistor de commutation du premier étage et la borne B du condensateur de tous les étages de rangs pairs tandis que le deuxième signal de phase VN sert à commander la borne B du condensateur de tous les étages de rang impair.

Dans le deuxième mode de réalisation, on a un inverseur par étage, pour fournir un signal de phase associé. Ainsi, dans l'exemple représenté, on a un premier inverseur 3 qui fournit un premier signal de phase VL, suivi d'un deuxième inverseur 4 qui fournit un deuxième signal de phase VI, suivi d'un troisième inverseur 5 qui fournit un troisième signal de phase
VJ, suivi d'un quatrième et dernier inverseur 6 qui fournit un quatrième et dernier signal de phase VM.

Le transistor de commutation Tl0 du premier étage est ainsi commandé par le dernier signal de phase VM, tandis que la borne B du condensateur C10 reçoit le troisième signal de phase VJ.

Le transistor T20 du deuxième étage est commandé sur sa grille par un signal de phase qui est le signal de tension de sortie du premier étage, Vl, tandis que la borne B du condensateur C20 reçoit le deuxième signal de phase VI.

Le transistor T30 du troisième et dernier étage est commandé par un signal de phase qui est le signal de tension de sortie V2 du deuxième et avant-dernier étage, tandis que la borne B du condensateur C30 reçoit le premier signal de phase VL.

En résumé, dans un circuit de pompe à n étages selon ce deuxième mode de réalisation, on a une chaîne de n+l inverseurs en série, le premier inverseur recevant le signal d'horloge CLKR de la pompe et fournissant le premier signal de phase VL appliqué sur la borne B du condensateur du dernier étage, le dernier inverseur fournissant un dernier signal de phase VM qui sert à commander la grille du transistor de commutation
T10 du premier étage et chacun des autres inverseurs étant connecté entre la borne B du condensateur de l'étage suivant et la borne B du condensateur de 1' étage précédent.

Grâce à cet agencement des inverseurs, la séquence de charge et décharge est convenable. On obtient des signaux de sortie (VF, V1) tout a fait propres, sans pics de tension. Ceci a cependant un coût : un inverseur supplémentaire par étaye de la pompe.

La figure 5 montre un schéma-bloc d'un dispositif de commutation d'une tension négative VF sur une rangée de cellules d'une mémoire dynamique MD dans un circuit intégré, utilisant un dispositif a pompe de charges négatives DPC selon l'invention.

Le dispositif de commutation comprend un décodeur d'adresses mémoire DEC avec un décodeur d'adresses de rangées DECY. Ce décodeur d'adresses de rangée DECY reçoit des signaux d'adresse ADR et un signal d'activation SDEC synchronisé sur le signal d'horloge
CLKIN. En réponse aux signaux d'adresse, il fournit en sortie un signal de sélection d'une rangée de cellules de la mémoire dynamique MD. On a ainsi un signal de sélection Rw0, Rwl Pwn par rangée W0, Wu,..., Wn de la mémoire. Le décodeur de rangée DECY fournit en outre en sortie un signal ON synchronisé sur le signal
CLKIN par le signal d'activation SDEC et dérivé des signaux d'adresse. Une activation de ce signal ON indique qu'une adresse de rangée est ou va être sélectionnée.

La sélection d'une rangée, W0 par exemple, consiste pour le décodeur de rangée DECY, à transmettre une impulsion du signal d'horloge CLKIN sur le signal de sélection correspondant, RWO dans l'exemple.

Le signal ON est appliqué comme commande externe à un dispositif DPC a pompe de charges négatives pour commander la fourniture du niveau bas (le plus négatif) de la tension de sortie VF vers une rangée sélectionnée par le décodeur de rangées DECY, de manière à mémoriser un zéro dans les (des) cellules de cette rangée. Le dispositif DPC reçoit en outre le signal d'horloge
CLKIN, utilisé pour séquencer la pompe. En pratique, il faut une synchronisation entre le décodeur de rangée et le dispositif DPC, pour fournir la tension VF au bon moment. C'est pourquoi le signal d'activation SDEC et un signal de commande externe (ON) sont synchronisés sur le signal d'horloge CLKIN du dispositif DPC.

Pour permettre la commutation du niveau négatif VF sur une rangée, le décodeur d'adresse DEC comprend, en sortie du décodeur d'adresse de rangées DECY et pour chaque rangée WO, W1,..., Wm de la mémoire, un circuit de commutation, ComO, Coml, . Comm avec un circuit de commande de commutation associé, BoostO, Boostl, . . .Boostm, pour commuter le niveau négatif VF sur une rangée sélectionnée.

Les circuits de commutation et de commande de commutation sont détaillés sur la figure 6.

Le circuit de commutation, ComO dans l'exemple, comprend deux transistors de type P TP1 et TP2 en série entre la tension d'alimentation VDD et le signal de tension VF. La source du transistor TP1 est connectée à
VDD. Le drain du transistor TP1 et la source du transistor TP2 sont connectés ensemble et forment la sortie OUT du circuit de commutation ComO, reliée à la rangée de cellules associée Wo. Les deux transistors P sont commandés en opposition de phase pour commuter en sortie OUT, soit VDD soit Vue'.

C'est le transistor TP2 qui permet de commuter la tension négative VF appliquée sur son drain. En fait, on sait qu'un transistor ne peut pas commuter une tension de drain plus négative que sa grille. Aussi, pour commuter le maximum de tension négative, il est préférable de commander la grille du transistor TP2, par un créneau de tension variant entre le niveau VDD et un niveau négatif VNEG. Le niveau VNEG aura typiquement une valeur allant de -200 millivolts à ~VDD, qui va permettre de compenser au moins en partie la perte de tension de seuil. C'est le rôle du circuit de commande
BoostO de fournir ce créneau de tension sur l'entrée de grille du transistor TP2 du circuit de commutation associé ComO. Dans l'exemple, le circuit de commande
BoostO fournit aussi la commande de grille VRO du transistor TP1. Ceci va permettre de bloquer le transistor TP1 avant de rendre passant le transistor
TP2. Ainsi, la tension VF voit-elle moins de charge en sortie. Le noeud de sortie OUT du circuit de commutation va donc se charger plus vite.

Dans l'exemple représenté sur la figure 6, le circuit de commande de commutation BoostO comprend un condensateur C1 avec une borne B1 et une borne B2 et un circuit de commande. Le circuit de commande comprend un premier inverseur 7 pour fournir un signal d'entrée VE à partir du signal de sélection RwO de la rangée WO, fournit par le décodeur de rangée DECY (figure 5). Le signal d'entrée VE est appliqué d'une part à un circuit composé de deux inverseurs 8 et 9 en série pour transmettre le niveau bas du signal d'entrée VE sur la borne B1 du condensateur C1, avec un certain retard At.

Il est d'autre part ap de l'inverseur 9 sont des signaux à créneaux de tension entre VDD et zéro volt. On récupère en sortie, sur la borne B2 du condensateur, un signal VCO de tension à créneau entre un niveau VDD et le niveau VNEG. Le niveau
VNEG peut atteindre -VDD, selon les dimensions choisies pour les différents éléments de ce circuit BoostO.

Le fonctionnement du circuit de commande de commutation BoostO est le suivant. Le signal d'entrée
VE est dans l'exemple, inactif à l'état haut VDD. VBO et VCo sont alors à ce même niveau haut VDD. Quand une transition VDD vers zéro apparaît sur le signal d'entrée
VE, correspondant à la sélection de la rangée W0 (impulsion d'horloge positive sur RwO), cette transition est transmise tout de suite sur la deuxième borne B2 du condensateur, tandis que l'autre borne B1 du condensateur, qui est à VZO, est toujours au niveau
VDD. Les charges de l'armature B2 du condensateur s'écoulent vers la masse à travers le transistor T1 (et surtout par son transistor bipolaire parasite, fortement conducteur à ce moment). Le signal VCO décroît vers zéro volt. Quand le niveau bas du signal d'entrée VE arrive sur la borne B1, cela a pour effet de pousser la tension de la borne B2 dans les tensions négatives. Quand le signal VE revient à son niveau VDD, le signal revient à ce méme niveau VDD. Dans l'exemple, un autre transistor T2 est prévu entre VDD et la borne
B2, commandé sur sa grille par le signal RwO, pour maintenir le niveau VDD en sortie, quand il n'y a pas de créneaux à générer.

C'est le signal VBO (inverse de VE) qui est utilisé dans l'exemple pour commander la grille du transistor
TP1 du circuit de commutation associé à la rangée RwO.

Il est bien en opposition de phase avec VCO et permet d'être certain que le transistor Tpl sera bloqué avant que le passage de VDD vers VNEG sur le signal VCO ne rende le transistor TP2 passant.

Un autre exemple de réalisation du circuit de commande de commutation BoostO est représenté sur la figure 7. Dans ce circuit, on utilise une résistance pour tirer le potentiel de la grille du transistor TP2 vers les niveaux négatifs.

Il comprend l'inverseur 7 pour fournir le signal d'entrée VE à partir du signal de sélection RwO de la rangée WO et deux transistors MOS P en série, TP3 et
TP4. Le transistor TP3 a sa source et sa prise de caisson reliées à VDD, et son drain connecté à la source du transistor TP4. Il est commandé sur sa grille par le signal VE. C'est le signal VE qui est ici utilisé comme commande VRO de la grille du transistor TP1 du circuit de commutation ComO. Le transistor TP4 est monté en résistance, avec sa grille reliée à son drain sur lequel on applique la tension VF. Quand VE passe à 1 (VDD), le transistor TP4 tire son potentiel de source à
VF, ce qui fait conduire le transistor TP2. Avec un tel système, on arrive à avoir un niveau de commande de grille plus négatif (proche de VF) que dans le circuit de commande de commutation décrit à la figure 6. On peut donc pratiquement commuter le niveau VF-Vtp sur la rangée. Cependant, avec un tel système, on a une consommation permanente en courant (à cause de la résistance TP4) , ce qui est très gênant. On ne peut donc pas utiliser un tel circuit quand la tension VF doit être appliquee en parallèle à plusieurs circuits de commutation (cas représenté aux figures 5 et 6).

Mais il est utilisable quand la tension VF ne doit être appliquée qu'à un nombre de charges limité.

En pratique, le dispositif DPC n'a pas à fournir en permanence la tension VF. Il faut seulement qu'elle fournisse le niveau bas (le plus négatif) quand l'application en a besoin, et ce de manière synchrone.

C'est le rôle du signal de commande externe ON généré par le décodeur de rangée DECY et appliqué au dispositif DPC. On aurait pu utiliser le signal VE du circuit de commande de commutation BoostO comme commande externe. Mais pour l'application plus particulièrement décrite, comme le dispositif DPC est commun à tous les circuits de commutation, il faut utiliser un signal synchrone plus yénéral. Le signal ON issu du décodeur de rangée DECY (décodage d'un groupe de rangées) est donc plus approprié. Ainsi, à chaque fois qu'une rangée de la mémoire est activée, le signal
ON est activé, forçant le fonctionnement de la pompe, qui ensuite peut être désactivée. En ce qui concerne la synchronisation, on fera en sorte que le signal ON soit tel que le signal de sortie VCO du circuit de commande
BoostO appliqué sur la grille du transistor TP2 du circuit de commutation passe au niveau négatif VNEG avant que le niveau VF soit disponible, pour diminuer la capacitance vue de la pompe et du circuit de commande de commutation BoostO.

Dans l'invention, et comme montré sur la figure 6, le dispositif à pompe de charges négatives DPC comprend un circuit de pompe de charges négatives PCN associée à un circuit de régulation REG selon l'invention.

Le circuit de régulation de l'invention a pour objet de limiter la consommation de la pompe, en l'arrêtant quand la tension de sortie VF de la pompe n'est pas utilisée par l'application, et ce dans des conditions d'arrêt optimales. Ces conditions optimales correspondent à un état de la pompe dans lequel sa consommation est minimale, mais qui permet, dès réactivation de la pompe par une commande externe ON, de fournir rapidement, au changement de phase suivant du signal d'horloge CLKR, le niveau bas (le plus négatif) attendu de la tension de sortie VF de la pompe. On rappelle que par convention, on appelle niveau bas du signal VF, le niveau le plus négatif et par niveau haut, le niveau le moins négatif.

Les conditions de consommation minimale sont réalisées lorsque le niveau de tension de VF est le plus proche de zéro ce qui correspond a son niveau haut, et dans une phase proche du passage à son niveau le plus négatif (niveau bas) , pour assurer les conditions de fourniture rapide du niveau bas attendu (par l'application) de la tension de sortie à partir des conditions d'arrêt de la pompe.

Le circuit de régulation selon l'invention est utilisable avec tous les types de pompes de charges négatives, mais est spécialement applicable à une pompe de charges négatives selon l'invention.

Le circuit de régulation selon l'invention comprend principalement un circuit de comparaison COMP et un circuit logique de régulation LREG.

Le circuit logique LREG a pour fonction de fournir le signal d'horloge CLKR au circuit de pompe PCN, à partir de différents signaux, qui sont un signal d'horloge d'entrée CLKIN du dispositif DPC, le signal de commande externe, ON dans l'exemple, un signal de comparaison VK fournit par le circuit de comparaison
COMP et éventuellement un signal de commande de mise en veille, Sleep.

Le circuit de comparaison COMP fournit au circuit logique le signal de comparaison VK. Ce signal VK permet au circuit logique LREG d'arrêter la pompe quand les conditions d'arrêt sont détectées, ou de la ré activer si ces conditions ne sont plus remplies, jusqu'à détecter à nouveau ces conditions.

L'arrêt de la pompe est obtenu en forçant le signal d'horloge CLKR à un niveau de repos (fonction du circuit logique).

Le circuit de comparaison a pour objet de détecter les conditions d'arrêt de la pompe (conditions de consommation minimales, redémarrage optimal). En effet, il n'est pas utile de faire travailler la pompe, quand la tension de sortie VF n'est pas utilisée par l'application. Mais si on arrete n'importe comment la pompe, on risque d'avoir une consommation importante.

En outre, on peut être loin du niveau bas de tension VF attendu en sortie de pompe par l'application. Le circuit de comparaison de tension permet donc de détecter les conditions d'arrêt optimales vues cidessus, pour arrêter le pompe dans ces conditions d'arrêt et l'y maintenir, tant qu'aucune commande externe ne se présente ou que les fuites internes ne modifient cet état.

La figure 10 illustre un premier mode de réalisation d'un circuit de régulation selon l'invention correspondant à une première solution qui a été trouvée pour détecter les conditions d'arrêt.

Pour bien comprendre la suite, on se reportera utilement aux courbes de la figure 3. On s'intéresse plus particulièrement à la tension de sortie de l'avant dernier étage, V2, et à la tension de sortie VF, du dernier étage. Sur cette figure, on peut voir que le niveau haut V2h et le niveau bas V2b de la tension de sortie V2 sont tous les deux négatifs, et égaux respectivement a -0.5 volts et -1.3 volts. Le niveau haut VFh de la tension VF est lui de -1 volt et le niveau bas VFb de -2 volts. Dans cet exemple, la pompe est la moins consommatrice pour le niveau de la tension
VF le moins négatif, le plus proche de zéro, c'est à dire le niveau VFh, ce qui correspond pour V2 au niveau
V2b. En outre, partant de cet état où la tension V2 est à son niveau V2b le plus négatif, on obtient le passage au niveau V2h au changement de phase suivant ce qui correspond, pour la tension de sortie VF, au passage à son niveau le plus négatif VFb. On notera que normalement le niveau bas V2b de la tension de sortie
V2 de l'avant-dernier étage sera probablement négatif en régime établi.

Ainsi le premier mode de réalisation de l'invention utilise la tension V2 de l'avant dernier étage de la pompe pour détecter les conditions d'arrêt selon l'invention, correspondant au passage au niveau bas de la tension V2. Il est donc applicable à un circuit de pompe comprenant au moins deux étages.

Le circuit de régulation doit donc surveiller le niveau de tension de sortie V2 de l'avant dernier étage, pour permettre au circuit logique de stopper la pompe sur le niveau bas (le plus négatif) de cette tension V2.

Dans ce premier mode de réalisation, le circuit de régulation comprend ainsi un circuit de comparaison
COMP1 et un circuit logique de régulation LREG1. Le circuit de comparaison COMP1 compare le niveau du signal V2 à un seuil de référence supérieur au niveau bas V2b du signal V2. Par exemple, si on veut arrêter la pompe sur un niveau bas de V2 de -1.3 volt comme représenté sur la figure 3, ce seuil de référence Vs sera par exemple de l'ordre -1.2 volt. Dès que le niveau V2 devient plus négatif que -1.2 volt, la sortie du circuit de comparaison bascule et commande l'arrêt de la pompe. La pompe est arrêtée tant que le niveau de
V2 est inférieur au seuil de référence Vs. Dans ces conditions d'arrêt, on a sur VF un niveau haut de veille, dans l'exemple de l'ordre de -1 volt. Le seuil de référence (ou seuil de régulation) est défini (déterminé) afin de garantir que sur ré-activation de la pompe, on obtienne en sortie, au changement de phase suivant de l'horloge CLKR, le niveau négatif VF défini, attendu par l'application, à partir du niveau haut de veille. Le niveau négatif attendu est dans l'exemple - 2 volts. Il convient de faire remarquer que la pompe utilisée peut être capable de fournir un niveau bas encore plus négatif en sortie, par exemple de - 2;5 volts. C'est le seuil de la régulation selon l'invention qui permet d'ajuster et de garantir le niveau bas qui sera fourni en sortie, adapté à l'application.

Dès que le signal V2 devient supérieur au seuil de référence Vs (fuites), le circuit de comparaison ne détecte plus les conditions d'arrêt et le circuit logique va ré-activer la pompe pour retrouver ces conditions. Ainsi, tant qu'il n'y a pas de commande externe, le circuit de régulation maintient les conditions d'arrêt sur la pompe, en la redéclenchant si nécessaire.

La pompe est ainsi régulièrement arrêtée et redêclenchée, ce qui permet de limiter la consommation de la pompe tout en assurant que le niveau de tension
V2 sur l'avant-dernier étage de sortie soit toujours suffisamment bas pour assurer les conditions d'arrêt et afin de garantir un temps de mise en route du dispositif le plus court possible (disponibilité du niveau bas de VF attendu en sortie).

Le fonctionnement du dispositif de pompe de charges
DPC avec un circuit de régulation REG selon l'invention est représenté sur les figures 8 et 9. La figure 8 montre la réactivation régulière de la pompe pour maintenir les conditions d'arrêt. On voit que ces conditions d'arrêt correspondent bien au niveau haut de
VF. Au démarrage, le signal d'horloge CLKR est transmis sur la pompe PCN tant que le niveau V2 ne dépasse pas en négatif le seuil de référence Vs du circuit de comparaison COMPl. Quand le niveau de V2 dépasse ce seuil de référence Vs, la pompe est stoppée. Aux temps
T1, T3, T4 et T5, on peut voir la réactivation de la pompe (transmission du signal d'horloge CLKR) pour maintenir le niveau du signal V2 inférieur au seuil de référence Vs. En T2 et T(3, on peut voir l'activation de la pompe sur commande externe (signal ON) . Dans l'exemple représenté sur cette figure le niveau haut du signal VF (pompe stoppée) est situé à -0.6 volt environ et le niveau bs, de service, est à -1,5 volts.

La figure 8 montre aussi le signal V(WO) avec le niveau que l'on peut commuter sur une rangée sélectionnée, WO dans l'exemple, au moyen des circuits BoostO et ComO de la figure 6, ainsi que la forme V(Wf) de ce signal, au bout de cette rangée (voir sur la figure 6, avec la représentation équivalente en résistance et capacité de la charge des cellules) . On voit que l'utilisation d'un dispositif à pompe de charges negatives selon l'invention en combinaison avec le dispositif de commutation du décodeur est très performant.

La figure O montre, apres une phase de démarrage, la fourniture régulière du niveau bas de service de la tension VF ( volts) partir du niveau haut de repos qui est à -O. 6 volt environ, maintenu par le circuit de régulation selon l'invention.

La figure 10 détaille un exemple de réalisation du circuit de comparaison COMP1 et du circuit logique LREG1 dans ce premier mode de réalisation d'un circuit de régulation selon l'invention.

Dans cet exemple, le circuit COMP1 comprend en entrée un étage de régulation en courant suivi d'un étage de conversion en tension, particulièrement adapté à la détection d'un seuil de référence Vs négatif.

L'étage de régulation en courant comprend un transistor MOS P TP6 monté en générateur de courant en série avec un transistor TP5 monté en résistance. Le transistor TP6 a normalement sa grille connectée à la masse (zéro volt), pour être toujours passant (saturé).

Dans l'exemple, il est commandé au travers d'un inverseur 10, par un signal de mise en veille, Sleep, actif à zéro volt, dont le but est de couper toutes les fonctions du circuit pour l'empêcher de fonctionner et de consommer. La source du transistor TP6 est reliée à
VDD et son drain est relié à la source du transistor
TP5. Le transistor TP5 a sa grille reliée à son drain (résistance) et sa grille reçoit en entrée le signal V2 de sortie de l'avant dernier étage de la pompe PCN.

Le noeud de connexion X entre les deux transistors
TP5 et TP6 est connecté à l'entrée de l'étage de conversion en tension. Cet étage de conversion comprend un inverseur 11 qui fournit en sortie, le signal de comparaison VK, dont le niveau est soit VDD soit zéro.

Le fonctionnement du comparateur est le suivant. Le signal V2 est appliqué sur une entrée basse impédance (drain du transistor TP5) du régulateur en courant formé par les transistors TP5 et TPG. Le transistor TP6 qui a sa grille normalement à zéro volt est saturé et fonctionne en générateur de courant. La valeur du courant dans l'étage de régulation va dépendre du transistor TP5 et du niveau de la tension V2 qui est appliquée sur son drain. Selon que le niveau de V2 est inférieur ou supérieur a un seuil de référence Vs, c'est à dire plus ou moins éloigné de zéro, on va avoir une variation de courant qui conduit au basculement de l'inverseur. Le seuil de référence est ajusté par le rapport des géométries W/L des transistors TP5 et TP6 et le seuil de l'inverseur.

Ce type de régulation permet d'optimiser la tension de sortie de la pompe en fonction de la valeur de Vdd, car le courant dans le transistor TP6 est fonction de
VDD.

On a vu que l'on pouvait appliquer au circuit de comparaison un signal de mise en veille, Sleep. Pour assurer cette mise en veille, un transistor de type N
TN1 est prévu, pour forcer le noeud X à zéro quand la commande de mise en veille est active (Sleep à "O"). La grille du transistor TN1 est reliée à la grille du transistor TP6 et son drain est relié au drain du transistor TP6, sa source étant à la masse.

Pour améliorer la stabilité du circuit de comparaison en cas de coupure du dispositif de pompe, on peut prévoir un rebouclage par un transistor MOS P
TP11 entre la sortie et l'entrée de l'inverseur 11.

Mais on a pu vérifier en pratique, que cela n'était pas utile, car quand on coupe la pompe, le potentiel V2 a tendance à devenir plus négatif, donnant un état stable en sortie.

En pratique, quand le niveau de V2 devient plus négatif, inférieur, au seuil de référence Vs (niveau bas de V2), le noeud X est tiré à zéro (Tp5 passe plus de courant) et VK passe a VDD, ce qui a pour effet de stopper la pompe. Si V2 devient moins négatif, le noeud
X remonte à VDD (TP5 moins passant) VK passe à zéro ce qui a pour effet de redéclencher la pompe.

Si la commande de mise en veille (Sleep) est activée, le générateur de courant TPG est bloqué et le transistor TN1 force le noeud X à zéro. Le signal de comparaison VK est ainsi forcé à VDD, ce qui fait stopper la pompe, tant que la commande de mise en veille, Sleep, est active.

Le circuit logique de régulation LREG1 reçoit donc le signal d'horloge CLKIN, ainsi que le signal de sortie
VK du circuit de comparaison et le signal de commande externe ON. On a vu que la fonction du circuit logique est de forcer l'activation de la pompe quand le signal
ON est activé : il s'agit de fournir le signal négatif
VF vers une application (ici, vers les circuits de commutation ComO,...Comm, sur une rangée de la mémoire représentés à la figure 6), cette fonction étant prioritaire, donc indépendante de l'état du signal de comparaison VK. Quand le signal ON n'est pas activé (niveau de repos VDD dans l'exemple), le circuit logique doit couper l'horloge de la pompe ou la valider selon le niveau du signal de comparaison VK.

Cette fonction du circuit logique LREG1 peut être réalisée de différentes manières, dont un exemple est représenté sur la figure 10. Dans cet exemple, le signal CLKIN est appliqué en entrée d'un inverseur CMOS à transistor P TP12 et transistor N Tel2, dont la sortie fournit un signal d'horloge inverse CLKR, qui est le signal d'horloge appliqué à la pompe de charges PCN.

La source du transistor TN12 est à la masse, tandis que la source du transistor TP12 est connectée au drain d'un premier transistor P TP13 et d'un deuxième transistor P TP14, dont les sources sont à VDD. Le premier transistor TP8 a sa grille commandée par le signal VK. Le deuxième transistor TP14 a sa grille commandée par le signal ON.

La sortie de l'inverseur (TP12, TN12) est connectée à un ensemble série de deux transistors N, TN13 et TN14. Le transistor TN14 est connecté entre la sortie de cet inverseur et le drain du transistor TN13 dont la source est à la masse. La grille du transistor TN14 est commandée par le signal ON, tandis que la grille du transistor TN13 est commandée par le signal VK.

On voit donc que si le signal ON n'est pas actif, (ON=VDD, TP14 bloqué et TN14 passant), c'est le niveau du signal de comparaison VK qui détermine si on transmet l'inverse du signal CLKIN (VK=O, TP13 passant et TN13 bloqué) ou si on force la sortie CLKR de l'inverseur à zéro (VK=VDD, TP13 bloqué et TN13 passant) . Dès que le signal de commande externe ON passe à zéro, c'est lui qui domine et impose la transmission (inverse) du signal d'horloge (TP14 passant, TN14 bloqué).

Ainsi, le signal ON valide la transmission du signal d'horloge CLKIN et le niveau le plus négatif (VFb) de VF est fourni rapidement.

La figure 11 montre le dispositif à pompe de charge avec un circuit de régulation dans une variante de réalisation de l'invention, particulièrement applicable (mais pas exclusivement) au cas où le circuit de pompe de charges PCN ne comporte que le seul étage de la figure 1. En effet, dans ce cas il n'y a pas d'avantdernier étage pour fournir le signal V2 utilisé pour détecter les conditions d'arrêt de la pompe. Il faut donc utiliser le seul signal disponible en sortie, à savoir le signal VF lui-même.

Dans ce cas, la détection des conditions d'arrêt est en fait peu différente. La consommation minimale est toujours obtenue sur le niveau haut du signal VF.

Il faut aussi pouvoir fournir ensuite rapidement le niveau bas attendu du signal VF, sur commande externe
ON. Il faut donc analyser si la tension VF est suffisamment basse, inférieure a un seuil de référence
Vs, mais aussi ne prendre en compte la détection que dans la phase de fonctionnement de la pompe où le signal VF est à son niveau haut. Pour ces raisons, le circuit de comparaison comprend un étage d'échantillonnage de la sortie de l'étage de détection du seuil de référence Vs.

En outre, si on prend l'exemple d'un circuit de pompe à un seul étage, avec lequel on obtient un signal
VF correspondant au signal Vl représenté sur la figure 3, avec un niveau haut de +200 millivolts environ et un niveau bas de -0.6 volt, on voit que le niveau haut du signal VF correspondant aux conditions d'arrêt est un niveau positif. Le seuil de référence dans ce cas est positif, par exemple de l'ordre de 195 millivolts. Or, si on démarre la pompe, et que l'on passe d'abord au niveau haut positif, les conditions d'arrêt seront détectées et la pompe arrêtée. Elle restera dans ce cas définitivement arrêtée. En effet, comme le signal VF n'est pas passé à un niveau négatif avant la détection, le condensateur (calo, figure 1) n'a jamais été chargé.

Aussi, le circuit de comparaison de ce deuxième mode de réalisation comprend en outre un circuit de démarrage, dont le but est d'invalider la détection tant que le signal VF n'est pas passé à un niveau négatif. Dès qu'il est passé à un niveau négatif, le circuit de démarrage valide la détection.

Le circuit de régulation comprend ainsi un circuit logique LREG2 et un circuit de comparaison COMP2.

Le circuit logique LREG2 reçoit en entrée le signal de commande externe ON , le signal d'horloge CLKIN, le signal de comparaison VK et le signal de mise en veille
Sleep. Il délivre en sortie le signal d'horloge CLKR vers la pompe de charges négatives PCN et un signal d'horloge d'échantillonnage, CLKEcH, vers le circuit de comparaison COMP2.

Le circuit de comparaison COMP2 reçoit en entrée le signal d'horloge d'échantillonnage CLKEcH, le signal de mise en veille Sleep et le signal VF de sortie du dernier étage de la pompe de charges négatives PCN. il délivre en sortie le signal de comparaison VK.

La figure 12 est un schéma détaillé du circuit logique LREG2. Il comprend un premier étage El qui fournit en sortie le signal d'horloge d'échantillonnage
CLKEcH à partir du signal d'horloge d'entrée CLKIN et du signal de mise en veille Sleep. La fonction de cet étage est de transmettre sur la sortie CLKEcH l'inverse du signal d'horloge d'entrée quand le signal de mise en veille Sleep n'est pas activé, et de forcer la sortie
CLKEcH à VDD dans l'exemple, quand le signal de mise en veille Sleep est activé. Pour cela, l'étage d'entrée El comprend dans l'exemple un inverseur CMOS formé d'un transistor P TP15 et d'un transistor N TN15, dont l'entrée reçoit le signal d'horloge d'entrée CLKIN et dont la sortie fournit le signal d'horloge d'échantillonnage CLKECH. L'étage El comprend en outre un transistor P TP16 et un transistor N TN16, recevant chacun sur leur grille, le signal de mise en veille
Sleep. Le transistor TP16 est connecté entre VDD et la sortie de l'inverseur formé par les transistors TP15 et TN15 et le transistor TN16 est connecté entre le drain du transistor TN15 et la masse GND. Ainsi, quand la mise en veille est activée (Sleep à zéro) , le transistor TP16 devient passant, et le transistor TN16 devient bloqué, forçant la sortie CLKECH de l'inverseur à VDD.

Dans le cas contraire, la sortie CLKEcH est égale à l'inverse du signal d'horloge d'entrée CLKIN.

Le circuit logique de régulation comprend un deuxième étage E2 pour fournir en sortie le signal d'horloge CLKR appliqué à la pompe PCN, à partir du signal d'horloge d'échantillonnage CLKEcH, du signal de commande externe ON et du signal de comparaison VK.

On retrouve ici la même fonction que celle du circuit logique de régulation de la figure 10.

Il s'agit, quand le signal de commande externe ON est activé (à 1 dans l'exemple) et quelque soit l'état du signal de comparaison VK (O ou 1) de transmettre sur le signal d'horloge CLKR, l'inverse du signal d'horloge d'échantillonnage CLKEcH. Et, quand le signal de commande externe ON est inactif (à 0 dans l'exemple) il s'agit de transmettre sur le signal d'horloge CLKR l'inverse du signal d'horloge CLKECH, Si la pompe n'est pas dans les conditions optimales (VK à 1) ou de forcer le signal CLKR à 0 pour arrêter la pompe, quand celle-ci est dans les conditions optimales (VK à 0). Pour cela, l'étage E2 comprend dans l'exemple un inverseur CMOS avec un transistor P TP17 et un transistor N TN17, dont l'entrée reçoit le signal CLKEcH et dont la sortie fournit le signal CLKR.

Un transistor TP18 et un transistor TP19 sont montés en série entre VDD et la sortie de l'inverseur (TP14, TN14), la source du transistor TP18 étant reliée à VDD et le drain du transistor TP19 étant relié à la sortie de l'inverseur.

Un transistor TN18 et un transistor TN19 sont montés chacun en parallèle entre la source du transistor TN17 et la masse. Les deux transistors TN18 et TP18 ont leur grille commandée par le signal de commande externe ON. Les deux transistors TN19 et TP19 ont leur grille commandée par le signal de comparaison
VK. Quand le signal ON est activé, quelque soit le niveau du signal de comparaison VK, le signal CLKEcH est transmis (en inverse en sortie). Quand le signal ON est inactif, (à 1), il faut que le signal de comparaison VK de comparaison soit à VDD pour permettre cette transmission. Si le signal de comparaison VK est à zéro, la sortie CLKR est forcée à VDD par le transistor TP19, le transistor TN19 étant bloqué, empê démarrage VAL permettant de ne valider la détection qu'une fois que le signal VF était passé en négatif.

Le circuit de comparaison détaillé à la figure 13 montre un exemple de réalisation de ces différents circuits.

Le circuit de détection DET comprend typiquement deux inverseurs Il et I2, dont les rapports de géométrie W/L sont déterminés de façon à obtenir le seuil de référence VS positif à détecter. Il reçoit en entrée le signal VF et fournit en sortie un signal de détection Sdet. Quand le niveau du signal VF est inférieur au seuil de référence Vs ce qui correspond aux conditions d'arrêt à détecter (niveau haut de VF), la sortie Sdet passe à son niveau actif, 1 (VDD) dans l'exemple. Ce signal de détection est appliqué à un circuit d'échantillonnage, CR, réalisé dans l'exemple par une cellule de registre de type latch. Cette cellule est commandée par le signal d'horloge d'échantillonnage CLKECH. Le passage de CLKEcH de l'état 0 à l'état 1, qui correspond à la phase de fonctionnement de la pompe dans laquelle le signal VF passe a son niveau haut, fait memoriser l'état du signal Sdet à ce moment et transmettre en sortie Vdet l'inverse de cet état. La cellule de registre comprend typiquement une première porte de transfert TF1 en entrée, suivi de deux inverseurs I3 et I4 rebouclés par une deuxième porte de transfert TF2, les deux portes étant commandées en opposition de phase par le signal
CLKEcH et son inverse /CI.KECH fourni par un inverseur
I5.

On a vu que dans le cas d'un seuil de référence positif, il fallait associer à l'étage de détection un étage de démarrage VAL, dont la sortie SVAL sert à permettre ou non le transfert (en inverse) du signal
Vdet sur la sortie de comparaison VK dans un étage de sortie ES.

L'étage de démarrage VAL comprend dans l'exemple deux transistors P en série entre VDD et la masse GND,
TP20 et TP21. La source du transistor TP20 est à VDD et le drain du transistor TP21 est a la masse. La grille du transistor TP21 est commandée par le signal VF. Le point de connexion 22 entre les deux transistors est appliqué à l'entrée d'un inverseur 16 dont la sortie fournit le signal de validation SVAL. Cette sortie SVAL est rebouclée sur l'entrée de l'inverseur 16 par un transistor N TN13, commandé sur sa grille par le signal
SVAL, de manière à maintenir l'entrée de l'inverseur à zéro quand le signal de sortie est passé à 1.

Le fonctionnement de cet étage de démarrage est le suivant : le transistor TP20 est normalement toujours passant. Tant que le signal VF est positif ou nul ou n'est pas assez négatif, le transistor TP21 ne conduit pas (VF > O) ou si peu que le potentiel du point milieu est imposé par le transistor TP20 à VDD. La sortie SVAL est dans ce cas à zéro, ce qui invalide la détection dans l'étage de sortie.

Dès que le signal VF devient suffisamment négatif, le transistor TP21 va tirer plus de courant et tirer le noeud 22 vers la masse. La sortie de l'inverseur bascule à 1. Cet état est conforté par la mise en conduction du transistor TN13 qui maintient alors l'entrée de l'inverseur à zéro. L'évolution ultérieure du signal VF n'a plus d'importance. Le signal SVAL est définitivement à 1.

L'étage de sortie ES qui permet d'invalider ou de valider la détection comprend un inverseur CMOS formé d'un transistor P TP23 et d'un transistor N TN23, qui reçoit en entrée le signal Vdet et fournit en sortie, le signal de comparaison VK. Le transistor TP23 a sa source connectée a VDD, tandis que la source du transistor TN23 est relié à la masse GND par un transistor N TN24. Un transistor TP24 est en outre connecté entre VDD et la sortie VK de l'inverseur. Les deux transistors TP24 et TN24 sont commandés par le signal de validation SVAL. Ainsi, tant que le signal
SVAL est à zéro, la sortie VK est forcée à 1. Dès que le signal SVAL passe à 1, l'inverseur fonctionne normalement. Le résultat de la détection échantillonnée
Vdet est transmis (en inverse) sur VK.

On a dit que le deuxième mode de réalisation du circuit de régulation selon l'invention basé sur la détection du niveau du signal VF lui-même était applicable à toutes les pompes de charges négatives, comprenant un ou plusieurs étayes. Dans le cas où la pompe comprend plusieurs étages, par exemple 2 ou 3, le niveau haut du signal VF sera dans ce cas très probablement négatif. Alors l'étage de détection DET sera adapté à la détection d'un seuil négatif. On pourra par exemple utiliser le circuit COMP1 de détection basse impédance de la figure 10. Il n'y aura pas besoin d'un étage de démarrage VAL. L'étage de sortie sera adapté aux circuits et aux niveaux logiques des signaux obtenus. On notera que l'homme du métier saura utiliser d'autres circuits de détection pour mettre en oeuvre l'invention, et que l'invention ne se limite pas aux circuits décrits.

Pour empêcher la consommation du circuit de comparaison COMP2, dans la réalisation de la figure 13 il suffit de placer une commande de mise en veille,
Sleep, sur la grille du transistor TP20, via un inverseur I7. Ainsi, il n'y a pas de consommation dans cette branche et l'étage de sortie est bloqué. Dans le cas où on utilise un détecteur pour un seuil de référence négatif, on peut utIlIser le circuit COMP1 avec la commande de mise en veille décrite en relation avec la figure lo.

L'invention qui vient d'etre décrite permet d'offrir un dispositif a pompe de charges négatives très performant, capable, grâce la structure de pompe de l'invention de fournir un niveau négatif stable de quelques centaines de millivolts à quelques volts à partir d'une faible tension d'alimentation. En combinant un dispositif à pompe de charges négatives selon l'invention à un circuit de régulation selon l'invention, on obtient un niveau bas négatif de sortie garanti, une consommation optimisee et un temps de réponse performant. Le circuit de régulation selon l'invention peut étre utilisé avec n'importe quelle pompe de charges négatives de l'état de la technique.

Il faut seulement adapter le seuil de référence (ou de régulation) à détecter en fonction des caractéristiques du signal de sortie VF ou du signal V2 de l'avant dernier étage de la pompe utilisée et en fonction de l'application concernée. selon que le seuil à détecter est positif ou négatif, on pourra par exemple utiliser l'un ou l'autre des circuits de comparaison décrits dans la présente Invention, ou tout autre circuit de détection que l'homme du métier a à sa connaissance.

D'une manière générale, la présente invention n'est pas limitée aux exemples de réalisation décrits. L'homme du métier saura utiliser ou adapter d'autres circuits pour la mise en oeuvre de la présente invention.

Claims

REVENDICATIONS

1. Dispositif (DPC) dans un circuit intégré comprenant un circuit de pompe de charges négatives (PCN) comportant des transistors MOS de commutation et des condensateurs, caracterisé en ce que chaque transistor de commutation (Tlo, T20, T30) est réalisé dans un caisson, chacun ayant sa prise de caisson (p) reliée en commun à sa grille (g) et a sa source (s) pour recevoir un signal de phase (VH, VN).

2. Dispositif selon la revendication 1, caractérisé en ce que chacun des condensateurs (ClO, C20, C30) est un transistors MOS réalise dans un caisson, dont une première borne (A) est constituée par la grille (g) et dont une deuxième borne (B) est constituée par la source (s), le drain (d) et la prise de caisson (p) reliés ensemble.

3. Dispositif selon la revendication 1 ou 2, caractérisé en ce qu'il comprend un seul étage comprenant un conderlsateur (C10) et un transistor de commutation (T10) ayant son drain (d) relié à la première borne (A) du dit condensateur (C10) , le circuit de pompe comprenant en outre un premier inverseur (1) et un deuxieme inverseur (2) en série pour fournir respectivement un premier signal de phase (VH) et un deuxième signal de phase (VN) à partir d'un signal d'horloge (CLKR) appliqué en entrée du circuit, le premier signal de phase (VH) étant appliqué sur la grille (y) du transistor de commutation (l+10) et le deuxième signal de phase (VN) étant appliqué sur la deuxième borne (B) du condensateur (CïO), la sortie (VF) du circuit de pompe étant fournie par la première borne (A) du condensateur.

4. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le circuit de pompe comprend un premier inverseur (1) et un deuxième inverseur (2) en série pour fournir respectivement un premier signal de phase (VH) et un deuxieme signal de phase (VN) à partir d'un signal d'horloge (CLKR) appliqué en entrée du circuit, et en ce que le dit circuit comprend n étages, n égal ou supérieur a deux, chaque étage comprenant un condensateur (calo) et un transistor do commutation (T10) dont le drain (d) est relié a ld première borne (A) de ce condensateur (C10), le premier signal de phase (VH) étant appliqué sur la grille (g) du transistor de commutation (T10) du premier étage et sur la deuxième borne (B) des condensateurs (C20) des étages de rang pair, le deuxieme signal de phase (VN) étant appliqué sur la deuxième borne (B) des condensateurs (C10, C30) des étages de rang impair et la grille (g) du transistor de commutation ('I'20, T30) des autres étages étant commandée par un signal de phase (V1, V2) fournit par la première borne (A) du condensateur de 1' étage précédent, la sortie du circuit de pompe (VF) étant fournie par la première borne (A) du condensateur (C30) du dernier étage.

5. Dispositif sel on la revendicat ion 1 ou 2, caractérise en ce que le circuit de pompe comprend n étayes, n éyal ou supérieur à deux, chaque étage comprenant un condensateur (ClO) et Un transistor de commutation (T10) dont le drain est relié a la premiere borne (A) du dit condensateur, et en ce que le circuit de pompe comprend une chaîne de n+l inverseurs en série, le premier inverseur (3) recevant le signal d'horloge CLKR de la pompe et fournissant le premier signal de phase (VL) appliqué sur la borne B du condensateur (C30) du dernier étaye, le dernier inverseur (G) fournissant un dernier signal de phase (VM) appliqué sur la grille (g) du transistor de commutation (T10) du premier étage, chacun des autres inverseurs (4) étant connecté entre la borne B du condensateur (C30) d'un étage suivant et la borne B du condensateur (C20) d'un étage précédent et la grille (g) du transistor de commutation (T20, T30) d'un étage autre que le premier étage étant commandée par un signal de phase (VI, V2) fournit par la première borne (A) du condensateur (C10, C20) de l'étage précédent, la sortie du circuit de pompe étant fournie par la première borne (A) du condensateur (C30) du dernier étage.

6. Dispositif (DPC) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il est associé un circuit (BoostO) de génération d'un créneau de tension entre le niveau de la tension d' alimentation (VDD) et un niveau de tension négatif (VNEG), ledit creneau étant appliqué sur la grille d'un transistor de commutation (TP2) et la tension de sortie (VF) du circuit de pompe (PCN) étant appliquée sur le drain du transistor de commutation (rP2) pour commuter le niveau bas de la tensions de sortie (VF) délivrée par la pompe sur une iine de charge

7. Dispositif (DPC) selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit de régulation (REG) du circuit de pompe de charges négatives (PCN) dont la tension de sortie (VF) oscille entre un niveau bas plus négatif (VFb) et un niveau haut moins négatif (VFh), le dit circuit de régulation comprenant des moyens (COMP) pour détecter des conditions d'arrêt de la pompe correspondant a une consommation OifiOO le du circuit de pompe et permettant, à partir de ces conditions d'arrêt, fourniture rapide du niveau bas de ladite tension de sortie (VF), et un circuit logique (LREG) pour arrêter la pompe tant que ces dites conditions d'arrêt sont détectées.

8. Circuit de régulation selon la revendication 7, appliqué a un circuit de pompe de charges négatives (PCN) comprend au moins deux otages, caractérisé en ce que les moyens de détection comprennent un circuit de comparaison (COMP1) avec un étage de détection d'un seuil de référence (Vs) recevant en entrée le signal de sortie (V2) de l'avant dernier étage, ledit circuit de comparaison délivrant en sortie Un signal de comparaison (VK) dont le niveau actif indique que le dit signal de sortie (V2) est inférieur au seuil de référence (Vs)

9. Circuit de régulation selon la revendication 7 pour un circuit de pompe de charges négatives (PCN) comprenant un ou plusieurs étages, caractor isé en ce que les moyens de détection comprennent un un circuit de comparaison (COMP2) avec un étage de détection d'un seul 1 de référence (Vs) recevant en eftree le signal de sortie (VF) du cir-cuit de pulpe et délivrant en sortie un signal de détection (Sdet) dont le niveau actif indique que le dit signal de sortie (VF) est inférieur au dit seuil de référence (Vs), cette sortie de détection (Sdet) pouvant être appliquee en entrée d'un étage d'échantillonnage (CR) pour ne prendre en compte la détection que dans une p}lasse de fonctionnement du circuit de pompe dans laquelle le signal de sortie (VF) du circuit est à son niveau haut (VFh), ledit étage d'échantillonnage délivrant en sortie un signal de détection échantillonne (Vdet).

10. Circuit de régulation se ion la revendication 11, caractérisé en ce qu'une commande de mise en veille (Sleep) est en outre appliquée sur le circuit logique et le circuit de comparaison, pour forcer- le signal de comparaison et le signal d'horloge du circuit de pompe à un état déterminé pour empecher le circuit de pompe et le circuit de comparaison de consommer.