FR2793341A1 - Memoire statique a quatre transistors desequilibres au niveau de leur courant de fuite et procede de commande d'une telle memoire - Google Patents

Memoire statique a quatre transistors desequilibres au niveau de leur courant de fuite et procede de commande d'une telle memoire Download PDF

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Abstract

On maintient la donnée binaire écrite dans la cellule-mémoire en appliquant un effet substrat sur chaque transistor de mémorisation (TM3, TM4) de façon à obtenir un courant de fuite de chaque transistor d'accès (TA1, TA2) au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation.

Description

Mémoire statique à quatre transistors déséquilibrés au niveau de leur
courant de fuite et procédé de commande d'une telle mémoire L'invention concerne les cellules-mémoire statiques à accès aléatoires (ceUllules SRAM: "Static Random access memory", en langue anglaise), et notamment la commande de telles cellules dans leur état
statique, c'est-à-dire leur état de rétention de la donnée mémorisée.
L'invention concerne plus particulièrement de telles cellules- mémoire dans lesquelles les transistors d'accès sont également utilisés en tant que résistance dans l'état de rétention, ce qui évite l'utilisation de
composants rlsistifs additionnels.
Une telle cellule est décrite dans l'article de NODA et autres, intitulé "a 1.9 gm2 Loadless CMOS four-transistor SRAM cell in a
0,18 gm logic technology", IEEE 1998.
Afinl d'assurer une rétention correcte de la donnée mémorisée dans une telle cellule, les auteurs de cet article préconisent que le courant de fuite des Transistors de mémorisation soit nettement inférieur au courant de fuite des transistors d'accès, typiquement dans un rapport de
l'ordre de 100.
Un tel rapport est obtenu en modifiant de façon technologique les caractéristiques des transistors de mémorisation par rapport aux transistors classiquement utilisés dans la même technologie et au sein
d'autres composants.
Plus précisément, les transistors de mémorisation de la cellule ont, lorsqu'il s'agit de transistors NMOS (transistor à effet de champ à grille isolée à_ canal N), une tension de seuil VT plus élevée qui est par exemple obtemue par un procédé bien connu de l'homme du métier, dit "procédé double VT". Ce procédé, qui se caractérise par des implantations spécifiques, nécessite l'utilisation des masques supplémentaires afin de ne pas perturber la fabrication simultanée des autres transistors NMOS
présents sur le circuit intégré qui incorpore les cellules du planmémoire.
Les transistors d'accès, quant à eux, ne subissent pas de modification par rapport à des transistors classiques dans la même technologie, et sont notamment identiques à d'autres transistors PMOS
fabriqués sur le même circuit intégré.
L'invention vise à remédier à cet inconvénient technologique et propose une solution radicalement différente pour obtenir une rétention acceptable dela donnée mémorisée dans une cellule-mémoire statique à
quatre transistors.
L'invention propose donc un procédé de commande d'une cellule-mémoire statique à quatre transistors possédant un état statique dans lequel on maintient la donnée binaire écrite dans la cellule-mémoire en faisant circuler dans chaque transistor d'accès un courant de fuite
supérieur au courant de fuite de chaque transistor de mémorisation.
Selon une caractéristique générale de l'invention, on maintient la donnée binaire écrite en appliquant un effet substrat sur chaque transistor de mémorisation de façon à obtenir un courant de fuite de chaque transistor d'accès au moins dix fois supérieur au courant de fuite de
chaque transistor de mémorisation.
Il a tout d'abord été observé qu'un rapport dix entre le courant de fuite circulant dans chaque transistor d'accès et le courant de fuite de chaque transistor de mémorisation, constituait dans l'état statique de la mémoire, unecondition minimale acceptable pour obtenir une rétention
correcte de la donnée écrite.
Par ailleurs, dans l'art antérieur, on obtenait ce rapport en diminuant les courants de fuite des transistors de mémorisation par une action du type technologique, c'est-à-dire par une modification des
caractéristiques technologiques des transistors de mémorisation.
L'invention obtient ce rapport en diminuant également les courants de fuite des transistors de mémorisation mais non pas par une action du type technologique, mais par une application d'un effet substrat sur chaque transistor de rmémorisation, c'est-à-dire par une application de tensions de polarisation prédéterminées différentes sur le substrat et la source de ces transistors. Ainsi, selon l'invention, les transistors de mémorisation restent des transistors analogues à d'autres transistors de la même technologie utilisables dans d'autres composants intégrés au sein du
circuit intégré qui contient les cellules du plan mémoire.
En d'autres termes, l'invention ne nécessite pas ici de
modification du procédé de fabrication des transistors d'une telle cellule-
mémoire statique, par rapport au procédé de fabrication classique des
transistors CMOS.
Dans une première variante de l'invention, appliquable à une cellulemémoire dont les transistors de mémorisation sont les transistors à canal N, on polarise le substrat de chaque transistor de mémorisation avec une tenSion de substrat prédéterminée inférieure à la tension de
source du transistor de mémorisation.
Seloni la réalisation technologique utilisée (simple ou triple caisson; "single-well" ou "triple-well" en langue anglaise), on relie le substrat de chaque transistor de mémorisation à la masse et on applique une tension pasitive sur la source du transistor (simple caisson) ou bien on relie la source de chaque transistor de mémorisation à la masse et on
applique une tension de substrat négative (triple caisson).
Dans une variante de l'invention, applicable à une cellule-
mémoire dont les transistors de mémorisation sont des transistors à canal P, on polarise le substrat de chaque transistor de mémorisation avec une tension de substrat prédéterminée supérieure à la tension de source du
transistor de mémorisation.
Plus le rapport entre le courant de fuite d'un transistor d'accès et le courant de fuite d'un transistor de mémorisation est élevé, meilleure sera la capacité de rétention de la donnée binaire écrite. Ceci étant, plus ce rapport est élevé, plus la consommation de courant de la cellule dans l'état statique est importante. Aussi, a-t-il été jugé préférable de ne pas dépasser un rapport de 100 entre le courant de fuite d'un transistor d'accès et le
courant de fuite d'un transistor de mémorisation.
Par ailleurs, plus le rapport est élevé, plus la réduction de la dynamique entre un niveau logique haut et un niveau logique bas est importante, ce qui conduit à des cellules moins rapides en lecture et plus sensibles au bruit, voire un risque d'inversion de la donnée écrite, lors de
la lecture.
Pour toutes ces raisons, il a été jugé actuellement préférable de choisir une différence de tension entre le substrat et la source de l'ordre de
quelques dizièmes de volts à environ 1 volt.
L'invention a également pour objet un dispositif de mémoire
statique comprenant au moins une cellule-mémoire à quatre transistors.
Selon une caractéristique générale de l'invention, ce dispositif comprend en outre des moyens de commande aptes à appliquer un effet substrat sur chaque transistor de mémorisation de façon à obtenir un courant de fuite de chaque transistor d'accès au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation, et maintenir ainsi
la donnée binaire écrite dans la cellule-mémoire.
Selon un mode de réalisation de l'invention, dans lequel les transistors de mémorisation sont des transistors à canal N, les moyens de commande sont aptes à polariser le substrat de chaque transistor de mémorisation avec une tension de substrat prédéterminée inférieure à la
tension de source du transistor de mémorisation.
Lorsque le substrat de chaque transistor de mémorisation et le substrat général du circuit intégré incorporant ledit dispositif (technologie simple caisson), les moyens de commande sont avantageusement aptes à relier le substrat de chaque transistor de mémorisation à la masse et à appliquer une tension positive sur la source
du transistor.
Par contre, lorsque chaque transistor de mémorisation est réalisé dans un caisson semi-conducteur de type P, isolé du substrat général du circuit intégré incorporant ledit dispositif par une zone de silicium N (technologie triple caisson), les moyens de commande peuvent relier la source de chaque transistor de mémorisation à la masse et appliquer une
tension de substrat négative.
Dans un mode de réalisation dans lequel les transistors de mémorisatiorÉsont des transistors à canal P, les moyens de commande sont aptes à polariser le substrat de chaque transistor de mémorisation avec une tension de substrat prédéterminée supérieure à la tension de source du
transistor de nmémorisation.
D'autres avantages et caractéristiques de l'invention
apparaîtront à l'examen de la description détaillée de modes de réalisation
et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels: - les figures 1 et 2 illustrent schématiquement une première variante de réalisation et de mise en oeuvre de l'invention; - les figures 3 et 4 illustrent schématiquement une deuxième variante de réalisation et de mise en oeuvre de l'invention; et - la figure 5 illustre schématiquement une troisième variante de
réalisation et de mise en oeuvre de l'invention.
Sur la figure 1, la référence CM désigne une cellule-mémoire statique à quatre transistors, ou point-mémoire à quatre transistors, faisant partie d'un plan-mémoire réalisé au sein d'un circuit intégré et formé de plusieurs cellules du même type connectées ensemble de façon
connue par l'homme du métier.
Plus précisément, la cellule-mémoire CM comporte deux transistors d'accès TA1 et TA2, qui sont en l'espèce des transistors PMOS dont les sources respectives S1 et S2 sont reliées classiquement et respectivement aux deux lignes de bits ("bit lines" en langue anglaise)
d'une colonne du plan-mémoire.
Les grilles G1 et G2 des deux transistors d'accès sont reliées ensemble de façon classique et connue par l'homme du métier, à une ligne d'activation ou ligne de mots ("word lines" en langue anglaise) permettant
de sélectionner toutes les cellules d'une même ligne plan-mémoire.
Les substrats ("bulk" en langue anglaise) B1 et B2 des
transistors PMOS sont reliés à leur source S1, S2.
De façon classique, la sélection d'une colonne et d'une ligne du planmémoire permet de sélectionner une cellule-mémoire particulière
pour par exemple y écrire ou y lire une donnée binaire 0 ou 1.
La cellule-mémoire CM comporte par ailleurs deux transistors
de mémorisation TM3 et TM4, qui sont en l'espèce des transistors NMOS.
Ces transistors NMOS sont montés croisés. Plus précisément, la grille G3 du transistorTM3 est reliée au drain D2 du transistor d'accès TA2, tandis
que la grille G4 du transistor TM4 est reliée au drain D 1 du transistor TA 1.
Par ailleurs, le drain D3 du transistor TM3 est relié au drain D 1 du transistor TA1 et le drain D4 du transistor TM4 est relié au drain D2 du
transistor TA2.
Les substrats B3 et B4 des transistors TM3 et TM4 sont reliés à la masse et les sources S3 et S4 de ces transistors sont également reliées à la masse par l'intermédiaire d'un transistor PMOS référencé TCM, dont la grille est relive à la source et qui est par conséquent toujours passant. L'écriture et la lecture dans une telle cellule-mémoire sont des opérations classiques et bien connues de l'homme du métier. A titre indicatif, on rappelle ici que, pour une opération d'écriture par exemple dans une cellule, on sélectionne la cellule-mémoire à l'aide de la ligne de mot et on applique, en fonction de la valeur 0 ou 1 de la donnée binaire à mémoriser, soit une tension nulle sur la ligne de bit de la colonne considérée (source S2, par exemple) et la tension d'alimentation Vdd sur l'autre ligne de bits (source S 1 en l'espèce), soit l'inverse, c'est-à-dire une tension nulle sur la source S 1 et la tension d'alimentation Vdd sur la source
S2.
Ainsi, selon la valeur de la donnée binaire à mémoriser, on obtiendra au drain D1 une tension sensiblement égale à la tension
d'alimentation et au drain D2 une tension nulle, ou l'inverse.
On suppose maintenant, à titre d'exemple, que dans la phase d'écriture, on a appliqué une tension nulle à la source S2 et la tension d'alimentation Vdd à la source S1. On a donc au noeud D 1 une tension légèrement inférieure à Vdd et au noeud D2 une tension sensiblement nulle. Afin de conserver la donnée binaire mémorisée, on place alors la celule-mémoitre dans un état dit "statique", ou de rétention, dans lequel, conformément à la figure 1, on bloque les transistors d'accès TA1 et TA2 en appliquant à la fois sur leur source et leur grille la tension d'alimentation Vdd. Le transistor de mémorisation TM4 est, quant à lui, passant, tandis que le transistor de mémorisation TM3 est, quant à lui,
bloqué.
Les transistors d'accès jouent alors dans cet état statique le rôle
de résistance et une condition de rétention de la donnée mémorisée, (c'est-
à-dire dans l'exemple décrit, la condition pour que la tension en Dl1 reste au niveau haut), est d'obtenir un courant de fuite du transistor d'accès TA 1 (qui est bloqué) bien supérieur au courant de fuite du transistor de
mémorisation TM3 qui lui aussi est bloqué.
Autrement dit, dans le cas présent, la condition de rétention s'exprime en ces termes "le courant drain-source, c'est-à-dire en l'espèce le courant de fuite Ioff du transistor PMOS bloqué avec une différence de tension drain- source est sensiblement nulle, doit être au moins dix fois supérieur au courant de fuite Ioff du transistor NMOS qui est bloqué avec une différence
de tension drain-source sensiblement égale à la tension Vdd."
Dans la cellule de la figure 1, cette condition est réalisée en
appliquant un effet substrat aux transistors NMOS TM3 et TM4, c'est-à-
dire en polarisant les sources de ces transistors avec une tension
supérieure à la tension de substrat qui est en l'espèce la masse.
Dans le cas présent, les moyens de commande qui permettent de polariser la source avec une tension supérieure à celle du substrat, comportent le transistor PMOS TCM qui est toujours passant. Ainsi, la
tension de source est égale à la tension de seuil du transistor PMOS c'est-
à-dire en l'espèce environ 0,5 volt.
De par cet effet substrat, on augmente la tension de seuil des transistors de mémorisation et par conséquent, on diminue le courant de fuite lofft de ces transistors (c'est-à-dire le courant drain-source dans l'état
bloqué du transistor).
L'homme du métier remarque donc que cette augmentation de la tension de seuil des transistors de mémorisation, c'est-à-dire cette diminution du courant de fuite a été obtenue non pas par une modification technologique particulière des transistors de mémorisation formant les cellules-mémoire, par rapport à d'autres transistors NMOS de la même plaquette et utilisés pour d'autres composants, mais en gardant le même procédé de fabrication pour tous les transistors NMOS réalisés sur cette même plaquette, et en polarisant différemment les sources et les substrats
des transistors NMOS des cellules-mémoire statiques.
Une différence de tension entre la source et le substrat de l'ordre de 0, 5 volt permet dans le cas présent, d'obtenir, pour une technologie 0, 25ptm, un rapport supérieur à 10, mais pas trop grand, entre le courant de fuite du transistor d'accès et le courant de fuite du transistor de
mémorisation tout en gardant une dynamique acceptable pour la cellule-
mémoire. Un rapport supérieur à 100 conduirait à une consommation de courant trop importante de la cellule dans l'état statique. En effet, dans cet état le transistor TM4 est passant. L'homme du métier saura ajuster la valeur de l'effet substrat pour obtenir dans chaque application considérée un compromis acceptable entre une bonne rétention de la donnée
mémorisée, la dynamique de la cellule et la consommation de courant.
La polarisation du substrat et de la source des transistors de mémorisation-, qui vient d'être décrite, est compatible avec une
technologie dite simple caisson, telle qu'illustrée sur la figure 2.
Plus précisément, sur cette figure, la référence SUB désigne le substrat semi-conducteur général de la plaquette semi-conductrice au sein de laquelle est réalisé le plan mémoire selon l'invention, mais également éventuellement d'autres composants. Ce substrat général SUB est de type P. On réalise de façon classique, au sein du substrat SUB un caisson N
faisant office de substrat B pour le transistor PMOS de la cellule-
mémoire. Les zones de drain et de source sont obtenues par des implantations P+ tandis que la prise de contact substrat PB est réalisée par
une implantation N+.
Un transistor de mémorisation NMOS est, quant à lui, réalisé directement par implantation dans le substrat SUB. Les régions de source et de drain sont réalisées par implantation de type N+, tandis que la prise de
substrat PB eSt réalisée par un caisson P+.
DanlS la variante de réalisation illustrée sur la figure 3, on applique l'effet substrat sur les transistors de mémorisation TM3 et TM4 en reliant cette fois-ci leur source à la masse et en appliquant sur les sustrats B3 et]34 une tension prédéterminée VR négative, par exemple de
l'ordre de- 1 volt.
Les moyens de commande REG qui permettent dans l'état statique d'appliquer cette tension VR peuvent par exemple comporter une pompe de charge négative de structure classique et bien connue de
l'hrome du mnétier.
Ceci étant, cette solution n'est pas applicable avec la technologie dite simple caisson illustrée sur la figure 2, car la polarisation du substrat des transistors NMOS avec une tension négative reviendrait à polariser tout le substrat de la plaquette avec une tension négative ce qui peut n'être pas approprié pour d'autres transistors NMOS réalisés au sein
de cette plaquette et relatifs à d'autres composants.
Par contre, la solution de la figure 3 est possible dans une réalisation dite triple caisson comme illustré sur la figure 4 et bien connue
de l'homme du métier.
Plus précisément, alors que les transistors PMOS sont réalisés d'une façon analogue à celle qui a été décrite en référence à la figure 2, les transistors NMOS sont cette fois-ci réalisés au sein d'un autre caisson P isolé latéralement du substrat SUB par un caisson N et isolé verticalement du substrat SUB par une couche de silicium isolant dopé N surmontant une autre couche de silicium N. Ainsi, il est aisément possible d'appliquer une tension de substrat négative sur la prise de contact PB du transistor NMOS sans pour cela polariser de la même façon le substrat général de la
plaquette SUB.
Il est également possible (figure 5) qu'une cellule-mémoire CM soit formée de deux transistors d'accès NMOS et de deux transistors de mémorisation de type PMOS. Dans ce cas, la condition de rétention s'exprime de la manière suivante:
"le courant de fuite du transistor d'accès avec une tension drain-
source voisine de 0, doit être au moins dix fois supérieur au courant de fuite du transistor de mémorisation (de type PMOS) avec une tension
drain-source est égale à la tension d'alimentation Vdd."
Dans cette variante illustrée sur la figure 5, les substrats des transistors d'accès TAI et TA2 sont reliés à leur source. Les sources des transistors de mémorisation TM3 et TM4 sont reliées à la tension d'alimentation Vdd et, dans l'état statique, les sources des transistors d'accès SI etS2 sont reliés à la masse et les substrats B3 et B4 des transistors des mémorisation sont polarisés par une tension prédéterminée VR générée par des moyens REG, comportant par exemple une pompe de charge capable de produire cette tension VR égale par exemple à Vdd + 1 volt_
L'invention permet ainsi d'obtenir de façon très simple un plan-
mémoire de cellules-mémoire à quatre transistors, ayant des conditions de rétention acceptables, et sans modifier les procédés de réalisation des transistors de ce plan-mémoire, par rapport aux autres transistors du
circuit int6gr6 qui incorpore ce plan-m6moire.
En outre, le surcoût apporte par la réalisation des moyens REG
qui pourra être réalisée à côté du plan-mémoire, est minime.
l

Claims (10)

REVENDICATIONS
1. Procédé de commande d'une cellule-mémoire statique à quatre transistors possédant un état statique dans lequel on maintient la donnée binaire écrite dans la cellule-mémoire en faisant circuler dans chaque transistor d'accès un courant de fuite supérieur au courant de fuite de chaque transistor de mémorisation, caractérisé par le fait qu'on maintient la donnée binaire écrite en appliquant un effet substrat sur chaque transistor de mémorisation (TM3, TM4) de façon à obtenir un courant de fuite de chaque transistor d'accès (TA 1, TA2) au moins dix fois supérieur
au courant de fuite de chaque transistor de mémorisation.
2. Procédé selon la revendication 1, caractérisé par le fait que les transistors de rnémorisation (TM3, TM4) étant des transistors à canal N, on polarise le substrat de chaque transistor de mémorisation avec une tension de substrat prédéterminée inférieure à la tension de source du
transistor de mémorisation.
3. Procédé selon la revendication 2, caractérisé par le fait qu'on relie le substrat de chaque transistor de mémorisation (TM3, TM4) à la
masse et on applique une tension positive sur la source du transistor.
4. Procédé selon la revendication 2, caractérisé par le fait qu'on relie la source de chaque transistor de mémorisation (TM3, TM4) à la
masse et on applique une tension de substrat négative.
5. Procédé selon la revendication 1, caractérisé par le fait que les transistors de.mémorisation (TM3, TM4) étant des transistors à canal P, on polarise le substrat de chaque transistor de mémorisation avec une tension de substrat prEdéterminée supérieure à la tension de source du transistor
de mémorisation.
6. Dispositif de mémoire statique, comprenant au moins une cellulemémoire à quatre transistors, caractérisé par le fait qu'il comprend en outre des nmoyens de commande (REG, TCM) aptes à appliquer un effet substrat sur chaque transistor de mémorisation (TM3, TM4) de façon à obtenir un coBrant de fuite de chaque transistor d'accès (TA1, TA2) au moins dix fois supérieur au courant de fuite de chaque transistor de
mémorisation, et maintenir ainsi la donnée binaire écrite dans la cellule-
mémoire. -
7. Dispositif selon la revendication 6, caractérisé par le fait que les transistors de mémorisation étant des transistors à canal N, les moyens de commande (REG, TCM) sont aptes à polariser le substrat de chaque transistor de mémorisation avec une tension de substrat prédéterminée inférieure à la tension de source du transistor de mémorisation.
8. Dispositif selon la revendication 7, caractérisé par le fait que le substrat de chaque transistor de mémorisation est le substrat général du circuit intégré incorporant ledit dispositif, et par le fait que les moyens de commande (TCM) sont aptes à relier le substrat de chaque transistor de mémorisation à la masse et à appliquer une tension positive sur la source
du transistor.
9. Dispositif selon la revendication 7, caractérisé par le fait que chaque transistor de mémorisation est réalisé dans un caisson semiconducteur de type P isolé du substrat général du circuit intégré incorporant ledit dispositif par une zone de silicium N, et par le fait que les moyens de commande (REG) sont aptes à relier la source de chaque transistor de mémorisation à la masse et à appliquer une tension de
substrat négative (VR).
10. Dispositif selon la revendication 6, caractérisé par le fait que les transistors de mémorisation étant des transistors à canal P, les moyens de commande-(REG) sont aptes à polariser le substrat de chaque transistor de m6morisation avec une tension de substrat pr6d6terminée (VR)
supérieure à la tension de source du transistor de mémorisation.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4120047A (en) * 1977-04-20 1978-10-10 National Semiconductor Corporation Quasi-static MOS memory array with standby operation
JPH1187533A (ja) * 1997-09-16 1999-03-30 Sharp Corp 半導体記憶装置

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"Four device complementary metal oxide silicon quasi static random access memory cell", IBM TECHNICAL DISCLOSURE BULLETIN., vol. 32, no. 6a, November 1998 (1998-11-01), IBM CORP. NEW YORK., US, pages 338 - 339, XP002124727, ISSN: 0018-8689 *
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 08 30 June 1999 (1999-06-30) *

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