FR2806833A1 - Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant - Google Patents
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Abstract
On réalise au sein d'un substrat sur isolant 1 la première grille 2 du transistor. On forme par épitaxie sur la surface supérieure du substrat une région semi-conductrice de canal surmontant transversalement la première grille 2 et des régions semi-conductrices de drain et de source 16 et 17 respectivement disposées de part et d'autre de la région de canal. On isole la région de canal de la surface supérieure de la première grille 2 en ménageant un tunnel 7 sous la région de canal puis en remplissant au moins partiellement ledit tunnel par un premier matériau diélectrique 8. On forme sur la région de canal et transversalement à cette région de canal, la deuxième grille 10 séparée de la surface supérieure de la région de canal par un deuxième matériau diélectrique 8.
Description
Procédé de fabrication d'un transistor MOS à deux grilles, dont l'une est enterrée, et transistor correspondant.
La presente invention concerne d'une manière générale les circuits intégrés et leur fabrication et plus particulièrement les transistors CMOS, d'architectures à grilles duales, sur substrat sur isolant (SOI Silicon-On-Insulator), et comportant en outre des grilles enterrées.
Pour tels transistors, l'utilisation de grilles métalliques duales est particulièrement recherchée pour parer aux phénomènes parasites et dommageables d'un dispositif semi-conducteur tels que la pénétration du Bore, l'appauvrissement (déplétion) de grille et l'intégration de certains diélectriques à haute permitivité.
Le principal problème engendré par les grilles métalliques repose en fait sur l'ajustement de la tension de seuil. En effet, le choix du matériau commun pour des dispositifs NMOS et PMOS se porte naturellement sur les matériaux dits "mid-gap" qui décalent la tension de seuil d'un NMOS de Eg/2 vers les positifs et celle du PMOS de Eg/2 vers les négatifs (Eg représente l'énergie de bande interdite (gap) du matériau). Ceci, avec un dopage de canal constant, conduit à l'obtention de tensions de seuil de l'ordre de 1V, respectivement pour les dispositifs NMOS et les dispositifs PMOS. Afin de ramener ces valeurs a des niveaux conventionnels de l'ordre de 0,5V sur des canaux longs, un contre dopage des canaux s'avère nécessaire. Cependant, les canaux enterrés ainsi obtenus ont le désavantage d'être particulièrement sensibles aux effets des canaux courts.
Différentes solutions ont été proposées pour s'affranchir des défauts que présentent les canaux enterrés, notamment l'utilisation d'un matériau unique de type mid-gap, mais avec une architecture de grille duale SOIAS ("Back Gated CMOS on SOIAS for dynamic threshold voltage control", I.Y. Yang, C. Vieri, A. Chandraskasan and D. Antoniadis, pp 822-831, IEEE T. Electron Devices, vol. 44, May 1997).
Le principe de réduction de la tension de seuil à l'aide d'une polarisation du substrat SOI est connu (M. Haond et M. Tack, Rapid electrical measurement of back oxide and silicon thickness in an SOI CMOS process, IEEE T. Electron Devices, pp 674-676, vol. 38, March <B>1991).</B>
Antoniadis et autres ont mis en oeuvre ce principe pour obtenir, dans un procédé dit de collage de substrat" ("wafer bonding") appliqué à deux substrats SOI, des grilles enterrées en polysilicium P+ et N+ alignées avec les grilles métalliques présentes sur la face avant.
Les inconvénients de ce procédé sont l'utilisation de deux substrats dont l'un est substrat SOI (coûteux) et l'emploi de techniques coûteuses de "wafer bonding". Au plan électrique des fuites importantes entre les grilles enterrées N+ et P+ sont à craindre car elles ne sont séparées que par des régions de polysilicium intrinsèques.
L'invention vise à remédier à ces inconvénients.
Le but de la présente invention est de fournir un procédé de fabrication de transistors CMOS, d'architectures à grilles duales, qui soit simple et fiable.
La présente invention a également pour but de fournir un procédé de fabrication de transistors d'architectures à grilles duales et une telle structure permettant de mettre en oeuvre le principe de l'ajustement de la tension de seuil des transistors NMOS et PMOS moyennant une polarisation constante ou en dynamique d'une deuxième grille enterrée. L'efficacité de la grille enterrée sera accrue par l'utilisation d'un oxyde enterré mince obtenu par oxydation thermique, de la même manière que l'oxyde de grille d'une grille conventionnelle.
L'invention a encore pour but de proposer un procédé de fabrication simplifié ne nécessitant qu'une seule plaque SOI (sans "wafer-bonding") pour réaliser les dispositifs.
L'invention propose donc un procédé de fabrication d'un transistor MOS comprenant une région de canal prise en sandwich entre une première et une deuxième grille. Selon une caractéristique générale de l'invention, on réalise au sein d'un substrat sur isolant la première grille du transistor on forme par épitaxie sur la surface supérieure du substrat une région '-conductrice de canal surmontant transversalement la première grille et des régions semi-conductrices de drain et de source respectivement disposées de part et d'autre de la région de canal, on isole la région canal de la surface supérieure de la première grille en ménageant un tunnel sous la région de canal puis en remplissant au moins partiellement ledit tunnel par un premier matériau diélectrique, on forme sur la région de canal et transversalement à cette région de canal, deuxième grille, par exemple métallique, séparée de la surface supérieure de la région de canal par un deuxième matériau diélectrique qui peut être identique au premier.
Selon un mode de mise en oeuvre, la réalisation de la première grille comporte la formation dans le substrat de régions isolantes délimitant une zone active et le dopage de cette zone active. La formation de la région semi-conductrice de canal comporte une épitaxie sélective d'une première couche d'un premier matériau semi-conducteur sur surface supérieure de la zone active, une épitaxie non sélective, sur ladite première couche, d'une deuxième couche d'un deuxième matériau ' conducteur, le premier matériau étant sélectivement éliminable par rapport au substrat et au deuxième matériau,une gravure desdites deux couches façon à former sur la surface active un empilement surmontant transversalement la zone active et ayant deux flancs opposés laissant apparaître ladite première couche. Par ailleurs, on effectue une gravure sélective ladite première couche de l'empilement de façon à ménager le tunnel séparant la la portion correspondante de la deuxième couche, de la surface supérieure de la zone active.
Dans un mode préféré de mise en oeuvre du procédé, le premier matériau semi-conducteur est un alliage de silicium-germanium et deuxième matériau semi-conducteur est du silicium.
tunnel est avantageusement rempli au moins partiellement par formation d'une couche du premier matériau diélectrique sur structure '-conductrice obtenue après gravure du tunnel. La formation de la couche du premier matériau diélectrique peut s'effectuer par oxydation thermique ou par dépôt. De préférence, l'épaisseur de la couche du premier matériau diélectrique et l'épaisseur de la première couche du premier matériau semi-conducteur sont ajustées de façon à remplir com plètement le tunnel. Ceci permet notamment un meilleur contro du canal par la grille ainsi qu'une meilleure stabilité mécanique.
Dans un mode préféré de mise en oeuvre du proce ci-dessus décrit, la formation de la deuxième grille comporte le dépôt sur la couche du premier matériau diélectrique d'un matériau de grille, par exemple un métal ou bien un alliage SiXGel_X (avec 0_ < x < _1) dopé N+ ou P+ selon le type de canal du transistor, et la gravure de cette couche de façon à former la deuxième grille, la portion de la couche du premier matériau diélectrique située entre la surface supérieure de la région de canal et surface inférieure de la deuxième grille formant alors ledit deuxième matériau diélectrique.
La deuxième grille peut aussi être réalisée par d'autre manière, par exemple par un procédé du type "Damascène" selon une dénomination bien connue de l'homme du métier.
Le premier matériau diélectrique et le deuxième matériau dié lectrique peuvent être choisis dans le groupe formé par Si02, Si3N4, A1203, Ta205, Hf02, Zr02 ou Ti02, ou encore tout matériau diélectrique à forte permittivité relative, par exemple supérieure à 50.
L'invention a également pour objet un dispositif semi- conducteur, par exemple un transistor MOS, comprenant région de canal prise en sandwich entre une première et une deuxième grilles. Selon une caractéristique générale de l'invention, la première grille réalisée au sein substrat sur isolant, et le transistor comprend une région semi conductrice surmontant la première grille et s'étendant transversalement à celle-ci, comportant une région de canal et des régions de drain et de source respectivement disposées de part et d'autre de la région de canal. La région canal est isolée de la surface supérieure de la première grille par un tunnel au moins partiellement rempli par un premier matériau diélectrique, et la deuxième grille est formée sur la région canal et transversalement à cette région de canal, la deuxième grille étant séparée de la surface supérieure de la région de canal par un deuxième matériau diélectrique.
préférence, le tunnel a une hauteur de l'ordre de 1 a nm, par exemple une hauteur de 20 nm.
D'autres avantages et caractéristiques de l'invention apparaîtront l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatif, et des dessins annexés sur lesquels les figures la à 1f illustrent schématiquement les principales étapes d'un mode de mise en oeuvre du procédé de l'invention.
Sur la figure la, la référence 1 désigne un substrat . isolant (SOI) composé ici d'un film mince de silicium faisant office de substrat et reposant sur un isolant 11. L'isolant 11 repose sur une plaquette 12, par exemple en silicium ou bien en verre. La fabrication d'un substrat sur isolant est bien connue de l'homme du métier.
On forme dans le substrat, de façon connue en soi, des régions isolantes 13, par exemple remplies d'isolant, par un procédé connu de l'homme du métier sous la dénomination STI (Shallow Trench Isolation). Ces tranchées isolantes délimitent dans le substrat une zone active 2 pour le futur transistor MOS.
On notera ici que les figures la à le illustrent la fabrication d'un seul transistor MOS à canal N ou P, étant entendu que le transistor complémentaire est réalisé simultanément à côté de ce transistor MOS, les grilles enterrées et supérieures des transistors NMOS et PMOS étant réalisées au sein de matériaux communs.
La zone active 2 est alors fortement dopée de la même manière qu'un dopage de type source/drain, par exemple de l'ordre de 1015 at/cm2 de façon à obtenir une concentration de dopants de l'ordre de 102() at/cm3, pour procurer des conductivités fortes aux zones actives qui serviront ensuite de grilles enterrées. L'implantation est de type N ou P selon la nature du transistor.
Le procédé se poursuit par une phase d'épitaxie sélective de silicium-germanium SiGe sur la surface supérieure du substrat. Le caractère sélectif de l'épitaxie se traduit par une croissance de la couche 4 de SiGe uniquement sur la surface supérieure de la zone active 2.
La couche 4 d'alliage SiGe ainsi que la surface de la région périphérique isolante 13, sont alors recouvertes par épitaxie non- sélective d'une couche de silicium 5.
Parmi les alliages SiGe préférentiellement utilisés, on peut citer les alliages Sil_XGex où 0 < x < 1 et Sil_X_yGeXCy où 0 < x 0,95 et 0 < y < _ 0,05. De préférence, on utilisera un alliage SiGe comportant un taux de Ge x >_ 0,05, et de préférence 0,20 < _ x:5 0,30, car la sélectivité de la gravure par rapport à Si augmente avec l'accroissement du taux de Ge dans l'alliage.
Les conditions de l'épitaxie sélective et de l'épitaxie non- sélective sont des conditions classiques bien connues de l'homme du métier. On utilisera, par exemple, un flux de dichlorosilane et de dichlorogermanium pour une épitaxie sélective et un flux de silane pour une épitaxie non-sélective.
On procède alors, comme représenté à la figure lb, au masquage et à la gravure de la couche de silicium 5 et de la couche d'alliage SiGe 4, de manière à former, sur la surface de la région active 2, un empilement 6 des couches d'alliage SiGe 4 et de silicium 5, ayant deux flancs opposés sur la région active 2 laissant apparaître la couche d'alliage SiGe 4.
On procède à la gravure sélective de la couche d'alliage SiGe 4 pour former le tunnel 7 (figure 1c) dont la hauteur est volontairement exagérée sur la figure lc.
De préférence, le tunnel a une hauteur de l'ordre de 1 à 50 nm, par exemple une hauteur de 20 nm.
Comme cela est également bien connu de l'homme du métier, les alliages SiGe sont aisément sélectivement éliminables, soit au moyen d'une chimie oxydante humide, par exemple avec une solution 40 ml HN03 70% + 20 ml H202 + 5 ml HF 0,5%, soit par attaque plasma isotrope.
Comme le montre la figure<B>I d,</B> on forme ensuite, par exemple par oxydation thermique ou par dépôt, une mince couche 8 d'oxyde de silicium Si02 sur la surface de la région active 2 et la surface interne du tunnel. Cette même étape d'oxydation thermique ou de dépôt conduit également au recouvrement de la surface externe et des flancs de la structure en pont par la couche d'oxyde de silicium.
De préférence, l'épaisseur de la couche de Si02 et l'épaisseur de la couche du premier matériau semi-conducteur 4 (SiGe) sont ajustées de façon remplir complètement le tunnel.
On dépose alors de manière classique une couche de métal ou d'alliage SiXGel_X dopé N+ ou P+, en fonction du type de transistor, de façon recouvrir toute la surface de la structure illustrée sur la figure 1c et par conséquent la structure en pont. La couche d'alliage SiXGeI_X dopé N+ ou P+ est de préférence dopée in situ de manière classique.
On grave ensuite, comme le montre la figure le, la couche de métal ou d'alliage SiXGel_X dopé N+ ou P+ en utilisant des techniques de photo- lithogravure classiques pour former la deuxième grille 10 du transistor.Les deux grilles 10 des transistors NMOS et PMOS forment les grilles duales en face avant de ces transistors CMOS.
On réalise ensuite de façon classique, après desoxydation, les implantations source/drain dans la couche de silicium 5, éventuellement précédées de formation de régions latérales isolantes (espaceurs) pour obtenir des zones de concentration variable (connues par l'homme du métier sous le vocable LDD). Un recuit d'activation et une étape classique de siliciuration complètent la fabrication du transistor.
La figure 1f illustre aussi un transistor selon l'invention sur laquelle on n'a représenté ni les espaceurs ni les zones siliciurées pour une meilleure lisibilité.
Le transistor comporte une grille enterrée sur laquelle on a réalisé un contact de grille 14. Cette grille enterrée est isolée de de la deuxième grille 10 par la couche d'oxyde de silicium 8. Cette couche 8 isole également la grille 10 de la région de canal située dans la couche 5 et isolée la grille enterrée par le tunnel 7 rempli par l'oxyde de silicium 8. Ce transistor présente également la particularité d'offrir un canal saillant par rapport à la surface initiale de silicium et formant un pont entre les extrêmités la zone active 2 (grille enterrée). Le pont est par ailleurs plus étroit la grille enterrée et repose par ailleurs sur les régions isolantes 13.
La grille supérieure 10 franchit le pont et les régions de source et de drain reposent sur les zones isolantes 13.
Des contacts source/drain 16 et 17 sont ménagés sur la couche 5 au dessus des zones isolantes 13.
Un contact de grille 15 est ménagé sur la grille 10 au dessus de la zone isolante 13. A titre indicatif, non limitatif, un tunnel d'une longueur de 600 nm a été gravé sélectivement dans une couche 4 de SiGe d'une épaisseur de 20 nm recouverte d'une couche de silicium 5 d'une épaisseur de 20 nm. En pratique, la hauteur du tunnel, c'est-à-dire l'épaisseur du diélectrique remplissant le tunnel est préférentiellement environ 2 fois plus grande que l'épaisseur du diélectrique supérieur 8.
La couche de silicium 5 au-dessus du tunnel présente une parfaite structure monocristalline et une uniformité d'épaisseur.
Les défauts qui apparaissent dans la couche de silicium 5 au bord de la région périphérique isolante 13 (passage de Si monocristallin à Si polycristallin) n'influencent pas le canal du transistor car sur deux flancs opposés, ils sont retranchés par la gravure de la couche 5 et sur les deux autres côtes, ils se situent à l'intérieur des jonctions de source et drain à l'écart du canal.
ailleurs, la croissance de l'alliage SiGe suivi d'une photogravure sans aucune étape intermédiaire favorise sa stabilité et autorise épaisseur plus grandes et des pourcentages de plus importants. Ceci favorise également le budget thermique du procédé complet, n'est pas menacé par la relaxation possible de l'alliage SiGe.
Enfin, les deux grilles peuvent être polarisées indépendamment ou bien etre électriquement reliées, pour ajuster la tension de seuil en dynamique.
Claims (1)
1 Transistor MOS selon la revendication 9, caractérisé en ce que le tunnel (7) a une hauteur de l'ordre de 1 à 50 nm, par exemple une hauteur 20 nm.
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| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20091130 |