FR2861848A1 - Systmeme et procede d'evaluation de la vitesse d'un circuit - Google Patents
Systmeme et procede d'evaluation de la vitesse d'un circuit Download PDFInfo
- Publication number
- FR2861848A1 FR2861848A1 FR0407526A FR0407526A FR2861848A1 FR 2861848 A1 FR2861848 A1 FR 2861848A1 FR 0407526 A FR0407526 A FR 0407526A FR 0407526 A FR0407526 A FR 0407526A FR 2861848 A1 FR2861848 A1 FR 2861848A1
- Authority
- FR
- France
- Prior art keywords
- signal
- delay line
- output
- evaluation
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Un procédé et un système destinés à évaluer la vitesse d'un circuit 20 sont proposés. Selon un mode de réalisation, le procédé comprend la détermination 605, pendant une première phase opérationnelle 602 d'un premier cycle opérationnel 601, de la vitesse de propagation d'un premier signal 228 dans un premier chemin de propagation de signal 24 et simultanément l'empêchement 605 de tous les signaux de se propager dans un deuxième chemin de propagation de signal 25 sensiblement parallèle au premier chemin de propagation de signal 24. Le procédé comprend en outre la détermination 606, pendant une deuxième phase opérationnelle 603 alternant avec la première phase opérationnelle 602, de la vitesse de propagation d'un deuxième signal 229 dans le deuxième chemin de propagation de signal 25 et, simultanément, l'empêchement 606 de tous les signaux de se propager dans le premier chemin de propagation de signal 24.
Description
SYSTEME ET PROCEDE D'EVALUATION DE LA VITESSE D'UN
CIRCUIT
Contexte La vitesse d'un circuit numérique dépend de la tension d'alimentation de fonctionnement, de la température de fonctionnement et des effets de traitement qui se produisent pendant la fabrication. Par exemple, les circuits numériques fonctionnent plus rapidement avec une tension d'alimentation croissante et fonctionnent plus lentement avec une tension d'alimentation décroissante. Dans les systèmes où il est nécessaire de mesurer la vitesse des circuits numériques, une ligne de retard peut être utilisée car elle peut être placée sur le même support de microcircuit que le circuit de système numérique. Par conséquent, sa vitesse est affectée par les mêmes procédé, tension et température comme le reste du système numérique.
L'utilisation de lignes de retard pour mesurer la vitesse du circuit numérique est un composant important dans un système de gestion de tension variable et de puissance de fréquence variable. Le composant dynamique ou de commutation de la dissipation de puissance dans les circuits numériques est P=C*f*VDD'2. Où P est la dissipation de puissance dynamique, C est la charge parasite des n uds du circuit qui commutent les valeurs de logique, f est la fréquence de fonctionnement de la puce et VDD est la tension d'alimentation. Il est à noter que cette équation montre que la dissipation de puissance est proportionnelle à la tension d'alimentation au carré. Dans un système de gestion de puissance dynamique, un contrôleur de gestion de puissance mesure la dissipation de puissance du circuit numérique. S'il détecte que le système dépasse un certain budget de puissance, le contrôleur réduit la tension d'alimentation du système VDD pour atteindre des économies d'énergie significatives (étant donné que VDD est un terme au carré dans l'équation de puissance dynamique). Cependant, étant donné que cette réduction de tension d'alimentation amène les circuits du système à fonctionner plus lentement, la fréquence de fonctionnement de la puce doit également être réduite, de sorte que le système ne manque pas ses délais de temps. En particulier, il existe certains chemins critiques dans le système numérique qui respectent à peine leurs délais de temps à la tension d'alimentation et à la fréquence de fonctionnement nominales de la puce. Par exemple, un délai de temps est un temps d'arrivée pour qu'un résultat logique soit verrouillé dans un élément d'horloge, tel qu'une bascule bistable DQ. Lorsque le contrôleur de gestion de puissance réduit la tension d'alimentation, ce chemin critique ralentit, de sorte que le résultat de chemin critique n'est pas calculé assez rapidement pour être verrouillé dans la bascule bistable DQ. Cela peut corrompre les calculs de l'ensemble du système numérique. En réduisant la fréquence de fonctionnement du système, c'est-à-dire en ralentissant l'horloge système, les délais des résultats de chemin critique sont déplacés plus tard dans le temps. Même si le chemin critique est 2861848 3 plus lent, le résultat correct est tout de même verrouillé.
La figure lA représente un système 10 contenant une ligne de retard classique 13 comprenant une chaîne d'inverseurs 14-1, ..., 14-4. Un générateur d'impulsion test 12 avec une borne de démarrage 101 est raccordé par l'intermédiaire de la ligne d'entrée 102 à la borne d'entrée d'inversion du premier inverseur 14-1. La borne de sortie du premier inversée 14-1 est raccordée par l'intermédiaire de la ligne de sortie 103 à la borne d'entrée d'inversion du deuxième inverseur 14-2. La borne de sortie du deuxième inverseur 14-2 est à son tour raccordée par l'intermédiaire de la ligne de sortie 104 à la borne d'entrée d'inversion du troisième inverseur 14-3. La borne de sortie du troisième inverseur 143 est finalement raccordée par l'intermédiaire de la ligne de sortie 105 à la borne d'entrée d'inversion de l'inverseur final 14-4. Les inverseurs 14-1, ..., 14-4 sont généralement interconnectés avec un bus d'alimentation de tension VDD de microcircuit commun 110. La borne de sortie de l'inverseur final 14-4 est couplée au module de logique de comparaison de vitesse 15 par l'intermédiaire de la ligne de sortie 106. Le module de logique de comparaison de vitesse 15 est couplé à une ligne d'entrée supplémentaire, une ligne d'évaluation 107 et deux lignes de logique de sortie, nommément la ligne de logique de sortie lente 108 et la ligne de logique de sortie rapide 109.
La figure 1B est un diagramme des temps décrivant les signaux se produisant dans une opération traditionnelle de la ligne de retard 13. La ligne de retard 13 est utilisée pour mesurer la vitesse du circuit (propagation du signal) en appliquant un signal START sur la borne de démarrage 101, amenant le générateur d'impulsion test 12 à entraîner une impulsion IN 112 à travers la ligne d'entrée 102 sur la ligne de retard 13 à travers la borne d'entrée d'inversion du premier inverseur 14-1. L'impulsion IN 112 se propage à travers le ligne de retard 13, comme cela est décrit par les signaux 113, 114 et 115 à des lignes de sortie respectives 103, 104 et 105 pour fournir une impulsion de sortie 116 sur la ligne de sortie 106. Le temps d'arrivée au module de logique de comparaison de vitesse 115 de l'impulsion de sortie (OUT) 116 fournie à travers la ligne de sortie 106 en réponse à l'impulsion IN 112 est mesuré par le module de logique de comparaison de vitesse 15 par rapport à l'arrivée du signal EVALUATE 117 à travers la ligne d'évaluation 107. Comme cela est représenté sur la figure 1B, lorsque l'impulsion OUT 116 arrive en même temps que le signal EVALUATE 117, les signaux de logique de sortie FAST 119 et SLOW 118 au niveau des lignes de logique de sortie respectives rapide 109 et lente 108 restent faibles. Lorsque l'impulsion OUT 116 arrive après le signal EVALUATE 117, le signal de logique de sortie SLOW 118 est affirmé, alors que lorsque l'impulsion OUT 116 arrive avant le signal EVALUATE 117, le signal de logique de sortie FAST 119 est affirmé.
La figure 1C est un diagramme des temps décrivant les signaux se produisant dans des conditions de repliement dans le système 10. Le repliement se produit lorsque la tension d'alimentation de ligne de retard VDD sur le bus d'alimentation de tension 110 est suffisamment basse, c'est-à-dire la ligne de retard 13 est suffisamment lente, pour que deux (ou plus) périodes de signaux EVALUATE 127 s'écoulent avant que l'impulsion OUT 126 de la ligne de retard arrive au module de logique de comparaison de vitesse 15. Cela provoque une comparaison de vitesse incorrecte, comme cela est illustré sur la figure 1C, sur laquelle le premier bord montant de l'impulsion IN 122 initie l'évaluation de ligne de retard, c'est-à-dire, une impulsion test commence à se propager à travers la ligne de retard 13. Au niveau du premier bord montant du signal EVALUATE 127, l'impulsion OUT 126 n'a pas encore atteint le module de logique de comparaison de vitesse 15, qui amène un signal de logique de sortie SLOW 128 à être affirmé. Ceci est le résultat correct. Cependant, l'impulsion OUT 126 arrive finalement au module de logique de comparaison de vitesse 15 juste avant le deuxième bord montant du signal EVALUATE 127, qui amène le signal de logique de sortie FAST 129 à être affirmé. Ce résultat est incorrect, puisque la mesure a été réalisée par rapport à l'impulsion IN d'entrée 122 de la comparaison précédente. Le résultat correct doit être que le signal de logique de sortie SLOW 128 soit de nouveau affirmé.
Résumé de l'invention Selon un mode de réalisation décrit ici, un circuit est proposé. Le circuit comprend une première ligne de retard dotée d'une première borne d'entrée pouvant fonctionner pour recevoir un premier signal d'entrée, une première borne de réinitialisation pouvant fonctionner pour recevoir un premier signal de réinitialisation et une première borne de sortie pouvant fonctionner pour fournir un premier signal de sortie en réponse au premier signal d'entrée. Le circuit comprend en outre une deuxième ligne de retard dotée d'une deuxième borne d'entrée pouvant fonctionner pour recevoir un deuxième signal d'entrée, une deuxième borne de réinitialisation pouvant fonctionner pour recevoir un deuxième signal de réinitialisation et une deuxième borne de sortie pouvant fonctionner pour fournir un deuxième signal de sortie en réponse au deuxième signal d'entrée. Le circuit comprend en outre un module de logique de comparaison de vitesse interconnecté avec la première borne de sortie, avec la deuxième borne de sortie et avec une borne d'évaluation pouvant fonctionner pour recevoir un signal d'évaluation. Le module de logique de comparaison de vitesse comprend au moins une borne de sortie de logique pouvant fonctionner pour affirmer un signal de sortie de logique en réponse à une comparaison du signal d'évaluation avec l'un du premier signal de sortie et du deuxième signal de sortie.
Selon un autre mode de réalisation décrit ici, un procédé pour évaluer la vitesse d'un circuit est proposé. Le procédé comprend simultanément le lancement d'un premier signal d'entrée dans une première ligne de retard et l'application d'un signal de réinitialisation vers une première ligne de retard, de sorte que tous les signaux se propageant à travers de retard sont éliminés. Le procédé la création d'un signal d'évaluation, la deuxième ligne comprend en outre la réception d'un premier signal de sortie depuis 5 retard en réponse au premier réception du signal d'évaluation la première ligne de signal d'entrée, la et l'affirmation d'un signal de logique de sortie en fonction du temps de réception du premier signal de sortie par rapport au temps de réception du signal d'évaluation. Le procédé comprend en outre l'alternance des phases de la première ligne de retard et de la deuxième ligne de retard, simultanément le lancement d'un deuxième signal d'entrée dans la deuxième ligne de retard et l'application d'un signal de réinitialisation sur la première ligne de retard, de sorte que tous les signaux se propageant à travers la première ligne de retard sont éliminés. Le procédé comprend en outre la création d'un signal d'évaluation, la réception d'un deuxième signal de sortie depuis la deuxième ligne de retard en réponse au deuxième signal d'entrée, la réception du signal d'évaluation et l'affirmation d'un signal de logique de sortie en fonction du temps de réception du deuxième signal de sortie par rapport au temps de réception du signal d'évaluation.
Selon encore un autre mode de réalisation décrit ici, un système destiné à évaluer la vitesse d'un circuit est proposé. Le système comprend des moyens pour, simultanément, lancer un premier signal d'entrée dans une première ligne de retard et des moyens pour 30 appliquer un signal de réinitialisation sur une deuxième ligne de retard, de sorte que tous les signaux se propageant à travers la deuxième ligne de retard sont éliminés. Le système comprend en outre des moyens pour créer un signal d'évaluation, des moyens pour recevoir un premier signal de sortie depuis la première ligne de retard en réponse au premier signal de sortie, des moyens pour recevoir le signal d'évaluation, des moyens pour affirmer un signal de logique de sortie en fonction du temps de réception du premier signal de sortie par rapport au temps de réception du signal d'évaluation et des moyens pour alterner les phases de la première ligne de retard et de la deuxième ligne de retard, de sorte que les fonctions de la première ligne de retard et de la deuxième ligne de retard sont échangées.
Selon encore un autre mode de réalisation décrit ici, un procédé pour évaluer la vitesse d'un circuit est proposé. Le procédé comprend la détermination, pendant une première phase opérationnelle d'un premier cycle opération, de la vitesse de propagation d'un premier signal dans un premier chemin de propagation de signal et simultanément, d'empêcher tous les signaux de se propager dans un deuxième chemin de propagation de signal sensiblement parallèle au premier chemin de propagation de signal. Le procédé comprend en outre la détermination, pendant une deuxième phase opérationnelle alternant avec la première phase opérationnelle, de la vitesse de propagation d'un deuxième signal dans le deuxième chemin de propagation et, simultanément, d'empêcher tous les signaux de se propager dans le premier chemin de propagation de signal.
Brève description des dessins
La figure 1A représente un système contenant une ligne de retard simple traditionnelle, comprenant une 5 chaîne d'inverseurs; la figure 1B est un diagramme des temps décrivant les signaux se produisant dans le fonctionnement traditionnel de la ligne de retard représentée sur la figure 1A; la figure 1C est un diagramme des temps décrivant les signaux se produisant dans des conditions de repliement dans le système représenté sur la figure 1A; la figure 2A décrit un système utilisant deux lignes de retard alternées pour réaliser des évaluations de vitesse, selon des modes de réalisation de la présente invention; la figure 2B est un diagramme des temps décrivant les signaux se produisant pendant le fonctionnement du système représenté sur la figure 2A; la figure 3 est un organigramme décrivant le cycle opérationnel du système représenté sur la figure 2A; la figure 4A est un schéma d'un inverseur de ligne de retard spécialisé, selon des modes de réalisation de la présente invention; la figure 4B est un schéma représentant la manière dont l'inverseur de ligne de retard de la figure 4A est utilisé dans une ligne de retard, selon des modes de réalisation de la présente invention; la figure 5 est un organigramme illustrant un 30 procédé, selon un mode de réalisation, pour évaluer la vitesse d'un circuit; et la figure 6 est un organigramme illustrant un autre procédé selon un autre mode de réalisation, pour évaluer la vitesse d'un circuit.
Description détaillée
La figure 2A décrit un système 20 utilisant deux lignes de retard alternées 24, 25 pour réaliser des évaluations de vitesse, selon des modes de réalisation de la présente invention. Un générateur d'impulsion test 22 est raccordé à la première ligne de retard 24 par l'intermédiaire de la première ligne d'entrée de signal 206 et par l'intermédiaire de la première ligne de réinitialisation 204. De même, le générateur d'impulsion 22 est raccordé à la deuxième ligne de retard 25 par l'intermédiaire de la deuxième ligne d'entrée de signal 207 et par l'intermédiaire de la deuxième ligne de réinitialisation 205. Généralement, les lignes de retard 24, 25 partagent un bus de tension d'alimentation commun VDD 220, qui fournit également une tension à d'autres dispositifs partageant le même microcircuit avec le système 20. La première ligne de sortie de signal 208 provenant de la première ligne de retard 24 et la deuxième ligne de sortie de signal 209 provenant de la deuxième ligne de retard 25 sont raccordées aux bornes d'entrée du module de logique de comparaison de vitesse 21. La ligne d'évaluation 210 est raccordée à une troisième borne d'entrée du module de logique de comparaison de vitesse 21. Des lignes de logique de sortie rapide et lente 211 et 212 respectivement sont fournies à partir du module de logique de comparaison de vitesse 21.
La figure 2B est un diagramme des temps décrivant les signaux se produisant pendant le fonctionnement du système 20. La figure 3 est un organigramme décrivant un cycle opérationnel 300 du système 20. Immédiatement après que le cycle opérationnel démarre START 301, un signal IN 226 est lancé en opération 302 depuis le générateur d'impulsion test 22 dans la borne d'entrée 206 de la ligne de retard 24 (ligne de retard n 1). Simultanément, un signal RESET 225 est appliqué sur la borne de réinitialisation 205 de la ligne de retard alternative 25 (ligne de retard n 2). Dans l'opération 304, comme cela est déterminé par le circuit de temps du système 20, un signal EVALUATE 230 est lancé dans la borne d'évaluation 210 du module de logique de comparaison de vitesse 21. Pendant que la ligne de retard 24 est en cours d'évaluation (un signal se propage à travers le circuit), la ligne de retard 25 se réinitialise. Pendant la phase de réinitialisation décrite dans l'opération 305, la ligne de retard 25 est totalement effacée, de sorte que de quelconques signaux provenant du cycle d'évaluation précédent sont éliminés. En même temps, dans l'opération 303, le signal OUT 228 provenant de la ligne de retard 24 en réponse au signal IN 226 est reçu au module de logique de comparaison de vitesse 21 par l'intermédiaire de la ligne de sortie de signal 208 et, dans l'opération 306, son temps d'arrivée est comparé à celui du signal EVALUATE 230. Dans l'opération 307, le module de logique de comparaison de vitesse 21 affirme ensuite un signal de logique de sortie SLOW 232 ou un signal de logique de sortie FAST 231, en fonction du temps d'arrivée du signal OUT 228 par rapport au temps d'arrivée du signal EVALUATE 230.
Le système est contrôlé entièrement par le circuit de temps. Ainsi, la ligne de retard 24 n'attend pas que la ligne de retard 25 ait effectué son évaluation avant de commencer sont évaluation et vice-versa. Toutes les impulsions IN, les impulsions EVALUATE et les impulsions RESETS sont fondées sur le temps et dans l'implémentation spécifique des figures 2A et 2B, sont fondées sur la fréquence d'horloge du système pour fournir une mesure précise des délais de temps du système numérique. La ligne de retard 24 entre dans la phase de réinitialisation et, simultanément, le signal IN2 227 est lancé à travers la ligne de retard 25, comme cela est décrit dans l'opération 312. Dans l'opération 314, le signal EVALUATE 230 est lancé dans la borne d'évaluation 210 du module de logique de comparaison de vitesse 21. Pendant que la ligne d'évaluation 25 effectue son évaluation, la ligne de retard 24 se réinitialise. Pendant la phase de réinitialisation décrite dans l'opération 315, la ligne de retard 24 est totalement effacée, de sorte que de quelconques signaux provenant du cycle d'évaluation précédent sont éliminés. En même temps, dans l'opération 313, le signal OUT2 229 provenant de la ligne de retard 25 en réponse au signal IN2 227 est reçu au module de logique de comparaison de vitesse 21 à travers la ligne de sortie de signal 209 et, dans l'opération 316, son temps d'arrivée est comparé à celui du signal EVALUATE 230. Dans l'opération 317, le module de logique de comparaison de vitesse 21 affirme ensuite un signal de logique de sortie SLOW 232 ou un signal de logique de sortie FAST 231, en fonction du temps d'arrivée du signal OUT 229 par rapport au temps d'arrivée du signal EVALUATE 230. Le système 20 reprend ensuite le cycle au cycle opérationnel START 301.
En particulier, dans la dernière phase des cycles de temps représentés sur la figure 2B, EVALUATE 230 est haut, RESET2 225 est bas, OUT1 228 est bas, OUT2 229 est haut (le bord avant précédent le bord avant du signal EVALUATE 230), SLOW 232 est bas et FAST 231 est affirmé. RESET1 224 a déjà effacé la ligne de retard n 1 24, avant l'affirmation courante d'EVALUATE 230. La logique de comparaison de vitesse 21 évalue OUT2 229 provenant de la ligne de retard n 2 25 tant que EVALUATE 230 reste haut dans cette phase. RESET2 225 reste bas pendant que EVALUATE 230 reste haut et est affirmé (passe à la position haute) uniquement en même temps que EVALUATE 230 passe à la position basse, comme cela est contrôlé par le circuit de temps. Cette relation de temps garantit que la logique de comparaison de vitesse 21 a terminé l'évaluation de OUT2 229 pour un cycle opération respectif avant que l'affirmation suivante de RESET2 force OUT2 229. Dans la phase alternative du cycle opératoire, une relation de temps similaire existe entre RESET1 224 et EVALUATE 230.
En alternant les lignes de retard 24, 25 de la manière décrite sur la figure 3 entre les phases de réinitialisation et d'évaluation, la même fréquence de comparaisons est réalisée comme cela est réalisé à l'aide du système traditionnel 10 décrit sur la figure lA mais le dépliement cycle à cycle est évité. Par exemple, dans le scénario de dépliement décrit sur la figure 2B, la ligne de retard 24 est suffisamment basse pour que les impulsions IN 226 requièrent plus de deux cycles de signal EVALUATE 230 pour arriver aux sorties de la ligne de retard en tant qu'impulsions OUT 228. Ensuite, l'impulsion OUT 228 n'arrive pas à temps pour la comparaison et le signal de logique de sortie SLOW 232 est affirmé correctement car la ligne de retard 24 est réinitialisée de manière alternée en appliquant un signal RESET 224 entre les évaluations. Au contraire, bien que l'impulsion de sortie 229 provenant de la première impulsion IN 227 de la ligne de retard 25 arrive trop tard par rapport au signal EVALUATE 230 pour la comparaison, l'impulsion de sortie 229 provenant de la deuxième impulsion IN 227 de la ligne de retard 25 arrive en avance du quatrième cycle d'impulsion EVALUATE 230, et affirme correctement un signal de logique de sortie FAST 231. Si l'impulsion de sortie 229 a été générée en réponse à un signal IN 227 de cycle antérieur, elle a été effacée par le deuxième cycle de signal RESET 225 avant l'évaluation.
La manière dont la réinitialisation d'une ligne de retard est réalisée dépend de l'implémentation spécifique de la ligne de retard. Dans une telle implémentation, un nfet de rappel vers le bas qui s'active pendant la réinitialisation et force ces noeuds à zéro est ajouté aux étages alternés de la ligne de retard.
La figure 4A est un schéma d'un inverseur de ligne de retard spécialisé 414-i. il comprend trois entrées: IN 411, RESET 412 et RESET_BAR 413. Il comprend une sortie unique OUT 410. Le signal RESET 412 est affirmé (binaire 1) pendant la phase de réinitialisation de la ligne de retard et RESET_BAR 413 est toujours l'inverse logique de RESET 412. De manière fonctionnelle, lorsque l'inverseur de ligne de retard 414-i n'est pas en cours de réinitialisation (c'est-à-dire RESET 412 est binaire 0 et RESET_BAR 413 est binaire 1), il se comporte comme un inverseur traditionnel contrôlé par des MOSFET traditionnels M1 401 et M4 404, en ce que OUT 410 est l'inverse de IN 411. Pendant la phase d'évaluation de la ligne de retard, les MOSFET M2 402 et M3 403 sont activés, de sorte qu'une évaluation d'inversion normale peut avoir lieu. Pendant la phase de réinitialisation, RESET 412 est binaire 1 et RESET BAR 413 est binaire O. Cela désactive les MOSFET M2 402 et M3 403 de sorte que l'inverseur 414-i ne peut pas exciter une valeur sur OUT 410. A ce point, un transistor externe 415-417 (représenté sur la figure 4B) est capable d'exciter une valeur sur OUT 410 sans combat d'excitation .
La figure 4B est un schéma représentant la manière dont l'inverseur de ligne de retard 414-i est utilisé dans la ligne de retard 420. Chacun des inverseurs 414-1, ..., 414-4 sur la figure 4B est un inverseur spécialisé 414-i représenté sur la figure 4A. Sur une évaluation de ligne de retard, une impulsion test positive (un signal binaire 1) est excitée dans l'entrée 421 de la ligne de retard 420. Par définition, une ligne de retard effacée est une ligne de retard dans laquelle le binaire 0 est affirmé sur l'entrée 421 et, par conséquent, le binaire 0 effectue une 2861848 16 évaluation à la sortie 430. Spécifiquement, une ligne de retard entièrement réinitialisée comprend les valeurs binaires suivantes sur ses noeuds: delay_line_in 421=0, noeud 422 = 1, noeud 423 = 0, noeud 424 = 1, delay_line_out 430 = O. Les MOSFET M5, M6 et M7 (415-417) forcent en réalité les noeuds 422 à 424 aux valeurs binaires correctes de sorte que la réinitialisation de la ligne de retard nécessite uniquement un retard d'un élément de ligne de retard.
Il s'agit d'une réinitialisation rapide, permise par l'inverseur spécialisé 414-i et des MOSFET de réinitialisation 415-417 dans le circuit de ligne de retard 420. Cette réinitialisation rapide est une propriété importante de l'implémentation de lignes de retard alternées.
Une variante de solution qui peut être utilisée pour éliminer le dépliement des systèmes incorporant des lignes de retard est d'utiliser une logique dynamique dans la ligne de retard, de sorte que la ligne de retard est effacée pendant la phase de préchargement simplement par la nature de l'implémentation de la ligne de retard. Le document de S. Dhar et al, Low-Power Digital Filtering Using Multiple Voltage Distribution and Adaptive Voltage Scaling ( Filtrage numérique à basse puissance à l'aide d'une répartition de tension multiple et un cadrage de tension adaptable ) soumis au Symposium International sur la conception électronique à basse puissance, 2000, incorporé ici en référence, décrit l'utilisation de lignes de retard de circuit dynamique. Par sa nature réelle, la logique dynamique est anti- dépliement en raison de sa phase de préchargement inhérente. Mais avec la logique dynamique, une évaluation complète de cycle ne peut pas être obtenue car la phase de préchargement empiète sur le budget temps. Les modes de réalisation décrits ici permettent à un QUELCONQUE type de logique d'atteindre le retard par rapport à la réponse VDD nécessaire pour correspondre aux chemins critiques de la puce. Ils permettent également une période d'évaluation de ligne de retard d'une quelconque durée jusqu'à un cycle d'horloge complet. Un problème avec le plan décrit dans le document de Dhar et al. est que le temps de préchargement empiète sur une partie de la période d'horloge du système. Ainsi, il est impossible de créer une ligne de retard qui imite complètement un cycle complet de l'horloge du système, sans utiliser deux lignes de retard, comme les présents modes de réalisation le décrivent. Un autre problème avec l'utilisation d'une implémentation de logique purement dynamique de la ligne de retard est qu'elle ne modélise pas précisément la vitesse des circuits du système numérique, à moins que le système lui-même soit composé entièrement de logique dynamique. Les logiques statique et dynamique sont des termes définis dans l'art. Le document Design of High-Performance Microprocessor Circuits ( Conception de circuits de microprocesseurs haute performance ), publié par Anantha Chandraskasan, et al., IEEE Press 2001, définit la logique statique à la page 120, section 7.2.1 et définit la logique dynamique à la page 128, section 7.3. 1, lesquelles pages sont incorporées ici en référence. Il est à noter que la logique dynamique est appelée également logique domino . Etant donné que les logiques dynamique et statique répondent différemment à des changements de tension d'alimentation, une ligne de retard de logique purement dynamique ne peut pas répondre précisément aux changements de vitesse qui se produisant dans la logique statique.
Une deuxième solution qui peut être utilisée pour éliminer le dépliement d'un système basé sur une ligne de retard est de réduire la fréquence des évaluations, de sorte que la ligne de retard est garantie d'évaluer totalement tous les points de fonctionnement souhaités du système numérique. Le document de T. Kuroda et al., Variable Supply-Voltage Scheme for Low-Power High Speed CMOS Digital Design ( Plan de tension d'alimentation variable pour une conception numérique CMOS basse puissance haute vitesse ), IEEE Journal of Solid- State Circuits, vol. 33, pp 454-462, incorporé ici en référence, décrit un système qui attend entre les évaluations de ligne de retard pour éliminer le dépliement. Un inconvénient majeur de cette implémentation est que la fréquence desévaluations doit diminuer, ce qui, à son tour, réduit la réponse dynamique globale du plan de gestion de puissance.
Dans un système de gestion de puissance tel que décrit précédemment, certains moyens destinés à mesurer la vitesse des chemins critiques de la puce sont requis, pour indiquer au système comment ajuster l'horloge système de sorte que l'intégrité du système soit maintenue. L'objectif est de réduire la fréquence d'opération juste assez pour que les chemins critiques respectent leurs délais de temps, mais pas plus, car une réduction supplémentaire de fréquence amène la performance du système à chuter. Une ligne de retard peut être utilisée dans un tel système de gestion de puissance pour estimer la vitesse des chemins critiques de la puce et indiquer au circuit de génération d'horloge du système comment ajuster la fréquence d'horloge. Par exemple, sur les figures 2A et 2B, la sortie FAST de la logique de comparaison de vitesse indique que les lignes de retard et, par conséquent, les chemins critiques du système sont rapides. Cela implique que la tension d'alimentation soit assez élevée pour que la fréquence d'horloge soit augmentée pour gagner en performance. De même, lorsque la sortie SLOW est affirmée, cela signifie que les lignes de retard et les chemins critiques du système correspondant sont trop lents, éventuellement en raison du système de gestion de puissance qui réduit le VDD pour rester dans son budget de puissance ou en raison d'une chute de grille de puissance. En réponse à une affirmation SLOW, le circuit de génération d'horloge du système réduit la fréquence d'horloge du système, de sorte que les chemins critiques de la puce respectent leurs délais de temps.
Un défi majeur associé à ce type de système de gestion de puissance est de concevoir une ligne de retard qui mesure précisément la vitesse des chemins critiques du système réel. Etant donné que le chemin critique de la puce réelle n'est PAS connu au moment de la conception et peut même varier d'une puce à l'autre, les lignes de retard doivent être ajustées dans du silicium actuel pour correspondre à ce que le chemin critique de chaque puce doit être. Un moyen avantageux de faire cela est de concevoir le circuit de ligne de retard, de sorte qu'il est composé de circuits qui répondent aux changements de tension d'alimentation d'une manière qui est similaire aux circuits dans le système numérique, pour permettre la flexibilité dans cet ajustement de silicium. Par exemple, dans une conception de VLSI personnalisée, il existe peut de gammes de circuit qui sont en usage courant. Celles-ci sont les CMOS totalement complémentaires (ou logique statique), la logique dynamique et les chemins dominés par RC communs dans les signaux qui doivent être mis en tampon et acheminés sur une longue distance sur la puce. Par conséquent, la conception d'une ligne de retard qui répond aux changements de tension d'alimentation d'une manière similaire à ces gammes de logique est importante pour obtenir une estimation précise de la rapidité à laquelle le système numérique peut fonctionner. En outre, chacun de ces types de circuit montre une réponse de retard unique aux changements de tension d'alimentation. Par exemple, la conception d'une ligne de retard qui utilise la logique dynamique comme estimation de la rapidité à laquelle un chemin de logique statique fonctionne dans le système numérique n'est pas très précise. Le coût de cela est une performance inférieure du système.
Un piège potentiel d'un circuit d'estimation de vitesse basé sur une ligne de retard est le dépliement cycle à cycle. Etant donné que le système de gestion de puissance et le système d'horloge ajustent de manière dynamique la tension d'alimentation et la fréquence, il est possible que la tension d'alimentation soit ajustée assez basse pour que les lignes de retard ralentissent tant qu'une impulsion test soit piégée dans la ligne de retard. L'impulsion piégée n'apparaît pas à l'entrée vers la logique de comparaison de vitesse jusqu'à l'affirmation suivante de EVALUATE. Dans cette situation, il est probable que la logique de comparaison de vitesse interprète cette impulsion retardée comme une indication que les lignes de retard fonctionnent rapidement et, par conséquent, affirme FAST comme cela est représenté sur la figure 1B. A son tour, cela amène les horloges à augmenter la fréquence d'horloge et amène les chemins critiques de la puce à manquer leurs délais. En raison de cette erreur, le système ne peut pas récupérer et commence à générer des résultats erronés. L'effacement des lignes de retard alternées avant que chacune d'entre elles effectue une évaluation, comme cela est décrit selon les modes de réalisation ici, élimine totalement le potentiel de dépliement dans le système.
Le présent plan à double ligne de retard permet une ligne de retard qui est composée d'un quelconque type ou d'une quelconque combinaison de types de circuits. Par exemple, la ligne de retard peut être implémentée à l'aide d'étages de logique statique ou dynamique, pourvu qu'elle soit implémentée de sorte qu'elle peut être effacée pendant la phase de réinitialisation. Cela est hautement souhaitable car les chemins critiques de système numérique actuels sont généralement composés d'une certaine combinaison de ces types de logique et la ligne de retard peut être conçue pour modéliser les chemins de système réels de manière plus réaliste. Des modes de réalisation décrits ici éliminent le dépliement cycle à cycle dans les circuits de mesure de vitesse de circuit numérique basé sur une ligne de retard, tout en permettant la même fréquence d'évaluation qui peut être utilisée avec un système basé sur une ligne de retard unique.
La figure 5 est un organigramme illustrant un procédé 500, selon un mode de réalisation, pour évaluer la vitesse d'un circuit. Le procédé comprend, comme cela est décrit dans l'opération 502, le lancement d'un premier signal d'entrée 226 dans la première ligne de retard 24 et simultanément l'application d'un signal de réinitialisation 225 sur la deuxième ligne de retard 25, de sorte que tous les signaux 227, 229 se propageant à travers la deuxième ligne de retard 25 sont éliminés comme cela est décrit en outre dans l'opération 503. Le procédé comprend en outre le lancement d'un signal d'évaluation 230 comme cela est décrit dans l'opération 504; la réception d'un premier signal de sortie 228 depuis la première ligne de retard 24 en réponse au premier signal d'entrée 226, comme cela est décrit dans l'opération 505; et la réception d'un signal d'évaluation 230 comme cela est décrit dans l'opération 506. Le procédé comprend en outre l'affirmation d'un signal de logique de sortie 231, 232 en fonction du temps de réception 505 du premier signal de sortie 228 par rapport au temps de réception 506 du signal d'évaluation 230, comme cela est décrit dans 2861848 23 l'opération 507. Le procédé comprend en outre l'alternance des phases de la première ligne de retard 24 et de la deuxième ligne de retard 25, comme cela est décrit dans l'opération 508 et simultanément le lancement d'un deuxième signal d'entrée 227 dans la deuxième ligne de retard 25 et l'application d'un signal de réinitialisation 224 sur la première ligne de retard 24, comme cela est décrit dans l'opération 509, de sorte que tous les signaux 226, 228 se propageant à travers la première ligne de retard 24 sont éliminés, comme cela est décrit dans l'opération 510. Le procédé comprend en outre le lancement d'un signal d'évaluation 230 comme cela est décrit dans l'opération 511; la réception d'un deuxième signal de sortie 229 provenant de la deuxième ligne de retard 25 en réponse au deuxième signal d'entrée 227, comme cela est décrit dans l'opération 512 et la réception d'un signal d'évaluation 230, comme cela est décrit dans l'opération 513. Le procédé comprend en outre l'affirmation d'un signal de logique de sortie 231, 232 en fonction du temps de ladite réception 512 du deuxième signal de sortie 229 par rapport au temps de ladite réception 513 du signal d'évaluation 230, comme cela est décrit dans l'opération 514.
En fonction des signaux de temps, le procédé comprend une autre alternance de phases de la première ligne de retard 24 et de la deuxième ligne de retard 25, comme cela est décrit dans l'opération 515, suivi par le renvoi d'un flux opérationnel dans l'opération 516 pour démarrer dans l'opération 501.
La figure 6 est un organigramme illustrant le procédé 600, selon un autre mode de réalisation, pour évaluer la vitesse d'un circuit. Le procédé comprend la détermination, pendant une première phase opérationnelle 602 d'un premier cycle opérationnel 601, de la vitesse de propagation d'un premier signal 226, 228 dans un premier chemin de propagation de signal 24 et simultanément d'empêcher 225 tous les signaux 227, 229 de se propager dans un deuxième chemin de propagation de signal 25 sensiblement parallèle au premier chemin de propagation de signal 24, comme cela est décrit dans l'opération 605. Le procédé comprend en outre la détermination, pendant la deuxième phase opérationnelle 603 alternant avec la première phase opérationnelle 602, de la vitesse de propagation d'un deuxième signal 227, 229 dans le deuxième chemin de propagation de signal 25 et simultanément d'empêcher 224 tous les signaux 226, 228 de se propager dans le premier chemin de propagation de signal 24, comme cela est décrit dans l'opération 606.
Dans l'opération 604, le flux opérationnel est renvoyé à l'opération 601 pour démarrer un cycle opérationnel suivant.
Claims (10)
1. Circuit 20 comprenant: une première ligne de retard 24 dotée d'une première borne d'entrée 206 pouvant fonctionner pour recevoir un premier signal d'entrée 226, une première borne de réinitialisation 204 pouvant fonctionner pour recevoir un premier signal de réinitialisation 224 et une première borne de sortie 208 pouvant fonctionner pour fournir un premier signal de sortie 228 en réponse audit premier signal d'entrée 226; une deuxième ligne de retard 25 comprenant une deuxième borne d'entrée 207 pouvant fonctionner pour recevoir un deuxième signal d'entrée 227, une deuxième borne de réinitialisation 205 pouvant fonctionner pour recevoir un deuxième signal de réinitialisation 225 et une deuxième borne de sortie 209 pouvant fonctionner pour fournir un deuxième signal de sortie 229 en réponse audit deuxième signal d'entrée 227; et un module de logique de comparaison de vitesse 21 interconnecté avec ladite première borne de sortie 208, avec ladite deuxième borne de sortie 209 et avec une borne d'évaluation 210 pouvant fonctionner pour recevoir un signal d'évaluation 230, ledit module de logique de comparaison de vitesse 21 comprenant au moins une borne de sortie de logique 211, 212 pouvant fonctionner pour affirmer un signal de sortie de logique 231, 232 en réponse à une comparaison dudit signal d'évaluation 230 avec l'un dudit premier signal de sortie 228 et dudit deuxième signal de sortie 229.
2861848 26
2. Circuit 20 selon la revendication 1, comprenant en outre un bus d'alimentation de tension 220 interconnecté avec des bornes d'alimentation de tension de ladite première ligne de retard 24 et de ladite deuxième ligne de retard 25.
3. Procédé destiné à évaluer la vitesse d'un circuit, ledit procédé comprenant les étapes consistant à . simultanément 502 lancer un premier signal d'entrée 226 dans une première ligne de retard 24 et appliquer un signal de réinitialisation 225 sur une deuxième ligne de retard 25, de sorte que tous les signaux se propageant à travers ladite deuxième ligne de retard 25 sont éliminés 503; lancer 504 un signal d'évaluation 230; recevoir 505 un premier signal de sortie 228 provenant de ladite première ligne de retard 24 en réponse audit premier signal d'entrée 226; recevoir 506 ledit signal d'évaluation 230; affirmer 507 un signal de logique de sortie 231, 232 en fonction du temps de ladite réception 505 dudit premier signal de sortie 228 par rapport au temps de ladite réception 506 dudit signal d'évaluation 230; alterner 508 les phases de ladite première ligne de retard 24 et de ladite deuxième ligne de retard 25, simultanément 509 lancer un deuxième signal d'entrée 227 dans ladite deuxième ligne de retard 25 et appliquer un signal de réinitialisation 224 sur ladite première ligne de retard 24, de sorte que tous les signaux se propageant à travers ladite première ligne de retard 24 sont éliminés 510; 2861848 27 lancer 511 un signal d'évaluation 230; recevoir 512 un deuxième signal de sortie 229 provenant de ladite deuxième ligne de retard 25 en réponse audit deuxième signal d'entrée 227; recevoir 513 ledit signal d'évaluation 230; et affirmer 514 un signal de logique de sortie 231, 232 en fonction du temps de ladite réception 512 dudit deuxième signal de sortie 229 par rapport au temps de ladite réception 513 dudit signal d'évaluation 230.
4. Procédé destiné à évaluer la vitesse d'un circuit, ledit procédé comprenant les étapes consistant à: déterminer 605, pendant une première phase opérationnelle 602 d'un premier cycle opérationnel 601, la vitesse de propagation d'un premier signal 228 dans un premier chemin de propagation de signal 24, et simultanément empêcher 605 tous les signaux de se propager dans un deuxième chemin de propagation de signal 25 sensiblement parallèle audit premier chemin de propagation de signal; et déterminer 606, pendant une deuxième phase opérationnelle 603 alternant avec ladite première phase opérationnelle 602 la propagation d'un deuxième signal 229 dans ledit chemin de propagation de signal 25 et simultanément empêcher 606 tous lest signaux de se propager dans ledit premier chemin de propagation de signal 24.
5. Procédé selon la revendication 4, dans lequel ladite vitesse de propagation est déterminée en comparant le temps de propagation d'un signal d'évaluation 230 par rapport au temps de propagation de 2861848 28 l'un dudit premier signal 228 et dudit deuxième signal 229 respectif.
6. Procédé selon la revendication 4 comprenant en outre l'affirmation 507, 514 d'un signal de logique de sortie 231, 232 en fonction dudit temps de propagation de l'un dudit premier signal 228 et dudit deuxième signal 229 respectif par rapport audit temps de propagation dudit signal d'évaluation 230.
7. Procédé selon la revendication 4, dans lequel ladite étape consistant à empêcher 503, 510 tous les signaux de se propager comprend l'application d'un signal de réinitialisation 224, 225.
8. Procédé selon la revendication 7, dans lequel ledit premier chemin de propagation de signal 24 et ledit deuxième chemin de propagation de signal 25 comprend respectivement une première ligne de retard 24 et une deuxième ligne de retard 25.
9. Procédé selon la revendication 8, comprenant en outre la fabrication dudit circuit 20, de ladite première ligne de retard 24 et de ladite deuxième ligne de retard 25 sur un support de plaquette de semiconducteur commun.
10. Procédé selon la revendication 5, dans lequel ledit premier et ledit deuxième signaux d'entrée 226, 227, ledit empêchement 224, 225 et ledit signal d'évaluation 230 sont tous chronométrés par le circuit de temps 414, 420.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/614,309 US20050007154A1 (en) | 2003-07-07 | 2003-07-07 | System and method for evaluating the speed of a circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2861848A1 true FR2861848A1 (fr) | 2005-05-06 |
Family
ID=33564355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0407526A Pending FR2861848A1 (fr) | 2003-07-07 | 2004-07-07 | Systmeme et procede d'evaluation de la vitesse d'un circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050007154A1 (fr) |
| DE (1) | DE102004011452A1 (fr) |
| FR (1) | FR2861848A1 (fr) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587190B1 (ko) * | 2004-07-27 | 2006-06-08 | 삼성전자주식회사 | 위상 검출회로 |
| US7502433B1 (en) * | 2004-08-17 | 2009-03-10 | Xilinx, Inc. | Bimodal source synchronous interface |
| US8132136B2 (en) * | 2007-08-06 | 2012-03-06 | International Business Machines Corporation | Dynamic critical path detector for digital logic circuit paths |
| US9496853B2 (en) | 2011-07-22 | 2016-11-15 | Nvidia Corporation | Via resistance analysis systems and methods |
| US9425772B2 (en) | 2011-07-27 | 2016-08-23 | Nvidia Corporation | Coupling resistance and capacitance analysis systems and methods |
| US9448125B2 (en) | 2011-11-01 | 2016-09-20 | Nvidia Corporation | Determining on-chip voltage and temperature |
| US8952705B2 (en) * | 2011-11-01 | 2015-02-10 | Nvidia Corporation | System and method for examining asymetric operations |
| GB2503729A (en) | 2012-07-06 | 2014-01-08 | St Microelectronics Ltd | Determining operating conditions of a circuit using a delay line |
| CN103983809A (zh) | 2013-02-08 | 2014-08-13 | 辉达公司 | Pcb板及其在线测试结构以及该在线测试结构的制造方法 |
| CN104698362B (zh) * | 2013-12-10 | 2018-01-26 | 展讯通信（上海）有限公司 | 工作频率获取装置、芯片分类装置及方法 |
| EP3179260B1 (fr) * | 2015-12-10 | 2018-09-26 | Stichting IMEC Nederland | Appareil et procédé pour surveiller la performance d'un circuit intégré |
| US9503068B1 (en) * | 2016-03-11 | 2016-11-22 | Apple Inc. | Supply voltage envelope detection |
| GB202213087D0 (en) * | 2022-09-07 | 2022-10-19 | Novelda As | Sequence generator |
| WO2025048819A1 (fr) * | 2023-08-31 | 2025-03-06 | Siemens Industry Software Inc. | Génération de motif de test |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| TW329520B (en) * | 1996-05-16 | 1998-04-11 | Texas Instruments Inc | Integrated circuit with speed detector |
| FR2752312B1 (fr) * | 1996-08-07 | 1998-10-30 | Motorola Semiconducteurs | Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique |
| US6433627B1 (en) * | 2000-07-20 | 2002-08-13 | Silicon Graphics, Inc. | GTL+one-one/zero-zero detector |
| US6804793B2 (en) * | 2001-03-16 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Manipulating an integrated circuit clock in response to early detection of an operation known to trigger an internal disturbance |
| US6489834B2 (en) * | 2001-03-16 | 2002-12-03 | Hewlett-Packard Company | System and method utilizing on-chip voltage monitoring to manage power consumption |
| US6509788B2 (en) * | 2001-03-16 | 2003-01-21 | Hewlett-Packard Company | System and method utilizing on-chip voltage controlled frequency modulation to manage power consumption |
| US7061292B2 (en) * | 2001-11-09 | 2006-06-13 | The Regents Of The University Of Colorado | Adaptive voltage regulator for powered digital devices |
| US6671652B2 (en) * | 2001-12-26 | 2003-12-30 | Hewlett-Packard Devlopment Company, L.P. | Clock skew measurement circuit on a microprocessor die |
-
2003
- 2003-07-07 US US10/614,309 patent/US20050007154A1/en not_active Abandoned
-
2004
- 2004-03-09 DE DE102004011452A patent/DE102004011452A1/de not_active Withdrawn
- 2004-07-07 FR FR0407526A patent/FR2861848A1/fr active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050007154A1 (en) | 2005-01-13 |
| DE102004011452A1 (de) | 2005-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2861848A1 (fr) | Systmeme et procede d'evaluation de la vitesse d'un circuit | |
| EP2422206B1 (fr) | Dispositif de surveillance du fonctionnement d'un circuit numerique | |
| US8283960B2 (en) | Minimal bubble voltage regulator | |
| EP3242398B1 (fr) | Générateur de nombres d'oscillations | |
| FR2689294A1 (fr) | Circuit de pompage de tension à utiliser dans des dispositifs de mémoire à semi-conducteur. | |
| EP3102956B1 (fr) | Procédé de caractérisation du fonctionnement d'un circuit électronique numérique et circuit électronique numérique | |
| EP3242401A1 (fr) | Circuit de comptage d'impulsions | |
| US20100271099A1 (en) | Fine grain timing | |
| FR2783649A1 (fr) | Circuit de filtrage d'un signal d'horloge | |
| EP3376670B1 (fr) | Ligne à retard configurable | |
| EP1303043B1 (fr) | Filtre digital pour reduire des pics de tension | |
| US8020010B2 (en) | Memory power controller | |
| KR20100134937A (ko) | 다이내믹 도미노 회로 | |
| EP3242397A1 (fr) | Structure de multiplexeur | |
| US8242823B2 (en) | Delay chain initialization | |
| US8179165B2 (en) | Precision sampling circuit | |
| EP2327160B1 (fr) | Compteur analogique et imageur incorporant un tel compteur | |
| FR2534751A1 (fr) | Circuit de restauration a la mise sous tension pour un systeme de commande electrique | |
| EP3176713A1 (fr) | Procédé pour équiper des registres d'un circuit intégré pour détecter des violations temporelles | |
| EP0648018B1 (fr) | Circuit d'indication de relation de phase entre plusieurs signaux de même fréquence et son application à un circuit d'ajustage des déphasages entre ces signaux | |
| FR2996968A1 (fr) | Circuit de protection de rapport cyclique | |
| FR2848037A1 (fr) | Systeme et procede pour entendre une largeur d'impulsion | |
| RU2363095C2 (ru) | Преобразователь из динамической в статическую логику | |
| FR3047136A1 (fr) | ||
| KR100417039B1 (ko) | 기준출력에응답하여논리입력을평가하는러버밴드논리회로및그평가방법 |