FR2899982A1 - Substrat de reseau, son procede de fabrication et dispositif d'affichage a cristaux liquides le comportant - Google Patents

Substrat de reseau, son procede de fabrication et dispositif d'affichage a cristaux liquides le comportant Download PDF

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Abstract

Un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan (IPS) comporte un substrat (100), une ligne de grille (104), une ligne de données (142) croisant la ligne de grille afin de définir une région de pixel (P), un transistor en couches minces (T), des électrodes de pixel (150) raccordées au transistor en couches minces (T), des électrodes communes (152) disposées dans la région de pixel (P) et alternant avec les électrodes de pixel.Selon l'invention, une couche semi-conductrice (128) est formée sous la ligne de données et est exposée au niveau des deux côtés de la ligne de données, un motif bloquant (110) est formé sous la couche semi-conductrice ou au-dessus de la ligne de données.Le motif bloquant empêche la lumière d'entrer dans la couche semi-conductrice ou constitue un blindage contre un champ électrique provenant de la couche semi-conductrice.

Description

SUBSTRAT DE RESEAU, SON PROCEDE DE FABRICATION ET DISPOSITIF D'AFFICHAGE A
CRISTAUX LIQUIDES LE COMPORTANT
La présente description concerne un dispositif d'affichage à cristaux liquides et plus particulièrement, un substrat de réseau pour un dispositif d'affichage à cristaux liquides (LCD) et son procédé de fabrication. Des dispositifs d'affichage à cristaux liquides ("LCD") sont pilotés sur la base de caractéristiques électroùoptiques d'un matériau à cristaux liquides. Le matériau à cristaux liquides a un état intermédiaire entre un cristal solide et un liquide isotrope. Le matériau à cristaux liquides est fluide comme le liquide isotrope, et des molécules du matériau à cristaux liquides sont agencées de manière régulière comme le cristal solide. Une direction d'alignement des molécules de cristal liquide dépend de l'intensité ou de la direction d'un champ électrique appliqué aux molécules de cristal liquide. La lumière traverse le dispositif LCD le long de la direction d'alignement des molécules de cristal liquide. En commandant l'intensité ou la direction du champ électrique, la direction d'alignement des molécules de cristal liquide peut être modifiée, et des images peuvent être affichées. Des dispositifs d'affichage à cristaux liquides à matrice active ("AMLCD"), qui comportent des transistors en couches minces en tant que dispositifs de commutation pour une pluralité de pixels, ont été largement utilisés en raison de leur résolution élevée et de leur capacité à afficher des images animées rapides. Généralement, un dispositif LCD comporte deux substrats, qui sont écartés et se font face entre eux, et une couche de cristaux liquides intercalée entre les deux substrats. Chacun des substrats comporte une électrode. Les électrodes de substrats respectifs se font face l'une à l'autre. Un champ électrique est induit entre les électrodes en appliquant une tension à chaque électrode. Une direction d'alignement de molécules de cristaux liquides change conformément à une variation de l'intensité ou de la direction du champ électrique. La direction du champ électrique est perpen- 3o diculaire aux substrats. Le dispositif LCD a un facteur de transmission relativement élevé et un grand rapport d'ouverture. Cependant, le dispositif LCD peut avoir des angles de visionnement étroits. Pour augmenter les angles de visionnement, divers modes ont été proposés. Parmi ces modes, un mode à commutation dans le plan ("in plane switching" IPS) de la 35 technique apparentée sera décrit en se référant aux dessins joints. La figure 1 est une vue en coupe transversale simplifiée d'un dispositif LCD à mode IPS selon un premier mode de réalisation de la technique apparentée. R ,BrevetsV26100\26117-06121 1-IradTXT doc - 12 décembre 2006 - 1 il4 Sur la figure 1, le dispositif LCD à mode IPS selon le premier mode de réalisation de la technique apparentée comporte un substrat inférieur 10 et un substrat supérieur 40, et une couche de cristaux liquides LC est intercalée entre le substrat inférieur 10 et le substrat supérieur 40.
Un transistor en couches minces T, des électrodes communes 30 et des électrodes 32 de pixel sont formées au niveau de chaque pixel P sur le substrat inférieur 10. Le transistor en couches minces T comporte une électrode de grille 12, une couche semiûconductrice 16 et des électrodes source et drain 20 et 22. La couche semiûconductrice 16 est disposée auûdessus de l'électrode de grille 12 avec une couche d'isolation de grille 14 entre elles. La couche semiûconductrice 16 comporte une couche active 16a et une couche de contact ohmique 16b. Les électrodes source et drain 20 et 22 sont formées sur la couche semiûconductrice 16 et sont écartées l'une de l'autre. Bien que non représenté sur la figure, une ligne de grille est formée le long d'un premier côté du pixel P, et une ligne de données est formée le long d'un second côté du pixel P, perpendiculaire au premier côté. Une ligne commune est en outre formée sur le substrat inférieur 10. La ligne commune fournit une tension aux électrodes communes 30. Une matrice noire 42 et une couche 44 de filtres chromatiques sont formées sur une surface interne du substrat supérieur 40. La matrice noire 42 est disposée auûdessus de la ligne de grille, la ligne de données et le transistor en couches minces T. La couche 44 de filtres chromatiques est disposée au niveau du pixel P. Des molécules de cristal liquide de la couche de cristaux liquides LC sont entraînées par un champ électrique horizontal 50 induit entre les électrodes commu- nes 30 et les électrodes 32 de pixel. Le substrat inférieur 10, comportant le transistor en couches minces T, les électrodes communes 30 et les électrodes 32 de pixel, peut être dénommé: substrat de réseau. Le substrat supérieur 40, comportant la matrice noire 42 et la couche 44 de filtres chromatiques, peut être dénommé: substrat de filtres chromatiques.
Le substrat de réseau peut être fabriqué au travers de cinq processus de masquage. C'estûàûdire, l'électrode de grille et la ligne de grille sont formées au travers d'un premier processus de masquage. La couche semiûconductrice, comportant la couche active et la couche de contact ohmique, est formée au travers d'un deuxième processus de masquage. Les électrodes source et drain et la ligne de données sont formées au travers d'un troisième processus de masquage. Une couche de passivation et un trou de contact sont formés au travers d'un quatrième processus de masquage. Les électrodes communes et les électrodes de pixel sont formées au travers d'un cinquième processus de masquage. R 1BreeetsV26100A26117-06121 1-tradTXI doc - 12 décembre 2006 - 2/34 Dans le dispositif LCD à mode IPS, les électrodes communes 30 et les électrodes de pixel 32 sont formées sur le même substrat 10. Une grande quantité de lumière provenant d'une source de lumière (non représentée) est bloquée à cause des électrodes 30 et 32. Par conséquent, le dispositif LCD à mode IPS dispose d'une luminosité relativement basse. Pour augmenter la luminosité, les électrodes communes 30 et les électrodes 32 de pixel ont été formées en un matériau conducteur transparent. Même si les électrodes sont transparentes, une lumière n'est pas transmise entièrement au travers des électrodes. C'est--àûdire, certaines zones des électrodes sous le champ électrique induit entre les électrodes peuvent être utilisées pour un rapport d'ouverture. Cependant, la luminosité du dispositif LCD à mode IPS est généralement augmentée dans l'ensemble lorsque les électrodes sont formées en un matériau conducteur transparent. Le processus de masquage comporte de nombreuses étapes consistant à enduire un film mince d'une réserve photosensible, exposer la réserve photosensible à une lumière, développer la réserve photosensible, attaquer chimiquement le film mince et éliminer la réserve photosensible. Donc, des processus à 4 masques pour fabrique le dispositif LCD à mode IPS ont été proposés pour diminuer les coûts et la durée de fabrication. En utilisant un masque de demi-teintes ou à fentes, la couche active et les électrodes source et drain sont formées au travers du même processus de masquage. Un dispositif LCD à mode IPS comportant un substrat de réseau, qui est fabriqué au travers de processus à 4 masques dans la technique apparentée, sera décrit ciûaprès en référence aux dessins annexés.
La figure 2 est une vue en coupe transversale d'un dispositif LCD à mode IPS comportant un substrat de réseau selon un deuxième mode de réalisation de la technique apparentée. Sur la figure 2, le dispositif LCD à mode IPS comporte un substrat inférieur 50 et un substrat supérieur 80, qui sont écartés l'un de l'autre. Le dispositif LCD à mode IPS comporte en outre une couche de cristaux liquides LC intercalée entre les substrats inférieur et supérieur 50 et 80. Un transistor en couches minces T, des électrodes 70 de pixel et des électrodes communes 72 sont formées au niveau de chaque pixel P sur le substrat inférieur 50. Le transistor en couches minces T comporte une électrode de grille 52, une couche semiûconductrice 56 et des électrodes source et drain 62 et 64. La couche semiûconductrice 56 est disposée auûdessus de l'électrode de grille 52 avec une couche d'isolation de grille 54 entre elles. La couche semiûconductrice 56 comporte une couche active 56a et une couche de contact ohmique 56b. Les électrodes source R Bre. ets'26100','_ 61 I î .061 _21 1-tradTX T doc - 12 décembre 2006 - 3'34 et drain 62 et 64 sont formées sur la couche semiùconductrice 56 et sont écartées l'une de l'autre. Les électrodes communes 72 et le les électrodes 70 de pixel sont formées en un matériau conducteur transparent, par exemple, de l'oxyde d'indium et d'étain (ITO).
Bien que non représentée sur la figure, une ligne de grille (non représentée) est formée le long d'un premier côté du pixel P, et une ligne de données 66 est formée le long d'un second côté du pixel P perpendiculaire au premier côté. Une ligne commune (non représentée) est en outre formée sur le substrat inférieur 50. La ligne commune fournit une tension aux électrodes communes 72. Une autre couche semiùconductrice 58 est formée sous la ligne de données 66. Une matrice noire 82 et une couche 84 de filtres chromatiques sont formées sur une surface interne du substrat supérieur 80. La matrice noire 82 est disposée auùdessus de la ligne de grille (non représentée), la ligne de données 66 et le transistor en couches minces T. La couche 84 de filtres chromatiques est disposée au niveau du pixel P. Ici, les couches semiùconductrices 56 et 58 sont partiellement exposées au niveau de côtés de chacune parmi les électrodes source et drain 62 et 64 et la ligne de données 66. Lorsqu'une lumière provenant d'une source de lumière est irradiée vers le dispositif LCD à mode IPS comportant la structure mentionnée ciùdessus, des atomes d'hydrogène dans les couches semiùconductrices 56 et 58 sont excités à cause de la lumière et des courants peuvent survenir. Les courants changent selon une fréquence de gradation de la source de lumière, et une capacité de couplage peut être formée à cause d'une interface de signaux entre la ligne de données 66 et les électrodes commune 72 et de pixel 70 adjacentes à la ligne de données 66. La capacité de couplage peut provoquer un bruit d'ondulation sur l'image affichée. Plus particulièrement, un rétroéclairage est disposé au niveau d'un côté arrière d'un panneau à cristaux liquides d'un dispositif LCD. Le rétroéclairage est entraîné en fonction d'une fréquence de gradation afin d'obtenir un contraste clair entre une luminosité et une obscurité. Le rétroéclairage fonctionne très rapidement selon des états bas et haut de la fréquence. Selon ceuxùci, une lumière provenant du rétro-éclairage est irradiée vers le panneau à cristaux liquides de manière légèrement différente, et la couche semiùconductrice agit comme des modes de mise en marche et d'arrêt. Il existe une différence de potentiel entre la ligne de données adjacente et une électrode commune à cause de cette caractéristique de la couche active, et un bruit d'ondulation survient sur des images affichées du panneau à cristaux liquides. Le bruit d'ondulation diminue la qualité du dispositif LCD. Le bruit d'ondulation se présente dans le dispositif LCD comportant un substrat de réseau qui est fabriqué au travers du processus à 4 masques. R'',Brev-ets\26100.26117-06121 I-t=adTXT doc - 12 décembre 2006 - 4134 Dans un premier aspect, l'invention propose un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comporte un substrat, une ligne de grille disposée le long d'une première direction sur le substrat, et une ligne de données disposée le long d'une seconde direction. La ligne de données croise la ligne de grille afin de définir une région de pixel, et un transistor en couches minces est raccordé à la ligne de grille et à la ligne de données. Des électrodes de pixel sont disposées dans la région de pixel et raccordées au transistor en couches minces. Des électrodes communes sont également disposées dans la région de pixel et alternent avec les électrodes de pixel. Une couche semiùconductrice est disposée sous la ligne de données et comporte une portion ayant une largeur plus grande qu'une largeur de la ligne de données, et un premier motif bloquant comprenant un matériau opaque est disposé sous la couche semiùconductrice. De préférence, le premier motif bloquant est formé du même matériau et dans 15 une même couche que la ligne de grille. Selon un mode de réalisation, le substrat comprend en outre une ligne commune le long de la première direction sur le substrat. Selon un autre mode de réalisation, le substrat comprend en outre des motifs communs le long des périphéries de la région de pixel et raccordés à la ligne 20 commune pour former une boucle fermée. De préférence, le premier motif bloquant a une largeur plus petite que la largeur de la portion de la couche semiùconductrice. De préférence, le premier motif bloquant blinde plus de 40 % de la couche semiùconductrice. 25 Selon un mode de réalisation, les électrodes communes sont au contact des motifs communs. Selon un autre mode de réalisation, le substrat comprend en outre une première ligne commune et une seconde ligne commune disposées le long de la première direction et au niveau de côtés opposés de la région de pixel (P). 30 Selon un autre mode de réalisation, le premier motif bloquant a une largeur semblable ou plus large que la largeur de la portion de la couche semiùconductrice. De préférence, les électrodes communes sont au contact de la seconde ligne commune. Selon un mode de réalisation, le substrat comprend en outre un second motif 35 bloquant auùdessus de la ligne de données dans lequel le second motif bloquant couvre sensiblement la couche semiùconductrice. Selon un autre mode de réalisation, le second motif bloquant est au contact de la ligne de données. De préférence, le second motif bloquant est formé d'un même RVBrevets\26100A26117-06121 I-tradTXT doc - 12 décembre 2006 - 5/34 matériau et dans une même couche que les électrodes communes et les électrodes de pixel. Selon un autre mode de réalisation, la couche semiùconductrice comporte une couche de silicium amorphe intrinsèque et une couche de silicium amorphe dopé par des impuretés et la couche de silicium amorphe intrinsèque est la portion ayant la largeur plus grande que la largeur de la ligne de données. Selon un deuxième aspect, l'invention propose un substrat de réseau destiné à un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comprenant: un substrat; une ligne de grille disposée sur le substrat; une ligne de données disposée sur le substrat; une ligne de données croisant la ligne de grille afin de définir une région de pixel; un transistor en couches minces raccordé à la ligne de grille et à la ligne de données; des électrodes de pixel disposées dans la région de pixel et raccordées au transistor en couches minces; des électrodes communes disposées dans la région de pixel et alternant avec les électrodes de pixel ; une couche semiùconductrice disposée sous la ligne de données et comportant une portion ayant une largeur plus grande qu'une largeur de la ligne de données; et un premier motif bloquant auùdessus de la ligne de données et couvrant sensiblement la couche semiùconductrice. Selon un mode de réalisation, le premier motif bloquant est au contact de la ligne de données. Selon un autre mode de réalisation, le substrat comprend en outre un second motif bloquant sous la couche semiùconductrice dans lequel le second motif bloquant est formé d'un même matériau et dans une même couche que la ligne de grille. Dans un troisième aspect, l'invention propose un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comporte des premier et second substrats écartés l'un de l'autre avec un matériau à cristaux liquides disposé entre les substrats. Une ligne de grille est disposée sur une surface interne du premier substrat, et une ligne de données croise la Iigne de grille pour définir une région de pixel. Un transistor en couches minces est au contact de la ligne de grille et de la ligne de données. Des électrodes de pixel sont disposées dans la région de pixel et raccordées au transistor en couches minces. Des électrodes communes sont également disposées dans la région de pixel et alternent avec les électrodes de pixel. Une couche semiùconductrice est disposée sous la ligne de données et comporte une portion ayant une largeur plus grande qu'une largeur de la ligne de données, et un motif bloquant comprenant un matériau opaque est disposé sous la couche semiùconductrice. Une matrice noire est disposée sur une surface interne du second substrat, et une couche de filtres chromatiques est disposée sur la surface interne du second substrat. R Brevets\ 26100',26117-06121 I-tradTX7 doc - 12 décembre 2006 - 6/34 Dans un quatrième aspect, l'invention propose un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comporte des premier et second substrats écartés l'un de l'autre avec un matériau à cristaux liquides disposé entre les substrats. Une ligne de grille est disposée sur une surface interne du premier substrat, et une ligne de données croise la ligne de grille pour définir une région de pixel. Un transistor en couches minces est raccordé à la ligne de grille et la ligne de données. Des électrodes de pixel sont disposées dans la région de pixel et raccordées au transistor en couches minces, et des électrodes communes sont également disposées dans la région de pixel et alternent avec les électrodes de pixel. Une couche semiûconductrice forme la base des lignes de données et comporte une portion ayant une largeur plus grande qu'une largeur de la ligne de données. Un premier motif bloquant comprend un matériau opaque et est disposé sous la couche semi-conductrice. Un second motif bloquant est disposé auûdessus de la ligne de données et couvre sensiblement la couche semiûconductrice. Une matrice noire est disposée sur une surface 15 interne du second substrat et une couche de filtres chromatiques est disposée sur la surface interne du second substrat. De préférence, le second motif bloquant est au contact de la ligne de données. Dans un cinquième aspect, l'invention propose un procédé de fabrication d'un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à 20 commutation dans le plan comprenant les étapes consistant à: former une ligne de grille, une électrode de grille et un premier motif bloquant sur un substrat au travers d'un premier processus de masquage; former une couche d'isolation de grille, une couche de silicium intrinsèque, une couche de silicium dopé par des impuretés et une couche de matériau conducteur sur le substrat comportant la ligne de grille, l'élec- 25 trode de grille et le premier motif bloquant ; former une première couche semiûconductrice, une électrode source, une électrode de drain, une ligne de données et une seconde couche semiûconductrice par reproduction de motifs sur la couche de matériau conducteur, la couche de silicium dopé par des impuretés et la couche de silicium intrinsèque au travers d'un deuxième processus de masquage, la ligne de 30 données croisant la ligne de grille afin de définir une région de pixel et se trouvant auûdessus de la seconde couche semiûconductrice, dans lequel une portion de la seconde couche semiûconductrice a une largeur plus grande qu'une largeur de la ligne de données et est disposée au--dessus du premier motif bloquant; former une couche de passivation ayant un premier trou de contact exposant l'électrode de drain 35 au travers d'un troisième processus de masquage; et former des électrodes de pixel et des électrodes communes au travers d'un quatrième processus de masquage, dans lequel les électrodes de pixel sont au contact de l'électrode de drain au travers du premier trou de contact et alternent avec les électrodes communes. R Brevets\26100',26117-06121 I-tradTXT do< 12 dècernbre 2006 - 7'34 De préférence, le premier motif bloquant a une largeur plus petite que la largeur de la portion de la seconde couche semiûconductrice. De préférence, le premier motif bloquant blinde plus de 40 % de la seconde couche semiûconductrice.
De préférence, le premier processus de masquage comporte en outre l'étape consistant à former une ligne commune et des motifs communs, la ligne commune étant parallèle à la ligne de grille, les motifs communs formant une boucle fermée avec la ligne commune. Selon un mode de réalisation, les électrodes communes sont au contact des 10 motifs communs. Selon un autre mode de réalisation, le premier processus de masquage comporte en outre l'étape consistant à former une première ligne commune et une seconde ligne commune, les première et seconde lignes communes étant parallèles à la ligne de grille et disposées au niveau de côtés opposés de la région de pixel. 15 Selon un autre mode de réalisation, le premier motif bloquant a une largeur semblable ou plus large que la largeur de la portion de la seconde couche semiûconductrice. Selon un autre mode de réalisation, les électrodes communes sont au contact de la seconde ligne commune. 20 Selon un autre mode de réalisation, le troisième processus de masquage comporte en outre l'étape consistant à former un second trou de contact exposant la ligne de données et le quatrième processus de masquage comporte en outre l'étape consistant à former un second motif bloquant auûdessus de la ligne de données et couvrant sensiblement la seconde couche semiûconductrice. 25 De préférence, le second motif bloquant est au contact de la ligne de données au travers du second trou de contact. Selon un mode de réalisation, le deuxième processus de masquage comporte en outre les étapes consistant à: forrner une couche de réserve photosensible sur la couche de matériau conducteur; disposer un masque auûdessus de la couche de 30 réserve photosensible et exposer la couche de réserve photosensible à une lumière, le masque comportant une portion de transmission de lumière, une portion bloquant une lumière et une portion de demi transmission de lumière ; former des premier et second motifs de réserve photosensible en développant la couche de réserve photo-sensible, le premier motif de réserve photosensible ayant des première et seconde 35 parties, le second motif de réserve photosensible correspondant à la ligne de données, dans lequel la première partie correspond aux électrodes source et drain et la seconde partie correspond à l'électrode de grille entre les électrodes source et drain et est plus mince que la première partie; former un motif métallique et un motif semi R VBrevetsV26100A26117-061211 ttadTNT doc - 12 décembre 2006 - 8/34 conducteur par reproduction de motif sur la couche de matériau conducteur, la couche de silicium dopé par des impuretés et la couche de silicium intrinsèque en utilisant les premier et second motifs de réserve photosensible en tant qu'un masque; éliminer la seconde partie du premier motif de réserve photosensible pour exposer de ce fait une portion de silicium dopé par des impuretés du motif semiùconducteur; éliminer la portion de silicium dopé par des impuretés exposée du motif semiùconducteur; et éliminer la première partie du premier motif de réserve photosensible et du second motif de réserve photosensible. Dans un sixième aspect, l'invention propose un procédé de fabrication d'un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comporte l'étape consistant à former une ligne de grille et une électrode de grille sur un substrat au travers d'un premier processus de masquage. Une couche d'isolation de grille, une couche de silicium intrinsèque, une couche de silicium dopé par des impuretés, et une couche de matériau conducteur sont formées sur le substrat comportant la ligne de grille et l'électrode de grille. Une première couche semiùconductrice, une électrode source, une électrode de drain, une ligne de données et une seconde couche semiùconductrice sont formées par reproduction de motifs sur la couche de matériau conducteur, la couche de silicium amorphe dopé par des impuretés et la couche de silicium amorphe intrinsèque au travers d'un deuxième processus de masquage. La reproduction de motifs comprend l'étape consistant à exposer partiellement la seconde couche semiùconductrice au niveau des deux côtés de la ligne de données. Une couche de passivation ayant un premier trou de contact et un second trou de contact est formée au travers d'un troisième processus de masquage. Le premier trou de contact expose l'électrode de drain et le second trou de contact expose la ligne de données. Des électrodes de pixel, des électrodes communes et un premier motif bloquant sont formés au travers d'un quatrième processus de masquage, de telle manière que les électrodes de pixel sont au contact de l'électrode de drain au travers du premier trou de contact et alternent avec les électrodes communes. Le premier motif bloquant est en contact de la ligne de données et se trouve auùdessus de la seconde couche semiùconductrice. De préférence, le premier motif bloquant couvre sensiblement la seconde couche semiùconductrice. De préférence, la seconde couche semiùconductrice comporte une couche de silicium intrinsèque à motifs et une couche de silicium dopé par des impuretés à motifs formant la base de la ligne de données, dans lequel la couche de silicium intrinsèque à motifs a une largeur plus grande qu'une largeur de la ligne de données. R' Brevetsl26100126117-06121 I-trodTXT doc - 12 décembre 2006 - 9/34 to De préférence, le premier processus de masquage comporte en outre l'étape consistant à former un second motif bloquant comprenant un matériau opaque sur le substrat. De préférence, le second motif bloquant est disposé sous la seconde couche semiùconductrice. On comprendra qu'à la fois la description générale précédente et la description détaillée qui suit d'un ou plusieurs modes de réalisation de la présente invention sont exemplaires et explicatives de l'invention. La description qui suit d'un ou plusieurs modes de réalisation donnés à titre d'exemples non limitatifs, est faite en référence aux dessins annexés dans lesquels: la figure 1 est une vue en coupe transversale simplifiée d'un dispositif LCD à mode IPS selon un premier mode de réalisation de la technique apparentée; la figure 2 est une vue en coupe transversale d'un dispositif LCD à mode IPS comportant un substrat de réseau selon un deuxième mode de réalisation de la technique apparentée; la figure 3 est une vue en plan simplifiée d'un substrat de réseau pour un dispositif LCD à mode IPS selon un premier mode de réalisation; les figures 4A et 4B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon le premier mode de réalisation; les figures 5A à 5H et les figures 6A à 6H sont des vues en coupe transversale d'un substrat de réseau pour un dispositif LCD à mode IPS au cours de ces processus de fabrication; la figure 7 est une vue en plan d'un substrat de réseau pour un dispositif LCD à mode IPS selon un deuxième mode de réalisation; les figures 8A et 8B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon le deuxième mode de réalisation; les figures 9A et 9B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon un troisième mode de réalisation; et les figures 10A et 10B sont des vues en coupe transversale d'un dispositif 30 LCD à mode IPS selon un quatrième mode de réalisation. Il va maintenantêtre décrit en détail un ou plusieurs modes de réalisation préférés de la présente invention, dont des exemples sont illustrés sur les dessins joints. La figure 3 est une vue en plan schématique d'un substrat de réseau pour un 35 dispositif d'affichage à cristaux liquides (LCD) à mode à commutation dans le plan (IPS) selon un premier mode de réalisation. Sur la figure 3, une ligne de grille 104 et une ligne commune 106 sont formées le long d'une première direction sur un substrat d'isolation transparent 100. La ligne de grille 104 et la ligne commune 106 peuvent R ABrevets\26100A26 1 1 7-061 2 1 1-tradTNT doc - 12 décembre 2006 - 10 34 être parallèles entre elles. Une ligne de données 142 est formée le long d'une seconde direction. La ligne de données 142 croise la ligne de grille 104 et la ligne commune 106 pour définir une région de pixel P. Un transistor en couches minces T est formé près d'un point de croisement de la ligne de grille 104 et de la ligne de données 142.
Le transistor en couches minces T comporte une électrode 102, une première couche semi-conductrice 126, une électrode source 138 et une électrode de drain 140. Une partie de la ligne de grille 104 fonctionne en tant que l'électrode de grille 102. La première couche semi-conductrice 126 est disposée sur l'électrode de grille 102 et comporte une couche active 136. Les électrodes source 138 et drain 140 sont formées sur la première couche semi-conductrice 126 et sont écartées l'une de l'autre. Une seconde couche semi-conductrice 128 est formée sous la ligne de données 142. La seconde couche semi-conductrice 128 s'étend à partir de la première couche semi-conductrice 126. La seconde couche semi-conductrice 128 est partiellement exposée au niveau des deux côtés de la ligne de données 142.
Des électrodes communes 152 et des électrodes de pixel 150 sont formées en un matériau conducteur transparent dans la région de pixel P. Chacune des électrodes communes 152 et des électrodes de pixel 150 a une forme de tige. Les électrodes de pixel 150 sont raccordées à l'électrode de drain 140. Les électrodes communes 152 et les électrodes de pixel 150 sont courbées. Des motifs communs 108 sont formés le long de périphéries de la région de pixel P. Les motifs communs 108 s'étendent à partir de la ligne commune 106 et forment une boucle fermée avec la ligne commune 106. Les motifs communs 108 sont raccordés aux électrodes communes 152. Les motifs communs 108 empêchent des signaux de la ligne de données 142 d'affecter la région de pixel P.
L'électrode de drain 140 s'étend au-dessus de la Iigne commune 106. L'électrode de drain 140 chevauche la ligne commune 106 avec une couche d'isolation (non représentée) entre elles afin de constituer un condensateur de stockage Cst. Dans le premier mode de réalisation, un motif bloquant 110 est formé sous la seconde couche semi-conductrice 128.
Les figures 4A et 4B sont des vues en coupe transversale d'un dispositif LCD en mode IPS selon le premier mode de réalisation. Les figures 4A et 4B correspondent à la ligne III-III et à la ligne IV-IV de la figure 3, respectivement. Sur les figures 4A et 4B, le dispositif LCD à mode IPS comporte un premier substrat 100, un second substrat 300 et une couche de cristaux liquides LC intercalée entre les premier et second substrats 100 et 300. Les premier et second substrats 100 et 300 peuvent être transparents. Une matrice noire 302 et une couche 304 de filtres chromatiques sont formées sur une surface interne du second substrat 300. La matrice noire 302 est R.ABrevets\26100'26117-06121 I-tmdTXT doc - 12 décembre 2006 - I l/34 disposée auùdessus de la ligne de grille 104, la ligne de données 142 et le transistor en couches minces T. La couche 304 de filtres chromatiques est disposée auùdessus de la région de pixel P. Des électrodes communes 152, des électrodes de pixel 150, des motifs communs 108 et un transistor en couches minces T sont formés sur une surface interne du premier substrat 100. Les électrodes communes 152 et les électrodes de pixel 150 sont disposées dans une région de pixel P et sont sensiblement transparentes. Chacune parmi les électrodes communes 152 et les électrodes de pixel 150 peut avoir une forme de tige. Les électrodes communes 152 alternent avec les électrodes de pixel 150. Le transistor en couches minces T est disposé dans une région de commutation S. Le transistor en couches minces T comporte une électrode de grille 102, une couche d'isolation de grille 112, une première couche semiùconductrice 126, une électrode source 138 et une électrode de drain 140. La première couche semiùconductrice 126 est composée d'une couche active 134 et d'une couche de contact ohmique 136. Les motifs communs 108 sont formés le long de périphéries de la région de pixel P. Une ligne de données 142 est formée le long d'un côté de la région de pixel P. Une seconde couche semiùconductrice 128 est formée sous la ligne de données 142. La seconde couche semiùconductrice 128 s'étend à partir de la première couche semiùconductrice 126 et comporte une couche de silicium amorphe intrinsèque 114 et une couche de silicium amorphe dopé par des impuretés 116. La couche de silicium amorphe intrinsèque 114 de la seconde couche semiùconductrice 128 est exposée au niveau des deux côtés de la ligne de données 142. Une ligne de grille 104 est en outre formée sur le premier substrat 100. Une partie de la ligne de grille 104 fonctionne en tant que l'électrode de grille 102. Bien que non représentée sur la figure, la ligne de grille 104 croise la ligne de données 142 afin de définir la région de pixel P. Une ligne commune 106 est écartée de la ligne de grille 104 sur le premier substrat 100. La ligne commune 106 chevauche l'électrode de drain 140.
Un motif bloquant 110 est formé sous la ligne de données 142. Le motif bloquant 110 peut être formé du même matériau et être dans la même couche que la ligne de grille 104, la ligne commune 106, et les motifs communs 108. Le motif bloquant 110 empêche une lumière émise à partir d'un rétroéclairage, qui peut être disposé au niveau d'un côté arrière du premier substrat 100, d'atteindre la seconde couche semiùconductrice 128. La seconde couche semiùconductrice 128 n'est pas affectée par la lumière du rétroéclairage entraînée selon une fréquence de gradation. Ainsi, le bruit d'ondulation peut être empêché et un dispositif LCD à mode IPS de haute qualité peut être mis à disposition. R 'Brevets\26100\261 1 7-06 12 1 1-IradTXT doc - 12 décembre 2006 - 12!34 Ici, tel qu'énoncé ciùdessus, les motifs communs 108 et le motif bloquant 110 sont formés dans la même couche. Pour empêcher un courtùcircuit entre les motifs communs 108 et le motif bloquant 110, le motif bloquant 110 peut avoir une largeur plus étroite que la seconde couche semiùconductrice 128. Même si le motif bloquant 110 protège uniquement partiellement la seconde couche semiùconductrice 128, un bruit d'ondulation peut être empêché. C'estùàùdire, étant donné qu'un bruit d'ondulation ne survient pas si plus de 40 % de la seconde couche semiùconductrice 128 sont protégés, le motif bloquant 110 est conçu en conséquence. Un procédé de fabrication d'un substrat de réseau pour un dispositif LCD à lo mode IPS va être décrit ciùaprès avec les dessins joints. Les figures 5A à 5H et les figures 6A à 6H sont des vues en coupe transversale d'un substrat de réseau pour un dispositif LCD à mode IPS au cours de ces processus de fabrication et correspondent à la ligne IIIùIII et à la ligne IVùIV de la figure 3, respectivement. 15 La figure 5A et la figure 6A représentent le substrat de réseau au cours d'un premier processus de masquage. Un matériau métallique conducteur est déposé sur un substrat 100 sur lequel des régions de pixels P et des régions de commutation S sont définies. Le matériau métallique conducteur subit une reproduction de motifs au travers d'un premier processus de masquage pour former de ce fait une ligne de grille 20 104, une électrode de grille 102, une ligne commune 106, des motifs communs 108, et un motif bloquant 110. La ligne de grille 104 est formée le long d'un premier côté de la région de pixel P, et une partie de la ligne de grille 104 peut agir en tant que l'électrode de grille 102. La ligne commune 106 est écartée de, et parallèle à la ligne de grille 104. Les motifs communs 108 sont raccordés à la ligne commune 106 et 25 sont formés le long des périphéries de la région de pixel P. Les motifs communs 108 forment une boucle fermée avec la ligne commune 106. Le motif bloquant 110 est formé le long d'un second côté de la région de pixel P, le second côté étant perpendiculaire au premier côté. Le matériau métallique conducteur peut comporter un ou plusieurs matériaux 30 sélectionnés parmi un groupe métallique conducteur comportant de l'aluminium (AI), un alliage d'aluminiumùnéodymium (AlNd), tungstène (W), cuivre (Cu), chrome (Cr) et molybdène (Mo). Les figures 5B à 5F et les figures 6B à 6F représentent le substrat de réseau au cours d'un second processus de masquage. 35 Sur la figure 5B et la figure 6B, une couche d'isolation de grille 112 est formée sur sensiblement une surface entière du substrat 100 comportant la ligne de grille 104, la ligne commune 106, les motifs communs 108 et le motif bloquant 110 RABrevets\26100'26117-061211-tradTXT doc 12 décembre 2006-13/34 en déposant un matériau sélectionné parmi un groupe de matériaux d'isolation inorganiques comportant du nitrure de silicium (SiNx) et de l'oxyde de silicium (SiO2). Une couche de silicium amorphe intrinsèque 114 et une couche de silicium amorphe dopé par des impuretés 116 sont modifiées séquentiellement sur la couche d'isolation de grille 112 en déposant du silicium amorphe (par exemple, aûSi:H) et du silicium amorphe dopé par des impuretés (par exemple, n+ aûSi:H). Une couche métallique conductrice 118 est formée sensiblement sur une surface entière du substrat 100 comportant la couche de silicium amorphe dopé par des impuretés 116 en déposant un ou plusieurs éléments sélectionnés parmi le groupe métallique conducteur mentionné ci--dessus. Une couche de réserve photosensible 120 est formée sur la couche métallique conductrice 118 en enduisant le substrat 100 d'une réserve photosensible. Un masque M est disposé au--dessus de la couche de réserve photosensible 120. Le masque M comporte une portion de transmission de lumière B1, une portion bloquant une lumière B2, et une portion de demi transmission de lumière B3. La portion de demi transmission de lumière B3 correspond à l'électrode de grille 102 dans la région de commutation S, la portion bloquant une lumière B2 correspond au motif bloquant 110 et les autres parties dans la région de commutation S. et la portion de transmission de lumière BI correspond à la région de pixel P.
La couche de réserve photosensible 120 est exposée à une lumière au travers du masque M. La partie de la couche de réserve photosensible 120 auûdessus de l'électrode de grille 102 est exposée partiellement alors que la partie de la couche de réserve photosensible 120 dans la région de pixel P est exposée sensiblement complètement.
Ensuite, la couche de réserve photosensible 120 exposée à la lumière est développée. Sur la figure 5C et la figure 6C, un premier motif de réserve photosensible 124a et un second motif de réserve photosensible 124b sont formés, et la couche métallique conductrice 118 est partiellement exposée. Le premier motif de réserve photosensible 124a est disposé dans la région de commutation S et a deux parties d'épaisseur différentes. Le premier motif de réserve photosensible 124a s'étend au--dessus de la ligne commune 106. Le second motif de réserve photosensible 124b s'étend à partir du premier motif de réserve photosensible 124a le long du second côté de la région de pixel P. Le second motif de réserve photosensible 124b est disposé auûdessus du motif bloquant 110. Sur la figure 5D et la figure 6D, la couche métallique conductrice 118 exposée, la couche de silicium amorphe dopé par des impuretés 116, et la couche de sili- R VBrevets`26I00'+26117-061211-iradTXT doc - 12 décembre 2006 - 14/34 cium amorphe intrinsèque 114 sont éliminées, et la couche d'isolation de grille 112 est exposée. En général, la couche de silicium amorphe dopé par des impuretés 116 et la couche de silicium amorphe intrinsèque 114 sont attaquées chimiquement par gravure sèche. Donc, la couche métallique conductrice 118 peut être attaquée chimiquement par gravure sèche conjointement avec la couche de silicium amorphe dopé par des impuretés 116 et la couche de silicium amorphe intrinsèque 114. Ou, après que la couche métallique conductrice 118 a été attaquée chimiquement par gravure sèche, la couche de silicium amorphe dopé par des impuretés 116 et la couche de silicium amorphe intrinsèque 114 peuvent être attaquées chimiquement par gravure sèche. Une première couche semiùconductrice 126 et un premier motif métallique 130 sont formés séquentiellement sous les premiers motifs de réserve photosensible 124a, et une seconde couche semiùconductrice 128 et un second motif métallique 132 sont formés séquentiellement sous le second motif de réserve photosensible 124b. Chacune parmi la première couche semiùconductrice 126 et la seconde couche semiùconductrice 128 comporte la couche de silicium amorphe dopé par des impuretés 116 et la couche de silicium amorphe intrinsèque 114. La seconde couche semiùconductrice 128 s'étend à partir de la première couche semiùconductrice 126.
Le second motif métallique 132 s'étend à partir du premier motif métallique 130. Ensuite, sur la figure 5E et la figure 6E, un processus d'incinération est effectué. La partie "D" du premier motif de réserve photosensible 124a, qui est disposée auùdessus de l'électrode de grille 102 et est plus mince que l'autre partie, est éliminée pour exposer de ce fait partiellement le premier motif métallique 130. A ce moment, les autres parties du premier motif de réserve photosensible 124a et du second motif de réserve photosensible 124b sont également partiellement éliminées, et les épaisseurs des autres parties du premier motif de réserve photosensible 124a et du second motif de réserve photosensible 124b sont diminuées. En plus, les premier et second motifs de réserve photosensible 124a et 124b ont des surfaces supérieures d'une forme en arc même si cellesùci ne sont pas représentées sur les figures. C'estùàùdire, les épaisseurs des motifs de réserve photosensible 124a et 124b au centre, sont plus épaisses que celles des bords. Donc, au cours du processus d'incinération, les bords des premier et second motifs de réserve photosensible 124a et 124b sont également éliminés et des bords du premier motif métallique 130 et du second motif métallique 132 sont partiellement exposés. Sur la figure 5F et 6F, le premier motif métallique 130 de la figure 5E est partiellement éliminé et une électrode source 138 et une électrode de drain 140 sont formées dans la région de commutation S. Les électrodes source et drain 138 et 140 R `. QrevetsI'_6100',._6117-061211-IradTXT. doc - 12 décembre 2006 - I5/34 sont écartées l'une de l'autre auùdessus de l'électrode de grille 102. Le second motif métallique 132 de la figure 6E s'étendant à partir de l'électrode source 138 devient une ligne de données 142. Ultérieurement, la couche de silicium amorphe dopé par des impuretés 116 de la figure 5E est partiellement éliminée entre les électrodes source et drain 138 et 140. La couche de siliciure amorphe dopé par des impuretés partiellement éliminée de la première couche semiùconductrice 126 est dénommée: couche de contact ohmique 136, et la couche de silicium amorphe intrinsèque de la première couche semiùconductrice 126 est dénommée couche active 134.
Lorsque le premier motif métallique 130 de la figure 5E et la couche de silicium amorphe dopé par des impuretés 116 de la figure 5E sont éliminés auùdessus de l'électrode de grille 102, les bords des premier et second motifs métalliques 130 et 132 de la figure 5E et 6E et les première et seconde couches semiùconductrices 126 et 128, plus particulièrement, les couche de silicium amorphe dopé par des impuretés 116 de la figure 5E et de la figure 6E, peuvent être partiellement éliminées. Donc, des périphéries de la couche active 134 de la première couche semiùconductrice 126 et la couche de silicium amorphe intrinsèque 114 de la seconde couche semiùconductrice 128 sont exposées. Les premier et second motifs de réserve photosensible 124a et 124b de la figure 5E et de la figure 6E sont éliminés. La figure 5G et la figure 6G représentent le substrat de réseau au cours d'un troisième processus de masquage. Sur la figure 5G et la figure 6G, une couche de passivation 146 est formée sur sensiblement une surface entière du substrat 100 comportant les électrodes source et drain 138 et 140 et la ligne de données 142. La couche de passivation 146 peut être formée en déposant un ou plusieurs matériaux sélectionnés parmi un groupe de matériaux d'isolation inorganiques, comportant du nitrure de silicium et de l'oxyde de silicium ou en enduisant le substrat 100 d'un ou de plusieurs matériaux sélectionnés parmi un groupe de matériaux d'isolation organiques, comportant du benzocyclobutène (BCB) et une résine acrylique. Ensuite, la couche de passivation 146 subit une reproduction des motifs au travers d'un troisième processus de masquage, et un trou de contact drain 148 et un trou de contact de motif commun (non représenté) sont formés. Le trou de contact drain 148 expose partiellement l'électrode de drain 140, et le trou de contact de motif commun expose partiellement les motifs communs 108.
La figure 5H et la figure 6H représentent le substrat de réseau au cours d'un quatrième processus de masquage. Sur la figure 5H et la figure 6H, une couche conductrice transparente est déposée sensiblement sur une surface entière du substrat 100 comportant la couche de passivation 146 sur celuiùci. La couche conductrice R 'vBrevets'v 261OO\21s 1 17-0612 1 1-tradTXT. doc - 12 décembre 2006 - 16/34 transparente peut être sélectionnée parmi un groupe de matériaux conducteurs transparents comportant de l'oxyde d'indium et d'étain (ITO) et de l'oxyde d'indium et de zinc (IZO). La couche conductrice transparente subit une reproduction de motifs au travers d'un quatrième processus de masquage et des électrodes de pixel 150 et des électrodes communes 152 sont formées dans la région de pixel P. Les électrodes de pixel 150 sont au contact de l'électrode de drain 140 au travers du trou de contact drain 148 et les électrodes de pixel 150 sont raccordées électriquement à l'électrode de drain 140. Bien que non représentées, les électrodes communes 152 sont au contact des motifs communs 108 au travers du trou de contact de motif commun, et les électrodes communes 152 sont raccordées électriquement aux motifs communs 108 et à la ligne commune 106. Les électrodes de pixel 150 alternent avec les électrodes communes 152. L'électrode de drain 140 s'étend auûdessus de la ligne commune 106. Une partie de l'électrode de drain 140 chevauche la ligne commune 106 afin de former un condensateur de stockage Cst, dans lequel la ligne commune 106 agit en tant qu'une première électrode du condensateur de stockage Cst et la partie de l'électrode de drain 140 fonctionne en tant qu'une seconde électrode du condensateur de stockage Cst. Dans le premier mode de réalisation, le motif bloquant 110 a une largeur plus étroite que la seconde couche semi-conductrice 128 sous la ligne de données 142. Le motif bloquant peut avoir la même largeur ou une largeur plus large que la seconde couche semiûconductrice sous la ligne de données. La figure 7 est une vue en plan d'un substrat de réseau pour un dispositif LCD à mode IPS selon un deuxième mode de réalisation.
Sur la figure 7, une ligne de grille 204 est formée le long d'une première direction sur un substrat d'isolation transparent 200. Une ligne de données 242 est formée le long d'une seconde direction. La ligne de grille 204 et la ligne de données 242 se croisent entre elles pour définir une région de pixel P. Une première ligne commune 206a et une seconde ligne commune 206b sont formées le long de la première direction. Les première et seconde lignes communes 206a et 206b sont disposées au niveau de côtés opposés de la région de pixel P, et plus particulière-ment, au niveau d'un côté inférieur et d'un côté supérieur de la région de pixel P, respectivement, dans le contexte de la figure 7. Un transistor en couches minces T est formé près d'un point de croisement de la ligne de grille 204 et de la ligne de données 242 et raccordé à la ligne de grille 204 et à la ligne de données 242. Le transistor en couches minces T comporte une électrode de grille 202, une première couche semiûconductrice 226, une électrode source 238 et une électrode de drain 240. Une partie de la ligne de grille 204 fonctionne en R VBresets'26 1001261 I7-061 2 1 1-tradTXT doc - 12 décembre 2006 - 1734 tant que l'électrode de grille 202. La première couche semiûconductrice 226 est disposé sur l'électrode de grille 202 et comporte une couche active 234. Les électrodes source et drain 238 et 240 sont formées sur la première couche semiûconductrice 226 et sont écartées l'une de l'autre.
Une seconde couche semiûconductrice 228 est formée sous la ligne de données 242. La seconde couche semiûconductrice 228 s'étend à partir de la première couche semiûconductrice 226. La seconde couche semiûconductrice 228 est partiellement exposée au niveau des deux côtés de la ligne de données 242. Des électrodes communes 252 et des électrodes de pixel 250 sont formées dans la région de pixel P. Les électrodes de pixel 250 sont raccordés à l'électrode de drain 240, et les électrodes communes 252 sont raccordés à la seconde ligne commune 206b. Les électrodes communes 252 et les électrodes de pixel 250 sont transparentes et ont une forme de tige. Les électrodes communes 252 et les électrodes de pixel 250 sont courbées.
Une partie de l'électrode de drain 240 s'étend auûdessus de la première ligne commune 206a. L'électrode de drain 240 chevauche la première ligne commune 206a pour former un condensateur de stockage Cst, dans lequel la première ligne commune 206a agit en tant que première électrode du condensateur de stockage Cst, et la partie de l'électrode de drain 240 fonctionne en tant qu'une seconde électrode du condensateur de stockage Cst. Un motif bloquant 210 est formé sous la seconde couche semiûconductrice 228. Le motif bloquant 210 peut avoir la même largeur ou une largeur plus large que la seconde couche semiùconductrice 228. Ici, pour empêcher un courtùcircuit, les motifs communs 108 de la figure 3 ne sont pas formés. Les électrodes communes 252 qui sont adjacentes à la ligne de données 242 ont une largeur plus large que celle du premier mode de réalisation et fonctionnent en tant que le motif commun 108 de la figure 3 dans le premier mode de réalisation. Les figures 8A et 8B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon le deuxième mode de réalisation de la présente invention. Les figu-30 res 8A et 8B correspondent à la ligne VIIùVII et la ligne VIIIùVIII de la figure 7, respectivement. Sur les figures 8A et 8B, le dispositif LCD à mode IPS du deuxième mode de réalisation comporte un premier substrat 200, un second substrat 400, et une couche de cristaux liquides LC intercalée entre les premier et second substrats 200 et 400. 35 Les premier et second substrats 200 et 400 peuvent être transparents. Les électrodes communes 252, des électrodes de pixel 250, et un transistor en couches minces T sont formés sur le premier substrat 200. Les électrodes communes 252 et les électrodes de pixel 250 sont disposées dans une région de pixel P et sont R.Brevets' 26100\26117-061211 -tr,IdTX-F doc - 12 décembre 2006 -13'34 sensiblement transparentes. Chacune parmi les électrodes communes 252 et les électrodes de pixel 250 peuvent avoir une forme de tige. Les électrodes communes 252 alternent avec les électrodes de pixel 250. Le transistor en couches minces T est disposé dans une région de commutation S. Le transistor en couches minces T comporte une électrode de grille 202, une couche d'isolation de grille 212, une première couche semiùconductrice 226, une électrode source 238 et une électrode de drain 240. La première couche semiùconductrice 226 est composée d'une couche active 234 et d'une couche de contact ohmique 236. Une ligne de données 242 est formée le long d'un côté de la région de pixel P.
Une seconde couche semiùconductrice 228 est formée sous la ligne de données 242. La seconde couche semiùconductrice 228 s'étend à partir de la première couche semi-conductrice 226 et comporte une couche de silicium amorphe intrinsèque 216 et une couche de silicium amorphe dopé par des impuretés 218. La couche de silicium amorphe intrinsèque 216 de la seconde couche semiùconductrice 228 est exposée au niveau des deux côtés de la ligne de données 242. Une ligne de grille 204 est en outre formée le long d'un autre côté de la région de pixel P sur le premier substrat 200. Une partie de la ligne de grille 204 fonctionne en tant que l'électrode de grille 202. Bien que non représentée sur la figure, la ligne de grille 204 croise la ligne de données 242 pour définir la région de pixel P. Une première ligne commune 206a et une seconde ligne commune 206b de la figure 7 sont écartées de la ligne de grille 204 sur le premier substrat 200. Un motif bloquant 210 est formé sous la ligne de données 242. Le motif bloquant 210 peut être formé du même matériau et être dans la même couche que la ligne de grille 204, l'électrode de grille 202, et les première et seconde lignes communes 206a et 206b. Le motif bloquant 210 empêche une lumière émise à partir d'un rétroéclairage, qui peut être disposé au niveau d'un côté arrière du premier substrat 200, d'atteindre la seconde couche semiùconductrice 228. Dans la mesure où le motif bloquant 210 protège de la lumière, des courants dans la seconde couche semiùconductrice 228 peuvent être évités. Ainsi, un bruit d'ondulation peut être empêché. Une matrice noire 402 et une couche 404 de filtres chromatiques sont formées sur une surface interne du second substrat 400. La matrice noire 402 est disposée auùdessus de la ligne de grille 204, la ligne de données 242 et le transistor en couches minces T. La couche 404 de filtres chromatiques est disposée auùdessus de la région de pixel P. Le substrat de réseau selon le deuxième mode de réalisation peut être fabriqué au travers des mêmes processus que ceux selon le premier mode de réalisation, et ce processus ne sera pas décrit. R\Brevets\26100/26 1 1 7-061 2 1 1-rradTXT doc - 12 décembre 2006 - 19/34 Dans les premier et deuxième modes de réalisation, le motif bloquant est formé sous la seconde couche semi-conductrice et empêche la lumière d'entrer dans la seconde couche semi-conductrice. Dans un troisième mode de réalisation, le motif bloquant est formé au-dessus de la seconde couche semi-conductrice. Donc, bien qu'une lumière puisse atteindre la seconde couche semi-conductrice et des courants puissent être générés dans la seconde couche semi-conductrice, un bruit d'ondulation peut être empêché par des effets de blindage. Les figures 9A et 9B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon le troisième mode de réalisation.
Sur les figures 9A et 9B, le dispositif LCD à mode IPS du troisième mode de réalisation comporte un premier substrat 200, un second substrat 400, et une couche de cristaux liquides LC intercalée entre les premier etsecond substrats 200 et 400. Les premier et second substrats 200 et 400 peuvent être transparents. Les électrodes communes 252, des électrodes de pixel 250, des motifs communs 208 et un transistor en couches minces T sont formés sur le premier substrat 200. Les électrodes communes 252 et les électrodes de pixel 250 sont disposées dans une région de pixel P et sont sensiblement transparentes. Chacune parmi les électrodes communes 252 et les électrodes de pixel 250 peut avoir une forme de tige. Les électrodes communes 252 alternent avec les électrodes de pixel 250. Le transistor en couches minces T est disposé dans une région de commutation S. Le transistor en couches minces T comporte une électrode de grille 202, une couche d'isolation de grille 212, une première couche semiconductrice 226, une électrode source 238 et une électrode de drain 240. La première couche semi-conductrice 226 est composée d'une couche active 234 et d'une couche de contact ohmique 236. Les motifs communs 208 sont formés le long de périphéries de la région de pixel P. Une ligne de données 242 est formée le long d'un côté de la région de pixel P. Une seconde couche semi-conductrice 228 est formée sous la ligne de données 242. La seconde couche semi-conductrice 228 s'étend à partir de la première couche semi-conductrice 226 et comporte une couche de silicium amorphe intrinsèque 216 et une couche de silicium amorphe dopé par des impuretés 218. La couche de silicium amorphe intrinsèque 216 de la seconde couche semi-conductrice 228 est exposée au niveau des deux côtés de la ligne de données 242. Une ligne de grille 204 est en outre formée le long d'un autre côté de la région de pixel P sur le premier substrat 200. Une partie de la ligne de grille 204 fonctionne en tant que l'électrode de grille 202. Bien que non représentée sur la figure, la ligne de grille 204 croise la ligne de données 242 pour définir la région de pixel P. Une ligne commune 206 est écartée de la ligne de grille 204 sur le premier substrat 200. R VBrevets` 26100A26117-061211.tradTXT. doc - 12 décembre 2006 - 20634 Un motif bloquant 256 est formé auùdessus de la ligne de données 242. Le motif bloquant 256 peut être formé du même matériau et dans la même couche que les électrodes communes 252 et les électrodes de pixel 250. Le motif bloquant 256 a une largeur plus large que la seconde couche semiùconductrice 228 et couvre la seconde couche semiùconductrice 228. Le motif bloquant 256 est au contact, de manière aléatoire, de la ligne de données 242 au travers des trous de contact de données CH formés dans une couche de passivation 246. Une matrice noire 402 et une couche 404 de filtres chromatiques sont formées sur une surface interne du second substrat 400. La matrice noire 402 est l o disposée sur la ligne de grille 204, la ligne de données 242 et le transistor en couches minces T. La couche 404 de filtres chromatiques est disposée auùdessus de la région de pixel P. Même si des courants peuvent être générés dans la seconde couche semiùconductrice 228 à cause d'une lumière provenant d'un rétroéclairage, le motif 15 bloquant 256 forme un blindage contre un champ électrique provenant de la seconde couche semiùconductrice 228, et le couplage entre la seconde couche semiùconductrice 228 et les électrodes de pixel et communes 250 et 252 peut être minimisé. Par conséquent, un bruit d'ondulation sur l'écran du dispositif LCD à mode IPS peut être diminué. 20 Tel qu'énoncé ciùdessus, le motif bloquant 256 est au contact de la ligne de données 242. Bien que la ligne de données 242 puisse être coupée, des signaux peuvent être fournis sur l'ensemble de la ligne de données 242 au travers du motif bloquant 256. Le motif bloquant 256 peut fonctionner en tant qu'une ligne de réparation. 25 Le substrat de réseau selon le troisième mode de réalisation peut être fabriqué au travers des mêmes processus que ceux selon le premier mode de réalisation, à l'exception du motif bloquant et des trous de contact de données. C'estùàùdire, les trous de contact de données sont forrnés au travers du même processus qu'un trou de contact drain, et le motif bloquant est formé au travers du même processus que les 30 électrodes de pixel et les électrodes communes. Les motifs bloquants peuvent être formés sous la seconde couche semiùconductrice et auùdessus de la seconde couche semiùconductrice, respectivement. Les figures 10A et l0B sont des vues en coupe transversale d'un dispositif LCD à mode IPS selon un quatrième mode de réalisation. 35 Sur les figures l0A et 10B, le dispositif LCD à mode IPS comporte un premier substrat 200, un second substrat 400, et une couche de cristaux liquides LC intercalée entre les premier et second substrats 200 et 400. Les premier et second substrats 200 et 400 peuvent être transparents. RABrevets\26100'261 17-0612 1 1-oadrXT doc - 12 décembre 2006 - 21'34 Des électrodes communes 252, des électrodes de pixel 250, des motifs communs 208 et un transistor en couches minces T sont formés sur le premier substrat 200. Les électrodes communes 252 et les électrodes de pixel 250 sont disposées dans une région de pixel P et sont sensiblement transparentes. Chacune parmi les électrodes communes 252 et les électrodes de pixel 250 peut avoir une forme de tige. Les électrodes communes 252 alternent avec les électrodes de pixel 250. Le transistor en couches minces T est disposé dans une région de commutation S. Les motifs communs 208 sont formés le long de périphéries de la région de pixel P. Le transistor en couches minces T comporte une électrode de grille 202, une couche d'isolation de grille 212, une première couche semi-conductrice 226, une électrode source 238 et une électrode de drain 240. La première couche semi--conductrice 226 est composée d'une couche active 234 et d'une couche de contact ohmique 236. Une ligne de données 242 est formée le long d'un côté de la région de pixel P. Une seconde couche semi-conductrice 228 est formée sous la ligne de données 242.
La seconde couche semi-conductrice 228 s'étend à partir de la première couche semi-conductrice 226 et comporte une couche de silicium amorphe intrinsèque 216 et une couche de silicium amorphe dopé par des impuretés 218. La couche de silicium amorphe intrinsèque 216 de la seconde couche semi-conductrice 228 est exposée au niveau des deux côtés de la ligne de données 242.
Une ligne de grille 204 est en outre formée sur le premier substrat 200. Une partie de la ligne de grille 204 fonctionne en tant que l'électrode de grille 202. Bien que non représentée sur la figure, la ligne de grille 204 croise la ligne de données 242 afin de définir la région de pixel P. Une ligne commune 206 est écartée de la ligne de grille 204 sur le premier substrat 200.
Un premier motif bloquant 210 est formé sous la ligne de données 242 et un second motif bloquant 256 est formé auûdessus de la ligne de données 242. Le premier motif bloquant 210 peut être formé du même matériau et être dans la même couche que la ligne de grille 204, la ligne commune 206, et le motif commun 208. Le second motif bloquant 256 peut être formé du même matériau et dans la même couche que les électrodes communes 252 et les électrodes de pixel 250. Le second motif bloquant 256 est au contact, de manière aléatoire, de la ligne de données 242 au travers de trous de contact de données CH dans la couche de passivation 246. Le second motif bloquant 256 a une largeur plus large que la seconde couche semi--conductrice 228 et couvre la seconde couche semi-conductrice 228. Le premier motif bloquant 210 peut avoir une largeur plus étroite que la seconde couche semi-conductrice 228, ou le premier motif bloquant 210 peut avoir la même largeur ou une largeur plus large que la seconde couche semiûconductrice 228. R ABrevets\26100A26117-061211-tradTXT (foc 12 décembre 2006 - 22734 Cependant, étant donné que le second motif bloquant 256 est formé auùdessus de la ligne de données 242, on préfère former le premier motif bloquant 210 avec une largeur plus étroite que la seconde couche semiùconductrice 228. Plus particulièrement, le premier motif bloquant 210, la seconde couche semiùconductrice 228 et la ligne de données 242 peuvent être mal alignées et un côté de la seconde couche semiùconductrice 228 peut plus s'éloigner du premier motif bloquant 210 que l'autre côté. Une capacité de couplage peut être générée entre la seconde couche semiùconductrice 228 et les électrodes communes 252 ou entre la seconde couche semiùconductrice 228 et les électrodes de pixel 250; cependant, le second motif bloquant 256 peut constituer un blindage face à la capacité de couplage. Ainsi un bruit d'ondulation peut être empêché. Entre temps, le second motif bloquant 256 est au contact de la ligne de données 242. Bien que la ligne de données 242 puisse être brisée, des signaux peuvent être fournis à la ligne de données 242 au travers du second motif bloquant 256. Le second motif bloquant 256 peut fonctionner en tant qu'une ligne de répara- tion. Une matrice noire 402 et une couche 404 de filtres chromatiques sont formées sur une surface interne du second substrat 400. La matrice noire 402 est disposée auùdessus de la ligne de grille 204, la ligne de données 242 et le transistor en couches minces T. La couche 404 de filtres chromatiques est disposée au niveau de la région de pixel P. Le substrat de réseau selon le quatrième mode de réalisation peut être fabriqué au travers des mêmes processus que ceux selon le premier mode de réalisation, à l'exception des trous de contact de données et du second motif bloquant. C'estùà dire, les trous de contact de données CH exposant partiellement la ligne de données 242 sont formés au travers du troisième processus de masquage destiné à former le trou de contact drain. Le second motif bloquant 256 est formé auùdessus de la ligne de données 242 au travers du quatrième processus de masquage destiné à former Ies électrodes communes 252 et les électrodes de pixel 250.
Dans la présente invention, lorsqu'une couche semiùconductrice est formée sous une ligne de données et est exposée au niveau des deux côtés de la ligne de données, un motif bloquant est formé sous la couche semiùconductrice ou auùdessus de la ligne de données. Le motif bloquant empêche une lumière d'entrer dans la couche semiùconductrice ou constitue un blindage contre un champ électrique provenant de la couche semiùconductrice. Un bruit d'ondulation peut être empêché et un dispositif LCD ayant une haute qualité peut être mis à disposition. Le motif bloquant formé auùdessus de la ligne de données peut être raccordé à la ligne de données et peut agir en tant qu'une ligne de réparation si la ligne de R-ABrevets\26100A_26117-061211-;radFXT doc - 12 décembre 2006 - 23/34 données est coupée. Ceci peut diminuer le nombre de produits défectueux et augmenter des rendements de production. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ciùdessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention. Ainsi, diverses modifications et variations peuvent apparaître à l'homme du métier qui restent comprises dans la portée des revendications. R ,Breeets\261001261 17-06121 1-tradTXT dec - 12 décembre 2006 - 24'34

Claims (9)

REVENDICATIONS
1. Substrat de réseau destiné à un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comprenant: - un substrat (100; 200); - une ligne de grille (104; 204) disposée le long d'une première direction sur le substrat (100; 200); - une ligne de données (142; 242) disposée le long d'une seconde direction et croisant la ligne de grille (104; 204) afin de définir une région de pixel to (P); - un transistor en couches minces (T) raccordé à la ligne de grille (104; 204) et à la ligne de données (142; 242); - des électrodes de pixel (150; 250) disposées dans la région de pixel (P) et raccordées au transistor en couches minces (T); 15 - des électrodes communes (152; 252) disposées dans la région de pixel (P) et alternant avec les électrodes de pixels (150; 250); - une couche semiûconductrice (128; 228) disposée sous la ligne de données (104; 204) et comportant une portion ayant une largeur plus grande qu'une largeur de la ligne de données (142; 242); et 20 - un premier motif bloquant (210) comprenant un matériau opaque disposé sous la couche semiûconductrice (128; 228).
2. Substrat de réseau selon la revendication 1, dans lequel le premier motif bloquant (210) est formé du même matériau et dans une même couche que la 25 ligne de grille (104; 2.04).
3. Substrat de réseau selon la revendication 1 ou 2, comprenant en outre une ligne commune (106; 206a; 206b) le long de la première direction sur le substrat (100; 200).
4. Substrat de réseau selon la revendication 3, comprenant en outre des motifs communs (108; 208) le long des périphéries de la région de pixel (P) et raccordés à la ligne commune (106; 206a, 206b) pour former une boucle fermée. 35
5. Substrat de réseau selon la revendication 4, dans lequel le premier motif bloquant (210) a une largeur plus petite que la largeur de la portion de la couche semiûconductrice (128; 228). RVBrevets\26100A261 I i-061211-tradfa f doc - 12 décembre 7006 - 25133 30
6. Substrat de réseau selon la revendication 5, dans lequel le premier motif bloquant (210) blinde plus de 40 % de la couche semiùconductrice (128; 228).
7. Substrat de réseau selon la revendication 4, dans lequel les électrodes communes (152; 252) sont au contact des motifs communs (108; 208).
8. Substrat de réseau selon l'une quelconque des revendications 1 à 7, comprenant en outre une première ligne commune (206a) et une seconde ligne l0 commune (206b) disposées le long de la première direction et au niveau de côtés opposés de la région de pixel (P).
9. Substrat de réseau selon la revendication 8, dans lequel le premier motif bloquant (210;1 a une largeur semblable ou plus large que la largeur de la 15 portion de la couche semiùconductrice (128; 228). Substrat de réseau selon la revendication 8, dans lequel les électrodes communes (152; 252) sont au contact de la seconde ligne commune (206b). 20 11. Substrat de réseau selon l'une quelconque des revendications 1 à 10, comprenant en outre un second motif bloquant (256) auùdessus de la ligne de données (104; 204), dans lequel le second motif bloquant (256) couvre sensiblement la couche semiùconductrice (128; 228). 2.5 12. Substrat de réseau selon la revendication 11, dans lequel le second motif bloquant (256) est au contact de la ligne de données (142; 242). 13. Substrat de réseau selon la revendication 11, dans lequel le second motif bloquant (256) est formé d'un même matériau et dans une même couche que 30 les électrodes communes (152; 252) et les électrodes de pixel (150; 250). 14. Substrat de réseau selon l'une quelconque des revendications 1 à 13, dans lequel la couche semiùconductrice (128; 228) comporte une couche de silicium amorphe intrinsèque (114; 216) et une couche de silicium amorphe dopé par des 35 impuretés (116; 218), et la couche de silicium amorphe intrinsèque (114; 216) est la portion ayant la largeur plus grande que la largeur de la ligne de données (142; 242). R 'd3revetsV26100261 1 7-061 2 1 1-tradTXT doc - 12 décembre 2006 - 26/34 27 15. Substrat de réseau destiné à un dispositif d'affichage à cristaux liqui- des à mode à commutation dans le plan comprenant: - un substrat (100; 200); - une ligne de grille (104; 204) disposée sur le substrat; - une ligne de données (142; 242) disposée sur le substrat (100; 200); - une ligne de données (142; 242) croisant la ligne de grille (104; 204) afin de définir une région de pixel (P); - un transistor en couches minces (T) raccordé à la ligne de grille (104; 204) et à la ligne de données (142; 242); l0 - des électrodes de pixel (150; 250) disposées dans la région de pixel (P) et raccordées au transistor en couches minces (T); - des électrodes communes (152; 252) disposées dans la région de pixel (P) et alternant avec les électrodes de pixel (150; 250); - une couche semiùconductrice (128; 228) disposée sous la ligne de 15 données (142; 242) et comportant une portion ayant une largeur plus grande qu'une largeur de la ligne de données (142; 242); et - un premier motif bloquant (210) auûdessus de la ligne de données (142; 242) et couvrant sensiblement la couche semiûconductrice (128; 228). 20 16. Substrat de réseau selon la revendication 15, dans lequel le premier motif bloquant (210) est au contact de la ligne de données (142; 242). 17. Substrat de réseau selon l'une quelconque des revendications 15 ou 16, comprenant en outre un second rnotif bloquant (256) sous la couche semiû25 conductrice (128; 228), dans lequel le second motif bloquant (256) est formé d'un même matériau et dans une même couche que la ligne de grille (104; 204). 18. Dispositif d'affichage à cristaux liquides à mode à commutation dans le plan, comprenant: 30 - des premier et second substrats (100; 200; 300; 400) écartés l'un de l'autre; - un matériau à cristaux liquides disposé entre les premier et second substrats (100; 200; 300; 400); - une ligne de grille (104; 204) disposée sur une surface interne du 35 premier substrat (10C); 200); - une ligne de données (142; 242) croisant la ligne de grille (104; 204) afin de définir une région de pixel (P); R :Brecets,26100A26117-061211-1radTXT. doc - 12 décembre 2006 - 27?34- un transistor en couches minces (T) au contact de la ligne de grille (104; 204) et de la ligne de données (142; 242); - des électrodes de pixel (150; 250) dans la région de pixel (P) et raccordées au transistor en couches minces (T); - des électrodes communes (152; 252) disposées dans la région de pixel (P) et alternant avec les électrodes de pixel (150; 250); - une couche semiûconductrice (128; 228) disposée sous la ligne de données (142; 242) et comportant une portion ayant une largeur plus grande qu'une largeur de la ligne de données (142; 242); - un motif bloquant (110; 210; 256) comprenant un matériau opaque disposé sous la couche semiûconductrice (128; 228); - une matrice noire (302; 402) sur une surface interne du second substrat (300; 400); et - une couche (304; 404) de filtres chromatiques sur la surface interne du 15 second substrat (300; 400). 19. Dispositif d'affichage à cristaux liquides à mode à commutation dans le plan, comprenant: - un premier et un second substrats (100; 200; 300; 400) écartés l'un de 20 l'autre; - un matériau à cristaux liquides disposé entre les premier et second substrats (100; 200; 300; 400); - une ligne de grille (104; 204) sur une surface interne du premier substrat (100; 200); 25 - une ligne de données (142; 242) croisant la ligne de grille (104; 204) afin de définir une région de pixel (P); - un transistor en couches minces (T) raccordé à la ligne de grille (104; 204) et à la ligne de données (142; 242); - des électrodes de pixel (150; 250) dans la région de pixel (P) et 30 raccordées au transistor en couches minces (T); - des électrodes communes (152; 252) dans la région de pixel (P) et alternant avec les électrodes de pixel (150; 250); - une couche semiûconductrice (128; 228) sous la ligne de données (142; 242) et comportant une portion ayant une largeur plus grande qu'une largeur de 35 la ligne de données (142; 242); - un premier motif bloquant (210) comprenant un matériau opaque et disposé sous la couche semiûconductrice (128; 228); R.ABrevets\26100A26117-061211-tradTXT doc - 12 décembre 2006 - 28/34- un second motif bloquant (256) disposé auûdessus de la ligne de données (142; 242) et couvrant sensiblement la couche semiûconductrice (128; 228); - une matrice noire (302; 402) sur une surface interne du second substrat (300; 400); et - une couche (304; 404) de filtres chromatiques sur la surface interne du second substrat (300; 400). 20. Dispositif d'affichage à cristaux liquides à mode à commutation dans le plan selon la revendication 19, dans lequel le second motif bloquant (256) est au contact de la ligne de données (142; 242). 21. Procédé de fabrication d'un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comprenant les étapes consistant à: - former une ligne de grille (104; 204), une électrode de grille (102; 202), et un premier motif bloquant (210) sur un substrat (100; 200) au travers d'un premier processus de masquage; - former une couche d'isolation de grille (112; 212), une couche de silicium intrinsèque (114; 216), une couche de silicium dopé par des impuretés (116; 218) et une couche de matériau conducteur (118) sur le substrat comportant la ligne de grille (104; 204), l'électrode de grille (102; 202) et le premier motif bloquant (210); -former une première couche semiûconductrice (126; 226), une électrode source (138; 238), une électrode de drain (140; 240), une ligne de données (142; 242) et une seconde couche semiûconductrice (128; 228) par reproduction de motifs sur la couche de matériau conducteur (118), la couche de silicium dopé par des impuretés (116; 218) et la couche de silicium intrinsèque (114; 216) au travers d'un deuxième processus de masquage, la ligne de données (142; 242) croisant la ligne de grille (104; 204) afin de définir une région de pixel (P) et se trouvant au dessus de la seconde couche semiùconductrice (122, 128), dans lequel une portion de la seconde couche semiûconductrice (128; 228) a une largeur plus grande qu'une largeur de la ligne de données (142; 242) et est disposée auûdessus du premier motif bloquant (210); - former une couche de passivation (146; 246) ayant un premier trou de contact exposant l'électrode de drain (140; 240) au travers d'un troisième processus de masquage; et former des électrodes de pixel (150; 250) et des électrodes communes (152; 252) au travers d'un quatrième processus de masquage, dans lequel les R 'Brevets\26100/26117-06121 1-tradTXT. doc - 12 décembre 2006 -29/34électrodes de pixel (150; 250) sont au contact de l'électrode de drain (140; 240) au travers du premier trou de contact et alternent avec les électrodes communes (152; 252). 22. Procédé selon la revendication 21, dans lequel le premier motif bloquant (210) a une largeur plus petite que la largeur de la portion de la seconde couche semiùconductrice (128; 228). 23. Procédé selon la revendication 22, dans lequel le premier motif bloquant (210) blinde plus de 40 % de la seconde couche semiùconductrice (128; 228). 24. Procédé selon l'une quelconque des revendications 21 à 23, dans lequel le premier processus de masquage comporte en outre l'étape consistant à former une ligne commune (106; 206a, 206b) et des motifs communs (108; 208), la ligne commune (106; 206a, 206b) étant parallèle à la ligne de grille (104; 204), les motifs communs (108; 208) formant une boucle fermée avec la ligne commune (106; 206a, 206b). 25. Procédé selon la revendication 24, dans lequel les électrodes commu- nes (152; 252) sont au contact des motifs communs (108; 208). 26. Procédé selon l'une quelconque des revendications 21 à 25, dans lequel le premier processus de masquage comporte en outre l'étape consistant à former une première ligne commune (206a) et une seconde ligne commune (206b), les première et seconde lignes communes (206a, 206b) étant parallèles à la ligne de grille (104; 204) et disposées au niveau de côtés opposés de la région de pixel (P). 27. Procédé selon la revendication 26, dans lequel le premier motif bloquant (210) a une largeur semblable ou plus large que la largeur de la portion de la seconde couche semiùconductrice (128; 228). 28. Procédé selon la revendication 26, dans lequel les électrodes communes (152; 252) sont au contact de la seconde ligne commune (206b). 29. Procédé selon l'une quelconque des revendications 21 à 28, dans lequel le troisième processus de masquage comporte en outre l'étape consistant à former un second trou de contact exposant la ligne de données (142; 242) et le R Brevets V26l00A26117- 06121 I-tradTXT doc - 12 décembre 2006 -30/34.35quatrième processus de masquage comporte en outre l'étape consistant à former un second motif bloquant (256) auûdessus de la ligne de données (142; 242) et couvrant sensiblement la seconde couche semiûconductrice (128; 228). 30. Procédé selon la revendication 29, dans lequel le second motif bloquant (256) est au contact de la ligne de données (142; 242) au travers du second trou de contact. 31. Procédé selon l'une quelconque des revendications 21 à 30, dans l0 lequel le deuxième processus de masquage comporte en outre les étapes consistant à: - former une couche de réserve photosensible (120) sur la couche de matériau conducteur (118); - disposer un masque (M) au-dessus de la couche de réserve photosensible (120) et exposer la couche de réserve photosensible (120) à une 15 lumière, le masque (M) comportant une portion de transmission de lumière (BI), une portion bloquant une lumière (B2) et une portion de demi transmission de lumière (B3); - former des premier et second motifs de réserve photosensible (124a, 124b) en développant la couche de réserve photosensible (120), le premier motif de 2.0 réserve photosensible (124a) ayant des première et seconde parties, le second motif de réserve photosensible (124b) correspondant à la ligne de données (142; 242), dans lequel la première partie correspond aux électrodes source et drain (138; 238) et (140; 240), et la seconde partie correspond à l'électrode de grille (102; 202) entre les électrodes source et drain (138; 238) et (140; 240) et est plus mince que la première 25 partie; -former un motif métallique (130, 132) et un motif semiûconducteur par reproduction de motif sur la couche de matériau conducteur (118), la couche de silicium dopé par des impuretés (116; 218) et la couche de silicium intrinsèque (114; 216) en utilisant les premier et second motifs de réserve photosensible (124a, 124b) 30 en tant qu'un masque (M); -éliminer la seconde partie du premier motif de réserve photosensible (124a) pour exposer de ce fait une portion de silicium dopé par des impuretés du motif semiûconducteur; - éliminer la portion de silicium dopé par des impuretés exposée du 35 motif semiûconducteur; et - éliminer la première partie du premier motif de réserve photosensible (124a) et du second motif de réserve photosensible (124b). R VBrevets\26100`.26117-061211-tradTXT doc - 12 décembre 2006 - 3113432. Procédé de fabrication d'un substrat de réseau pour un dispositif d'affichage à cristaux liquides à mode à commutation dans le plan comprenant les étapes consistant à: former une ligne de grille (104; 204) et une électrode de grille (102; 202) sur un substrat (100; 200) au travers d'un premier processus de masquage; - former une couche d'isolation de grille (112; 212), une couche de silicium intrinsèque (114; 216), une couche de silicium dopé par des impuretés (116; 218) et une couche de matériau conducteur (118) sur le substrat (100; 200) comportant la ligne de grille (104; 204) et l'électrode de grille (102; 202); former une première couche semiùconductrice (126; 226), une électrode source (138; 238), une électrode de drain (140; 240), une ligne de données (142; 242) et une seconde couche semiùconductrice (128; 228) par reproduction de motifs sur la couche de matériau conducteur (118), la couche de silicium dopé par des impuretés (116; 218), et la couche de silicium intrinsèque (114; 216) au travers d'un deuxième processus de masquage, dans lequel la reproduction de motifs comprend l'étape consistant à exposer partiellement la seconde couche semiùconductrice (128; 228) au niveau des deux côtés de la ligne de données (142; 242); -former une couche de passivation (146; 246) ayant un premier trou de contact et un second trou de contact au travers d'un troisième processus de masquage, le premier trou de contact exposant l'électrode de drain (140; 240), le second trou de contact exposant la ligne de données (142; 242); et - former des électrodes de pixel (150; 250), des électrodes communes (152; 252) et un premier motif bloquant (210) au travers d'un quatrième processus de masquage, dans lequel les électrodes de pixel (150; 250) sont au contact de l'élec- trode de drain (140; 240) au travers du premier trou de contact et alternent avec les électrodes communes (152; 252) et le premier motif bloquant (210) est au contact de la ligne de données (142; 242) et est formé auùdessus de la seconde couche semiùconductrice (128; 228). 33. Procédé selon la revendication 32, dans lequel le premier motif bloquant (210) couvre sensiblement la seconde couche semiùconductrice (128; 228). 34. Procédé selon la revendication 32, dans lequel la seconde couche semiùconductrice (128; 228) comporte une couche de silicium intrinsèque (114; 216) à motifs et une couche de silicium dopé par des impuretés (116; 218) à motifs formant la base de la ligne de données (142; 242), dans lequel la couche de silicium intrinsèque (114; 216) à motifs a une largeur plus grande qu'une largeur de la ligne de données (142; 242). R`.Brevets\2610016117-06121 I-tradTXT dot - 12 décembre 2006 - 32'34 535. Procédé selon la revendication 32, dans lequel le premier processus de masquage comporte en outre l'étape consistant à former un second motif bloquant (256) comprenant un matériau opaque sur le substrat (100; 200). 36. Procédé selon la revendication 35, dans lequel le second motif bloquant est disposé sous la seconde couche semiùconductrice (128; 228). RABrevetsV26100A26117-06121 I-iradTXT doc 12 décembre 2006 -33/34
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