FR2912552A1 - Structure multicouche et son procede de fabrication. - Google Patents

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Abstract

L'invention concerne procédé de fabrication d'une structure multicouche comprenant au moins les étapes suivantes:a) croissance épitaxiale (S1) d'une couche de croissance sur un substrat de silicium,b) formation d'au moins un plot (S2, S3) dans la couche de croissance,c) dépôt d'une couche d'oxyde (S5) sur le substrat de silicium,d) transfert d'une couche active de silicium (S7-S10) sur la couche d'oxyde,e) formation d'une cavité (S11, S12) dans la couche active de silicium et dans la couche d'oxyde au dessus de chaque plot,f) croissance d'un matériau de type III-V (S14) à partir de chaque plot de la couche de croissance découvert dans la cavité.

Description

Domaine technique et art antérieur La présente invention concerne un
procédé de fabrication de structures composites multicouches facilitant l'intégration de composants/fonctionnalités électroniques, optoélectroniques et/ou de puissance. La réalisation de structures permettant d'intégrer sur une même plateforme des composants électroniques de type MOS (par exemple circuits CMOS) et des composants électroniques, optoélectroniques et/ou de puissance de type III-V (par exemple transistors ou sources/détecteurs optiques) repose sur la capacité à associer sur un même substrat : des couches de haute qualité cristalline de silicium monocristallin permettant la réalisation de composants électroniques de type MOS, et - des matériaux de type III-V (GaAs, InP ainsi que leurs alliages) pour la réalisation de composants électroniques, optoélectroniques et/ou de puissance de type III-V.
De nombreuses techniques ont été expérimentées par des équipes de chercheurs pour trouver une méthodologie de fabrication satisfaisante de ces couches. La croissance épitaxiale directe de matériaux III-V (par exemple GaAs, InP, alliages,...) sur silicium par la technique CVD (pour "Chemical Vapor Deposition", dépôt chimique en phase vapeur) ou MBE (pour "Molecular Beam Epitaxy", épitaxie par jet moléculaire) ont été étudiées durant les dernières décades sans toutefois obtenir de résultats probants en terme de qualité cristalline (problèmes de dislocation émergeantes, de domaines d'antiphase, de défauts ponctuels...).
Selon une autre technique connue, il est possible de reporter physiquement une couche mince monocristalline de matériau InP, GaAs sur un substrat silicium sans altérer significativement la qualité cristalline intrinsèque de ces couches, comme notamment décrit dans le document 3alaguier; Transfer of 3 in GaAs film on silicon substrate, ELECTRONICS LE 1 'ERS, 19th February 1998 Vol. 34 No. 4 pp. 408-409). Ce report de couche est réalisé à l'aide de la technologie Smart CutTM bien connue dont un exemple de mise en oeuvre est notamment décrit dans le document US 5 374 564 ou dans l'article de Auberton-Hervé et al. intitulé "Why can Smart- Cut Change the future of microelectronics ?", Int. Journal of High Speed Electronics and Systems, Vol.10, Nol, 2000, p.131-146. En outre, il a été démontré qu'il est possible de combiner les techniques de croissance avec celles de report de couches pour intégrer les matériaux silicium et III-V sur une même plateforme mécanique.
Selon un premier mode de mise en oeuvre, une façon d'obtenir du GaAs sur une plaque de silicium de 200 mm de diamètre, sans disposer d'un substrat donneur de GaAs, consiste à réaliser la croissance du GaAs sur un substrat de germanium (Ge) monocristallin. La croissance de GaAs sur germanium permet d'obtenir une très bonne qualité de couches minces compte tenu du très faible désaccord de paramètre de maille entre ces deux matériaux. Néanmoins, compte tenu du prix et de la fragilité mécanique de ces substrats massifs, il est plus intéressant de réaliser un transfert de couche mince de germanium sur silicium (comme GaAs et. InP) puis de procéder à la croissance cristalline de GaAs. Le GaAs ainsi obtenu est de qualité équivalente à celui épitaxié sur substrat massif de GaAs. La structure GeOI (germanium sur silicium avec une couche intermédiaire de silice) a été démontrée en grand diamètre, c'est-à-dire jusqu'à 200 mm de diamètre. C'est à ce jour la méthodologie la plus directe pour combiner silicium et GaAs. Cependant, pour l'application visée dans la présente invention, à savoir intégration de fonctions microélectroniques, optoélectroniques et/ou de puissance sur des matériaux silicium et III-V, cette structure ne présente pas les meilleurs atouts. En effet, avec une structure reportée Ge/GaAs épitaxié, il est difficile de réaliser des composants CMOS sur le substrat support en silicium car il faut d'abord découvrir localement le silicium pour y fabriquer le circuit. En outre du problème de budget thermique propre à la fabrication, existe une topologie rendant délicate, voire impossible, la connexion électrique entre le circuit et le composant optique. Selon un deuxième mode de mise en oeuvre de cette technique, des structures avec une couche active de silicium pour les composants CMOS en surface et une couche optiquement active en dessous de la couche de silicium ont ainsi été développées pour palier ces inconvénients. Les documents US 6 645 829 et US 6 677 655 décrivent ainsi la fabrication de structures comportant des couches optiques actives enterrées telles que : - [Substrat Si/oxyde (SiO2)/couche Ge/couche Si] ou encore [Substrat Si/oxyde (SiO2)/couche Si/couche Ge oxyde (SiO2)/couche Si]. Cependant, dans ce type de structures, la couche optiquement active est toujours en contact direct avec une couche de silicium de plus ou moins bonne qualité selon les méthodes de fabrication (épitaxie ou collage) utilisées pour la réalisation de cette couche de silicium. Par ailleurs, le document US 2004/0252931 propose de former des structures multicouches par collage d'un dispositif électronique monolithique multicouche comprenant une couche électriquement active et une couche optiquement active, sur une autre couche, les couches électrique et optique pouvant être des couches SOI reportées sur substrat support
Résumé de l'invention
Pour pallier les inconvénients précités, la présente invention propose une solution qui permet de réaliser une structure multicouche intégrant de façon homogène des matériaux de type 111-V avec des couches actives de silicium, et ce tout en simplifiant le nombre d'étapes nécessaires afin d'améliorer les rendements de fabrication. A cet effet, l'invention concerne un procédé de fabrication d'une structure multicouche comprenant au moins les étapes suivantes: a) croissance épitaxiale d'une couche de croissance sur un substrat de silicium, b) formation d'au moins un plot dans la couche de croissance, c) dépôt d'une couche d'oxyde sur le substrat de silicium, d) transfert d'une couche de silicium sur la couche d'oxyde, e) formation d'une cavité dans les couches de silicium et d'oxyde au dessus de chaque plot, f) croissance d'un matériau de type III-V à partir de chaque plot de la couche de croissance découvert dans la cavité.
Grâce au procédé de l'invention, on obtient une structure comportant directement en surface à la fois une couche active de silicium pour les composants de type MOS et un ou plusieurs îlots de matériaux de type III-V pour des composants électroniques, optoélectroniques et/ou de puissance. Cette structure est en outre réalisée plus simplement qu'avec les procédés antérieurs, en particulier en raison du fait que le procédé de l'invention n'implique qu'un seul report de couche dans tout le cycle de fabrication. Selon un aspect de l'invention, dans l'étape b), chaque plot est réalisé par gravure chimique de la couche de croissance au travers d'un 20 premier masque d'ouverture appliqué sur ladite couche de croissance. Le nombre et la forme des plots peuvent être variés. Dans le cas de la formation d'une pluralité de plots, ceux-ci sont de préférence espacés uniformément les uns des autres. Selon un autre aspect de l'invention, dans l'étape e), la cavité est 25 réalisée par gravure chimique de la couche active de silicium et de la couche d'oxyde au travers d'un deuxième masque d'ouverture appliqué sur ladite couche active de silicium, ledit masque étant aligné sur chaque plot de la couche de croissance. Dans l'étape d), le transfert de la couche active de silicium peut 30 être réalisé par collage d'une structure SOI sur la couche d'oxyde, le substrat de base de la structure SOI étant retiré après collage. Le substrat de silicium est de préférence mais non exclusivement un substrat de silicium désorienté.
La couche de croissance peut être une couche de germanium et le matériau de type III-V peut être un matériau choisi parmi au moins l'arséniure de gallium (GaAs), le AIGaAs, et le InGaAs. Par ailleurs, la couche de croissance peut être également une couche nitrure d'aluminium (AIN). Dans ce cas, le matériau de type III-V peut être un matériau choisi parmi au moins le GaN, le AIGaN, InGaN et le ZnGaN. Le procédé peut comprendre en outre, après l'étape b) et avant l'étape c), au moins une étape de traitement thermique de manière à permettre la migration et l'annihilation des dislocations vers les bords de chaque plot. La présente invention concerne également une structure multicouche comprenant: un substrat de silicium, - au moins un plot d'une couche de croissance d'un matériau de type III-V, une couche d'oxyde sur le substrat de silicium, - une couche active de silicium sur la couche d'oxyde, la couche d'oxyde et la couche active de silicium comportant une cavité au dessus de chaque plot de la couche de croissance, ladite cavité étant remplie par un matériau de type III-V.
Brève description des figures Les caractéristiques et avantages de la présente invention ressortiront mieux de la description suivante, faite à titre indicatif et non limitatif, en regard des dessins annexés sur lesquels : - les figures 1A à 1K sont des vues schématiques en coupe 30 montrant la fabrication d'une structure multicouche conformément à un mode de mise en oeuvre de l'invention, - la figure 2 est un organigramme des étapes mises en oeuvre dans les figures 1A à 1K. 6 Exposé détaillé de modes de réalisation de l'invention
La présente invention s'applique d'une manière générale à la réalisation de structures multicouches, préférentiellement sous forme de plaques (wafers), permettant une intégration aisée de composants électroniques (par exemple transistors FET, MOSFET ou HBT), optoélectroniques (par exemple sources/détecteurs de lumière) et/ou de puissance (par exemple transistor à Très Haute Mobilité (HEMT)) à base de matériaux de type III-V au niveau d'un circuit microélectronique à base de technologie silicium. Ce type de circuit peut comporter tous les composants habituellement rencontrés en technologie silicium tels que ceux permettant de réaliser des fonctions logiques et/ou analogiques, des fonctions mémoires, etc.
A cet effet, la structure multicouche de la présente invention comprend une couche superficielle de silicium active et un ou plusieurs îlots de matériau III-V émergeant au niveau de cette couche de silicium. Un procédé de fabrication d'une structure multicouche conformément à un mode de réalisation de l'invention est maintenant décrit en référence aux figures 1A à 1K et 2. La première étape consiste à former, par croissance épitaxiale, une couche de germanium 2 sur un substrat de silicium 1 (étape S1, figure 1A). La couche de germanium 2 correspond à une couche de croissance, c'est-à-dire une couche de nucléation ou de germe de croissance, à partir de laquelle un matériau III-V sera ultérieurement formé par reprise de croissance épitaxiale sélective. La croissance épitaxiale est une technique bien connue et ne sera, par conséquent, pas décrite plus en détail. La couche de germanium 2 ainsi formée présente une épaisseur comprise entre 100 nanomètres et 10 microns environ et possède une densité de dislocation comprise entre 1.106/cm2 et 1 .108/cm2 environ. Le substrat de silicium 1 peut être formé d'un substrat de silicium orienté (axe cristallin et la normale de la surface (100) alignés) ou désorienté (présence d'un angle, encore appelé "miscut" ou "offcut", entre axe cristallin et la normale de la surface (100)). Le substrat 1 est de préférence mais non obligatoirement un substrat de silicium désorienté car il permet d'obtenir une couche de croissance épitaxiale avec très peu de défauts.
La deuxième étape consiste à former un ou plusieurs plots de germanium à partir de la couche de germanium 2. Dans l'exemple présentement décrit, on applique sur la couche de germanium 2 un masque 10, par exemple par lithographie (étape S2, figure 1B), puis on procède à une gravure chimique des parties de la couche de germanium 2 exposées à travers les ouvertures du masque 10 (étape S3, figure 1C). Une fois la gravure terminée et le masque retiré, il subsiste un plot de germanium 20 sur le substrat de silicium 1 comme représenté sur la figure 1C. Dans l'exemple décrit ici, un seul plot de germanium a été formé.
Toutefois, conformément à la présente invention, plusieurs plots peuvent être formés à partir de la couche de croissance. De même, chaque plot n'est pas limité à une forme particulière. Les plots peuvent présenter tout type de forme (carrée, ronde, annulaire,...) suivant les besoins. La formation d'un ou plusieurs plots peut en outre être obtenue par d'autre techniques de gravure telles que la gravure plasma ou ionique par exemple. Lorsque l'on forme plusieurs plots, ceux-ci sont de préférence uniformément espacés les uns des autres sur le substrat de silicium 1. Le substrat de silicium 1 avec le plot de germanium 20 peut subir en outre un cyclage thermique permettant d'éliminer quasiment toutes les dislocations au niveau du plot 20 par migration et annihilation des dislocations vers les bords du plot (étape S4). Un tel cyclage thermique est notamment décrit dans le document Luan et al., " High-quality Ge epilayers on Si with low threading-dislocation densifies", APL 75 n 19 nov 1999, pp 2909-2911).
Ce cyclage est réalisé à des températures de l'ordre de 800 à 1000 C sur une durée allant de quelques dizaines de minutes à quelques heures Plusieurs cycles thermiques sont parfois nécessaires. On procède ensuite au dépôt d'une couche épaisse d'oxyde de collage 3 sur le substrat de silicium 1 et sur le plot de germanium 20 (étape S5, figure ID). La couche d'oxyde de collage est, par exemple, une couche de SiO2 d'une épaisseur de quelques centaines de nanomètres si la couche de germanium 2 n'est pas patternée (c'est-à-dire pas de formation de plots). Dans le cas contraire, la couche de SiO2 présente une épaisseur d'environ trois fois la hauteur du ou des plots de germanium formés. La surface de la couche d'oxyde de collage 3 est planarisée (étape S6), par exemple par polissage mécano-chimique (CMP). Une structure SOI 4 est alors collée sur la surface de la couche d'oxyde de collage 3 (étape S7, figure 1E). La structure SOI 4 comprend, comme bien connu en soi, un substrat en silicium 43, une couche d'oxyde (SiO2) enterrée 42 et une couche active de silicium 41, c'est-à-dire une couche de silicium monocristallin de haute qualité cristalline permettant la réalisation de composants électroniques de type MOS. De façon connue, une telle structure SOI (silicium sur isolant) peut être réalisée suivant la technologie Smart CutTM qui comprend les étapes suivantes : implantation d'espèces gazeuses, (H, He,... seule ou en combinaison) dans un premier substrat de silicium oxydé pour former une zone de fragilisation dans celui-ci délimitant une tranche de silicium donneuse, collage, par exemple par adhésion moléculaire, du premier substrat de silicium sur un deuxième substrat en silicium correspondant au substrat support préparé comme décrit précédemment, détachement par clivage ("splitting") (thermiquement et/ou mécaniquement) de la tranche de silicium donneuse au niveau de la zone fragilisée par l'implantation, et éventuellement finition par gravure chimique, polissage/planarisation, et/ou traitement thermique. On obtient ainsi une structure SOI (identique à la structure 4) comprenant un substrat support en silicium avec une couche d'oxyde enterrée (identique au substrat de silicium 43 avec la couche d'oxyde (SiO2) enterrée 42) et un film de silicium obtenu par le report de la tranche de silicium donneuse (correspondant à la couche active de silicium 41).
La structure SOI 4 est liée à la couche d'oxyde de collage 3 au moyen d'un collage fort basse température qui peut être obtenu, par exemple, avec un collage par adhésion moléculaire, via une activation plasma (oxygène, azote, etc.). Un recuit dans une gamme de température comprise entre 600 C et 1100 C environ peut être appliqué pour renforcer l'interface de collage entre la couche d'oxyde de collage 3 et la structure SOI 4 (étape S8), mais aussi pour retrouver les propriétés initiales du silicium. On procède ensuite au retrait du substrat de silicium 43 par meulage ("wafer grinding"), par polissage (CMP) et par gravure chimique (étape S9, figure 1F). La couche d'oxyde enterrée est également retirée (étape S10, figure 1G), par exemple par gravure chimique sèche (par exemple gravure plasma) ou humide ou alors par gravure sélective avec du TMAH (Tetramethylammonium hydroxide).
Comme représentée sur la figure 1G, on obtient ainsi une structure bicouche de type SOI sur substrat de silicium contenant un plot de germanium 20. Les deux étapes suivantes consistent à former une cavité permettant d'ouvrir la structure au dessus du plot de germanium 20. De même que lors de l'étape S3, on applique sur la couche active de silicium 41 un masque d'ouverture 11 (étape S11, figure 1H), par exemple par lithographie, puis on procède à une gravure chimique des parties de la couche active de silicium 41 exposées à travers l'ouverture du masque 11 (étape S12, figure 11). Un alignement du masque d'ouverture 11 est nécessaire pour ouvrir la couche 41 au dessus du plot de germanium 20. Le masque 11 correspond au contretype du masque 10 utilisé lors de l'étape S3. Une fois la gravure terminée et le masque retiré, la couche active de silicium 41 présente une cavité 12 qui s'étend au dessus du plot de germanium 20 comme représenté sur la figure 1L On retire ensuite, par gravure chimique sèche (par exemple gravure plasma) ou humide, la partie de la couche d'oxyde 3 située entre le plot de germanium 20 et la cavité 12 de manière à étendre cette dernière jusqu'au plot 20 (étape S13, figure 13).
Une fois le plot de germanium découvert, on procède à une reprise de croissance épitaxiale sélective d'arséniure de gallium (GaAs) (étape S14, figure 1K). Cette reprise de croissance permet de remplir la cavité 12 avec un plot ou îlot de GaAs 5 constitué ici d'arséniure de gallium (GaAs) émergeant au niveau de la surface de la couche active de silicium 41. Le GaAs n'est pas le seul matériau de type III-V qui peut être formé sur une couche ou un plot de germanium par reprise d'épitaxie. Par exemple, du AlGaAs ou du InGaAs peut être également formé à partir 10 d'une couche de croissance de germanium. Par ailleurs, le matériau de la couche de croissance n'est pas limité uniquement au germanium. La couche de croissance peut être aussi une couche de nitrure d'aluminium (AIN) formée sur un substrat de silicium (110) ou (100) et à partir de laquelle il est possible de former des 15 matériaux de type III-V tels que du GaN, et/ou du AIGaN, et/ou du InGaN, et/ou du ZnGaN. Le procédé de fabrication de la présente invention permet d'intégrer de façon homogène des matériaux de type III-V et du silicium sur un même support mécanique, et ce quel que soit la taille des plaques 20 ou wafers à réaliser, comme par exemple des plaques de 200 mm ou 300 mm de diamètre. De nombreuses applications avantageuses sont possibles avec la structure multicouche de la présente invention. En particulier, le ou les îlots de matériaux III-V formés peuvent être utilisés pour réaliser des 25 composants optoélectroniques de type source ou détecteur pouvant être utilisés comme moyen de connexion. Les puces électroniques fabriquées à partir d'une telle structure peuvent alors être connectés à des dispositifs extérieurs par liaisons optiques (par exemple connexion à des fibres optiques ou guides d'onde) et profiter de bandes passantes et de débits 30 plus importants qu'avec des connexions et liaisons électriques. Selon une autre application avantageuse, la structure de l'invention peut être utilisée pour disposer au sein d'un circuit de silicium un ensemble de transistors à base de matériau III-V ayant des performances intrinsèques (vitesse de commutation, courant passant, etc.) supérieures aux transistors de type MOS.

Claims (11)

REVENDICATIONS
1. Procédé de fabrication d'une structure multicouche comprenant au moins les étapes suivantes: a) croissance épitaxiale d'une couche de croissance (2) sur un substrat de silicium (1), b) formation d'au moins un plot (20) dans la couche de croissance (2), c) dépôt d'une couche d'oxyde (3) sur le substrat de silicium (1), d) transfert d'une couche active de silicium (41) sur la couche d'oxyde (3), e) formation d'une cavité (12) dans la couche active de silicium (41) et dans la couche d'oxyde (3) au dessus de chaque plot (20), f) croissance d'un matériau de type III-V (5) à partir de chaque plot 15 de la couche (20) de croissance (2) découvert dans la cavité (12).
2. Procédé selon la revendication 1, caractérisé en ce que, dans l'étape b), chaque plot (20) est réalisé par gravure chimique de la couche de croissance (2) au travers d'un masque d'ouverture (10) appliqué sur 20 ladite couche de croissance.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que, dans l'étape e), la cavité (12) est réalisée par gravure chimique de la couche active de silicium (41) et de la couche d'oxyde (3) au travers d'un 25 masque d'ouverture appliqué sur ladite couche active de silicium, ledit masque étant aligné sur chaque plot (20) de la couche de croissance (2).
4. Procédé selon l'une quelconque des revendications 1 à 0 caractérisé en ce que, dans l'étape d), le transfert de la couche active de silicium (41) est réalisé par collage d'une structure SOI (4) sur la couche d'oxyde (3), le substrat de base (43) de la structure SOI (4) étant retiré après collage.
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le substrat de silicium (1) est un substrat de silicium désorienté.
6. Procédé selon l'une quelconque des revendications 1 à caractérisé en ce que la couche de croissance (2) est une couche de germanium.
7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend en outre, après l'étape b) et avant l'étape c), au moins une étape de traitement thermique de manière à permettre la migration et l'annihilation des dislocations vers les bords de chaque plot (20).
8. Procédé selon la revendication 6 ou 7, caractérisé en ce que le 15 matériau de type III-V (5) est choisi parmi au moins l'un des matériaux suivants: l'arséniure de gallium (GaAs), AlGaAs, et InGaAs.
9. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la couche de croissance est une couche de nitrure 20 d'aluminium.
10. Procédé selon la revendication 9, caractérisé en ce que le matériau de type III-V est est choisi parmi au moins l'un des matériaux suivants: GaN, AIGaN, InGaN, et ZnGaN. 25
11. Structure multicouche comprenant: un substrat de silicium (1), au moins un plot (20) d'une couche de croissance (2) d'un matériau de type III-V, 30 une couche d'oxyde (3) sur le substrat de silicium (1), une couche active de silicium (41) sur la couche d'oxyde la couche d'oxyde (3) et la couche active de silicium (41) comportant une cavité (12) au dessus de chaque plot (20) de la couche decroissance (2), ladite cavité étant remplie par un matériau de type III-V (5).
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2912552B1 (fr) 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.
WO2009115859A1 (fr) * 2008-03-19 2009-09-24 S.O.I. Tec Silicon On Insulator Technologies Substrats pour circuits optiques monolithiques et circuits électroniques
DE102009051520B4 (de) * 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
US9190269B2 (en) * 2010-03-10 2015-11-17 Purdue Research Foundation Silicon-on-insulator high power amplifiers
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US9329336B2 (en) * 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
EP2685297B1 (fr) * 2012-07-13 2017-12-06 Huawei Technologies Co., Ltd. Procédé de fabrication d'un circuit photonique avec structures actives et passives
JP6087192B2 (ja) * 2013-04-03 2017-03-01 京セラ株式会社 発電システムおよび発電システムの制御方法ならびに燃料電池
US9698046B2 (en) 2015-01-07 2017-07-04 International Business Machines Corporation Fabrication of III-V-on-insulator platforms for semiconductor devices
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US10510582B2 (en) 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
TWI894863B (zh) * 2016-06-14 2025-08-21 美商克若密斯股份有限公司 用於功率及rf應用的工程基板結構
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
WO2021077104A1 (fr) * 2019-10-18 2021-04-22 PsiQuantum Corp. Dispositif électro-optique fabriqué sur un substrat et comprenant une couche ferroélectrique à croissance épitaxiale sur le substrat
US12136682B2 (en) 2021-09-29 2024-11-05 International Business Machines Corporation Device integration using carrier wafer
US11677039B2 (en) 2021-11-18 2023-06-13 International Business Machines Corporation Vertical silicon and III-V photovoltaics integration with silicon electronics

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0306153A1 (fr) * 1987-08-08 1989-03-08 Canon Kabushiki Kaisha Méthode pour la croissance d'un cristal
US4876210A (en) * 1987-04-30 1989-10-24 The University Of Delaware Solution growth of lattice mismatched and solubility mismatched heterostructures
US20040012037A1 (en) * 2002-07-18 2004-01-22 Motorola, Inc. Hetero-integration of semiconductor materials on silicon
US20040232428A1 (en) * 2003-03-28 2004-11-25 Toyoda Gosei Co., Ltd. Semiconductor light emitting element and method of making same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3914137A (en) * 1971-10-06 1975-10-21 Motorola Inc Method of manufacturing a light coupled monolithic circuit by selective epitaxial deposition
JPS5116928B2 (fr) * 1972-06-12 1976-05-28
JPS60210832A (ja) * 1984-04-04 1985-10-23 Agency Of Ind Science & Technol 化合物半導体結晶基板の製造方法
US5286985A (en) * 1988-11-04 1994-02-15 Texas Instruments Incorporated Interface circuit operable to perform level shifting between a first type of device and a second type of device
EP0380815B1 (fr) * 1989-01-31 1994-05-25 Agfa-Gevaert N.V. Intégration de GaAs sur substrat de Si
FR2807909B1 (fr) * 2000-04-12 2006-07-28 Centre Nat Rech Scient COUCHE MINCE SEMI-CONDUCTRICE DE GaInN, SON PROCEDE DE PREPARATION; DEL COMPRENANT CETTE COUCHE ET DISPOSITIF D'ECLAIRAGE COMPRENANT CETTE DEL
FR2810159B1 (fr) * 2000-06-09 2005-04-08 Centre Nat Rech Scient Couche epaisse de nitrure de gallium ou de nitrure mixte de gallium et d'un autre metal, procede de preparation, et dispositif electronique ou optoelectronique comprenant une telle couche
ATE346410T1 (de) * 2000-08-04 2006-12-15 Amberwave Systems Corp Siliziumwafer mit monolithischen optoelektronischen komponenten
FR2832224B1 (fr) * 2001-11-15 2004-01-16 Commissariat Energie Atomique Dispositif electronique monolithique multicouches et procede de realisation d'un tel dispositif
JP2004335837A (ja) * 2003-05-09 2004-11-25 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
EP1659623B1 (fr) * 2004-11-19 2008-04-16 S.O.I. Tec Silicon on Insulator Technologies S.A. Méthode de fabrication d'une plaquette de type germanium sur isolant (GeOI)
FR2912552B1 (fr) 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4876210A (en) * 1987-04-30 1989-10-24 The University Of Delaware Solution growth of lattice mismatched and solubility mismatched heterostructures
EP0306153A1 (fr) * 1987-08-08 1989-03-08 Canon Kabushiki Kaisha Méthode pour la croissance d'un cristal
US20040012037A1 (en) * 2002-07-18 2004-01-22 Motorola, Inc. Hetero-integration of semiconductor materials on silicon
US20040232428A1 (en) * 2003-03-28 2004-11-25 Toyoda Gosei Co., Ltd. Semiconductor light emitting element and method of making same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHRIQUI YVES ET AL: "Material and optical properties of GaAs grown on (001) Ge/Si pseudo-substrate", MATERIALS RESEARCH SOCIETY SYMPOSIUM PROCEEDINGS, MATERIALS RESEARCH SOCIETY, PITTSBURG, PA, US, vol. 809, 13 April 2004 (2004-04-13), pages 89 - 94, XP009091002, ISSN: 0272-9172 *

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Publication number Publication date
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