FR2917533A1 - Substrat a couche de stockage de charges electriques enterree et procede de realisation - Google Patents

Substrat a couche de stockage de charges electriques enterree et procede de realisation Download PDF

Info

Publication number
FR2917533A1
FR2917533A1 FR0759026A FR0759026A FR2917533A1 FR 2917533 A1 FR2917533 A1 FR 2917533A1 FR 0759026 A FR0759026 A FR 0759026A FR 0759026 A FR0759026 A FR 0759026A FR 2917533 A1 FR2917533 A1 FR 2917533A1
Authority
FR
France
Prior art keywords
layer
substrate
electrically conductive
conductive material
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0759026A
Other languages
English (en)
Inventor
Marek Kostrzewa
Hubert Moriceau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR0759026A priority Critical patent/FR2917533A1/fr
Publication of FR2917533A1 publication Critical patent/FR2917533A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Substrat (100) comportant au moins une première couche active (118) à base d'au moins un semiconducteur sur laquelle sont empilés dans cet ordre :- un empilement de stockage de charges électriques (104, 106, 108),- une couche (110) à base d'au moins un matériau électriquement conducteur,- une couche support (116) distincte de la couche (110) à base du matériau électriquement conducteur.

Description

SUBSTRAT A COUCHE DE STOCKAGE DE CHARGES ELECTRIQUES ENTERREE ET PROCEDE
DE REALISATION
DESCRIPTION 5 DOMAINE TECHNIQUE La présente invention concerne le domaine des substrats utilisés notamment pour la réalisation de mémoires non-volatiles à base de semi-conducteur. Ces mémoires peuvent être utilisées notamment dans des 10 dispositifs électroniques dits nomades , tels que les téléphones cellulaires, appareils photos numériques, dispositifs de stockage de données, lecteurs multimédia ou encore des systèmes de navigation. 15 ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les mémoires à base de semi-conducteur peuvent être classées en deux catégories : les mémoires volatiles et les mémoires non-volatiles. Les mémoires volatiles, très rapides, ont pour inconvénient majeur 20 que les données ne sont mémorisées que lorsque cette mémoire est alimentée électriquement. Les mémoires non-volatiles, une fois programmées, peuvent mémoriser les données même lorsqu'elles ne sont pas alimentées. De plus, ces mémoires, volatiles ou non, peuvent être re- 25 programmables, c'est-à-dire que l'état d'une cellule mémoire, qui est représentatif de la donnée qui y est stockée, peut être modifié plusieurs fois lors d'un cycle d'écriture. Cet état mémorisé peut être ensuite déterminé lors d'un cycle de lecture.
Les circuits intégrés contenant des mémoires non-volatiles doivent répondre à des critères de taille, de rapidité de fonctionnement, de consommation électrique et de durée de stockage sans aucun apport extérieur d'énergie (par exemple pendant une durée de 10 ans). Dans le cas d'une mémoire non-volatile à base de semi-conducteur, la modification de l'état d'une telle cellule mémoire correspond à la modification de paramètres électriques, et plus particulièrement de la tension de seuil d'un transistor faisant partie de cette cellule mémoire. De façon générale, la morphologie d'un dispositif mémoire unitaire que comporte une cellule mémoire dite mémoire Flash est proche de celle d'un transistor MOS, avec en plus une grille flottante et un diélectrique tunnel, la grille flottante pouvant se charger en électrons en présence d'un champ électrique suffisamment fort dans le canal et le diélectrique tunnel. Cette charge induit un décalage de la tension de seuil du dispositif mémoire qui est proportionnel à la charge stockée dans la grille flottante, correspondant au stockage d'une information par le dispositif.
Il existe également des dispositifs mémoires dits à piégeage discret , dans lesquels la grille flottante est remplacée par un empilement de type ONO (oxyde-nitrure-oxyde), chaque couche d'oxyde pouvant être formée par un empilement de plusieurs oxydes différents. Un tel dispositif mémoire 1 est représenté sur la figure 1. Dans ce type de dispositif mémoire, une couche très fine de nitrure de silicium 2, disposée entre une couche d'oxyde de contrôle 4 et une couche d'oxyde tunnel 6, joue le rôle de couche de piégeage de charges électriques, c'est-à-dire de couche de mémorisation de donnée ou couche de stockage de charges électriques. Ces trois couches 2, 4 et 6 forment un empilement ONO. L'empilement ONO sépare une grille de contrôle 8, en polysilicium, d'un canal 10 réalisé dans le substrat 12 de silicium. La présence de charges dans la couche de nitrure 2 (avec une densité de charges par exemple comprise entre environ 1012 et 1013 cm-2) change la tension de seuil du dispositif mémoire 1, ce qui correspond au stockage d'une information par le dispositif mémoire 1. Les charges sont introduites dans la couche de nitrure 2 par effet tunnel en polarisant la grille de contrôle 8. Les dispositifs mémoires à piégeage discret ont des dimensions inférieures à celles des dispositifs mémoires à grille flottante. Par rapport aux dispositifs mémoires à grille flottante, les dispositifs mémoires à piégeage discret permettent d'obtenir un couplage capacitif négligeable entre les cellules mémoires voisines et de simplifier leur réalisation. Dans ce type de dispositif mémoire, afin qu'un fonctionnement correct soit assuré, les épaisseurs de chaque couche ne doivent pas dépasser certaines limites hautes et basses. Par exemple, on ne peut pas réduire les épaisseurs des couches d'oxyde sans compromettre les propriétés de mémorisation (rétention de charges, fuites, etc.). La réduction de l'épaisseur de la couche d'oxyde tunnel constitue la limitation principale à la réduction des dimensions d'un tel dispositif mémoire. La réduction de l'épaisseur de la couche d'oxyde tunnel permet de raccourcir la longueur de grille, mais cela pénalise la durée de rétention des charges. La limite intrinsèque de l'épaisseur de l'oxyde tunnel est d'environ 5 nm ou 6 nm, limite en dessous de laquelle les fuites d'électrons de la grille peuvent empêcher une rétention suffisante des charges, et donc une mémorisation correcte. Il est également connu de ne pas placer l'empilement ONO entre la grille de contrôle et le canal, mais de l'enterrer sous le canal. Un tel dispositif mémoire 20 est représenté sur la figure 2.
Ce dispositif mémoire 20 comporte un empilement ONO formé par une couche mémoire de nitrure de silicium 22 disposée entre une couche d'oxyde de contrôle 24 et une couche d'oxyde tunnel 26. Cet empilement ONO est disposé sous un canal 30 de la cellule 20. Une grille de contrôle 28 est disposée sous l'empilement ONO. Enfin, une couche d'oxyde de lecture 34 est disposée entre une grille de lecture 32 et le canal 30, au dessus du canal 30. Par rapport au dispositif mémoire 1 de la figure 1, le principe de fonctionnement du dispositif mémoire 20 à empilement ONO enterré reste le même, les charges étant piégées dans la couche de nitrure 22. Grâce à cette solution, le transistor réalisé sur la couche de silicium supérieure du dispositif mémoire 20 peut être un transistor MOS classique (canal + drain + source + grille + oxyde de grille).
Cette solution permet également une miniaturisation plus aisée du dispositif mémoire 20 du fait de l'indépendance relative entre la zone de stockage de l'information formée par l'empilement ONO et le transistor associé réalisé sur la couche de silicium supérieure du dispositif mémoire 20. Le dispositif mémoire 20 est réalisé à partir d'un substrat, appelé substrat à empilement ONO enterré, dont la fabrication est détaillée ci-dessous.
On réalise tout d'abord un substrat donneur 37 comportant une couche 36 à base de silicium de type P sur laquelle est disposé un empilement ONO 38 de type SiO2/Si3N4/SiO2. Cet empilement ONO 38 est obtenu par exemple par oxydation thermique et par dépôt. On forme également un substrat support 39 comportant une couche de silicium 40 dopé N++, destinée à former la grille de contrôle du dispositif mémoire 20, sur laquelle est formée par croissance une couche d'oxyde thermique 42. On réalise alors une implantation ionique dans le substrat donneur 37, formant une zone fragilisée dans la couche de silicium 36 (voir figure 3A). Comme représenté sur la figure 3B, le substrat donneur 37 et le substrat support 39 sont ensuite assemblés par un collage moléculaire, par l'intermédiaire de la couche d'oxyde thermique 42 et d'une des couches d'oxyde de l'empilement ONO 38, à température ambiante. L'interface de collage est donc ici formée par deux couches d'oxyde. On réalise enfin une fracture au niveau de la zone fragilisée par l'implantation d'ions dans la couche de silicium 36 afin de ne conserver qu'une fine couche de silicium 44 de type P sur l'empilement ONO 38 (voir figure 3C). On obtient ainsi un substrat à partir duquel le dispositif mémoire 20 peut être réalisé par des techniques CMOS classiques, comportant par exemple des étapes de lithographie optique ou par faisceau d'électrons. Toutefois, le substrat ainsi obtenu a notamment pour inconvénient de pouvoir comporter beaucoup de défauts au niveau de l'interface de collage formée par les deux couches d'oxyde dont l'épaisseur totale est faible (typiquement inférieure à environ 50 nm). Etant donné que ces couches d'oxyde forment la couche d'oxyde de contrôle du dispositif mémoire, ces défauts peuvent perturber le fonctionnement électrique du dispositif mémoire. De plus, le nombre de ces défauts augmente lorsque l'on réduit l'épaisseur des couches d'oxyde servant d'interfaces de collage, ce qui est un inconvénient majeur lorsque l'on souhaite réaliser des dispositifs mémoires occupant le moins de place possible, par exemple lorsque l'on souhaite obtenir une couche d'oxyde de contrôle d'épaisseur égale à environ 30 nm. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un nouveau substrat, et un procédé de réalisation d'un tel substrat, à partir duquel il soit possible de fabriquer des dispositifs semi-conducteurs classiques, par exemple des transistors MOS, et comportant également un empilement couche diélectrique - couche de stockage de charges électriques - couche diélectrique, appelé dans la suite du document empilement de stockage de charges électriques, permettant notamment la réalisation de dispositifs mémoires à partir de cet empilement enterré dont les propriétés et capacités de stockage soient indépendantes de la technologie de fabrication des dispositifs MOS classiques. Un autre but de la présente invention est également de proposer un substrat à empilement de stockage de charges électriques enterré comportant le moins de défauts possible, autorisant ainsi une réduction des dimensions des dispositifs mémoires réalisés sur ce substrat par rapport à ceux de l'art antérieur. Pour cela, la présente invention propose un substrat comportant au moins une première couche active à base d'au moins un semi-conducteur sur laquelle sont empilés dans cet ordre : -un empilement de stockage de charges électriques, - une couche à base d'au moins un matériau électriquement conducteur, - une couche support distincte de la couche 25 à base du matériau électriquement conducteur. La présente invention propose également un substrat comportant au moins une couche active, appelée première couche active, à base d'au moins un semi-conducteur sur laquelle sont empilées, dans cet ordre : 30 - une couche diélectrique, appelée seconde couche, - une couche de stockage de charges électriques, appelée troisième couche, - une couche diélectrique, appelée quatrième couche, - une couche à base d'au moins un matériau électriquement conducteur, appelée cinquième couche, - une couche support distincte de la cinquième couche à base du matériau électriquement conducteur.
On entend par matériau électriquement conducteur tout matériau apte à former une couche pouvant réaliser, lorsque celle-ci est polarisée, un transfert de charges électriques dans la couche de stockage de charges. Ce matériau électriquement conducteur peut notamment être à base d'un métal et/ou d'un alliage métallique, par exemple du siliciure, et/ou d'un semi-conducteur polycristallin ou amorphe, unique ou composite, et/ou avoir une résistivité inférieure à environ 1000 Q/carré ou comprise entre environ 10 Q/carré et environ 500 Q/carré. Chacune de ces couches peut être formée par un seul matériau, ou par un empilement de plusieurs matériaux. Par exemple, une ou chacune des couches diélectriques peut être formée par un empilement de plusieurs matériaux diélectriques différents. La couche à base du matériau électriquement conducteur disposée contre l'empilement de stockage de charges électriques, c'est-à-dire l'empilement formé par les seconde, troisième et quatrième couches, sépare cet empilement de la couche support. Ainsi, l'empilement de stockage de charges électriques de ce substrat est protégé lors des étapes de collage et de transfert mises en oeuvre pour la réalisation de ce substrat. La couche à base du matériau électriquement conducteur peut notamment être utilisée pour la réalisation d'une grille arrière, ou grille de contrôle, d'un dispositif mémoire à empilement de stockage de charges électriques enterré. Ce substrat permet donc la fabrication de dispositifs mémoires sur des lignes de conception MOS sans changer les règles de design existantes car aucun empilement de grille particulier n'est nécessaire pour la réalisation d'un dispositif mémoire sur un tel substrat.
Enfin, un tel substrat permet de choisir les caractéristiques de l'empilement de stockage de charges électriques (épaisseurs des couches, techniques de dépôts utilisés pour sa réalisation) indépendamment de la technologie de fabrication des dispositifs semi- conducteurs réalisés ultérieurement sur ce substrat. Toute amélioration de fabrication des dispositifs MOS (miniaturisation, changement de matériaux, etc.) peut être introduite sans modifier la nature de l'empilement de stockage de charges électriques. La technologie utilisée pour la réalisation des dispositifs mémoires peut donc profiter de toutes les améliorations de la technologie MOS. La couche support peut être à base d'au moins un semi-conducteur et/ou de verre et/ou de quartz 30 et/ou de saphir et/ou de diamant.
La première couche active et/ou la couche à base du matériau électriquement conducteur et/ou la couche support peuvent être à base de silicium. La première couche active peut être à base d'au moins un semi-conducteur monocristallin et/ou contraint. L'empilement de stockage de charges électriques peut comporter au moins : - une seconde couche diélectrique, - une troisième couche de stockage de charges électriques, -une quatrième couche diélectrique, la couche à base du matériau électriquement conducteur pouvant être appelée cinquième couche.
La seconde couche diélectrique et/ou la quatrième couche diélectrique peuvent être à base d'au moins un oxyde tel que de l'oxyde de silicium et/ou un diélectrique à forte permittivité ( high-k ), tel que du HfO2r notamment lorsque la première couche active est à base de germanium. La troisième couche de stockage de charges électriques peut être à base d'au moins un nitrure tel que du nitrure de silicium SiXNy. Le substrat peut comporter en outre au moins une couche diélectrique, appelée sixième couche, disposée entre la couche à base du matériau électriquement conducteur et la couche support. La sixième couche diélectrique peut être à base d'au moins un oxyde, tel que de l'oxyde de silicium.
La présente invention concerne également un dispositif mémoire comportant au moins : - un substrat tel que décrit précédemment, - une grille de contrôle formée par au moins une partie de la couche à base du matériau électriquement conducteur du substrat, - un canal et des zones de source et de drain formés au moins dans la première couche active du substrat, -une grille et un oxyde de grille réalisés sur la première couche active, au-dessus du canal. Le dispositif mémoire peut également comporter : - une couche d'oxyde de contrôle formée par 15 au moins une partie de la quatrième couche diélectrique du substrat, - une couche mémoire formée par au moins une partie de la troisième couche de stockage de charges électriques du substrat, 20 - une couche d'oxyde tunnel formée par au moins une partie de la seconde couche diélectrique du substrat. La présence de la cinquième couche à base du matériau électriquement conducteur, servant de 25 grille de contrôle du dispositif mémoire, facilite la reprise de contacts ultérieure sur celle-ci par rapport à une grille de contrôle à base de silicium dopé formée par une couche support ou une partie d'une couche support.
La présente invention propose également un procédé de réalisation d'un substrat comportant au moins les étapes suivantes . a) réalisation d'un empilement de stockage 5 de charges électriques sur une première couche active à base d'au moins un semi-conducteur, b) dépôt d'une couche à base d'au moins un matériau électriquement conducteur sur l'empilement de stockage de charges électriques, 10 c) collage moléculaire d'une couche support sur la couche à base du matériau électriquement conducteur, au moins une partie de la première couche à base de semi-conducteur formant une première couche 15 active du substrat. La présente invention propose aussi un procédé de réalisation d'un substrat comportant au moins les étapes suivantes . 1) réalisation d'une seconde couche 20 diélectrique sur une première couche à base d'au moins un semi-conducteur, 2) dépôt d'une troisième couche de stockage de charges électriques sur la seconde couche diélectrique, 25 3) réalisation d'une quatrième couche diélectrique sur la troisième couche de stockage de charges électriques, 4) dépôt d'une cinquième couche à base d'au moins un matériau électriquement conducteur sur la 30 quatrième couche diélectrique, 5) implantation ionique dans la première couche à travers les autres couches du substrat, créant une zone fragilisée dans la première couche, 6) collage moléculaire d'une couche support sur la cinquième couche, 7) fracture au niveau de la zone fragilisée dans la première couche, une partie restante de la première couche solidaire de la seconde couche formant une première couche active du substrat.
Ce procédé permet d'éloigner l'interface de collage de la première couche active de semi-conducteur, destinée à recevoir une zone active de composant, et de l'empilement de stockage de charges électriques enterré. Le collage moléculaire et une étape de séparation, par exemple un recuit, peuvent donc être réalisés sans modifier la qualité de l'empilement de stockages de charges électriques (en termes de capacité de piégeage des charges). Le procédé peut comporter en outre, après l'étape de fracture, une étape de traitement de finition de la première couche active, supprimant ou atténuant la rugosité en surface de la première couche active. Cette étape de traitement de finition peut par exemple être une planarisation mécano-chimique.
Le procédé peut également comporter, après l'étape de fracture, une étape de traitement thermique renforçant la tenue des interfaces de collage entre les différentes couches. L'empilement de stockage de charges électriques peut être obtenu par la mise en oeuvre des étapes suivantes .
- réalisation d'une seconde couche diélectrique sur la première couche, -dépôt d'une troisième couche de stockage de charges électriques sur la seconde couche diélectrique, - réalisation d'une quatrième couche diélectrique sur la troisième couche de stockage de charges électriques, la couche à base du matériau électriquement conducteur étant appelée cinquième couche. La seconde couche diélectrique peut être obtenue au moins par une oxydation de la première couche. La quatrième couche diélectrique peut être obtenue au moins par une oxydation de la troisième couche de stockage de charges électriques. Le procédé peut comporter en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape d'implantation ionique dans la première couche à travers la cinquième couche à base du matériau électriquement conducteur et l'empilement de stockage de charges électriques, créant une zone fragilisée dans la première couche. Le procédé peut comporter en outre après l'étape c) de collage moléculaire, une étape de recuit séparant, au niveau de la zone fragilisée, une partie de la première couche active du reste du substrat, une partie restante de la première couche formant la première couche active.
L'étape c) de collage moléculaire peut être réalisée par l'intermédiaire d'au moins une couche diélectrique, appelée sixième couche, disposée entre la couche à base du matériau électriquement conducteur et la couche support. Cette sixième couche diélectrique, disposée sur la cinquième couche de matériau électriquement conducteur, facilite le collage moléculaire entre la cinquième couche de matériau électriquement conducteur et la couche support, par exemple à base de semi-conducteur. De plus, cette sixième couche servant de couche de collage permet également d'absorber les espèces gazeuses ou liquides présents lors de l'étape de collage. Le procédé peut comporter en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape de réalisation de la sixième couche diélectrique sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur. L'étape de réalisation de la sixième couche diélectrique sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur peut être obtenue respectivement par au moins un traitement, par exemple thermique, d'oxydation de la couche support et/ou de la cinquième couche à base du matériau électriquement conducteur, ou au moins un dépôt sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur ou au moins un traitement d'activation de surface tel qu'une planarisation mécano-chimique et/ou un traitement plasma en atmosphère oxygénée (02 RIE (RIE : gravure ionique réactive), 02 ICP (ICP : gravure plasma à couplage inductif), etc.).
Enfin, la présente invention concerne un procédé de réalisation d'un dispositif mémoire comportant au moins les étapes suivantes: - mise en oeuvre d'un procédé de réalisation d'un substrat tel que décrit précédemment, - dopage de la première couche active du substrat, formant un canal du dispositif mémoire, - dépôt d'une couche d'oxyde de grille sur la première couche active du substrat, - dépôt d'une couche à base d'un matériau de grille sur la couche d'oxyde de grille, - photolithographie et gravure de la couche à base du matériau de grille et de la couche d'oxyde de grille, formant au moins une grille du dispositif mémoire, réalisation de zones de source et de drain du dispositif mémoire dans la première couche du substrat. Ainsi, le dispositif mémoire peut comporter en outre une grille de contrôle formée par au moins une partie de la cinquième couche à base du matériau électriquement conducteur du substrat, une couche d'oxyde de contrôle formée par au moins une partie de la quatrième couche diélectrique du substrat, une couche mémoire formée par au moins une partie de la troisième couche de stockage de charges électriques du substrat, et une couche d'oxyde tunnel formée par au moins une partie de la seconde couche diélectrique du substrat.
BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente une cellule mémoire à empilement ONO selon l'art antérieur, - la figure 2 représente une cellule mémoire à empilement ONO enterré selon l'art antérieur, - les figures 3A à 3C représentent des étapes d'un procédé de réalisation d'un substrat à empilement ONO selon l'art antérieur, - les figures 4A à 4E représentent des étapes d'un procédé de réalisation d'un substrat à empilement de stockage de charges électriques enterré selon un premier mode de réalisation de la présente invention, - les figures 5A à 5E représentent des étapes d'un procédé de réalisation d'un substrat à empilement de stockage de charges électriques enterré selon un second mode de réalisation de la présente invention, - la figure 6 représente un dispositif mémoire réalisé sur un substrat à empilement de stockage de charges électriques enterré selon un mode de réalisation particulier de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord aux figures 4A à 4E qui représentent les étapes d'un procédé de réalisation d'un substrat 100 à empilement de stockage de charges électriques enterré selon un premier mode de réalisation.
Comme représenté sur la figure 4A, on réalise tout d'abord un empilement de stockage de charges électriques, ici un empilement ONO, sur une première couche 102 à base d'au moins un semi-conducteur, par exemple du silicium monocristallin.
Pour cela, on réalise tout d'abord une seconde couche diélectrique 104, par exemple à base d'oxyde de silicium, sur la première couche de silicium 102, par exemple par une oxydation thermique de la première couche 102. Cette oxydation peut par exemple être réalisée sur une épaisseur comprise entre environ 2 nm et 20 nm. Dans une variante, la seconde couche diélectrique 104 peut également être formée par un dépôt sur la première couche 102. On réalise ensuite le dépôt, par exemple de type LPCVD (dépôt chimique en phase vapeur à basse pression), d'une troisième couche de stockage de charges électriques 106, c'est-à-dire apte à stocker des charges électriques, par exemple à base de nitrure de silicium (Si3N4 par exemple, ou plus généralement SixNy), d'épaisseur comprise entre environ 3 nm et 50 nm, sur la seconde couche diélectrique 104. Enfin, l'empilement ONO est achevé par un dépôt d'une quatrième couche diélectrique 108, par exemple à base d'oxyde de silicium, sur la troisième couche de nitrure 106, par exemple de type CVD (dépôt chimique en phase vapeur), LPCVD ou encore HDP CVD (dépôt chimique en phase vapeur à haute densité de plasma). Ce dépôt peut également être suivi par une étape de recuit de densification. Cette couche 108 a typiquement une épaisseur comprise entre environ 5 nm et 50 nm. On dépose alors une cinquième couche 110 à base d'au moins un matériau électriquement conducteur, par exemple une couche métallique, ou à base d'un alliage métallique tel que du siliciure, ou encore à base de semi-conducteur de type amorphe ou polycristallin tel que du silicium, sur la quatrième couche diélectrique 108. Dans le cas d'une cinquième couche 110 à base de silicium polycristallin, celle-ci peut être déposée par LPCVD. On dépose ensuite une sixième couche diélectrique 112 sur la cinquième couche 110. Dans une variante, cette sixième couche 112, par exemple à base de SiO2, peut être formée par un traitement thermique d'oxydation d'une partie de la cinquième couche 110 (voir figure 4B) lorsque celle-ci est à base de semi-conducteur.
On réalise ensuite une implantation ionique, par exemple d'ions H2, dans la première couche 102, à travers les autres couches 104 à 112 du substrat, créant ainsi une zone fragilisée 114 délimitant une première partie 118 de la première couche 102 liée à la seconde couche diélectrique 104 et une seconde partie 120 de la première couche 102 (voir figure 4C). Dans cet exemple de réalisation, l'implantation ionique est réalisée telle que la première partie 118 de la première couche 102 ait une épaisseur comprise entre environ 100 nm et 600 nm. Ensuite, on réalise un collage moléculaire d'une couche support 116 par exemple à base d'au moins un semi-conducteur, ici du silicium, sur la sixième couche 112. Ce collage moléculaire est de type hydrophile (voir figure 4D). La couche support 116 peut également être à base d'au moins un autre matériau tel que du verre et/ou du quartz et/ou du saphir et/ou du diamant.
Dans une variante de réalisation, lorsque la couche support 116 est à base de semi-conducteur, celle-ci peut être, en surface, à base d'au moins un oxyde. La couche d'oxyde formée en surface de la couche support 116facilite le collage moléculaire réalisé entre la sixième couche diélectrique 112 et la couche support 116. Comme représenté sur la figure 4E, on effectue un recuit, appelé recuit de fracture, séparant, au niveau de la zone fragilisée 114, la seconde partie 120 de la première couche 102 du reste du substrat 100. Dans ce mode de réalisation, le recuit est réalisé à une température égale à environ 400 C, mais peut également être réalisé à une température comprise entre environ 200 C et 600 C en fonction des conditions d'implantation et d'éventuels traitements thermiques effectués lors de la préparation des surfaces pour le collage pouvant induire une fragilisation supplémentaire avant collage. La réalisation du substrat 100 est enfin achevée par des étapes de finition de la première partie 118 de la première couche de silicium 102, par exemple un nettoyage RCA, un recuit de stabilisation du collage (par exemple pendant une durée de 2 heures à 1100 C), un polissage mécano-chimique, un amincissement thermique et un nettoyage final. Après ces étapes de finition, la première partie 118 de la première couche de silicium 102 a par exemple une épaisseur comprise entre environ 10 nm et 200 nm, et forme une couche active 118 du substrat 100 sur laquelle peuvent être réalisés des dispositifs actifs (transistors, ...).
On obtient ainsi un substrat 100 prêt pour servir de support à la réalisation d'un dispositif mémoire tel qu'un dispositif mémoire à empilement de stockage de charges électriques enterré. On se réfère maintenant aux figures 5A à 5E qui représentent les étapes d'un procédé de réalisation du substrat 100 à empilement de stockage de charges électriques enterré selon un second mode de réalisation. Comme pour le premier mode de réalisation décrit précédemment, on réalise tout d'abord un empilement de stockage de charges électriques, ici un empilement ONO, formé par la seconde couche diélectrique 104 de SiO2, la troisième couche de stockage de charges 106 de Si3N4 et la quatrième couche diélectrique 108 de SiO2, sur la première couche 102 de silicium (voir figure 5A). Cet empilement ONO peut être réalisé de manière similaire à celle décrite pour le premier mode de réalisation. On dépose ensuite la cinquième couche 110 de matériau électriquement conducteur, par exemple du semi-conducteur amorphe ou polycristallin, sur la quatrième couche diélectrique 108 (voir figure 5B). On réalise ensuite une implantation ionique, par exemple d'ions H2, dans la première couche 102, à travers les autres couches 104 à 110 du substrat, créant ainsi une zone fragilisée 114 délimitant une première partie 118 de la première couche 102 liée à la seconde couche diélectrique 104 et une seconde partie 120 de la première couche 102 (voir figure 5C).
On réalise ensuite la couche diélectrique 112 à base de SiO2, sur la couche support 116, par exemple à base de silicium. Cette couche diélectrique 112 peut être déposée sur la couche de silicium 116 ou bien être obtenu en oxydant la couche de silicium 116.
Ces deux couches sont ensuite collées avec le reste du substrat déjà réalisé par un collage moléculaire entre la couche diélectrique 112, appelée sixième couche diélectrique 112, et la cinquième couche 110 à base du matériau électriquement conducteur (figure 5D).
En variante, il est possible qu'une partie de la couche diélectrique 112 soit réalisée sur la cinquième couche 110 à base du matériau électriquement conducteur, par exemple par un dépôt basse température (par exemple à une température quasi ambiante) par pulvérisation, ou un dépôt PECVD (dépôt chimique en phase vapeur assisté par plasma) à une température par exemple égale à environ 280 C (dans ce cas, on pourra prendre en compte la fragilisation supplémentaire dans la zone 114 induite par le dépôt), ou une oxydation lorsque la cinquième couche 110 est à base de semi- conducteur, après l'étape d'implantation dans la première couche 102. Enfin, comme pour le premier mode de réalisation, on effectue un recuit de fracture, séparant, au niveau de la zone fragilisée 114, la seconde partie 120 de la première couche 102 du reste du substrat 100. La réalisation du substrat 100 est achevée par les étapes de finition de la première partie 118 de la première couche de silicium 102 qui forme alors une couche active 118 du substrat 100.
Selon le mode de réalisation du substrat 100, le collage entre la couche support 116 et la cinquième couche 110 à base de matériau électriquement conducteur peut donc être effectué soit entre deux couches diélectriques lorsque des couches de diélectrique sont prévues sur les couches 110 et 116, soit entre la couche diélectrique 112 et la cinquième couche 110 de matériau électriquement conducteur lorsque la couche diélectrique 112 est réalisée sur la couche support 116, ou soit entre la couche support 116 et une couche diélectrique si celle-ci est prévue sur la cinquième couche 110 de matériau électriquement conducteur, ou encore directement entre la cinquième couche 110 de matériau électriquement conducteur et la couche support 116 si aucune couche diélectrique n'est prévue.
Le substrat 100 obtenu est prêt pour servir de support à la réalisation d'un dispositif mémoire tel qu'un dispositif mémoire à empilement ONO enterré. La figure 6 représente un exemple de dispositif mémoire 200 réalisé sur un substrat à empilement ONO enterré, par exemple similaire au substrat 100 décrit précédemment. Le dispositif mémoire 200 comporte un empilement ONO formé par la troisième couche 106 de Si3N4, formant une couche mémoire, disposée entre les deux couches diélectriques 104 et 108 de SiO2, formant respectivement les couches d'oxyde tunnel et d'oxyde de contrôle. Cet empilement ONO est disposé sous un canal 202, réalisé dans la couche active 118, entre des zones de source et de drain 204. Une grille de contrôle est disposée sous l'empilement ONO, formée par la cinquième couche 110 de matériau électriquement conducteur. Enfin, une couche d'oxyde de lecture 206 est disposée entre une grille de lecture 208 et le canal 202. Ce dispositif 200 peut notamment être obtenu par la mise en oeuvre d'étapes de réalisation classique d'un transistor MOS sur le substrat 100 à empilement de stockage de charges électriques enterré.
On réalise tout d'abord un dopage de la couche active 118 du substrat 100, formant un canal 202 du dispositif mémoire. On dépose ensuite une couche d'oxyde de grille 206 sur la couche active 118 du substrat 100, puis une couche 208 à base d'un matériau de grille sur cette couche d'oxyde de grille 206. Ensuite, on réalise une photolithographie et une gravure de la couche à base du matériau de grille et de la couche d'oxyde de grille, formant au moins une grille du dispositif mémoire 200. Des espaceurs sont alors réalisés autour de la grille. Enfin, on réalise les zones de source et de drain 204 du dispositif mémoire 200 dans la couche active 118 du substrat 100 par dopage.

Claims (21)

REVENDICATIONS
1. Substrat (100) comportant au moins une première couche active (118) à base d'au moins un semi- conducteur sur laquelle sont empilés dans cet ordre : - un empilement de stockage de charges électriques (104, 106, 108), - une couche (110) à base d'au moins un matériau électriquement conducteur, - une couche support (116) distincte de la couche (110) à base du matériau électriquement conducteur.
2. Substrat (100) selon la revendication 1, la première couche active (118) et/ou la couche (110) à base du matériau électriquement conducteur et/ou la couche support (116) étant à base de silicium.
3. Substrat (100) selon l'une des revendications précédentes, la première couche active (118) étant à base d'au moins un semi-conducteur monocristallin et/ou contraint.
4. Substrat (100) selon l'une des revendications précédentes, le matériau électriquement conducteur étant à base d'un semi-conducteur amorphe ou polycristallin, unique ou composite.
5. Substrat (100) selon l'une des revendications précédentes, la couche support (116)étant à base d'au moins un semi-conducteur et/ou de verre et/ou de quartz et/ou de saphir et/ou de diamant.
6. Substrat (100) selon l'une des revendications précédentes, l'empilement de stockage de charges électriques comportant au moins : - une seconde couche (104) diélectrique, - une troisième couche (106) de stockage de charges électriques, - une quatrième couche (108) diélectrique, la couche (110) à base du matériau électriquement conducteur étant appelée cinquième couche.
7. Substrat (100) selon la revendication 6, la seconde couche diélectrique (104) et/ou la quatrième couche diélectrique (108) étant à base d'au moins un oxyde, tel que de l'oxyde de silicium.
8. Substrat (100) selon l'une des revendications 6 ou 7, la troisième couche de stockage de charges électriques (106) étant à base d'au moins un nitrure, tel que du nitrure de silicium.
9. Substrat (100) selon l'une des revendications précédentes, comportant en outre au moins une couche diélectrique (112), appelée sixième couche, disposée entre la couche (110) à base du matériau électriquement conducteur et la couche support (116).
10. Substrat (100) selon la revendication 9, la sixième couche diélectrique (112) étant à base d'au moins un oxyde, tel que de l'oxyde de silicium.
11. Dispositif mémoire (200) comportant au moins . - un substrat (100) selon l'une des revendications 1 à 10, - une grille de contrôle formée par au moins une partie de la couche (110) à base du matériau électriquement conducteur du substrat (100), - un canal (202) et des zones de source et de drain (204) formés au moins dans la première couche active (118) du substrat (100), - une grille (208) et un oxyde de grille (206) réalisés sur la première couche active (118), au-dessus du canal (202).
12. Procédé de réalisation d'un substrat (100) comportant au moins les étapes suivantes : a) réalisation d'un empilement de stockage de charges électriques (104, 106, 108) sur une première couche (102) à base d'au moins un semi-conducteur, b) dépôt d'une couche (110) à base d'au moins un matériau électriquement conducteur sur l'empilement de stockage de charges électriques (104, 106, 108), c) collage moléculaire d'une couche support (116) sur la couche (110) à base du matériau électriquement conducteur,au moins une partie (118) de la première couche (102) à base de semi-conducteur formant une première couche active (118) du substrat (100).
13. Procédé selon la revendication 12, l'empilement de stockage de charges électriques étant obtenu par la mise en oeuvre des étapes suivantes : -réalisation d'une seconde couche (104) diélectrique sur la première couche (102), - dépôt d'une troisième couche (106) de stockage de charges électriques sur la seconde couche diélectrique (104), - réalisation d'une quatrième couche (108) diélectrique sur la troisième couche de stockage de charges électriques (106), la couche (110) à base du matériau électriquement conducteur étant appelée cinquième couche (110).
14. Procédé selon la revendication 13, la seconde couche diélectrique (104) étant obtenue au moins par une oxydation de la première couche (102).
15. Procédé selon l'une des revendications 13 ou 14, la quatrième couche diélectrique (108) étant obtenue au moins par une oxydation de la troisième couche de stockage de charges électriques (106).
16. Procédé selon l'une des revendications 12 à 15, comportant en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étaped'implantation ionique dans la première couche (102) à travers la cinquième couche (110) à base du matériau électriquement conducteur et l'empilement de stockage de charges électriques (104, 106, 108), créant une zone fragilisée (114) dans la première couche (102).
17. Procédé selon la revendication 16, comportant en outre après l'étape c) de collage moléculaire, une étape de recuit séparant, au niveau de la zone fragilisée (114), une partie (120) de la première couche (102) du reste du substrat (100), une partie restante (118) de la première couche (102) formant la première couche active (118).
18. Procédé selon l'une des revendications 12 à 17, l'étape c) de collage moléculaire étant réalisée par l'intermédiaire d'au moins une couche diélectrique (112), appelée sixième couche, disposée entre la cinquième couche (110) à base du matériau électriquement conducteur et la couche support (116).
19. Procédé selon la revendication 18, comportant en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape de réalisation de la sixième couche diélectrique (112) sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur.
20. Procédé selon la revendication 19, l'étape de réalisation de la sixième couchediélectrique (112) sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur étant obtenue respectivement par au moins un traitement d'oxydation de la couche support (116) et/ou de la cinquième couche (110) à base du matériau électriquement conducteur, ou au moins un dépôt sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur, ou au moins un traitement d'activation de surface.
21. Procédé de réalisation d'un dispositif mémoire (200) comportant au moins les étapes suivantes: - mise en oeuvre d'un procédé de réalisation d'un substrat (100) selon l'une des revendications 12 à 20, - dopage de la première couche active (118) du substrat (100), formant un canal (202) du dispositif mémoire (200), - dépôt d'une couche d'oxyde de grille (206) sur la première couche active (118) du substrat (100), - dépôt d'une couche à base d'un matériau de grille (208) sur la couche d'oxyde de grille (206), - photolithographie et gravure de la couche à base du matériau de grille (208) et de la couche d'oxyde de grille (206), formant au moins une grille du dispositif mémoire (200), - réalisation de zones de source et de drain (204) du dispositif mémoire (200) dans la première couche active (118) du substrat (100).
FR0759026A 2007-11-14 2007-11-14 Substrat a couche de stockage de charges electriques enterree et procede de realisation Pending FR2917533A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR0759026A FR2917533A1 (fr) 2007-11-14 2007-11-14 Substrat a couche de stockage de charges electriques enterree et procede de realisation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0759026A FR2917533A1 (fr) 2007-11-14 2007-11-14 Substrat a couche de stockage de charges electriques enterree et procede de realisation

Publications (1)

Publication Number Publication Date
FR2917533A1 true FR2917533A1 (fr) 2008-12-19

Family

ID=39433007

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0759026A Pending FR2917533A1 (fr) 2007-11-14 2007-11-14 Substrat a couche de stockage de charges electriques enterree et procede de realisation

Country Status (1)

Country Link
FR (1) FR2917533A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013133919A1 (fr) * 2012-03-07 2013-09-12 Silicon Storage Technology, Inc. Structure de grille à empilement auto-aligné utilisable dans une matrice de mémoire non volatile

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751037A (en) * 1995-07-27 1998-05-12 Sony Corporation Non-volatile memory cell having dual gate electrodes
EP0971416A1 (fr) * 1998-01-26 2000-01-12 Sony Corporation Dispositif memoire et procede de fabrication correspondant, et circuit integre et procede de fabrication correspondant
US20040007734A1 (en) * 2002-07-05 2004-01-15 Hiroshi Kato Nonvolatile semiconductor memory device
US20060284236A1 (en) * 2005-06-21 2006-12-21 Micron Technology, Inc. Back-side trapped non-volatile memory device
US20070178649A1 (en) * 2006-01-27 2007-08-02 Swift Craig T Double-gated non-volatile memory and methods for forming thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751037A (en) * 1995-07-27 1998-05-12 Sony Corporation Non-volatile memory cell having dual gate electrodes
EP0971416A1 (fr) * 1998-01-26 2000-01-12 Sony Corporation Dispositif memoire et procede de fabrication correspondant, et circuit integre et procede de fabrication correspondant
US20040007734A1 (en) * 2002-07-05 2004-01-15 Hiroshi Kato Nonvolatile semiconductor memory device
US20060284236A1 (en) * 2005-06-21 2006-12-21 Micron Technology, Inc. Back-side trapped non-volatile memory device
US20070178649A1 (en) * 2006-01-27 2007-08-02 Swift Craig T Double-gated non-volatile memory and methods for forming thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SILVA H ET AL: "A Nanoscale Memory and Transistor Using Backside Trapping", IEEE TRANSACTIONS ON NANOTECHNOLOGY, IEEE SERVICE CENTER, PISCATAWAY, NJ, US, vol. 3, no. 2, 1 June 2004 (2004-06-01), pages 264 - 269, XP011113468, ISSN: 1536-125X *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013133919A1 (fr) * 2012-03-07 2013-09-12 Silicon Storage Technology, Inc. Structure de grille à empilement auto-aligné utilisable dans une matrice de mémoire non volatile
US9330922B2 (en) 2012-03-07 2016-05-03 Silicon Storage Technology, Inc. Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure
US9570581B2 (en) 2012-03-07 2017-02-14 Silicon Storage Technology, Inc. Method of forming a self-aligned stack gate structure for use in a non-volatile memory array

Similar Documents

Publication Publication Date Title
EP1947686B1 (fr) Dispositif à MOSFET sur SOI
EP3502047B1 (fr) Transistor fet à nanofil à resistance de contact reduite
EP2133919B1 (fr) Procédé de fabrication d'un transistor SOI à plan de masse et grille auto alignés et avec oxyde enterré d'epaisseur variable
EP2577730B1 (fr) Circuit integre a dispositif de type fet sans jonction et a depletion
EP1292974B1 (fr) Procede de realisation d'un composant electronique a source, drain et grille auto-alignes, en architecture damascene.
EP2293327A1 (fr) Circuit intégré à transistors MOS couplés électrostatiquement et procédé de réalisation d'un tel circuit intégré
EP3127142B1 (fr) Procédé de fabrication d'une plaque de semi-conducteur adaptée pour la fabrication d'un substrat soi, et plaque de substrat soi ainsi obtenue
EP3577683B1 (fr) Structure pour application radiofréquence
FR2806832A1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
EP3531444B1 (fr) Circuit intégré comprenant un substrat équipé d'une région riche en pièges, et procédé de fabrication
FR2916305A1 (fr) Dispositif a transistor a canal contraint.
EP1346405B1 (fr) Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
EP3246948B1 (fr) Procédé de réalisation sur un même substrat de transistors présentant des caractéristiques différentes
EP2613343A2 (fr) Procédé de fabrication d'une cellule mémoire non volatile à double grille
FR2931294A1 (fr) Procede de realisation d'un transistor a source et drain metalliques
FR2917533A1 (fr) Substrat a couche de stockage de charges electriques enterree et procede de realisation
EP3188234B1 (fr) Circuit intégré et son procédé de fabrication
EP3863041A1 (fr) Procédé de fabrication d'un substrat structuré
EP2613342B1 (fr) Procédé de fabrication d'une cellule mémoire non volatile à double grille
FR3093590A1 (fr) Procédé de fabrication d’un élément capacitif, et circuit intégré correspondant.
EP2259304B1 (fr) Procédé de formation d'un niveau d'un circuit intégré par intégration tridimensionnelle séquentielle
EP3903342B1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d'une telle structure
EP3903340A1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences
EP3944322B1 (fr) Procédé de fabrication d'un dispositif microélectronique
EP4576980A1 (fr) Dispositif de stockage ferroelectrique et procede de fabrication d'un tel dispositif