FR2945148A1 - Procede pour tester une memoire ainsi qu'un dispositif de commande pour la mise en oeuvre du procede - Google Patents

Abstract

Procédé pour tester une mémoire, caractérisé en ce qu'on exécute les étapes suivantes : - on sélectionne une adresse cible de la mémoire, - à partir de l'adresse cible, on détermine des adresses dépendantes dans la mémoire, - on enregistre de façon intermédiaire les adresses d'application de l'adresse cible et des adresses dépendantes dans d'autres zones de mémoire, - on décrit l'adresse cible et les adresses dépendantes par des schémas de test, - on forme une signature par les schémas de test, - on compare la signature à une valeur de consigne, et - en cas d'écart entre la signature et la valeur de consigne, on lance des mécanismes de protection.

Description

1 Domaine de l'invention La présente invention concerne un procédé pour tester une mémoire, ainsi qu'un dispositif comportant des moyens pour tester une mémoire.

Etat de la technique Selon l'état de la technique, on connaît des algorithmes de test pour déceler des défauts de fonctionnement (par exemple des erreurs d'élément, des erreurs de transmission, des retards, des erreurs de couplage etc..), dans les unités de mémoire, comme cela est par exemple décrit dans le document US 6779141 B1. Exposé et avantages de l'invention La présente invention a pour but de remédier à ces inconvénients et concerne à cet effet un procédé pour tester une mémoire, caractérisé en ce que - on sélectionne une adresse cible de la mémoire, - à partir de l'adresse cible, on détermine des adresses dépendantes dans la mémoire, - on enregistre de façon intermédiaire les adresses d'application de l'adresse cible et des adresses dépendantes dans d'autres zones de mémoire, - on décrit l'adresse cible et les adresses dépendantes par des schémas de test, - on forme une signature par les schémas de test, - on compare la signature à une valeur de consigne, et - en cas d'écart entre la signature et la valeur de consigne, on lance des mécanismes de protection. L'invention concerne également un dispositif de commande comportant des moyens pour effectuer un test de mémoire, caractérisé en ce qu'il comprend des moyens pour : - sélectionner une adresse cible de la mémoire, - déterminer les adresses dépendantes de l'adresse cible dans la mémoire, - enregistrer de façon intermédiaire les données d'application de l'adresse cible et des adresses dépendantes dans d'autres zones de la mémoire,

2 - décrire l'adresse cible et les adresses dépendantes par des schémas de test, - former une signature par les schémas de test, - comparer la signature à une valeur de consigne, - lancer des mécanismes de protection en cas d'écart entre la signature et la valeur de consigne, - enregistrer de nouveau les données d'application de l'adresse cible et des adresses dépendantes en cas de concordance entre la signature et la valeur de consigne.

Ainsi, selon l'invention, on sélectionne les adresses dépendantes, à partir d'une adresse cible. On décrit l'adresse cible et les adresses dépendantes à l'aide d'un schéma de test et on vérifie ainsi. Le test de mémoire selon l'invention, se distingue par une souplesse particulièrement poussée, car à côté de l'adresse cible, on vérifie également les adresses dépendantes reliées à l'adresse cible par les sources d'erreurs courantes, par exemple à cause d'une adresse pratiquement identique ou du voisinage physique avec l'adresse cible. Le test de mémoire selon l'invention se caractérise en ce qu'il peut se dérouler en arrière-plan et qu'il teste avec une grande efficacité à la fois, l'unité de mémoire elle-même et aussi le fonctionnement correct des unités qui y accèdent (bus, décodeur d'adresse) avec une grande efficacité, à savoir une grande couverture de test pour un faible temps d'exécution et de brèves phases de blocage d'interruption.

Selon un développement avantageux, la sélection des adresses cibles se fait selon un ordre fixé, de sorte que le procédé teste successivement toutes les adresses de la mémoire. Cela garantit qu'après un certain nombre d'étapes du procédé ou après un certain temps, l'ensemble de la mémoire aura été testé par le procédé de l'invention. Il peut également être avantageux de sélectionner l'adresse cible de façon commandée par un évènement ; cet évènement est la constatation d'un défaut dans l'adresse cible en application d'un procédé de test de mémoire supplémentaire.

3 Selon un développement avantageux, le procédé selon l'invention, peut également s'utiliser pour tester une mémoire cible qui apparaît dans un autre procédé de test de mémoire et de plus, pour vérifier également, les adresses dépendant de l'adresse cible. Dans ce développement, le test de mémoire selon l'invention constitue un complément au procédé de test de mémoire existant et il augmente la sécurité de l'ensemble du système. Selon un autre développement avantageux, la sélection de l'adresse cible se fait selon un ordre fixé, de façon à tester successivement toutes les adresses de la mémoire avec le procédé ; l'ordre fixé peut être interrompu par un évènement et, cet évènement, est la constatation d'un défaut dans l'adresse cible, par un procédé supplémentaire de test de mémoire. Ce mode de réalisation combine les avantages d'un procédé de test qui vérifie l'ensemble de la mémoire et les avantages d'un procédé de test utilisé de manière souple comme complément à un procédé de test existant, pour vérifier les adresses cibles posant des problèmes ou qui apparaissent ainsi que les adresses dépendantes, associées. Globalement, cela se traduit par une augmentation significative de la sécurité de l'ensemble de la mémoire.

De manière particulièrement avantageuse, l'invention concerne un mode de réalisation dans lequel, le test de mémoire selon l'invention, est complété par un procédé ECC (procédé appliquant un code de correction d'erreur). Alors que les protections de mémoire, selon un procédé ECC, permettent de déceler et de corriger, en toute sécurité, les défauts de 1 bit, on peut rencontrer, par exemple, des difficultés si le procédé ECC détecte une erreur concernant plusieurs bits et non une erreur concernant 1 bit. Pour la protection contre une telle situation, il est avantageux de compléter le procédé ECC par le procédé de test de mémoire selon l'invention, qui vérifie non seulement l'adresse cible, mais également les adresses dépendantes. De façon avantageuse, le test de mémoire selon l'invention, est appliqué aux adresses cibles dont un défaut a été déterminé et corrigé par le procédé ECC. Selon un mode de réalisation avantageux, au cas où on a déterminé une adresse dépendante qui n'existe pas physiquement, on remplace cette adresse dépendante par une adresse de substitution.

4 Cela garantit avantageusement qu'il n'y aura pas de résultat erroné au contrôle du schéma de test, de sorte qu'une partie de l'adresse dépendante, déterminée, n'existe même pas, et que l'on ne pourra ni utiliser, ni exploiter, le motif de test prévu pour ces adresses dépendantes. Pour examiner les adresses avec le test selon l'invention, qui sont combinées à l'adresse cible par des attributions erronées d'adresses, par exemple par un décodeur d'adresse défectueux ou un système de bus défectueux, il est particulièrement avantageux de déterminer les adresses dépendantes par inversion de bit concernant un ou plusieurs bits de l'adresse cible. On détermine ainsi les adresses à partir de l'adresse cible qui se distingue le moins de l'adresse cible, et représente ainsi les adresses les plus probables qui peuvent être concernées par un adressage défectueux de l'adresse cible.

En complément ou en variante de cette détermination des adresses dépendantes, il peut également être avantageux de déterminer les adresses dépendantes à partir des informations de disposition concernant le voisinage physique de l'adresse cible. Les adresses voisines physiquement sont combinées d'une manière particulièrement probable à l'adresse cible par des défauts de mémoire, de sorte qu'elles sont prédestinées tout particulièrement, pour un tel contrôle. En d'autres termes et de façon avantageuse : - on sélectionne l'adresse cible, et - on teste successivement toutes les adresses de la mémoire avec le procédé. Selon d'autres caractéristiques avantageuses, - on sélectionne de manière commandée l'adresse cible par un évènement, qui est la constatation d'un défaut dans l'adresse cible par un procédé supplémentaire de test de mémoire.

Selon une autre caractéristique, - on sélectionne l'adresse cible, - on teste successivement toutes les adresses de la mémoire avec le procédé, * on interrompt la sélection par un évènement, qui est la constatation d'un défaut par un procédé supplémentaire de test de mémoire. Selon une autre caractéristique le procédé 5 supplémentaire de test de mémoire est un procédé de code de correction d'erreur (procédé ECC). Au cas où l'on a déterminé une adresse dépendante qui n'existe pas physiquement, on remplace l'adresse dépendante par une adresse de substitution.

Suivant une autre caractéristique, - on détermine les adresses dépendantes par inversion de bit d'un ou de plusieurs bits de l'adresse cible. Suivant une autre caractéristique, - on détermine les adresses dépendantes à partir d'informations de disposition concernant le voisinage physique de l'adresse cible. Dessins La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'exemples de réalisation représentés dans les dessins annexés dans lesquels : - la figure 1 montre un exemple de déroulement du procédé de l'invention, - la figure 2 montre un exemple de déroulement d'un procédé combiné selon l'invention. Description d'exemples de réalisation de l'invention La figure 1 montre un exemple de déroulement d'un procédé selon l'invention par les étapes 101-109. Dans une première étape, on sélectionne l'adresse cible 101 puis, on détermine les adresses dépendantes 102. Ensuite, on effectue un test de l'existence physique des adresses dépendantes 103. Le cas échéant, on sélectionne ensuite des adresses de substitution 103a pour des adresses dépendantes qui n'existent pas. Dans l'étape 104 suivante, on protège les données d'application, c'est-à-dire qu'on les enregistre de façon intermédiaire. Puis, on décrit les adresses cibles et les adresses dépendantes, par le schéma de test 105. Avec les schémas de test, on forme une signature dans l'étape 106. Cette signature sera comparée dans l'étape 107 à une

6 valeur de consigne. Selon le résultat de la comparaison avec la valeur de consigne, un mécanisme de protection sera lancé au cours de l'étape 108, au cas où la signature ne correspond pas à la valeur de consigne ; dans l'étape 109, on enregistre en retour les données d'application dans le cas où la signature concorde avec la valeur de consigne. Comme représenté à la figure 1, le procédé selon l'invention se termine par l'étape 108 dans le cas d'un contrôle négatif de la signature ; par exemple, on effectue une commutation de la mémoire en mode de sécurité. Dans le cas où le contrôle a réussi, c'est-à-dire, la comparaison de la signature avec la valeur de consigne, après protection en retour des données d'application dans l'étape 109, on repasse par les étapes 101-108 ou 109. Les différentes étapes du déroulement du procédé de test selon l'invention, représentées à la figure 1, seront présentées de 15 manière détaillée. L'étape 101, c'est-à-dire la sélection de l'adresse cible, peut se faire selon différents procédés. D'une part, il est certainement avantageux de sélectionner l'adresse cible de façon à tester successivement toutes les adresses de la mémoire en appliquant le procédé de l'invention. En variante mais également de manière 20 complémentaire, on peut prévoir de sélectionner l'adresse cible à la suite d'un évènement déterminé. Il peut arriver, par exemple, que le procédé selon l'invention, soit combiné à un autre procédé de test de mémoire et que, par cet autre procédé de test de mémoire, on a constaté un défaut pour une certaine adresse ; c'est pourquoi, il peut être 25 avantageux de sélectionner cette adresse comme adresse cible suivante, et de poursuivre sa vérification. Dans la seconde étape 102, c'est-à-dire la détermination des adresses dépendantes, à partir de l'adresse cible, on détermine d'autres adresses qui seront soumises aux étapes de test suivantes. La 30 détermination des adresses dépendantes, peut se faire selon certains critères ou selon des algorithmes. De façon avantageuse, on détermine les adresses dépendantes qui sont combinées avec la plus grande probabilité, à l'adresse cible, à cause des erreurs de mémoire usuelles. Par exemple, 35 on peut sélectionner comme adresses dépendantes, celles qui ne

7 diffèrent que très peu de l'adresse cible, par exemple, par quelques bits. Pour cela, on déduit les adresses dépendantes de l'adresse cible, en inversant des bits isolés ou en inversant quelques bits. En variante ou en complément, on peut également déterminer les adresses dépendantes à partir des informations de disposition concernant la mémoire, et il est surtout avantageux de sélectionner comme adresses dépendantes, les adresses du voisinage physique de l'adresse cible. La sélection ainsi proposée d'adresses dépendantes, à partir de l'adresse cible, correspond aux sources d'erreurs connues, les plus fréquentes dans les mémoires. Par exemple, une erreur d'un décodeur de mémoire avec une erreur d'adresse d'une information correspondant à un bit, peut faire qu'un mot de données complètement faux, soit enregistré à l'adresse défectueuse qui aura été adressée. Il est également possible qu'à cause d'une erreur pour l'enregistrement physique d'un mot de données, celui-ci ne sera pas à l'adresse cible prévue, mais à une adresse située dans le voisinage physique de l'adresse cible. Dans la conception du test, on pourra tenir compte de tous les composants intervenant dans l'enregistrement en mémoire, tels que, l'emplacement de mémoire lui-même, le décodeur d'adresse, l'amplificateur écriture/lecture, les connexions de bus. Les composants ainsi présentés, sont des sources fréquentes de défauts dans l'enregistrement de mots de données, notamment pour des erreurs à plusieurs bits, et qui ne peuvent, le cas échéant, pas être saisis par les procédés usuels, tels que, le procédé ECC (code de correction d'erreur) ou EDC (code de détection d'erreur) ou ne seront détectés que de manière erronée. Pour cette raison, le procédé de test selon l'invention, constitue tout particulièrement un complément de tels mécanismes usuels de protection de données, par exemple le procédé ECC. Dans l'étape 102 de détermination des adresses dépendantes, on peut, par exemple, combiner plusieurs algorithmes ou procédés de détermination des adresses dépendantes ; on peut par exemple, regrouper les adresses dépendantes à la fois aux sous-ensembles d'adresses obtenues à partir de l'adresse cible par inversion de bit, ou aussi comme sous-ensembles des adresses, correspondant au voisinage physique de l'adresse cible.

8 Si les adresses dépendantes sont déduites de l'adresse cible par un algorithme, par exemple, par inversion de bit dans l'adresse cible, il peut arriver que les adresses dépendantes ainsi obtenues n'existent pas physiquement. Comme dans ce cas, il n'est pas possible d'appliquer, de manière consistante le schéma de test ou que cela aboutirait à des résultats erronés, il est nécessaire de vérifier l'existence physique des adresses dépendantes. Cela se fait dans l'étape 103. Au cas où toutes les adresses dépendantes existent physiquement, on poursuit le procédé de l'invention dans l'étape 104. Dans le cas où une ou plusieurs adresses dépendantes n'existent pas, on remplace chaque adresse dépendante qui n'existe pas physiquement, dans la suite du procédé, par une adresse de substitution. Le choix des adresses de substitution, est prévu dans l'étape 103a. Il existe des procédés alternatifs pour la sélection des adresses de substitution, comme par exemple, leur sélection, dans une zone de mémoire spécialement réservée à cet effet, ou en déterminant des adresses de substitution à partir de la mémoire globalement disponible et qui est en cours d'essai, ou des adresses n'ont pas été sélectionnées ni comme adresses cibles, ni comme adresses dépendantes. Le premier procédé de sélection à l'avantage d'utiliser des adresses de substitution parfaitement définies, et d'appliquer un procédé de sélection simplifié des adresses de substitution ; ce dernier procédé économise l'établissement d'une zone de mémoire spécialement réservée à cet effet. La partie suivante du test de mémoire, doit se dérouler de manière exclusive (blocage d'interruption), pour garantir la consistance des données pour cette application. Avant de pouvoir décrire dans une étape ultérieure, l'adresse cible et l'adresse dépendante avec un schéma de test, il faut protéger les données d'application enregistrées dans l'adresse cible et dans les adresses dépendantes. Cela se fait dans l'étape 104, par exemple, en enregistrant de façon intermédiaire les données d'application dans une mémoire prévue à cet effet ou une zone de mémoire prévue à cet effet dans la mémoire testée. Après avoir protégé les données d'application dans l'étape 104, on décrit l'adresse cible et l'adresse dépendante, par un schéma de test dans l'étape 105.

L'état de la technique décrit différents procédés, en particulier, des

9 procédés pour générer des schémas de test avantageux qui se distinguent par une profondeur de test particulière. Pour le procédé selon l'invention, on peut utiliser des schémas de test standards provenant de l'état de la technique. On peut également envisager de définir les schémas de test qui sont décrits dans l'étape 105 dans l'adresse cible et dans les adresses dépendantes, en fonction de la sélection des adresses dépendantes dans l'étape 102. Des schémas de test offrant un potentiel élevé, notamment la détection d'erreurs à plusieurs bits ou d'erreurs de couplage dans l'amplificateur lecture/écriture et dans les liaisons par bus, sont particulièrement avantageux. Dans les étapes 106 et 107 suivantes, on forme une signature avec les schémas de test écrits dans l'adresse cible et dans les adresses dépendantes et on compare cette signature à une valeur de consigne en mémoire. En fonction du résultat de la comparaison de la signature avec la valeur de consigne, on prévoit comme décrit ci-dessus, deux étapes alternatives pour le procédé. Si la signature formée avec le schéma de test, correspond à la valeur de consigne, on écrit en retour les données d'application qui ont été protégées, c'est-à-dire enregistrées de façon intermédiaire dans l'étape 104, et on poursuit le procédé selon l'invention par l'étape 101 consistant à sélectionner une nouvelle adresse cible. Si en revanche, la signature faite avec les schémas de test, ne correspond pas à la valeur de consigne, on lance des mécanismes de protection correspondants dans l'étape 108. Comme mécanisme de protection, on peut, par exemple, prévoir l'émission d'un message d'erreur si la comparaison de la signature avec la valeur de consigne, n'a pas donné de résultat. De plus, après avoir constaté une signature erronée, on peut faire passer la mémoire en mode de sécurité. En particulier, pour les applications critiques pour la sécurité, ce procédé peut être nécessaire pour des raisons de sécurité. Contrairement à la figure 1 dans laquelle les étapes 108 et 109 sont présentées de façon alternative, on peut également exécuter en parallèle les étapes 108 et 109. On peut par exemple envisager dans le cas d'une comparaison négative entre la signature et la valeur de consigne, de réinscrire néanmoins les données d'application et de lancer

10 en parallèle des mécanismes de protection. Le cas échéant, on peut également recommencer le procédé de l'invention par l'étape 101 en parallèle au lancement des mécanismes de protection, par exemple dans le cas de conditions de sécurité moins strictes.

En particulier, dans les systèmes fonctionnant en temps réel, il est avantageux que l'écriture en retour des données d'application selon le bloc 109, se fasse immédiatement après la détermination de la signature des schémas de test, pour que le temps de blocage d'interruption soit aussi court que possible. La comparaison entre la valeur de consigne et la valeur réelle de la signature selon le bloc 107, se fait dans cette variante après suppression du blocage d'interruption. Selon une variante particulièrement avantageuse, comme indiqué ci-dessus, la commutation des adresses de la cellule de mémoire en cours de test (adresse cible), se fait de manière continue dans tout l'espace des adresses de la mémoire de données, en fonction du concept global de sécurité et des ressources CPU disponibles pour le test, d'une façon plus ou moins rapide. La sélection de l'adresse cible se fait ainsi selon un ordre fixé, de sorte, que successivement, toutes les adresses de la mémoire seront testées par le procédé. En variante, on peut également envisager d'autres successions, par exemple, par la prise en compte particulière de certaines zones de mémoire qui seront testées plus fréquemment. Selon un développement particulier, comme indiqué ci-dessus en principe, une interface appropriée permet d'effectuer le test dans le cas de certains évènements, par exemple, dans le cas d'une erreur de bit unique, détectée par l'assistance de circuit (par exemple par ECC) en effectuant directement le test sur cette cellule de mémoire mise en évidence, pour commuter l'ensemble du système dans un état plus sûr en cas d'éventuels défauts statistiques du circuit. En variante, on peut prévoir d'appliquer le procédé comme décrit ci-dessus, en un mode "normal", pour toutes les adresses de la mémoire à examiner et de n'interrompre l'opération que dans le cas d'un tel évènement ou encore de n'appliquer le procédé, en principe, que dans le cas d'un tel évènement. Cette alternative combine les avantages du procédé de

11 l'invention à ceux d'un second procédé de test, supplémentaire, par exemple le procédé ECC en assurant ainsi une plus grande sécurité. La figure 2 montre un exemple de déroulement d'un procédé combiné selon l'invention. Les références utilisent les mêmes deux derniers chiffres, que dans les autres étapes de procédé. Les différentes étapes de procédé de la figure 2, correspondent à la description détaillée déjà faite pour les étapes de procédé 101, 109 de la figure 1. Dans le procédé combiné présenté à la figure 2, le test de mémoire se fait de façon analogue à celui de la figure 1, après sélection de l'adresse cible 201, en poursuivant par les étapes de procédé 202-207. La comparaison de la signature formée par les schémas de test avec la valeur de consigne dans l'étape 207, est suivie par les étapes alternatives de procédé 208 pour le lancement d'un mécanisme de protection, et 209 pour la réinscription des données d'application. En variante du procédé présenté à la figure 1, dans le cas du procédé combiné de la figure 2, après avoir réinscrit les données d'application au cours de l'étape 209, on ne sélectionne pas de nouvelle adresse cible, mais on renouvelle le procédé de l'invention avec les étapes 302-308 ou 309 pour l'adresse cible choisie dans l'étape 201. Ce n'est que si la comparaison réussit, pour la signature et la valeur de consigne dans l'étape 307, qu'après réinscription des données d'application dans l'étape 309, on sélectionne une nouvelle adresse cible dans l'étape 201. Ce déroulement des étapes de procédé, peut être particulièrement avantageux si, dans les étapes 202 et 302, différents procédés ou différents algorithmes, ont permis de déterminer différentes adresses dépendantes, à partir de la même adresse cible. Comme décrit ci-dessus, on peut appliquer des procédés différents pour sélectionner les adresses dépendantes de l'adresse cible, et un choix déterminé de schémas de test utilisés dans les étapes 205 et 305. Par exemple, un tel procédé combiné, permet au cours d'un premier passage de test 201-209, de vérifier les adresses dépendantes obtenues par inversion de bit à partir de l'adresse cible, et de vérifier les adresses dépendantes dans les autres étapes de procédé 302-309, adresses qui résultent de leur voisinage physique par rapport à l'adresse cible.

12 Le procédé de test combiné présenté à la figure 2, n'est donné qu'à titre d'exemple et peut être modifié de différentes manières. Par exemple, l'étape 209, permet de passer dans une variante de forme de réalisation et la réinscription des données d'application pourra se faire seulement après un parcours réussi des deux branches de procédé. Il est également possible d'envisager une variante qui ne comprend pas seulement deux branches de procédé (ici les branches 201-209 et 302-309), mais d'autres branches de procédé pour chaque adresse cible sélectionnée. Il est également possible de combiner la variante évoquée ci-dessus à différents procédés de sélection ou algorithmes de sélection des adresses dépendantes, dans une étape commune 102 ou 202 ou 302.15

Claims (1)

1. REVENDICATIONS1 °) Procédé pour tester une mémoire, caractérisé en ce qu'on exécute les étapes suivantes : - on sélectionne une adresse cible de la mémoire, s - à partir de l'adresse cible, on détermine des adresses dépendantes dans la mémoire, - on enregistre de façon intermédiaire les adresses d'application de l'adresse cible et des adresses dépendantes dans d'autres zones de mémoire, 10 - on décrit l'adresse cible et les adresses dépendantes par des schémas de test, - on forme une signature par les schémas de test, - on compare la signature à une valeur de consigne, et - en cas d'écart entre la signature et la valeur de consigne, on lance 15 des mécanismes de protection. 2°) Procédé selon la revendication 1, caractérisé en ce qu' - on sélectionne l'adresse cible, 20 - on teste successivement toutes les adresses de la mémoire avec le procédé. 3°) Procédé selon la revendication 1, caractérisé en ce qu' 25 - on sélectionne de manière commandée l'adresse cible par un évènement, - l'évènement étant la constatation d'un défaut dans l'adresse cible par un procédé supplémentaire de test de mémoire. 30 4°) Procédé selon la revendication 1, caractérisé en ce qu' - on sélectionne l'adresse cible, - on teste successivement toutes les adresses de la mémoire avec le procédé, 35 * on interrompt la sélection par un évènement, et 14 * l'évènement est la constatation d'un défaut par un procédé supplémentaire de test de mémoire. 5°) Procédé selon la revendication 3 ou 4, caractérisé en ce que le procédé supplémentaire de test de mémoire est un procédé de code de correction d'erreur (procédé ECC). 6°) Procédé selon la revendication 1, caractérisé en ce qu' au cas où l'on a déterminé une adresse dépendante qui n'existe pas physiquement, on remplace l'adresse dépendante par une adresse de substitution. 7°) Procédé selon la revendication 1, caractérisé en ce qu' on détermine les adresses dépendantes par inversion de bit d'un ou de plusieurs bits de l'adresse cible. 8°) Procédé selon la revendication 1, caractérisé en ce qu' on détermine les adresses dépendantes à partir d'informations de disposition concernant le voisinage physique de l'adresse cible. 9°) Dispositif de commande comportant des moyens pour effectuer un test de mémoire, caractérisé en ce qu'il comprend des moyens pour : - sélectionner une adresse cible de la mémoire, - déterminer les adresses dépendantes de l'adresse cible dans la mémoire, - enregistrer de façon intermédiaire les données d'application de l'adresse cible et des adresses dépendantes dans d'autres zones de la mémoire, - décrire l'adresse cible et les adresses dépendantes par des schémas de test,- former une signature avec les schémas de test, - comparer la signature à une valeur de consigne, - lancer des mécanismes de protection en cas d'écart entre la signature et la valeur de consigne, - enregistrer de nouveau les données d'application de l'adresse cible et des adresses dépendantes en cas de concordance entre la signature et la valeur de consigne. lo 15