FR3045934A1 - Procede de fabrication d’un empilement de dispositifs electroniques - Google Patents

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Abstract

Ce procédé comportant les étapes : a) prévoir une première structure (1) comportant successivement un substrat (10), un dispositif électronique (11), une couche diélectrique (12), et une première couche semi-conductrice (13); b) prévoir une deuxième structure (2) comportant successivement un substrat (20), une couche active (21), une couche diélectrique (22), et une deuxième couche semiconductrice (23), la couche active (21) étant destinée à former un dispositif électronique; c) coller les première et deuxième structures (1, 2) par une adhésion directe entre les première et deuxième couches semi-conductrices (13, 23) de manière à former une interface de collage ; d) retirer le substrat (20) de la deuxième structure (2) de manière à exposer la couche active (21) ; e) introduire des dopants dans les première et deuxième couches semi-conductrices (13, 23) de manière à former un plan de masse.

Description

PROCEDE DE FABRICATION D’UN EMPILEMENT DE DISPOSITIFS
ELECTRONIQUES
Domaine technique
La présente invention a trait à un procédé de fabrication d'un empilement de dispositifs électroniques. A titre d'exemples non limitatifs, un dispositif électronique peut être un transistor, une mémoire, un microsystème électromécanique etc. Une application envisagée est l'intégration 3D à très grande échelle (VLSI pour « Very-Large-Scale Intégration ») par la technologie 3D séquentielle afin de réaliser successivement des transistors, les transistors supérieurs étant fabriqués à basse température (typiquement inférieure à 500°C).
Etat de la technique antérieure
Un procédé connu de l'état de la technique, comporte les étapes : a) prévoir une première structure comportant successivement un substrat, un dispositif électronique, une première couche diélectrique, b) prévoir une deuxième structure comportant successivement un substrat, une couche active, une deuxième couche diélectrique, la couche active étant destinée à former un dispositif électronique ; c) coller les première et deuxième structures par une adhésion directe entre les première et deuxième couches diélectriques de manière à former une interface de collage ; d) retirer le substrat de la deuxième structure de manière à exposer la couche active. Par « adhésion directe », on entend un collage issu de la mise en contact direct de deux surfaces, c'est-à-dire en l'absence d'un élément additionnel tel qu'une colle, une cire ou une brasure. L'adhésion provient principalement des forces de Van der Waals issues de l'interaction électronique entre les atomes ou les molécules de deux surfaces. On parle également de collage par adhésion moléculaire.
Classiquement, les première et deuxième couches diélectriques sont des oxydes. Un tel procédé de l'état de la technique comporte en outre au moins une gravure par voie humide, éventuellement lors de l'étape d), et plus généralement ultérieurement lors de la formation du dispositif électronique à partir de la couche active.
Un tel procédé de l'état de la technique n'est pas entièrement satisfaisant dans la mesure où la fermeture de l'interface de collage de type oxyde/oxyde, obtenue après le collage hydrophile de l'étape c), est généralement de mauvaise qualité. Ainsi, une telle interface de collage, partiellement ouverte, est susceptible de conduire à une infiltration importante des agents de gravure au sein de la première couche diélectrique éventuellement lors de l'étape d), ou plus généralement ultérieurement lors de la formation du dispositif électronique à partir de la couche active. Cette infiltration provoque alors un décollement de la couche active, et par là-même une perte de surface active. En outre, le décollement de la couche active est susceptible d'entraîner une forte défectivité lors de la formation du dispositif électronique.
Une solution connue de l'état de la technique est d'appliquer un recuit thermique de renforcement de l'interface de collage, avec un budget thermique élevé. Par « budget thermique », on entend le choix d'une valeur de température de recuit et le choix d'une valeur de durée de recuit. Par « élevé », on entend une température de recuit de l'ordre de 1000-1200°C et une durée de recuit de l'ordre de quelques heures. Un tel budget thermique est incompatible avec une majorité de dispositifs électroniques qui sont susceptibles de se dégrader. A titre d'exemple non limitatif, lorsque le dispositif électronique de la première structure est un transistor planaire de type FDSOI (pour « Fully-Depleted Silicon on Insulator ») tel que décrit dans le document P. Batude et al, Symposium on VLSI Technology Advance Program, 2015, le budget thermique maximal admissible est de l'ordre de 500°C pendant 5 h, 600°C pendant 1 min, 800°C pendant 1 ms.
Exposé de l’invention
Ainsi, la présente invention vise à remédier en tout ou partie aux inconvénients précités, et concerne à cet effet un procédé de fabrication d'un empilement de dispositifs électroniques, comportant les étapes : a) prévoir une première structure comportant successivement un substrat, un dispositif électronique, une couche diélectrique, et une première couche semi-conductrice ; b) prévoir une deuxième structure comportant successivement un substrat, une couche active, une couche diélectrique, et une deuxième couche semi-conductrice, la couche active étant destinée à former un dispositif électronique ; c) coller les première et deuxième structures par une adhésion directe entre les première et deuxième couches semi-conductrices de manière à former une interface de collage ; d) retirer le substrat de la deuxième structure de manière à exposer la couche active ; e) introduire des dopants dans les première et deuxième couches semi-conductrices de manière à former un plan de masse.
Ainsi, un tel procédé selon l'invention permet : - d'obtenir une interface de collage avec une bonne qualité de fermeture (résistante notamment aux gravures par voie humide) grâce au collage hydrophobe de l'étape c) par l'intermédiaire des première et deuxième couches semi-conductrices, et par là-même de s'affranchir d'un recuit thermique de renforcement de l'interface de collage avec un budget thermique élevé, c'est-à-dire une température de recuit de l'ordre de 1000-1200°C et une durée de recuit de l'ordre de quelques heures ; - de former l'interface de collage au sein d'un plan de masse, le plan de masse étant formé par les première et deuxième couches semi-conductrices dopées, et s'étendant de part et d'autre de l'interface de collage.
Avantageusement, les première et/ou deuxième couches semi-conductrices comportent un film amorphe avant l'étape c), et le procédé comporte une étape de cristallisation du ou des films amorphes de sorte qu'un front de cristallisation se propage à l'interface de collage.
Par « amorphe », on entend que le film présente un taux de cristallinité massique inférieure à 20%.
Ainsi, une telle étape de cristallisation permet d'améliorer la fermeture de l'interface de collage grâce à la propagation du front de cristallisation à l'interface de collage. La fermeture de l'interface de collage sera de meilleure qualité si chacune des première et deuxième couches semi-conductrices comporte un film amorphe de sorte que le front de cristallisation se propage à travers l'interface de collage; en d'autres termes, le front de cristallisation s'étend au-delà de l'interface de collage.
Selon un mode de réalisation, les films amorphes des première et deuxième couches semi-conductrices présentent des épaisseurs différentes de sorte que le front de cristallisation se propage à travers l'interface de collage.
En d'autres termes, les épaisseurs des films amorphes des première et deuxième couches semi-conductrices sont avantageusement choisies de sorte que le front de cristallisation issu du film amorphe le moins épais se propage à travers l'interface de collage et s'arrête à une distance d'au moins 3 nm de l'interface de collage.
Avantageusement, les première et deuxième couches semi-conductrices présentent des vitesses de cristallisation différentes de sorte que le front de cristallisation se propage à travers l'interface de collage.
En d'autres termes, les matériaux des première et deuxième couches semi-conductrices sont avantageusement choisis de sorte que le front de cristallisation issu du matériau présentant la vitesse de cristallisation la plus élevée se propage à travers l'interface de collage et s'arrête à une distance d'au moins 3 nm de l'interface de collage.
Avantageusement, la première couche semi-conductrice comporte un germe polycristallin recouvert d'un film amorphe avant l'étape c), et la deuxième couche semi-conductrice est totalement amorphe avant l'étape c).
Par « polycristallin », on entend que le germe présente un taux de cristallinité massique compris entre 20% et 80%.
Par « totalement amorphe », on entend que la couche correspondante présente un taux de cristallinité massique inférieur à 20%.
Ainsi, le fait de conserver un germe polycristallin permet à la fois de : - réduire le budget thermique de la cristallisation, - imposer une direction majoritaire (verticale) de cristallisation, afin d'éviter une cristallisation aléatoire.
Avantageusement, l'étape de cristallisation est exécutée par un recuit thermique adapté pour simultanément activer thermiquement les dopants introduits lors de l'étape e).
Ainsi, un seul recuit thermique suffit pour la cristallisation et l'activation thermique des dopants, ce qui permet de réduire le temps d'opération du procédé. Ceci est particulièrement avantageux lorsque la première couche semi-conductrice comporte un germe polycristallin recouvert d'un film amorphe avant l'étape c), et lorsque la deuxième couche semi-conductrice est totalement amorphe avant l'étape c).
Selon un mode de mise en œuvre, les première et/ou deuxième couches semi-conductrices comportent une surface recouverte d'un film d'oxyde avant l'étape c), et le procédé comporte une étape de traitement de surface consistant à retirer le film d'oxyde de la surface des première et/ou deuxième couches semi-conductrices avant l'étape c) de manière à obtenir un collage hydrophobe lors de l'étape c).
Ainsi, une telle étape permet d'éviter la présence d'un oxyde sur les première et deuxième couches semi-conductrices avant l'étape c) de manière à assurer un collage hydrophobe lors de l'étape c). Par ailleurs, il est avantageux de ne pas avoir d'oxyde afin d'autoriser une propagation d'un front de cristallisation à travers l'interface de collage. La présence de l'oxyde sur les première et deuxième couches semi-conductrices est issue d'une formation naturelle telle que la passivation du silicium.
Avantageusement, le procédé comporte une étape d'activation de surface consistant à bombarder la surface des première et seconde couches semi-conductrices avant l'étape c) par un faisceau d'espèces, de préférence des ions argon.
Ainsi, une telle étape permet d'améliorer la fermeture de l'interface de collage.
Avantageusement, le procédé comporte une étape d'aplanissement des première et seconde couches semi-conductrices avant l'étape c) de manière à obtenir une rugosité de surface inférieure à 2,5 A RMS.
Ainsi, une telle étape permet d'obtenir une adhésion directe entre les première et deuxième couches semi-conductrices de bonne qualité.
La quantification de la rugosité de surface s'entend relativement à une rugosité moyenne quadratique d'une surface de référence, et est définie dans la norme ISO 25178 (notée Sq dans ladite norme, également appelée RMS pour « Root Mean Square » en langue anglaise). La rugosité de surface est mesurée par une technique décrite dans ladite norme, par exemple via un balayage AFM (« Atomic Force Microscope » en langue anglaise) sur une surface de référence de 1 *1 pm2.
Avantageusement, les première et seconde couches semi-conductrices sont réalisées dans un matériau sélectionné dans le groupe comportant Si, Ge, Si-Ge.
Selon une forme d'exécution, l'étape e) est exécutée en introduisant les dopants à travers la couche active exposée.
Brève description des dessins D'autres caractéristiques et avantages apparaîtront dans la description qui va suivre de différents modes de mise en œuvre de l'invention, donnés à titre d'exemples non limitatifs, en référence aux dessins annexés dans lesquels : - les figures 1 a à 1 d sont des vues schématiques en coupe illustrant un premier mode de mise en œuvre de l'invention ; - les figures 2a à 2d sont des vues schématiques en coupe illustrant un deuxième mode de mise en œuvre de l'invention ; - les figures 3a à 3e sont des vues schématiques en coupe illustrant un troisième mode de mise en œuvre de l'invention ; - la figure 4 est une vue schématique en coupe illustrant un dispositif électronique de type transistor pouvant appartenir à un niveau inférieur pour une intégration VLSI.
Exposé détaillé des modes de mise en œuvre
Pour les différents modes de mise en œuvre, les mêmes références seront utilisées pour des éléments identiques ou assurant la même fonction, par souci de simplification de la description. Les caractéristiques techniques décrites ci-après pour différents modes de mise en œuvre sont à considérer isolément ou selon toute combinaison techniquement possible.
Le procédé illustré aux figures 1a à 1d, 2a à 2d, et 3a à 3e est un procédé de fabrication d'un empilement de dispositifs électroniques 11, 21, comportant les étapes : a) prévoir une première structure 1 comportant successivement un substrat 10, un dispositif électronique 11, une couche diélectrique 12, et une première couche semi-conductrice 13 ; b) prévoir une deuxième structure 2 comportant successivement un substrat 20, une couche active 21, une couche diélectrique 22, et une deuxième couche semi-conductrice 23, la couche active 21 étant destinée à former un dispositif électronique ; c) coller les première et deuxième structures 1, 2 par une adhésion directe entre les première et deuxième couches semi-conductrices 13, 23 de manière à former une interface de collage IC ; d) retirer le substrat 20 de la deuxième structure 2 de manière à exposer la couche active 21 ; e) introduire des dopants dans les première et deuxième couches semi-conductrices 13, 23 de manière à former un plan de masse GP.
Première structure
Le substrat 10 de la première structure 1 comporte avantageusement un substrat support 100 sur lequel est formée une couche diélectrique 101. A titre d'exemple non limitatif, le substrat support 100 est à base de silicium et les couches diélectriques 101, 12 sont à base de dioxyde de silicium. La couche diélectrique 12 forme une couche intercalaire entre les deux dispositifs électroniques 11, 21. La couche diélectrique 12 présente préférentiellement une épaisseur supérieure ou égale à 85 nm. A titre d'exemple non limitatif, le dispositif électronique 11 de la première structure 1 illustré à la figure 4 est un transistor de type MOSFET (pour « metal-oxide-semiconductor field-effect transistor»). Le dispositif électronique 11 de la première structure 1 comporte : - une source S, un drain D, et une grille G formant les électrodes du transistor, - des contacts 114 s'étendant à partir desdites électrodes, - un canal C, - une couche d'oxyde de grille 110 séparant le canal C de la grille G, - des espaceurs 111 en matériau diélectrique (par exemple du Si N), agencés de part et d'autre de la grille G pour séparer la grille G de la source S et du drain D, et ce afin d'éviter une mise en court-circuit, - une couche de nitrure 112 et une couche d'oxyde 113 s'étendant au-dessus de la grille G et des espaceurs 111 de manière à éviter une mise en court-circuit des contacts 114.
Le dispositif électronique 11 de la première structure 1 comporte avantageusement des niveaux d'interconnexions (non illustrés) entre la couche d'oxyde 113 et la couche diélectrique 12.
Deuxième structure
Le substrat 20 de la deuxième structure 2 comporte avantageusement un substrat support 200 sur lequel est formée une couche diélectrique 201. La couche diélectrique 201 forme avantageusement une couche d'arrêt de gravure lors de l'étape d). L'étape d) comporte préférentiellement une étape de meulage (« grinding » en langue anglaise) du substrat support 200 puis une étape de gravure de la partie restante du substrat support 200, par exemple avec un hydroxyde de tétraméthylammonium (TMAH). Enfin, la couche diélectrique 201 est gravée, préférentiellement par voie humide. Le substrat 20 peut être un substrat de type SOI (« Silicon-on-lnsulator ») sur lequel est formée la couche diélectrique 22, par oxydation thermique ou dépôt.
Selon une variante illustrée à la figure 2b, le substrat 20 comporte une zone de fragilisation (illustrée en traits pointillés) délimitant une première partie et une seconde partie du substrat 20. La première partie du substrat 20 forme un substrat support 200. La seconde partie du substrat 20 est destinée à former la couche active 21. La zone de fragilisation est préférentiellement obtenue par une implantation d'espèces, par exemple de l'hydrogène. Les paramètres de l'implantation, essentiellement la dose et l'énergie, sont déterminés selon la nature des espèces et du substrat 20. Puis l'étape d) est exécutée en fracturant le substrat 20 suivant la zone de fragilisation de manière à exposer la couche active 21.
La couche diélectrique 22 de la deuxième structure 2 forme une couche intercalaire entre les deux dispositifs électroniques 11, 21. La couche diélectrique 22 de la deuxième structure 2 présente avantageusement une épaisseur comprise entre 10 nm et 30 nm. La couche active 21 présente avantageusement une épaisseur comprise entre 5 nm et 40 nm. A titre d'exemple non limitatif, la couche active 21 est à base de silicium et la couche diélectrique 22 est à base de dioxyde de silicium.
Première et deuxième couches semi-conductrices
Les première et deuxième couches semi-conductrices 13, 23 sont avantageusement réalisées dans un matériau sélectionné dans le groupe comportant Si, Ge, Si-Ge. Les première et deuxième couches semi-conductrices 13, 23 sont avantageusement déposées respectivement sur la couche diélectrique 12 et la couche diélectrique 22 des première et deuxième structures 1, 2 par un dépôt physique ou chimique en phase vapeur (PVD pour « Physical Vapor Déposition » ou CVD pour « Chemical Vapor Déposition » en langue anglaise). Les première et deuxième couches semi-conductrices présentent chacune préférentiellement une épaisseur comprise entre 5 nm et 30 nm.
Selon les modes de mise en œuvre illustrés aux figures 1a à 1d, et 2a à 2d, les première et deuxième couches semi-conductrices 13, 23 sont totalement polycristallines avant l'étape c). Par « totalement polycristalline », on entend que la couche correspondante présente un taux de cristallinité massique compris entre 20% et 80%.
Selon le mode de mise en œuvre illustré aux figures 3a à 3e, les première et deuxième couches semi-conductrices 13, 23 comportent chacune un film amorphe 131, 230 avant l'étape c). Plus précisément, comme illustré à la figure 3a, la première couche semi-conductrice 13 comporte un film polycristallin 130 recouvert d'un film amorphe 131. Le film amorphe 131 est obtenu par une implantation d'espèces, par exemple des atomes de silicium, avec une dose de l'ordre de 1013 cm'2, et une énergie de l'ordre de 10 à 15 keV. Le film polycristallin 130 forme un germe polycristallin présentant préférentiellement une épaisseur comprise entre 2 nm et 8 nm. La deuxième couche semi-conductrice 23, 230 est totalement amorphe.
La deuxième couche semi-conductrice 23 peut être déposée sous forme polycristalline puis amorphisée, ou déposée directement sous forme amorphe.
Traitements de surface
Lorsque les première et/ou deuxième couches semi-conductrices 13, 23 comportent une surface recouverte d'un film d'oxyde avant l'étape c), le procédé comporte avantageusement une étape de traitement de surface consistant à retirer le film d'oxyde de la surface des première et/ou deuxième couches semi-conductrices 13, 23 avant l'étape c) de manière à obtenir un collage hydrophobe lors de l'étape c). L'étape de traitement de surface est de préférence exécutée avec une solution d'acide fluorhydrique (HF). La solution d'acide fluorhydrique présente une concentration en HF comprise entre 1% et 50%, préférentiellement comprise entre 10% et 20%. La concentration en HF de la solution est avantageusement inférieure à 20% afin d'éviter des risques de manipulation de la solution pour un opérateur. La concentration en HF de la solution est avantageusement supérieure à 10% afin de s'autoriser une tolérance sur la précision de la durée de la gravure chimique, et d'éviter ainsi une surgravure importante et rapide des couches semi-conductrices 13, 23. En effet, la surgravure des couches semi-conductrices 13, 23 est d'autant plus importante et rapide que la concentration en HF de la solution est faible. Cette étape de traitement de surface est avantageusement la dernière étape exécutée avant l'étape c) (« HF last » en langue anglaise) afin d'éviter la formation d'un oxyde sur les première et deuxième couches semi-conductrices 13, 23.
Selon une première variante, l'étape de traitement de surface est exécutée avec une solution de fluorure d'ammonium NH4F.
Selon une seconde variante, l'étape de traitement de surface est exécutée avec un plasma comprenant de l'hexafluorure de soufre SF6.
Le procédé comporte avantageusement une étape d'activation de surface consistant à bombarder la surface des première et seconde couches semi-conductrices 13, 23 avant l'étape c) par un faisceau d'espèces, de préférence des ions argon. Cette étape est exécutée préférentiellement à température ambiante (c'est-à-dire entre 20°C et 30°C), sous un vide poussé, par exemple un vide secondaire (c'est-à-dire à une pression inférieure à 10'2 mbar), préférentiellement un ultra-vide (c'est-à-dire à une pression inférieure à 10'7 mbar).
Le procédé comporte avantageusement une étape d'aplanissement des première et seconde couches semi-conductrices 13, 23 avant l'étape c) de manière à obtenir une rugosité de surface inférieure à 2,5 Λ RMS mesurée par un balayage AFM de 1*1 pm2. L'étape d'aplanissement comporte préférentiellement une étape de polissage mécano-chimique (CMP pour « Chemical Mechanical Polishing») des première et seconde couches semi-conductrices 13, 23.
Cristallisation
Le procédé comporte avantageusement une étape de cristallisation des première et deuxième couches semi-conductrices 13, 23 après l'étape c) de sorte qu'un front de cristallisation se propage à l'interface de collage IC. Le terme « cristallisation » couvre également une recristallisation lorsqu'une couche semi-conductrice 13, 23 comporte une partie polycristalline amorphisée avant l'étape c).
Selon une forme d'exécution, les films amorphes 131, 230 des première et deuxième couches semi-conductrices 13, 23 présentent des épaisseurs différentes de sorte que le front de cristallisation se propage à travers l'interface de collage IC. Les épaisseurs des films amorphes 131, 230 des première et deuxième couches semi-conductrices 13, 23 sont avantageusement choisies de sorte que le front de cristallisation issu du film amorphe 131 le moins épais se propage à travers l'interface de collage IC et s'arrête à une distance d'au moins 3 nm de l'interface de collage IC.
Selon une variante d'exécution, les première et deuxième couches semi-conductrices 13, 23 présentent des vitesses de cristallisation différentes de sorte que le front de cristallisation se propage à travers l'interface de collage IC. Les matériaux des première et deuxième couches semi-conductrices 13, 23 sont avantageusement choisis de sorte que le front de cristallisation issu du matériau présentant la vitesse de cristallisation la plus élevée se propage à travers l'interface de collage IC et s'arrête à une distance d'au moins 3 nm de l'interface de collage IC. A cet effet, lorsque le matériau des première et deuxième couches semi-conductrices 13, 23 est du silicium ou du germanium, il est possible d'introduire des dopants, par exemple sélectionnés dans le groupe comportant Al, As, P, B, dans le matériau afin d'augmenter la vitesse de cristallisation. L'homme du métier sait adapter les paramètres expérimentaux (e.g. nature des dopants, concentration, température) afin d'obtenir la vitesse de cristallisation désirée, comme illustré par exemple à la figure 6 du document de B.C. Johnson et al., « Dopant-enhanced solid-phase epitaxy in buried amorphous Silicon layers», Physical Review B, 76, 045216 (2007). Lorsque le matériau des première et deuxième couches semi-conductrices 13, 23 est du Si-Ge, il est possible d'augmenter la teneur en germanium afin d'augmenter la vitesse de cristallisation. L'homme du métier sait adapter les paramètres expérimentaux (e.g. teneur en Ge, température) afin d'obtenir la vitesse de cristallisation désirée, comme illustré par exemple à la figure 3 du document de T.E. Haynes et al., « Composition dependence of solid-phase epitaxy in silicon-germanium alloys : Experiment and theory», Physical Review B, 51, n°12, 7762-7771, (1995). L'étape de cristallisation est exécutée par un recuit thermique. Le recuit thermique appliqué présente un budget thermique adapté pour ne pas dégrader le dispositif électronique 11 de la première structure 1. Lorsque le matériau des première et deuxième couches semi-conductrices 13, 23 est du silicium intrinsèque, le recuit thermique est préférentiellement appliqué à une température supérieure à 475°C et inférieure à 500°C, pendant quelques minutes. A titre d'exemple non limitatif, une couche semi-conductrice 13, 23 amorphe, en silicium intrinsèque, et d'une épaisseur de 10 nm, peut être cristallisée avec une température de recuit de 500°C pendant 20 minutes.
Le recuit thermique de cristallisation est avantageusement adapté pour simultanément activer thermiquement les dopants introduits lors de l'étape e).
Interface de collage
Le procédé peut comporter une étape de recuit thermique de renforcement de l'interface de collage IC avant l'étape d), le recuit thermique présentant un budget thermique adapté pour ne pas dégrader le dispositif électronique 11 de la première structure 1. Le budget thermique est avantageusement adapté pour ne pas cristalliser les première et deuxième couches semi-conductrices 13, 23. Il est en effet avantageux de ne pas cristalliser les première et deuxième couches semi-conductrices 13, 23 par le recuit thermique de renforcement car l'activation thermique des dopants est de meilleure qualité lorsqu'elle s'opère de manière concomitante au recuit thermique de cristallisation. Le recuit thermique de renforcement est donc effectué, le cas échéant, à une température strictement inférieure à la température de cristallisation des première et deuxième couches semi-conductrices 13, 23. Le recuit thermique de renforcement vise à augmenter l'énergie de l'interface de collage IC (i.e. l'adhérence) lorsque celle-ci est insuffisante pour retirer le substrat 20 de la deuxième structure 2 lors de l'étape d) sans risque de rupture de l'interface de collage IC.
Plan de masse L'étape e) est avantageusement exécutée en introduisant des dopants dans les première et deuxième couches semi-conductrices 13, 23 à travers la couche active 21 exposée, c'est-à-dire après l'étape d). Le plan de masse GP s'étend de part et d'autre de l'interface de collage IC.
Les dopants introduits lors de l'étape e) comportent préférentiellement : - des dopants de type p tels que le bore ou l'indium, et - des dopants de type n tels que du phosphore ou l'arsenic.
Les dopants de type p et de type n présentent avantageusement une concentration comprise entre 2 et 5 x 10,s cm"3. L'étape e) est préférentiellement exécutée par une implantation ionique. Par exemple, pour le phosphore, la dose est de l'ordre de 1013 cm"2, et l'énergie est de l'ordre de 35 keV. Pour le bore, la dose est de l'ordre de 1013 cm'2, et l'énergie est de l'ordre de 15 keV.
Le plan de masse GP est formé à partir des première et deuxième couches semi-conductrices 13, 23 dopées.
Le procédé comporte une étape f) consistant à activer thermiquement les dopants introduits lors de l'étape e). Comme évoqué précédemment, l'étape f) et l'étape de cristallisation des première et deuxième couches semi-conductrices 13, 23 sont avantageusement concomitantes. L'étape f) peut être exécutée par un recuit thermique présentant un budget thermique adapté. A titre d'exemple non limitatif, il est possible d'activer thermiquement les atomes de bore, lorsque leur concentration est de l'ordre de 10,s cm'3, avec une température de recuit de 600°C pendant une durée de recuit d'une minute. L'étape f) peut également être exécutée à l'aide d'un laser impulsionnel. La longueur d'onde du laser est choisie pour sa sélectivité, c'est-à-dire que la couche active 21 et la couche diélectrique 22 doivent être transparentes à cette longueur d'onde, tandis que les films amorphes 131, 230 des première et deuxième couches semi-conductrices 13, 23 doivent être absorbants à cette longueur d'onde. A titre d'exemple non limitatif, lorsque la couche active 21 est à base de silicium, lorsque la couche diélectrique 22 est à base de dioxyde de silicium, et lorsque les films amorphes 131, 230 sont à base de silicium amorphe, une longueur d'onde comprise entre 530 nm et 540 nm du laser est sélective. En outre, la fluence du laser (par exemple de l'ordre de 0,1 à 1 J.cm"2) et la durée des impulsions (par exemple de l'ordre de 20 ns à 200 ns) sont adaptées aux épaisseurs de la couche active 21 et de la couche diélectrique 22 afin d'atteindre et d'activer thermiquement les dopants introduits dans les première et deuxième couches semi-conductrices 13, 23, et ce sans détériorer le dispositif électronique 11 de la première structure 1.
Selon une variante, les dopants sont introduits dans les première et deuxième couches semi-conductrices 13, 23 lors des l'étapes a) et b), c'est-à-dire avant l'étape d). Il en résulte une augmentation de la vitesse de cristallisation lorsque le procédé comporte une étape de cristallisation des première et deuxième couches semi- conductrices 13, 23 après l'étape c).
Interconnexions, niveaux d’empilement
Bien entendu, la première structure 1 peut être munie d'un ensemble de dispositifs électroniques 11 s'étendant sur le substrat 10. Les dispositifs électroniques 11 de l'ensemble sont avantageusement interconnectés par des lignes métalliques.
En outre, la présente invention ne se limite pas à deux niveaux d'empilement de dispositifs électroniques 11, 21. Il est tout-à-fait possible d'envisager au moins un troisième niveau d'empilement en réitérant les étapes du procédé après la formation du deuxième dispositif à partir de la couche active 21.

Claims (11)

  1. REVENDICATIONS
    1. Procédé de fabrication d'un empilement de dispositifs électroniques (11, 21 ), comportant les étapes : a) prévoir une première structure (1) comportant successivement un substrat (10), un dispositif électronique (11), une couche diélectrique (12), et une première couche semi-conductrice (13) ; b) prévoir une deuxième structure (2) comportant successivement un substrat (20), une couche active (21), une couche diélectrique (22), et une deuxième couche semi-conductrice (23), la couche active (21) étant destinée à former un dispositif électronique ; c) coller les première et deuxième structures (1, 2) par une adhésion directe entre les première et deuxième couches semi-conductrices (13, 23) de manière à former une interface de collage (IC) ; d) retirer le substrat (20) de la deuxième structure (2) de manière à exposer la couche active (21) ; e) introduire des dopants dans les première et deuxième couches semi-conductrices (13, 23) de manière à former un plan de masse (GP).
  2. 2. Procédé selon la revendication 1, caractérisé en ce que les première et/ou deuxième couches semi-conductrices (13, 23) comportent un film amorphe (131, 230) avant l'étape c), et en ce que le procédé comporte une étape de cristallisation du ou des films amorphes (131, 230) de sorte qu'un front de cristallisation se propage à l'interface de collage (IC).
  3. 3. Procédé selon la revendication 2, caractérisé en ce que les films amorphes (131, 230) des première et deuxième couches semi-conductrices (13, 23) présentent des épaisseurs différentes de sorte que le front de cristallisation se propage à travers l'interface de collage (IC).
  4. 4. Procédé selon la revendication 2 ou 3, caractérisé en ce que les première et deuxième couches semi-conductrices (13, 23) présentent des vitesses de cristallisation différentes de sorte que le front de cristallisation se propage à travers l'interface de collage (IC).
  5. 5. Procédé selon l'une des revendications 2 à 4, caractérisé en ce que la première couche semi-conductrice (13) comporte un germe polycristallin (130) recouvert d'un film amorphe (131) avant l'étape c), et en ce que la deuxième couche semi-conductrice (23, 230) est totalement amorphe avant l'étape c).
  6. 6. Procédé selon l'une des revendications 2 à 5, caractérisé en ce que l'étape de cristallisation est exécutée par un recuit thermique adapté pour simultanément activer thermiquement les dopants introduits lors de l'étape e).
  7. 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que les première et/ou deuxième couches semi-conductrices (13, 23) comportent une surface recouverte d'un film d'oxyde avant l'étape c), et en ce que le procédé comporte une étape de traitement de surface consistant à retirer le film d'oxyde de la surface des première et/ou deuxième couches semi-conductrices (13, 23) avant l'étape c) de manière à obtenir un collage hydrophobe lors de l'étape c).
  8. 8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce qu'il comporte une étape d'activation de surface consistant à bombarder la surface des première et seconde couches semi-conductrices (13, 23) avant l'étape c) par un faisceau d'espèces, de préférence des ions argon.
  9. 9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce qu'il comporte une étape d'aplanissement des première et seconde couches semi- conductrices (13, 23) avant l'étape c) de manière à obtenir une rugosité de surface inférieure à 2,5 Λ RMS.
  10. 10. Procédé selon l'une des revendications 1 à 9, caractérisé en ce que les première et seconde couches semi-conductrices (13, 23) sont réalisées dans un matériau sélectionné dans le groupe comportant Si, Ge, Si-Ge.
  11. 11. Procédé selon l'une des revendications 1 à 10, caractérisé en ce que l'étape e) est exécutée en introduisant les dopants à travers la couche active (21) exposée.
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