FR3053832A1 - Procede de fabrication d'un transistor a heterojonction a effet de champ et transistor correspondant - Google Patents

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Abstract

L'invention concerne un transistor à hétérojonction à effet de champ, comprenant : - un substrat de silicium (10), sur lequel est déposée une couche de GaN (11), - une couche barrière (12) déposée sur ladite couche de GaN, pour créer un canal de conduction à l'interface de la couche barrière et de la couche GaN, - une première et une seconde électrodes ohmiques (S1, S2) formées à l'opposée l'une de l'autre et entre lesquelles est déposée au moins une électrode de commande (G, G1, G2) pour moduler la conductance dans ledit canal de conduction entre lesdites première et seconde électrodes ohmiques, - une couche de matériau diélectrique (102) à haute conductivité thermique remplissant une ouverture (101) formée dans ledit substrat de silicium (10) et s'étendant dans une portion du substrat de silicium située sous le canal de conduction dans toute l'étendue dudit canal.

Description

Titulaire(s) : RENAULT S.A.S Société par actions simplifiée, COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.
Demande(s) d’extension
Mandataire(s) : CABINET FEDIT LORIOT.
PROCEDE DE FABRICATION D'UN TRANSISTOR A HETEROJONCTION A EFFET DE CHAMP ET TRANSISTOR CORRESPONDANT.
FR 3 053 832 - A1 (5/) L'invention concerne un transistor à hétérojonction à effet de champ, comprenant:
- un substrat de silicium (10), sur lequel est déposée une couche de GaN (11),
- une couche barrière (12) déposée sur ladite couche de GaN, pour créer un canal de conduction à l'interface de la couche barrière et de la couche GaN,
- une première et une seconde électrodes ohmiques (S1, S2) formées à l'opposée l'une de l'autre et entre lesquelles est déposée au moins une électrode de commande (G, G1, G2) pour moduler la conductance dans ledit canal de conduction entre lesdites première et seconde électrodes ohmiques,
- une couche de matériau diélectrique (102) à haute conductivité thermique remplissant une ouverture (101) formée dans ledit substrat de silicium (10) et s'étendant dans une portion du substrat de silicium située sous le canal de conduction dans toute l'étendue dudit canal.
Figure FR3053832A1_D0001
Figure FR3053832A1_D0002
Procédé de fabrication d’un transistor à hétérojonction à effet de champ et transistor correspondant
L’invention concerne les transistors à haute mobilité électronique basés sur la présence d’hétérojonctions, notamment, à base de Nitrure de Gallium (GaN) sur un substrat de silicium et, en particulier, un procédé de fabrication de tels transistors.
L’invention trouve une application particulière dans les circuits et systèmes de conversion d’énergie électrique utilisés notamment dans le domaine des îo véhicules électriques et qui nécessitent des composants électroniques de puissance performants, c’est-à-dire qui génèrent peu de pertes tout en étant capable de fonctionner à des fréquences élevées.
Les composants électroniques de puissance issus de la technologie GaN sur Silicium constituent une des familles de composants les plus prometteuses en termes de performance et de coût. Cette technologie repose sur la croissance par épitaxie de couches de GaN sur substrat de silicium, dont la filière technologique est particulièrement mature, de sorte qu’on sait aujourd’hui réaliser par épitaxie des couches de GaN à la juste épaisseur sur substrat de silicium et à moindre coût. Les propriétés physiques du GaN permettent en outre d’augmenter l’efficacité des composants, en particulier sa faible résistance spécifique autorise de fortes densités de courant (4 à 5 fois celle du silicium).
Plus spécifiquement, les transistors à effet de champ à haute mobilité d’électrons HEMTs (ou High Electron Mobility Transistor dans la littérature anglo-saxonne), basés sur l’hétérojonction AIGaN/GaN, ont démontré d’excellentes performances et sont appelés à occuper une place significative dans l’électronique de puissance. Ils permettent notamment d’obtenir des fréquences de commutation élevées particulièrement bien adaptées aux besoins des chargeurs de batterie des véhicules électriques. En effet, la montée en fréquence permet de réduire le volume des éléments passifs et donc d’augmenter la densité de puissance et partant, de réduire le coût du chargeur. Cependant, la faible épaisseur d’épitaxie (quelques 3 à 5 microns) limite actuellement la tension de blocage maximale des composants à 600/650V, alors que les applications de charge connectées sur le réseau triphasé requièrent en général une tension de blocage de l’ordre de 1200 V.
D’autre part, dans ces systèmes haute fréquence/haute puissance, une structure couramment utilisée est la structure latérale de type HEMT. Cette structure latérale permet notamment d’incorporer une deuxième région de grille au transistor sans difficulté spécifique de conception ou de fabrication. Ces composants à double grille permettent notamment d’utiliser des topologies matricielles particulièrement compactes et offrant un très bon rendement de conversion.
îo La figure 1 est un schéma illustrant une coupe verticale d’un transistor
HEMT AIGaN/GaN latéral à double grille et à drain commun. Ce composant est réalisé à partir d’un substrat 10’ de silicium en guise de support, d’une couche canal 11’ de GaN, et d’une couche barrière 12’ de Nitrure de Gallium d’Aluminium AIGaN formant une hétérojonction avec la couche de GaN. Ces deux couches semi-conductrices ont des bandes interdites différentes qui forment un puits quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d’électrons (2DEG) qui constitue le canal situé à l’interface AIGaN/GaN du côté GaN. L’épitaxie ainsi obtenue accueille deux électrodes ohmiques S1 et S2 espacées latéralement.
Deux électrodes de commande, communément appelées grilles, respectivement G1 et G2, sont disposées entre les deux électrodes ohmiques S1 et S2. Suivant l’architecture à drain commun retenue, le courant et la tension sont donc gérés par un seul et même canal, ce qui optimise la résistance spécifique et le coût du composant. De fait, la présence de deux grilles permet au composant de couper une tension quel que soit son signe et de conduire du courant dans les deux sens. Cette caractéristique permet de réaliser des fonctions de conversion directe d’une tension alternative vers une autre tension alternative (par exemple dans le cadre d’un variateur de vitesse à partir du réseau triphasé ou d’un chargeur isolé qui alimente le transformateur d’isolement directement à partir du réseau d’alimentation) avec une densité de puissance et un rendement nettement plus élevés qu’avec les topologies conventionnelles.
Pour certaines applications, notamment en vue d’isoler un circuit en cas de dysfonctionnement d’un système de commande, on utilise des transistors de type normalement bloqué, c’est-à-dire que leur tension (entre grille et source) de seuil de commutation est positive, de sorte que le transistor reste bloqué en l’absence de signal de commande. Selon une approche connue illustrée à la figure 1 pour réaliser un transistor à hétérojonction à effet de champ de type normalement bloqué, on implante des dopants de type P tel que du Magnésium Mg pour former des implants 110’ à l’intérieur de la couche 11’ de GaN et chaque grille de commande G1, G2 est formée sur la couche d’AIGaN à l’aplomb d’un implant respectif. Une fois l’implantation de dopant activée, le champ électrique généré permet de créer une zone isolante à sa verticale, à îo l’interface entre la couche de GaN et d’AIGaN. Ainsi, on bloque le canal de conduction dans la couche de gaz d’électrons jusqu’à ce qu’une tension de seuil positive soit atteinte.
Dans le cas des transistors à hétérojonction à double grille comme illustré à la figure 1, le substrat en silicium doit être relié à l’une des deux sources S1,
S2 selon le sens du champ électrique bloqué. Pour ce faire, une liaison externe via deux diodes est en général utilisée, ce qui impose d’enrichir le circuit et la surface du substrat où sont placés les transistors. Le document de brevet US 2012/0217542 décrit le principe de la structure latérale de type HEMT à double grille. La technologie à base de P-GaN utilisée permet d’insérer simplement les diodes de polarisation du substrat dans le composant. Les diodes étant formées entre les contacts des électrodes et le substrat, leur tenue en tension inverse est liée à l’épaisseur de la couche de GaN épitaxiée. Aussi, dans l’optique d’obtenir une tenue en tension améliorée, une solution serait d’augmenter l’épaisseur de la couche de GaN épitaxiée afin de maintenir le champ à une valeur suffisamment faible au niveau de l’interface entre la couche de GaN et la couche de silicium pour limiter le courant de fuite de drain à l’état bloqué. Cependant, l’augmentation de l’épaisseur de la couche de GaN n’est pas souhaitable. En effet, elle entraîne une contrainte mécanique importante en surface, qui cause une déformation mécanique rendant la plaque difficile voire impossible à utiliser. Autrement dit, l’épaisseur du matériau GaN est limitée sur le silicium, en particulier pour des substrats de silicium de grande taille (wafers de diamètre supérieur ou égal à 200 mm) et partant, la tenue en tension du composant décrit dans le document précité est lui-même limité.
Or, aujourd’hui, une part importante des applications sont alimentées à partir du réseau 400V triphasé, ce qui requiert des composants capables de bloquer 1200V, ou plus.
Le document « Above 2000V breakdown voltage on ultrathin barrier 5 AIN/GaN-on-Silicon transistors» (IEMN - CS Mantech conférence, 2015, Arizona) fait connaître une solution innovante pour améliorer la tenue en haute tension des composants du type présentant une hétérostructure AIN/GaN sur substrat de silicium. Cette solution vise à supprimer le phénomène de conduction parasite du substrat dans le cadre de champs électriques élevés îo appliqués sous le canal. Plus précisément, cette solution consiste à supprimer la partie du substrat en silicium située sous le canal de conduction. De la sorte, on peut y appliquer un champ électrique élevé, limité uniquement par la tenue du matériau GaN, en éliminant le risque de courant de fuite par le substrat de silicium. Cependant, l’élimination du substrat de silicium sous le canal de conduction produit une barrière thermique qui n’est pas souhaitable. En effet, la chaleur produite par le composant ne peut plus être évacuée par conduction thermique via le silicium initialement présent sous le canal. Par conséquent, en l’état, la densité de courant est de fait fortement réduite pour ne pas surchauffer le composant, ce qui élimine toute application en électronique de puissance.
L’invention vise à résoudre un ou plusieurs de ces inconvénients.
Un autre but de l’invention est de permettre une intégration aisée de diodes de polarisation du substrat d’un tel composant à double grille pour une tension de blocage supérieure à 600 volts.
L’invention porte ainsi sur un procédé de fabrication d’un transistor à hétérojonction à effet de champ comprenant des étapes de :
- fourniture d’un substrat de silicium comportant une face supérieure et une face inférieure,
- formation par épitaxie d’une couche de GaN sur la face supérieure du substrat de silicium,
- formation par épitaxie d’une couche barrière sur la couche de GaN de façon à créer un canal de conduction situé à l’interface de la couche barrière et de la couche GaN, du côté GaN,
- formation de deux électrodes ohmiques opposées et d’au moins une électrode de commande sur la couche barrière, ladite électrode de commande étant disposée entre les deux électrodes ohmiques, pour moduler la conductance dans le canal de conduction entre les électrodes ohmiques,
- création d’une ouverture dans le substrat de silicium entre la face inférieure du substrat de silicium et la couche de GaN, ladite ouverture s’étendant dans une portion du substrat de silicium située sous le canal de conduction dans toute l’étendue dudit canal, ledit procédé étant caractérisé en ce qu’il comprend une étape de :
- remplissage de la dite ouverture créée dans ledit substrat avec un îo matériau diélectrique à haute conductivité thermique.
Grâce à cet agencement, il est possible de fabriquer un transistor à hétérojonction à effet de champ à base de GaN sur substrat de silicium, à simple grille ou à double grille, qui présente une tenue en tension améliorée, sans augmenter l’épaisseur de la couche de GaN, et sans nuire à son refroidissement. En particulier, le procédé de l’invention permet de réaliser un transistor de puissance permettant de bloquer des tensions jusqu’à 1200V et plus.
Par matériau diélectrique à haute conductivité thermique, on entend un matériau qui présente d’excellentes propriétés d’isolation électrique, meilleures que celles du silicium, tout en ayant une conductivité thermique au moins équivalente, voire supérieure, à celle du silicium. Un tel matériau est préférentiellement de l’oxyde de silicium. Une alternative consiste à utiliser à la place de l’oxyde de silicium du nitrure d’aluminium, un composite à base de poudres de diamant, ou tout autre composé susceptible d’assurer un bon compromis entre tenue diélectrique et conduction thermique avec un coefficient d’expansion thermique qui limite les contraintes thermomécaniques subies par le GaN et le silicium.
Avantageusement, l’ouverture dans le substrat est créée en retirant par gravure du matériau dudit substrat dans ladite portion du substrat, jusqu’à atteindre ladite couche de GaN.
De préférence, l’étape de remplissage de ladite ouverture avec ledit matériau diélectrique comprend :
- une première étape de remplissage consistant à déposer par un dépôt de type CVD une première couche dudit matériau diélectrique à la surface de ladite couche de GaN libérée par ladite ouverture, de façon à combler une première épaisseur de ladite ouverture, et
- une seconde étape de remplissage consistant à déposer par un dépôt par centrifugation une seconde couche dudit matériau diélectrique à la surface de ladite première, de façon à combler une épaisseur résiduelle de ladite ouverture.
Avantageusement, on réalise un transistor basé sur une hétérostructure AIGaN/GaN. Aussi, ladite couche barrière est une couche d’AIGaN.
Selon un mode de réalisation dit à double grille, le procédé peut comprendre la formation de deux électrodes de commande formées sur les côtés respectifs des deux électrodes ohmiques, entre les deux électrodes ohmiques, et il comprend une étape d’intégration dans ledit substrat de silicium de diodes de polarisation du substrat aptes à mettre ledit substrat au potentiel de l’une ou l’autre des deux électrodes ohmiques selon le sens du champ électrique dans ledit canal de conduction.
De préférence, l’étape d’intégration desdites diodes de polarisation audit substrat comprend des étapes de :
- fourniture d’un substrat de silicium dopé P,
- implantation d’un matériau dopant de type N+ dans une région d’implantation sélectionnée dudit substrat de silicium dopé P à proximité de chacune desdites électrodes ohmiques,
- formation d’une couche de métallisation s’étendant des régions d’implantation dopée N+ vers chaque électrode ohmique respective à proximité.
Avantageusement, les régions d’implantation dopées N+ s’étendent jusqu’à l’interface entre ladite couche de GaN et ledit substrat de silicium.
L’invention concerne également un transistor à hétérojonction à effet de champ comprenant une structure semi-conductrice multicouches, comprenant :
- un substrat de silicium présentant une face inférieure et une face supérieure,
- une couche de GaN déposée sur la face supérieure du substrat de silicium,
- une couche barrière déposée sur ladite couche de GaN, de façon à créer un canal de conduction situé à l’interface de la couche barrière et de la couche GaN, du côté GaN,
- une première et une seconde électrodes ohmiques qui sont formées sur ladite structure semi-conductrice multicouches à l’opposée l’une de l’autre et entre lesquelles est déposée au moins une électrode de commande pour moduler la conductance dans ledit canal de conduction entre lesdites première et seconde électrodes ohmiques,
- une couche de matériau diélectrique à haute conductivité thermique remplissant une ouverture formée dans ledit substrat de silicium entre la face inférieure du substrat de silicium et la couche de GaN et s’étendant dans une portion du substrat de silicium située sous le canal de conduction dans toute l’étendue dudit canal.
Selon un mode de réalisation dit à double grille, le transistor de l’invention peut comprendre deux électrodes de commande formées sur les côtés respectifs des première et seconde électrodes ohmiques entre les première et seconde électrodes ohmiques et en ce qu’il comprend des diodes de polarisation intégrées audit substrat de silicium aptes à mettre ledit substrat au potentiel de l’une ou l’autre des deux électrodes ohmiques selon le sens du champ électrique dans ledit canal de conduction.
L’invention concerne encore un circuit intégré comprenant un transistor tel que décrit ci-dessus.
D’autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels:
- la figure 1 est une vue en coupe schématique d’un transistor à hétérojonction à effet de champ à double grille et à drain commun de type normalement bloqué, connu de l’état de la technique, et a déjà été décrite ;
- la figure 2 est une vue en coupe schématique d’un transistor à hétérojonction à effet de champ selon un premier mode de réalisation de l’invention, à une seule grille formée entre une source et un drain ;
- la figure 3 est une vue en coupe schématique d’un transistor à hétérojonction à effet de champ selon un deuxième mode de réalisation de l’invention, à deux grilles formées entre deux sources et à drain commun ;
- la figure 4 est une vue en coupe du transistor de la figure 3 avec deux diodes de polarisation du substrat intégrées audit substrat.
A la figure 2 est représenté un transistor à hétérojonction à effet de champ
I selon un mode de réalisation dit à simple grille. Il comprend une structure semi-conductrice en couches superposées disposées sur un substrat 10 de silicium, qui peut être de type intrinsèque ou dopé. Le substrat 10 pourra par exemple être de type silicium d’orientation cristalline (111). Une couche 11 de îo GaN, généralement désignée par le terme couche canal est déposée sur le substrat de silicium 10. La couche 11 peut être formée de façon connue en soi par épitaxie sur le substrat 10, par exemple par l’intermédiaire d’un procédé de dépôt par épitaxie en phase vapeur, qui permet de contrôler précisément l’épaisseur du dépôt de la couche 11 de GaN. On forme ensuite une couche 12, dite couche barrière, par exemple par épitaxie en phase vapeur sur la couche
II de GaN, de façon à former une couche de gaz d’électrons (2DEG), qui constitue un canal de conduction situé à l’interface entre la couche barrière 12 et la couche 11 de GaN, du côté GaN. Une couche 12 en AIGaN est particulièrement appropriée pour une couche 11 en GaN, la formation de la couche 12 par épitaxie étant alors simplement réalisée en maintenant la structure multicouche dans une même machine (réacteur d’épitaxie), et en réalisant une épitaxie en introduisant en supplément de l’aluminium par rapport aux conditions d’épitaxie de la couche 11.
On réalise ensuite de façon connue en soi une électrode de commande G, dite électrode de grille, sur la couche barrière 12, qui forme avec la couche barrière 12 une jonction Schottky, et une première et une seconde électrodes ohmiques, dites électrode de source S et électrode de drain D, agencées de part et d’autre de l’électrode de grille G sur la couche barrière 12. De préférence, le transistor 1 est de type naturellement bloqué. Aussi, lors de la formation de la couche 11, une implantation de dopants de type P est réalisée dans la couche 11 de façon à former un implant 110 dans la couche 11. L’implantation est typiquement réalisée par implantation ionique et le type de dopants pour l’implant 110 est par exemple du Mg. En outre une zone isolante 13, par exemple en oxyde d’aluminium AI2O3, est formée dans la couche de gaz d’électrons, à l’aplomb de l’implant 110. L’électrode de grille G est formée à l’aplomb de la zone isolante 13 et de l’implant 110. Le transistor ainsi formé est donc de type normalement bloqué, la zone 13 à l’aplomb de la grille G étant isolante.
Par la suite, on retire la portion du substrat 10 situé sous le canal de conduction, de façon à isoler électriquement la zone de la couche canal où le champ électrique est important. Pour ce faire, à partir de la face inférieure 100 du substrat 10, on forme une ouverture 101 dans le substrat de silicium 10 à l’emplacement de la portion du substrat de silicium 10 située sous le canal de îo conduction dans toute l’étendue de ce canal. L’ouverture 101 dans le substrat de silicium 10 peut être formée en retirant par gravure du matériau du substrat de silicium à l’emplacement de la portion de substrat située sous le canal, jusqu’à atteindre la couche de GaN 11. Cette suppression localisée du substrat de silicium évite les courants de fuite à travers le substrat sous la zone de conduction à fort champ électrique, en particulier sous la zone s’étendant entre l’électrode de grille G et l’électrode de drain D.
Conformément à l’invention, pour assurer un refroidissement efficace de cette zone où est dissipée l’essentiel de la chaleur produite par le composant, tout en garantissant une barrière isolante électriquement, on prévoit de remplir l’ouverture 101 créée dans le substrat de silicium sous le canal de conduction avec un matériau diélectrique 102 à haute conductivité thermique, permettant d’évacuer la chaleur par conduction en lieu et place du silicium initialement présent. On utilise par exemple de l’oxyde de silicium SiO2 pour remplir l’ouverture 101, qui présente l’avantage d’être un meilleur isolant électrique que le silicium tout en ayant des propriétés de conduction thermique équivalentes à celles du silicium. En variante, on peut utiliser du nitrure d’aluminium AIN, ou tout autre composé notamment à base de poudre de diamant, qui est également à la fois un très bon isolant électrique et un très bon conducteur thermique.
De préférence, le vide dans l’ouverture 101 créée dans le substrat de silicium 10 sous le canal est comblé en deux étapes. Dans une première étape de remplissage, on dépose par un dépôt de type CVD (« Chemical Vapor Déposition » en anglais, pour procédé de dépôt chimique en phase vapeur), une première couche de SiO2 à la surface de la couche de GaN libérée par l’ouverture 101, de façon à venir combler une première épaisseur de l’ouverture 101. Puis, dans une seconde étape de remplissage, on dépose par un dépôt par centrifugation (« spin coating ») une seconde couche de S1O2 à la surface de la première couche de S1O2 déposée par CVD, de façon à venir combler l’épaisseur résiduelle de l’ouverture 101. Le procédé de dépôt par centrifugation est avantageusement plus rapide et moins onéreux à mettre en oeuvre. Une fois l’ouverture 101 complètement comblée, la couche de S1O2 s’étend sous le canal de conduction entre la couche de GaN et la face inférieure 100 du substrat de silicium 10.
Ce principe d’augmenter la tenue en tension, sans augmenter l’épaisseur d’épitaxie de la couche de GaN, tout en garantissant la dissipation de la chaleur produite, peut être transposé à un transistor à hétérojonction à effet de champ à deux grilles G1, G2, comme illustré à la figure 3, qui représente une coupe d’un tel transistor 1’ selon la présente invention. Les mêmes éléments que ceux de la figure précédente portent les mêmes références. Cette figure montre la présence de deux électrodes de commande ou de grille G1, G2 formées sur les côtés respectifs de deux électrodes de source S1 et S2 entre ces deux électrodes de source S1 et S2. La couche d’isolation électrique et de dissipation thermique à base de matériau diélectrique 102 est intégrée au substrat 10 sous le canal de conduction et, en particulier sous la zone s’étendant entre les deux électrodes de grille G1 et G2, selon les mêmes principes qu’exposées en référence à la figure précédente.
Il est d’usage de mettre le substrat de silicium au potentiel de la source du composant, de façon à limiter l’augmentation de la résistance à l’état passant juste après une mise en conduction. Dans la configuration du transistor à double grille illustré à la figure 3, le substrat de silicium 10 doit être mis au potentiel de l’une des deux électrodes de source S1 ou S2 selon le sens du champ électrique dans le canal de conduction.
La figure 4 illustre le composant de la figure 3, dans lequel on a intégré dans le substrat de silicium 10, des diodes de polarisation permettant de mettre le substrat au potentiel de l’une ou l’autre des deux électrodes S1 ou S2 selon le sens du champ électrique dans le canal de conduction. Une telle intégration des diodes de polarisation dans le substrat de silicium permet de limiter le nombre de composants et les interconnexions, ainsi que d’augmenter la densité de puissance.
Le processus d’intégration des diodes dans le substrat est le suivant. Le substrat de silicium 10 est dopé P, de résistivité entre 3 et 20 ohm.cm, soit avec une densité de dopants de type P comprise entre 1015 et 1016 /cm3 La première étape consiste, par gravure chimique à atteindre la surface du substrat de silicium 10 dopé P à proximité de chacune des sources S1 et S2. On réalise ensuite un dopage très concentré de la région de silicium à nu 103, 104 à proximité des électrodes de source S1 et S2, par un dopant de type N+, avec îo une densité de dopants de type N+ de l’ordre de 1018/cm3, par exemple de type arsenic. On forme ensuite une couche de métallisation 105, 106 s’étendant entre la surface de silicium dopée N+ des régions 103, 104 jusqu’à la métallisation de l’électrode de source correspondante S1, S2, afin de courtcircuiter la cathode de la diode intégrée au substrat 10 avec l’électrode de source.
Les diodes ainsi intégrées au substrat ne servent qu’à polariser celui-ci à l’une ou l’autre des sources S1 ou S2, selon le sens du champ électrique dans le canal, sans débiter de courant. Le volume de la région dopée N+ peut donc être réduit. En revanche, la jonction PN réalisée doit pouvoir bloquer la même tension que le JFET GaN (typiquement 1200V). Toutefois, pour maintenir un champ électrique dans la couche de GaN qui soit inférieur à ce que peut supporter le GaN (environ 300 V/pm), la région d’implantation dopée N+ doit aller jusqu’à la limite du dépôt de GaN, autrement dit doit s’étendre jusqu’à l’interface entre la couche de GaN et le substrat de silicium (point de départ de la zone de déplétion), de façon à limiter le champs électrique maximal au point de jonction des zones de GaN /SiO2 (ou AIN ou autre) / Si (dopé P).

Claims (11)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un transistor (1, T) à hétérojonction à effet de champ comprenant des étapes de :
    5 - fourniture d’un substrat de silicium (10) comportant une face supérieure et une face inférieure (100),
    - formation par épitaxie d’une couche de GaN (11 ) sur la face supérieure du substrat de silicium,
    - formation par épitaxie d’une couche barrière (12) sur la couche de îo GaN (11 ) de façon à créer un canal de conduction situé à l’interface de la couche barrière et de la couche GaN, du côté GaN,
    - formation de deux électrodes ohmiques (S1, S2, S, D) opposées et d’au moins une électrode de commande (G, G1, G2) sur la couche barrière (12), ladite électrode de commande étant disposée entre les
    15 deux électrodes ohmiques, pour moduler la conductance dans le canal de conduction entre les électrodes ohmiques,
    - création d’une ouverture (101) dans le substrat de silicium (10) entre la face inférieure (100) du substrat de silicium et la couche de GaN (11), ladite ouverture s’étendant dans une portion du substrat de silicium
    20 située sous le canal de conduction dans toute l’étendue dudit canal, ledit procédé étant caractérisé en ce qu’il comprend une étape de :
    - remplissage de la dite ouverture (101) créée dans ledit substrat (10) avec un matériau diélectrique (102) à haute conductivité thermique.
  2. 2. Procédé selon la revendication 1, caractérisé en ce que l’ouverture
    25 (101) dans ledit substrat (10) est créée en retirant par gravure du matériau dudit substrat dans ladite portion du substrat, jusqu’à atteindre ladite couche de GaN (11).
  3. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que l’étape de remplissage de ladite ouverture (101) avec ledit matériau diélectrique (102)
    30 comprend :
    - une première étape de remplissage consistant à déposer par un dépôt de type CVD une première couche dudit matériau diélectrique (102) à la surface de ladite couche de GaN (11) libérée par ladite ouverture (101) , de façon à combler une première épaisseur de ladite ouverture, et
    - une seconde étape de remplissage consistant à déposer par un dépôt par centrifugation une seconde couche dudit matériau diélectrique (102) à la surface de ladite première couche, de façon à combler une épaisseur résiduelle de ladite ouverture (101).
  4. 4. Procédé selon l’une quelconque des revendications 1 à 3, caractérisé en ce que ledit matériau diélectrique (102) est de l’oxyde de silicium ou du nitrure d’aluminium ou tout autre composé diélectrique à forte conduction thermique.
  5. 5. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que ladite couche barrière (12) est une couche d’AIGaN.
  6. 6. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce qu’il comprend la formation de deux électrodes de commande (G1, G2) formées sur les côtés respectifs des deux électrodes ohmiques (S1, S2) entre les deux électrodes ohmiques (S1, S2) et en ce qu’il comprend une étape d’intégration dans ledit substrat de silicium (10) de diodes de polarisation du substrat aptes à mettre ledit substrat au potentiel de l’une ou l’autre des deux électrodes ohmiques (S1, S2) selon le sens du champ électrique dans ledit canal de conduction.
  7. 7. Procédé selon la revendication 6, caractérisé en ce que l’étape d’intégration desdites diodes de polarisation audit substrat comprend des étapes de :
    - fourniture d’un substrat de silicium dopé P,
    - implantation d’un dopant de type N+ dans une région d’implantation (103, 104) sélectionnée dudit substrat de silicium dopé P à proximité de chacune desdites électrodes ohmiques (S1, S2),
    - formation d’une couche de métallisation (105, 106) s’étendant des régions d’implantation dopée N+ (103, 104) vers chaque électrode ohmique respective à proximité.
  8. 8. Procédé selon la revendication 7, caractérisé en ce que les régions d’implantation dopées N+ s’étendent jusqu’à l’interface entre ladite couche de GaN et ledit substrat de silicium.
  9. 9. Transistor (1, 1j à hétérojonction à effet de champ comprenant une structure semi-conductrice multicouches, comprenant :
    - un substrat de silicium (10) présentant une face inférieure (100) et une face supérieure,
    - une couche de GaN (11) déposée sur la face supérieure du substrat de silicium,
    - une couche barrière (12) déposée sur ladite couche de GaN, de façon à créer un canal de conduction situé à l’interface de la couche barrière et de la couche GaN, du côté GaN,
    - une première et une seconde électrodes ohmiques (S1, S2, S, D) qui sont formées sur ladite structure semi-conductrice multicouches à l’opposée l’une de l’autre et entre lesquelles est déposée au moins une électrode de commande (G, G1, G2) pour moduler la conductance dans ledit canal de conduction entre lesdites première et seconde électrodes ohmiques,
    - une couche de matériau diélectrique (102) à haute conductivité thermique remplissant une ouverture (101) formée dans ledit substrat de silicium (10) entre la face inférieure (100) du substrat de silicium et la couche de GaN et s’étendant dans une portion du substrat de silicium située sous le canal de conduction dans toute l’étendue dudit canal.
  10. 10. Transistor selon la revendication 9, caractérisé en ce qu’il comprend deux électrodes de commande (G1, G2) formées sur les côtés respectifs des première et seconde électrodes ohmiques (S1, S2) entre les première et seconde électrodes ohmiques et en ce qu’il comprend des diodes de polarisation intégrées audit substrat de silicium (10) aptes à mettre ledit substrat au potentiel de l’une ou l’autre des deux électrodes ohmiques selon le sens du champ électrique dans ledit canal de conduction.
  11. 11. Circuit intégré comprenant un transistor selon la revendication 9 ou
    10.
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