FR3069376A1 - Transistor comprenant une grille elargie - Google Patents
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Abstract
Circuit intégré (CI) comprenant au moins un transistor MOS (T1) réalisé sur et dans une zone active comportant une région de source, une région de drain et ayant une largeur (W) comptée transversalement à la direction source-drain, le transistor ayant une région de grille (14) comprenant à son pied au moins une marche (17) qui s'étend au moins sur toute la largeur de la zone active.
Description
Transistor comprenant une grille élargie
Des modes de réalisation de l’invention concernent les circuits intégrés, et notamment les transistors à effet de champs connus dans l’état de la technique sous l’acronyme de langue anglaise « MOS » («Métal Oxyde Semiconductor», « MOS » en anglais) incorporés dans les circuits intégrés.
La figure 1 illustre un circuit intégré comprenant un transistor MOS.
Le transistor MOS T comprend une zone active 1 comprenant deux régions distinctes 2, 3 dopées, notamment par de l’arsenic, du phosphore, du bore, la région 2 formant le drain D du transistor et la région 3 formant la source S du transistor. La zone active 1 est recouverte par une couche d’oxyde de silicium 4. Une région 5 comprenant du polysilicium ou une matière métallique forme la grille G du transistor et surmonte la couche d’oxyde. La grille G est isolée électriquement de la source S et du drain G par des régions latérales isolantes ou « espaceurs » 6 (« spacers », en anglais).
La grille a une longueur L, comptée dans la direction sourcedrain et cette longueur peut être égale au nœud technologique utilisé pour la réalisation d’un circuit intégré incorporant ce transistor. Aussi dans une technologie 40 nm, la longueur L peut valoir 40 nm.
Les caractéristiques électriques intrinsèques d’un transistor, notamment la tension de seuil Vt et le rapport du courant à l’état passant sur le courant de fuite de la grille Ion/Ioff peuvent être modifiées, par exemple en modifiant le schéma de dopage (« implants schemes », en anglais) des régions de drain et de source, ou en modifiant les caractéristiques de dopage de la grille.
Cependant, des modifications de dopage, notamment sur les régions de drain et de source sont complexes à mettre en œuvre et économiquement très onéreuses.
Il existe un besoin de pouvoir modifier les caractéristiques électriques des transistors en modifiant sommairement le procédé de fabrication classique tout en limitant la création de nouveaux masques et en conservant l’encombrement des transistors actuels.
Selon des modes de réalisation, il est avantageusement proposé de conserver les masques de dopage existants mais de modifier la structure de la grille du transistor en réalisant au pied de la grille au moins une marche qui s’étend au moins sur toute la largeur de la zone active, ce qui permet ainsi de modifier certaines caractéristiques électriques du transistor, comme par exemple la tension de seuil et/ou le rapport Ion/Ioff.
Selon un aspect, il est proposé un circuit intégré comprenant au moins un transistor MOS réalisé sur et dans une zone active comportant une région de source, une région de drain et ayant une largeur comptée transversalement à la direction source-drain, le transistor ayant une région de grille comprenant à son pied au moins une marche qui s’étend au moins sur toute la largeur de la zone active.
Selon un mode de réalisation, lorsqu’une seule marche est réalisée, ladite au moins une marche s’étend préférentiellement du coté de la région du drain.
Selon un autre mode de réalisation, le circuit intégré est réalisé dans une technologie L nanomètres, et la région de grille comporte une zone centrale ayant une longueur, comptée transversalement à ladite largeur, égale à L nanomètres.
Ainsi il n’y a pas de différence entre la zone centrale de la grille d’un transistor présentant une marche et la grille classique d’un transistor classique.
L’effet technique de modification de certains paramètres électriques du transistor est obtenu quelles que soient les dimensions de la ou des marches.
Cela étant, notamment pour des raisons d’uniformité de la marche, la marche a de préférence une longueur supérieure à la rugosité de la région de grille.
Selon encore un autre mode de réalisation, la marche a une longueur au moins égale à 15 nm.
Selon un autre mode de réalisation, la marche a une hauteur au moins égale à 3 nm.
Selon encore un autre mode de réalisation, la région de grille comporte à son pied au moins une marche qui s’étend sur toute la largeur de la zone active du côté du drain et au moins une marche qui s’étend sur toute la largeur de la zone active du côté de la source.
Ceci simplifie la réalisation du transistor.
Les marches peuvent être de dimensions différentes ou bien être identiques.
La région de grille comporte des flancs sur lesquels des régions latérales isolantes recouvrent avantageusement chaque marche.
Selon un autre aspect, il est proposé un procédé de réalisation d’un transistor MOS sur et dans une zone active d’un circuit intégré, comprenant une formation d’une région de grille comportant à son pied au moins une marche qui s’étend au moins sur toute la largeur, comptée transversalement à la direction source-drain, de la zone active.
Selon un autre mode de mise en œuvre, la formation de la marche comprend une première gravure d’une couche de matériau de grille de façon à former une zone centrale de grille et à laisser subsister de part et d’autre de la zone centrale une couche résiduelle de matériau de grille, et une deuxième gravure de la couche résiduelle de façon à former ladite marche.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
la figure 1, précédemment décrite, illustre un circuit intégré comprenant un transistor MOS selon l’état de la technique ;
les figures 2 à 14 illustrent différents modes de réalisation de l’invention ; et la figure 15 illustre un profil de dopage d’un transistor MOS selon l’état de la technique.
On se réfère à la figure 2 et la figure 3 qui représentent un exemple de mode de réalisation d’un circuit intégré comprenant un transistor MOS.
La figure 3 est une vue en coupe du circuit intégré CI de la figure 2 selon la ligne de coupe A-A.
Le circuit intégré CI comprend un transistor MOS Tl réalisé sur et dans une zone active ZA entourée par une région isolante 10, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais).
La zone active ZA comporte une région dopée de drain 11 et une région dopée de source 13 séparées par une région de canal 12 ménagées dans un substrat semi-conducteur SB.
Le substrat SB peut être un substrat massif ou bien un caisson semi-conducteur, ou encore un film semi-conducteur d’un substrat de type silicium sur isolant (« Silicon On Isolator », SOI en anglais).
Dans le cas d’un transistor NMOS, les régions de drain et de source sont dopées N. Elles sont dopées P pour un transistor PMOS.
De façon classique les régions de drain et de source sont siliciurées pour permettre des prises de contact CTS, CTD.
Les références 110 et 130 désignent les parties siliciurées des régions de drain 11 et de source 13.
Le transistor Tl comporte également une région de grille 14 isolée de la zone active par une couche diélectrique 15, comportant une zone centrale 16 ayant une largeur W et une longueur L.
Cette longueur L est avantageusement égale à la longueur L d’une grille d’un transistor classique réalisé dans une technologie L nm.
L est par exemple égale à 40 nm.
La région de grille 14 comporte également une extension 160 qui déborde au-delà de la zone active ZA et repose sur la région isolante 10 pour permettre une prise de contact sur la région de grille 14. A cet égard l’extension 160, et en pratique l’ensemble de la région de grille 14, est siliciurée.
La région de grille 14 comporte à son pied de part et d’autre, c’est-à-dire du côté drain et du côté source, une marche 17 qui a une largeur L17 et une hauteur h.
Chaque marche 17 s’étend au moins sur toute la largeur W de la zone active et en pratique peut déborder sur la région périphérique isolante 10 pour s’étendre sur toute la largeur de la région de grille 14 (zone centrale 16 et extension 160) et ce à des fins de simplification du masque de gravure de grille.
La région de grille 14 comporte des flancs FLA et FLB sur lesquels des régions latérales isolantes ou espaceurs 18 recouvrent chaque marche 17.
Comme on le verra en détail ci-après, ces marches 17 vont permettre lors du dopage des régions de drain et de source, de modifier le profil de dopage de ces régions et ainsi modifier les caractéristiques électriques du transistor Tl, notamment sa tension de seuil et le rapport du courant à l’état passant sur le courant de fuite Ion/Ioff car la marche 17 forme une épaisseur supplémentaire à traverser pour les dopants.
Avantageusement, on obtient une modification de certains paramètres électriques du transistor Tl quelles que soient les valeurs de h et 1. L’homme du métier saura ajuster les valeurs de h et L17 en fonction des modifications recherchées pour les paramètres considérés.
De préférence, la marche 17 a une longueur L17 supérieure à la rugosité des flancs FLA, FLB de la région de grille 14 ce qui permet d’avoir une marche d’une longueur L17 uniforme se distinguant des rugosités intrinsèques du matériau de grille. Par exemple, pour une longueur de grille L 40 nm, la rugosité est de l’ordre de 3 nm.
Les inventeurs ont observé qu’il est préférable que la hauteur h soit supérieure à 3nm, par exemple que h soit égale à lOnm, et que L17 soit égale à 15 nm, pour une technologie 40 nm.
Bien que le mode de réalisation décrit aux figures 2 et 3 montre des marches 17 s’étendant de part et d’autre de la région de grille 14, on pourrait comme illustré à la figure 4 prévoir de ne réaliser qu’une seule marche 17.
Cette unique marche 17 s’étend alors de préférence du côté de la région du drain 11. En effet la région de drain 11 est par convention polarisée différemment de la masse et c’est donc côté drain que la jonction drain/substrat à un impact électrique significatif en conditions d’utilisation usuelles.
Il serait également possible comme illustré à la figure 5 de réaliser plusieurs marches de façon à former un escalier, de préférence du côté de la région de drain 11, ou encore de réaliser un escalier s’étendant de part et d’autre de la région de grille 14 comme illustré à la figure 6.
Dans le cas d’un escalier, toutes les marches de l’escalier peuvent être de dimensions (i.e. les paramètres L17 et h) identiques ou bien de dimensions différentes au moins pour certaines d’entre elles.
Un exemple de procédé de fabrication d’un transistor MOS réalisé sur et dans une zone active et ayant une grille comprenant de part et d’autre à son pied une marche est à présent décrit. Par exemple le transistor MOS a une longueur de zone centrale de grille L de 40 nm et la marche a une longueur L17 de 15 nm et une hauteur h de 3 nm. La grille est ici en polysilicium.
La dimension critique CD du transistor est égale ici à 40 nm. Cette technologie de transistor étant courante, les masques de dopage utilisés dans la fabrication de ces transistors sont les mêmes que ceux des transistors classiques habituellement réalisés dans cette technologie.
Les éléments identiques à ceux décrits précédemment sont identifiés par les mêmes références numériques.
La figure 7 illustre une première étape dans laquelle une première gravure d’une couche de résine pour un CD égal à 40 nm est réalisée.
Plus précisément, on forme de façon classique et connue sur le substrat SB une couche de dioxyde de silicium 20, surmontée d’une couche de polysilicium 21, elle-même surmontée d’une couche de masque dur 22, surmontée d’une couche de résine 23. La résine 23 est gravée par photolithographie en utilisant un masque de gravure de CD égale à 40 nm, de façon à ne laisser subsister qu’un bloc de résine 230.
La couche de polysilicium 21 a ici une hauteur H de 80 nm.
Dans une seconde étape illustrée à la figure 8, on réalise une première gravure classique GR1 en utilisant le bloc de résine 230 comme masque de gravure. La couche de polysilicium 21 est gravée au plasma et en temps de façon à laisser subsister au pied de la zone centrale 16 et éventuellement de l’extension 160, une couche 170 de polysilicium de hauteur h.
Puis à l’étape 3 illustrée à la figure 9, on réalise de façon classique un second masque MSK2 de résine ayant une longueur CD2 de 70 nm. Le masque de résine MSK2 déborde de chaque coté de la zone centrale 16 de la grille et d’une longueur L17 égale ici à 15 nm qui va définir la longueur de la marche.
A l’étape 4 illustrée à la figure 10, on réalise une gravure au plasma sélective GR2. On obtient la grille 14 comprenant la zone centrale 16 de hauteur égale à H moins h et la marche 17 de hauteur h et de longueur L17.
A l’étape 5 du procédé illustrée à la figure 11, une couche de dioxyde de silicium 24 est déposée sur la grille 14 et la surface du substrat SB, suivie d’une première implantation de dopants IMPI, de façon à obtenir les régions implantées lia et 13a de part et d’autre de la région de canal 12 (figure 12).
A l’étape 6, les espaceurs 18 sont réalisés de façon classique. Ils recouvrent notamment les marches 17.
A l’étape 7, comme illustré à la figure 13, une seconde implantation de dopants IMP2 est réalisée de façon à obtenir le transistor Tl comme illustré à la figure 14 avec un profil de dopants PFI différent d’un profil de dopants classique PFC tel que celui illustré à la figure 15.
Les références 110 et 130 désignent les parties siliciurées des régions de drain 11 et de source 13.
On remarque que le profil de dopants PFI est différent du profil classique PFC sous les marches 17.
Le profil de dopants PFI situé sous les marches 17 s’étend moins profondément que le profil classique PFC.
A titre d’exemple pour L égale à 40 nm et une marche de part et d’autre de la région de grille de dimension L17 égale à 15 nm et h égale à 3nm, la tension de seuil du transistor est augmentée de lOOmV, et le rapport Ion/Ioff est supérieur à 5.
Avantageusement, la ou les marches d’un coté ou de part et d’autre du pied de la grille modifient la répartition des dopants dans les régions de drain, de source et de grille lors de l’étape de dopage du procédé de fabrication des transistors.
Cette modification du profil de dopage entraîne une modification des propriétés électriques du transistor Tl, notamment sa tension de seuil Vt, le rapport du courant à l’état passant sur le courant de fuite Ion/Ioff. Le rapport Ion/Ioff est amélioré.
Par ailleurs, on obtient une augmentation du rapport Ion sur Ioff. Ceci est particulièrement avantageux pour des applications à très faible consommation (« Ultra Low Power», ULP en anglais).
Ces améliorations conduisent à la création d’un seul masque supplémentaire de gravure de grille et le rajout de deux étapes dans le procédé de fabrication du transistor, sans modification des étapes classiques de fabrication des transistors MOS. De plus, la dimension critique CD (« critical dimension », en anglais) du transistor est conservée, les masques de dopage utilisés lors des étapes de fabrication des transistors classiques sont aussi conservés. De surcroît, on réalise les marches sur les deux types de transistors MOS (PMOS et NMOS) avec un seul masque. En d’autres termes, avec un seul masque on modifie la tension de seuil des transistors PMOS et NMOS.
Claims (11)
1. Circuit intégré (CI) comprenant au moins un transistor MOS (Tl) réalisé sur et dans une zone active comportant une région de source, une région de drain et ayant une largeur (W) comptée transversalement à la direction source-drain, le transistor ayant une région de grille (14) comprenant à son pied au moins une marche (17) qui s’étend au moins sur toute la largeur de la zone active.
2. Circuit intégré selon la revendication 1, dans lequel ladite au moins une marche (17) s’étend du coté de la région du drain (11).
3. Circuit intégré selon l’une des revendications 1 et 2, réalisé dans une technologie L nanomètres, et dans lequel la région de grille comporte une zone centrale (16) ayant une longueur, comptée transversalement à ladite largeur, égale à L nanomètres.
4. Circuit intégré selon l’une quelconque des revendications 1 à 3, dans lequel la marche (17) a une longueur supérieure à la rugosité de la région de grille (14).
5. Circuit intégré selon l’une quelconque des revendications 1 à 4, dans lequel la marche a une longueur (L17) au moins égale à 15 nm.
6. Circuit intégré selon l’une quelconque des revendications 1 à 5, dans lequel la marche a une hauteur (h) au moins égale à 3 nm.
7. Circuit intégré selon l’une quelconque des revendications 1 à 6, dans lequel la région de grille (14) comporte à son pied au moins une marche (17) qui s’étend sur toute la largeur de la zone active du côté du drain (11) et au moins une marche qui s’étend sur toute la largeur de la zone active du côté de la source (13).
8. Circuit intégré selon la revendication 7, dans lequel les marches (17) sont identiques.
9. Circuit intégré selon l’une quelconque des revendications 1 à 8, dans lequel la région de grille (14) comporte des flancs (FLA, FLB) sur lesquels des régions latérales isolantes (18) recouvrent chaque marche (17).
10. Procédé de réalisation d’un transistor MOS sur et dans une zone active d’un circuit intégré, comprenant une formation d’une région de grille (14) comportant à son pied au moins une marche (17) qui s’étend au moins sur toute la largeur, comptée transversalement à
5 la direction source-drain, de la zone active.
11. Procédé selon la revendication 10, dans lequel la formation de la marche (17) comprend une première gravure (GR1) d’une couche de matériau de grille de façon à former une zone centrale (16) de grille et à laisser subsister de part et d’autre de la zone centrale une couche
10 résiduelle de matériau de grille, et une deuxième gravure (GR2) de la couche résiduelle de façon à former ladite marche (17).
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