FR3078197A1 - Dispositif de transistor bipolaire et procede de fabrication correspondant - Google Patents

Dispositif de transistor bipolaire et procede de fabrication correspondant Download PDF

Info

Publication number
FR3078197A1
FR3078197A1 FR1851485A FR1851485A FR3078197A1 FR 3078197 A1 FR3078197 A1 FR 3078197A1 FR 1851485 A FR1851485 A FR 1851485A FR 1851485 A FR1851485 A FR 1851485A FR 3078197 A1 FR3078197 A1 FR 3078197A1
Authority
FR
France
Prior art keywords
region
collector region
intrinsic
extrinsic
carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1851485A
Other languages
English (en)
Other versions
FR3078197B1 (fr
Inventor
Alexis Gauthier
Julien BORREL
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to FR1851485A priority Critical patent/FR3078197B1/fr
Priority to US16/279,361 priority patent/US11038017B2/en
Priority to CN201920215739.2U priority patent/CN209471966U/zh
Priority to CN201910127913.2A priority patent/CN110176495A/zh
Publication of FR3078197A1 publication Critical patent/FR3078197A1/fr
Application granted granted Critical
Publication of FR3078197B1 publication Critical patent/FR3078197B1/fr
Priority to US17/323,170 priority patent/US11621324B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/641—Combinations of only vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs
    • H10D10/891—Vertical heterojunction BJTs comprising lattice-mismatched active layers, e.g. SiGe strained-layer transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Bipolar Transistors (AREA)

Abstract

Le transistor à jonction bipolaire (700) comporte une région de collecteur extrinsèque (20) enterrée dans un substrat semiconducteur (10), sous une région de collecteur intrinsèque (22), une région isolante (61) sur la région de collecteur intrinsèque (22) et une région de base extrinsèque (70) sur la région isolante (61). Le transistor à jonction bipolaire (700) comprend des régions de passivation comportant du carbone (40, 42) dans la région de collecteur intrinsèque (22) et s'étendant en regard de la région de base extrinsèque (70).

Description

D ispositif de transistor bipolaire et procédé de fabrication correspondant
Des modes de mise en œuvre et de réalisation concernent les circuits intégrés, notamment les transistors à jonction bipolaire, en particulier ceux destinés à s’intégrer dans des technologies hautefréquence.
Un paramètre caractéristique d’un transistor bipolaire est une valeur de capacité base-collecteur. Typiquement, la capacité basecollecteur est une résultante parasite entre une région de base extrinsèque et une région de collecteur intrinsèque séparées par un isolant, et est autrement appelée capacité extrinsèque.
La fréquence maximale de fonctionnement du transistor bipolaire est très sensible à la valeur de la capacité extrinsèque.
La variation de la valeur capacitive extrinsèque peut gravement dégrader la fréquence maximale d’utilisation du transistor, il est donc souhaitable de restreindre autant que possible la valeur capacitive extrinsèque.
A cet égard, il est proposé selon un aspect un procédé de fabrication d’au moins un transistor à jonction bipolaire, en particulier un transistor bipolaire à hétérojonction, comprenant une formation d’une région de collecteur extrinsèque enterrée dans un substrat semiconducteur, sous une région de collecteur intrinsèque, une formation d’une région isolante sur la région de collecteur intrinsèque et une formation d’une région de base extrinsèque sur la région isolante. Le procédé comprend, entre la formation de la région de collecteur extrinsèque et la formation de la région isolante, une formation de régions de passivation comportant du carbone dans la région de collecteur intrinsèque et s’étendant en regard de la région de base extrinsèque.
Ainsi, certains dopants, par exemple issus de la région de collecteur, ne peuvent pas migrer dans le collecteur intrinsèque vers la base extrinsèque, par exemple pendant des phases typiques de recuits, en raison de la présence de régions de passivation comportant du carbone dans la région de collecteur intrinsèque et s’étendant en regard de la région de base extrinsèque.
Cela permet en particulier de restreindre la valeur capacitive extrinsèque de base-collecteur.
En outre, la formation de régions de passivation comportant du carbone dans la région de collecteur intrinsèque et s’étendant en regard de la région de base extrinsèque est peu coûteuse et simple à mettre en œuvre.
Par ailleurs, dans les transistors bipolaires et notamment en technologie haute-fréquence, le courant des trous de la base vers l'émetteur doit généralement être négligeable par rapport au courant d'électrons venus de l'émetteur. Une hétérojonction (c’est-à-dire une jonction entre deux matériaux semiconducteurs dont la largeur de la bande interdite est différente) à l’interface base-émetteur permet de bloquer le courant de trous, ce qui est avantageux notamment pour les technologies haute-fréquence.
Selon un mode de mise en œuvre, ladite formation de régions de passivation comprend une implantation de carbone configurée pour former des agglomérats avec des défauts cristallins auto-interstitiels dans la couche de collecteur intrinsèque.
L’implantation de carbone est en effet particulièrement efficace en matière de blocage de la diffusion de dopants tels que des ions phosphores, qui utilisent les défauts auto-interstitiels pour diffuser, généralement lors d’un budget thermique.
En effet, lors d’une implantation, les ions bombardés ont pour effet d’arracher les atomes, typiquement de silicium, appartenant au réseau cristallin du substrat. Ces atomes de silicium occupent alors des sites interstitiels et forment des défauts cristallins dits autointerstitiels.
Le carbone ainsi implanté réagi avec les défauts autointerstitiels et forme des agglomérats. Ainsi il y a moins de défauts auto-interstitiels et les dopants diffusent moins.
Néanmoins, les avantages que procure l’implantation de carbone s’applique à d’autres types de dopants, par exemple le bore.
A toutes fins utiles, l’homme du métier pourra se référer au document : «Frédéric Boucard. Modélisation de la diffusion des dopants dans le silicium pour la réalisation de jonctions fines. Micro et nanotechnologies/Microélectronique. Université Louis Pasteur Strasbourg I, 2003. Français. ».
Selon un mode de mise en œuvre, la formation d’une région de collecteur extrinsèque enterrée dans le substrat semiconducteur comprend une implantation de dopants comprenant des ions phosphore dans une région localisée en profondeur dans le substrat, la couche de collecteur intrinsèque comprenant une partie du substrat située audessus de ladite région localisée en profondeur dans le substrat.
La formation de la couche de collecteur extrinsèque selon ce mode de mise en œuvre est notamment peu coûteuse et présente aucun défaut topologique.
Selon un mode de mise en œuvre, le procédé comprend, dans la région de collecteur intrinsèque, une formation d’une région de collecteur sélectivement surdopée comprenant une implantation de dopants dans une ouverture d’un masque formé sur la région de collecteur intrinsèque, dans lequel ladite formation de régions de passivation dans la région de collecteur intrinsèque comprend en outre une implantation oblique de carbone dans ladite ouverture dudit masque, de façon à ce que lesdites régions de passivation comportent des poches de carbone situées localement de part et d’autre de la région de collecteur sélectivement surdopée.
En effet, une diffusion latérale de dopants de la couche de collecteur sélectivement surdopée peut se produire dans les structures classiques, par exemple au cours de phase de recuits typiques. Ce mode de mise en œuvre permet avantageusement de neutraliser la migration de dopants issus de la couche de collecteur sélectivement surdopée, selon le même phénomène d’occupation de défauts cristallins du type sites interstitiels.
Par ailleurs, ce mode de mise en œuvre s’adapte avantageusement sur des structures classiques de transistor bipolaires à hétérojonction comportant une région de collecteur sélectivement surdopée.
Ainsi, selon un mode de mise en œuvre, ladite formation de régions de passivation comportant du carbone dans la région de collecteur intrinsèque ne s’étend en regard de la région de base extrinsèque que dans lesdites poches situées de part et d’autre de ladite région de collecteur sélectivement surdopée, le procédé comprenant une formation de régions d’isolation latérales dans le reste de la région de collecteur intrinsèque en regard de la région de base extrinsèque.
Selon un autre aspect, il est proposé un circuit intégré comprenant au moins un transistor à jonction bipolaire, en particulier un transistor bipolaire à hétérojonction, comportant une région de collecteur extrinsèque enterrée dans un substrat semiconducteur, sous une région de collecteur intrinsèque, une région isolante sur la région de collecteur intrinsèque et une région de base extrinsèque sur la région isolante, le transistor à jonction bipolaire comprenant des régions de passivation comportant du carbone dans la région de collecteur intrinsèque et s’étendant en regard de la région de base extrinsèque.
Selon un mode de réalisation, lesdites régions de passivation comprennent des implantations d’atomes de carbone formant des agglomérats avec des défauts cristallins auto-interstitiels dans la couche de collecteur intrinsèque.
Selon un mode de réalisation, ladite région de collecteur extrinsèque enterrée dans le substrat semiconducteur comprend des dopants comprenant des ions phosphore dans une région localisée en profondeur dans le substrat, la couche de collecteur intrinsèque comprenant une partie du substrat située au-dessus de ladite région localisée en profondeur dans le substrat.
Selon un mode de réalisation, le circuit intégré comprend, dans la région de collecteur intrinsèque, une région de collecteur sélectivement surdopée, dans lequel lesdites régions de passivation dans la région de collecteur intrinsèque comprennent des poches de carbone localement situées de part et d’autre de la région de collecteur sélectivement surdopée.
Selon un mode de réalisation, lesdites régions de passivation comportant du carbone dans la région de collecteur intrinsèque ne s’étendent en regard de la région de base extrinsèque que dans lesdites poches situées de part et d’autre de ladite région de collecteur sélectivement surdopée, le transistor à jonction bipolaire comprenant des régions d’isolation latérales dans le reste de la région de collecteur intrinsèque en regard de la région de base extrinsèque.
Selon un mode de réalisation, ledit au moins un transistor à jonction bipolaire est un transistor bipolaire à hétérojonction.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 7 illustrent schématiquement des résultats d’étapes d’un mode de mise en œuvre d’un procédé selon l’invention ;
- les figures 8 à 11 illustrent schématiquement des résultats d’étapes d’un autre mode de mise en œuvre d’un procédé selon l’invention ;
- les figures 12 et 13 illustrent schématiquement des résultats d’étapes d’un autre mode de mise en œuvre d’un procédé selon l’invention.
Les figures 1 à 7 représentent des résultats d’étapes d’un premier mode de mise en œuvre d’un procédé de fabrication d’un transistor bipolaire à hétérojonction.
La figure 1 représente le résultat d’une formation d’une région de collecteur extrinsèque 20 enterrée dans un substrat semiconducteur 10, sous une partie 10a dudit substrat 10 formant une région de collecteur intrinsèque 22.
Classiquement, le substrat semiconducteur est un silicium monocristallin dopé de type P.
Dans ce mode de mise en œuvre, la formation de la région de collecteur extrinsèque 20 enterrée dans le substrat semiconducteur 10 comprend une implantation de dopants dans une région localisée en profondeur dans le substrat 10, c’est-à-dire sous la partie 10a du substrat 10, à distance 12 de la surface 11 du substrat 10.
Dans ce mode de mise en œuvre, la future région de collecteur intrinsèque 22 comprend ainsi la partie 10a du substrat 10, située audessus de ladite région localisée en profondeur 20.
La région de collecteur extrinsèque 20 est dopée N+, avantageusement par implantation d’ions phosphore, selon un procédé classique et connu en soi permettant d’aboutir à une telle configuration de région localisée en profondeur. Par exemple, la région de collecteur extrinsèque 20 est dopée N+ avec une concentration de dopants comprise entre 5*1019 et l*1021 cm'3.
L’implantation des ions phosphore génère des défauts, tels que des sites interstitiels, dans les mailles cristallines du substrat semiconducteur 10. Afin de retrouver une structure cristalline régulière, notamment dans la partie 10a qui a été traversée par les ions en surface 11 du substrat 10, une phase de recuit léger est typiquement mise en œuvre.
Or, pendant les recuits, même légers, par exemple à 750°C pendant lh, les ions phosphore ont tendance à migrer vers la surface du substrat 10a, c’est-à-dire dans la partie qui forme la région de collecteur intrinsèque 22.
Comme il apparaîtra ci-après, notamment en relation avec les figures 3 à 7, une telle migration dirige les dopants vers une interface collecteur intrinsèque 22 / région isolante (61) / région de base extrinsèque (70), dégradant la valeur de la capacité extrinsèque basecollecteur.
La figure 2 représente le résultat d’une formation de régions de passivation 40 dans la région de collecteur intrinsèque 22, à cet égard.
En effet, afin d’empêcher une la migration des dopants de la région de collecteur extrinsèque 20, le procédé de fabrication du transistor bipolaire à hétérojonction comporte avantageusement, entre la formation de la région de collecteur extrinsèque 20 et une formation d’une région isolante (61), une formation de régions de passivation 40 comportant du carbone dans la région de collecteur intrinsèque 22 et s’étendant en regard d’une future région de base extrinsèque (70).
La formation de la future région de base extrinsèque (70) est décrite ci-après en relation avec les figures 3 à 7.
Dans ce mode de mise en œuvre, un masque 39 a été formé de façon à recouvrir sensiblement la position de la future région de base intrinsèque (72), et une implantation globale de carbone dans les parties 40 qui ne sont pas recouvertes par ledit masque 39 est réalisée, forment lesdites régions de passivation 40.
Comme il apparaîtra ci-après dans la description en relation avec les figures 3 à 7, les parties qui ne sont pas recouvertes par le masque correspondent aux parties de la région de collecteur intrinsèque 22 en regard de la région de base extrinsèque (70).
Le masque 39 est typiquement formé par photolithographie d’une résine photosensible, et peut avantageusement rester inchangé par rapport à une technologie classique et déjà optimisée comprenant des formations de tranchées d’isolation peu profondes de part et d’autre du masque 39, sensiblement au même endroit que les régions de passivation 40.
Par exemple, l’implantation de carbone est réalisée à une concentration surfacique comprise entre 1015cm'2 et 1016cm'2 et à une énergie comprise entre lOkeV et lOOkeV.
Une telle formation de régions de passivation 40 permet d’empêcher la diffusion des dopants, en occupant des défauts cristallins du type sites interstitiels qui contribuent à la diffusion des ions phosphores, notamment pendant les phases de recuit.
Comme décrit dans le document «Frédéric Boucard. Modélisation de la diffusion des dopants dans le silicium pour la réalisation de jonctions fines. Micro et nanotechnologies/Microélectronique. Université Louis Pasteur Strasbourg I, 2003. Français. », les défauts cristallins du type sites interstitiels peuvent être engendrés par une implantation de dopants, par exemple des ions phosphore, telle que lors de la formation de la région de collecteur extrinsèque localisée en profondeur.
Ladite formation de régions de passivation 40 est ainsi avantageusement configurée pour que les atomes de carbone occupent des sites interstitiels dans la région de collecteur intrinsèque 22.
La figure 3 représente le résultat de formations, dépôts et/ou croissances de couches 61, 70, 62, 63 sur la structure décrite ci-avant en relation avec la figure 2, après retrait du masque 39.
Ces couches 61, 70, 62, 63 sont notamment destinés à être façonnées pour former une architecture de transistor bipolaire vertical à hétérojonction.
En premier lieu, une région isolante 61, par exemple un oxyde de silicium, est formée au-dessus de la région de collecteur intrinsèque 22 et des régions de passivation 40 qu’elle comporte.
Ensuite, une région de base extrinsèque 70 dopée P+ est formée au-dessus de la région isolante 61.
Par exemple, la région de base extrinsèque 70 est obtenue par épitaxie de silicium polycristallin recuit et dopé de type P.
Par ailleurs un alliage de silicium-germanium polycristallin Sii_xGex, avec x compris entre 0,1 et 0,5, dopé de type P peut également être envisagé.
Selon une variante du procédé, pour fabriquer un transistor à jonction bipolaire (i.e. homojonction), la région de base extrinsèque 70 est fabriquée de façon analogue par dépôt de silicium polycristallin dopé de type P, au-dessus de la région isolante 61.
La région de base extrinsèque 70 (ainsi que la région isolante 61 sous-jacente) s’étend sensiblement sur toute la surface d’une zone du substrat, dite zone bipolaire, dans laquelle est formée au moins un transistor bipolaire à hétérojonction selon des modes de mise en œuvre du procédé.
Une deuxième couche d’oxyde de silicium 62 est formée audessus de la région de base extrinsèque 70, et une couche de nitrure de silicium 63 au-dessus de la deuxième couche d’oxyde 62.
La figure 4 représente le résultat d’une gravure d’une ouverture d’émetteur extrinsèque dans les couches de nitrure 63, d’oxyde 62 et dans la région de base extrinsèque 70, sur la structure décrite ci-avant en relation avec la figure 3.
L’ouverture 69 est formée à l’intérieur d’en regard de la partie précédemment recouverte d’un masque (39) pour former les implantations de carbone 40, décrit précédemment en relation avec la figure 2.
Les flancs de l’ouverture 69 sont recouverts d’une couche verticale de nitrure de silicium 64.
La figure 5 représente le résultat d’une gravure d’une ouverture 71 dans la région isolante 61, sur la structure décrite ci-avant en relation avec la figure 4.
Par exemple l’ouverture 71 dans la région isolante 61 peut être mise en œuvre par une gravure chimique sélective en voie humide.
La figure 6 représente le résultat d’une formation d’une région de base intrinsèque 72 dans l’ouverture (71) de la région isolante 61, sur la structure décrite ci-avant en relation avec la figure 5.
La formation de la base intrinsèque 72 peut être mise en œuvre par une épitaxie d’un monocristal de silicium-germanium dopé de type P, à partir de la surface de la région de collecteur intrinsèque 22 découverte par l’ouverture (71) de la région isolante 61.
Selon la variante du procédé introduite ci-avant en relation avec la figure 3, pour fabriquer un transistor à jonction bipolaire (i.e. homojonction), la base intrinsèque 72 peut être formée de façon analogue par épitaxie d’un monocristal de silicium dopé de type P, à partir de la surface de la région de collecteur intrinsèque 22 découverte par l’ouverture (71) de la région isolante 61.
A l’exception de la formation de la région de base extrinsèque 70 et de la formation de la région base intrinsèque 72, la variante du procédé pour fabriquer un transistor à jonction bipolaire, n’impose pas d’autre modification notable des modes de mises en œuvre du procédé décrits ici et dans la suite.
La figure 7 représente le résultat d’une formation d’un émetteur 80, sur la structure décrite ci-avant en relation avec la figure
6.
Classiquement, l’émetteur 80 est issu d’une croissance par épitaxie à partir de la partie découverte 73 de la base intrinsèque 72.
Dans cet exemple, une région d’espacement isolante 65 en d’oxyde de silicium, ayant une forme de L dans sa disposition finale a été formée dans l’ouverture d’émetteur extrinsèque (69) afin d’espacer l’émetteur 80 de la région de base extrinsèque 70, sur ses flancs 64.
L’émetteur extrinsèque 80 est ensuite gravé de façon à comporter une partie inférieure, en contact avec la base intrinsèque 72 et une partie supérieure, plus large, reposant sur la couche de nitrure 63.
La couche de nitrure 63 est également gravée au cours de la gravure de l’émetteur 80, ladite gravure étant sélectivement arrêtée par la deuxième couche d’oxyde de silicium 62.
On a ainsi obtenu un transistor bipolaire à hétérojonction 700 comportant une région de collecteur extrinsèque 20 enterrée dans un substrat semiconducteur 10, sous une région de collecteur intrinsèque 22, une région isolante 61 sur la région de collecteur intrinsèque 22 et une région de base extrinsèque 70 sur la région isolante 61, le transistor bipolaire à hétérojonction 700 comprenant des régions de passivation comportant du carbone 40 dans la région de collecteur intrinsèque 22 et s’étendant en regard de la région de base extrinsèque 70.
Le transistor bipolaire à hétérojonction 700 ainsi réalisé présente notamment une valeur capacitive base-collecteur extrinsèque Cbc minimale, ainsi qu’une topologie régulière et peu aléatoire. En d’autres termes, le procédé de fabrication du transistor bipolaire à hétérojonction 700 permet à la foi de minimiser la taille et d’améliorer les performances dudit transistor bipolaire à hétérojonction.
En outre, le procédé de fabrication de ce transistor bipolaire à hétérojonction 700 est économique et compatible avec des procédés par ailleurs existants et déjà optimisés pour la filière technologique.
Les figures 8 à 11 représentent des résultats d’étapes d’un deuxième mode de mise en œuvre d’un procédé de fabrication d’un transistor bipolaire à hétérojonction.
La figure 8 représente le résultat d’une alternative de la formation du collecteur extrinsèque 21, par rapport à la formation décrite précédemment en relation avec la figure 1. Les éléments communs avec la structure décrite précédemment en relation avec la figure 1 supportent les mêmes références et ne sont pas détaillés à nouveau ici.
La formation de la région de collecteur extrinsèque 21 enterrée dans le substrat semiconducteur 10 comprend ici une implantation de dopants dans une région 21 localisée sous la surface 11 du substrat 10.
Dans cette alternative, la région de collecteur extrinsèque 21 est également dopée N+, par exemple par implantation d’ions arsenic, selon un procédé classique et connu en soi permettant d’aboutir à une telle configuration.
L’implantation de dopants dans la région 21 comprend typiquement une phase de recuit pour réarranger dans sa structure cristalline la région 21 localisée sous la surface 11 du substrat 10, rendue amorphe par l’implantation.
La région de collecteur extrinsèque 21 est dite enterrée dans le substrat 10 car elle est recouverte d’une région de collecteur intrinsèque 23, formée par épitaxie d’une couche 30 de silicium monocristallin à partir de la surface 11 réarrangée.
La figure 9 représente le résultat d’une formation d’une région d’isolation latérale 41, sur la structure décrite ci-avant en relation avec la figure 8.
La région d’isolation latérale 41 comprend une formation d’un masque 39 recouvrant la position de la future région de base intrinsèque (72), et une formation globale de régions d’isolation latérales 41 dans les parties qui ne sont pas recouvertes par ledit masque 39.
Par exemple, les régions d’isolations latérales 41 sont des tranchées d’isolation peu profondes (usuellement désigné par l’acronyme STI de « Shallow Trench Isolation » en anglais).
Avantageusement, le masque 39 de cette alternative et le masque (39) utilisé dans la formation de région de passivation (40) décrite précédemment en relation avec la figure 2, bien que n’étant pas exploités à la même fin, sont les mêmes.
Ainsi, le masque 39 a été formé de façon à recouvrir la position de la future région de base intrinsèque (72), et des tranchées sont gravées et remplies d’un matériau diélectrique dans les parties 41 de la couche épitaxiée (30) qui ne sont pas recouvertes par ledit masque 39.
La partie de la couche épitaxiée (30) qui est encadrée par les régions d’isolation latérales 41 forme ainsi la région de collecteur intrinsèque 23.
La figure 10 représente le résultat d’une formation d’une région de collecteur sélectivement surdopée 51, et d’une formation de poches de carbone 42 dans la région de collecteur intrinsèque 23, sur la structure décrite ci-avant en relation avec la figure 9.
La formation de régions de passivation 42 dans la région de collecteur intrinsèque 23 comprend avantageusement une formation de poches de carbone 42 situées localement de part et d’autre de la future région de collecteur sélectivement surdopée 51.
La formation d’une région de collecteur sélectivement surdopée 51 comprend une implantation de dopants dans une ouverture d’un masque 49 formé sur la région de collecteur intrinsèque 22.
La formation de région de passivation 42 dans la région de collecteur intrinsèque 23 utilise avantageusement le masque 49 destiné à la réalisation de la région de collecteur sélectivement implantée 51.
En effet, l’implantation de carbone 42 dans la région de collecteur intrinsèque 23 comprend une irradiation de la structure (telle que représentée par la figure 10) à un faisceau d’ions carbone IB inclinée d’un angle a non nul par rapport à l’axe normal de la surface 11 de ladite structure.
En d’autres termes, la formation des régions de passivation 42 dans la région de collecteur intrinsèque 23 comprend une implantation oblique a de carbone en présence du même masque 49 que pour l’implantation de la région sélectivement implantée 51.
En fonction des géométries du masque 49 et de l’ouverture 50, en particulier l’épaisseur du masque 49 et la largeur de l’ouverture 50, l’angle a peut être dimensionné de façon à ce que l’implantation de carbone forme des poches de carbone 42 situées localement de part et d’autre de la région de collecteur sélectivement surdopée 51.
D’autre part, une rotation β à 180° du faisceau d’ions IB selon l’axe normal à la structure permet de réaliser ladite formation de poches de carbone 42 de part et d’autre de la région de collecteur sélectivement surdopée 51.
Avantageusement, trois rotations β à 90° du faisceau d’ions IB selon l’axe normal à la structure permet de réaliser ladite formation de poches de carbone 42 encadrant la région de collecteur sélectivement surdopée 51 sur quatre côtés.
Par exemple, l’implantation de carbone est réalisée à une concentration surfacique comprise en 1015cm'2 et 1016cm'2, à une énergie comprise entre lOkeV et lOOkeV, pour un angle a supérieur à 10° (degré).
La figure 11 représente un deuxième mode de réalisation d’un transistor bipolaire à hétérojonction 1100 réalisé via le deuxième mode de mise en œuvre du procédé.
Dans le deuxième mode de mise en œuvre, les formations de la région isolante 61, de la région de base extrinsèque 70, de la deuxième couche d’oxyde 62 et de la couche de nitrure 63 ; de formation de région base intrinsèque 72 ; et de formation d’émetteur intrinsèque 80 ; telles que décrites précédemment en relations avec les figures 4 à 7, sont mises en œuvre de façon homologue à partir de la structure décrite ci-avant en relation avec la figure 10, ôtée du masque 49.
Le transistor bipolaire à hétérojonction 1100 ainsi réalisé comporte, en outre de la structure du transistor bipolaire à hétérojonction 700 telle que décrite ci-avant en relation avec la figure 7, une région de collecteur sélectivement surdopée 51 comprenant une région de dopants implantés verticalement dans la région de collecteur intrinsèque 23.
Lesdites régions de passivation comportant du carbone 42 dans la région de collecteur intrinsèque 23 ne s’étendent en regard de la région de base extrinsèque 70 qu’à la position desdites poches 42 situées de part et d’autre de ladite région de collecteur sélectivement surdopée 51.
Par ailleurs, la formation de régions de passivation 40 dans la région de collecteur intrinsèque précédemment en relation avec la figure 2 ne sont pas présentes dans la structure du deuxième mode de réalisation du transistor bipolaire à hétérojonction, et sont remplacées par des régions d’isolation latérales 41 du type tranchées d’isolation peu profondes.
Les figures 12 et 13 représentent des résultats d’étapes d’un troisième mode de mise en œuvre du procédé de fabrication d’un transistor bipolaire à hétérojonction.
Le troisième mode de mise en œuvre du procédé est identique au premier mode de mise en œuvre décrit précédemment en relation avec les figures 1 à 7.
Néanmoins, le troisième mode de mise en œuvre comporte en outre une formation d’une région de collecteur sélectivement implantée 51, et une formation de poches de carbone 42 dans la région de collecteur intrinsèque 23, similaire aux formations correspondantes du deuxième mode de mise en œuvre du procédé, décrites ci-avant en relation avec la figure 10, à partir de la structure décrite ci-avant en relation avec la figure 2, ôtée du masque 39.
La figure 12 représente une irradiation de la structure décrite ci-avant en relation avec la figure 2, par un faisceau d’ions IB incliné d’un angle a par rapport à l’axe normal de la surface lia de la structure sous-jacente, de façon homologue à l’irradiation décrite précédemment en relation avec la figure 10.
La figure 13 représente un troisième mode de réalisation d’un transistor bipolaire à hétérojonction 1300 réalisé via le troisième mode de mise en œuvre du procédé.
Dans le troisième mode de mise en œuvre, les formations de la région isolante 61, de la région de base extrinsèque 70, de la deuxième couche d’oxyde 62 et de la couche de nitrure 63 ; de formation de région base intrinsèque 72 ; et de formation d’émetteur intrinsèque 80 ; telles que décrites précédemment en relations avec les figures 4 à
7, sont mises en œuvre de façon homologue à partir de la structure décrite ci-avant en relation avec la figure 12, ôtée du masque 49.
Le transistor bipolaire à hétérojonction 1300 ainsi réalisé comporte, en outre de la structure du transistor bipolaire à hétérojonction 700 décrite ci-avant en relation avec la figure 7, une région de collecteur sélectivement implantée 51 comprenant une région de dopants implantés verticalement dans la couche de collecteur intrinsèque 22.
Lesdites régions de passivation comportant du carbone comportent dans cet exemple de mode de réalisation, comportent d’une part lesdites poches de carbone 42 situées localement de part et d’autre de la région de collecteur sélectivement surdopée 51.
Il est rappelé que, dans le premier et le troisième mode de modes de mise en œuvre, les régions de passivation 40 comportant du carbone s’étendent en regard de la région de base extrinsèque 70 dans la globalité de la zone du substrat 10, dite zone bipolaire, dans laquelle sont fabriqués des transistors bipolaires à hétérojonction 700, 1300 selon ces modes de mise en œuvre.
Une telle mutualisation de la formation des régions passivation 40 pour plusieurs réalisations de transistor bipolaires à hétérojonction, permet de neutraliser la migration des dopants sur toute l’étendue de la partie de la structure qui engendre la capacité extrinsèque basecollecteur, c’est-à-dire partie comprenant une superposition des régions de collecteur intrinsèque 22, isolante 61, et de base extrinsèque 70.
Des appareils électroniques avancés, tels que des dispositifs de télécommunication haute fréquence, des antennes de satellites, des systèmes radar, ou encore des caméras dites temps-de-vol, peuvent avantageusement être équipés de tels circuits intégrés comportant des transistors bipolaires selon les modes de réalisation de l’invention.
Par ailleurs, l’invention n’est pas limitée à ces modes de réalisation et de mise en œuvre, mais en embrasse toutes les variantes, par exemple les quantifications des paramètres de fabrication ont été données à titre d’exemple et peuvent bien sûr être adaptés à différentes technologies, et, comme il a été précisé ci-avant, bien que décrite en relation avec la fabrication d’un transistor bipolaire à hétérojonction, l’invention s’applique parfaitement à tout type de transistor à jonction bipolaire.

Claims (11)

  1. REVENDICATIONS
    1. Procédé de fabrication d’au moins un transistor à jonction bipolaire, en particulier un transistor bipolaire à hétérojonction (700, 1100, 1300), comprenant une formation d’une région de collecteur extrinsèque (20,
    21) enterrée dans un substrat semiconducteur (10), sous une région de collecteur intrinsèque (22, 23), une formation d’une région isolante (61) sur la région de collecteur intrinsèque (22, 23) et une formation d’une région de base extrinsèque (70) sur la région isolante (61), le procédé comprenant, entre la formation de la région de collecteur extrinsèque (20, 21) et la formation de la région isolante (61), une formation de régions de passivation comportant du carbone (40, 42) dans la région de collecteur intrinsèque (22, 23) et s’étendant en regard de la région de base extrinsèque (70).
  2. 2. Procédé selon la revendication 1, dans lequel ladite formation de régions de passivation (40, 42) comprend une implantation de carbone (40) configurée pour former des agglomérats avec des défauts cristallins auto-interstitiels dans la couche de collecteur intrinsèque (22).
  3. 3. Procédé selon l’une des revendications précédentes, dans lequel ladite formation d’une région de collecteur extrinsèque (20) enterrée dans le substrat semiconducteur (10) comprend une implantation de dopants comprenant des ions phosphore dans une région (20) localisée en profondeur (12) dans le substrat (10), la couche de collecteur intrinsèque (22) comprenant une partie (10a) du substrat située au-dessus de ladite région (20) localisée en profondeur dans le substrat (10).
  4. 4. Procédé selon l’une des revendications précédentes, comprenant, dans la région de collecteur intrinsèque (22, 23), une formation d’une région de collecteur sélectivement surdopée (51) comprenant une implantation de dopants dans une ouverture d’un masque (49) formé sur la région de collecteur intrinsèque (22, 23), dans lequel ladite formation de régions de passivation (42) dans la région de collecteur intrinsèque (22, 23) comprend en outre une implantation oblique (α, β) de carbone dans ladite ouverture dudit masque (49), de façon à ce que lesdites régions de passivation comportent des poches de carbone (42) situées localement de part et d’autre de la région de collecteur sélectivement surdopée (51).
  5. 5. Procédé selon la revendication 4 prise en combinaison avec l’une des revendications 1 ou 2, dans lequel ladite formation de régions de passivation comportant du carbone (42) dans la région de collecteur intrinsèque (23) ne s’étend en regard de la région de base extrinsèque (70) que dans lesdites poches (42) situées de part et d’autre de ladite région de collecteur sélectivement surdopée (51), le procédé comprenant une formation de régions d’isolation latérales (41) dans le reste de la région de collecteur intrinsèque (23) en regard de la région de base extrinsèque (72).
  6. 6. Circuit intégré comprenant au moins un transistor à jonction bipolaire comportant une région de collecteur extrinsèque (20, 21) enterrée dans un substrat semiconducteur (10), sous une région de collecteur intrinsèque (22, 23), une région isolante (61) sur la région de collecteur intrinsèque (22, 23) et une région de base extrinsèque (70) sur la région isolante (61), le transistor à jonction bipolaire (700, 1100, 1300) comprenant des régions de passivation comportant du carbone (40, 42) dans la région de collecteur intrinsèque (22, 23) et s’étendant en regard de la région de base extrinsèque (70).
  7. 7. Circuit intégré selon la revendication 6, dans lequel lesdites régions de passivation (40, 42) comprennent des implantations d’atomes de carbone (40) formant des agglomérats avec des défauts cristallins auto-interstitiels dans la couche de collecteur intrinsèque (22).
  8. 8. Circuit intégré selon l’une des revendications 6 ou 7, dans lequel ladite région de collecteur extrinsèque (20) enterrée dans le substrat semiconducteur (10) comprend des dopants comprenant des ions phosphore dans une région (20) localisée en profondeur (12) dans le substrat (10), la couche de collecteur intrinsèque (22) comprenant une partie (10a) du substrat située au-dessus de ladite région (20) localisée en profondeur dans le substrat (10).
  9. 9. Circuit intégré selon l’une des revendications 6 à 8, comprenant, dans la région de collecteur intrinsèque (22, 23), une région de collecteur sélectivement surdopée (51), dans lequel lesdites régions de passivation (42) dans la région de collecteur intrinsèque (22, 23) comprennent des poches de carbone (42) localement situées de part et d’autre de la région de collecteur sélectivement surdopée (51).
  10. 10. Circuit intégré selon la revendication 9 prise en combinaison avec l’une des revendications 6 ou 7, dans lequel lesdites régions de passivation comportant du carbone (42) dans la région de collecteur intrinsèque (23) ne s’étendent en regard de la région de base extrinsèque (70) que dans lesdites poches (42) situées de part et d’autre de ladite région de collecteur sélectivement surdopée (51), le transistor à jonction bipolaire (700, 1100, 1300) comprenant des régions d’isolation latérales (41) dans le reste de la région de collecteur intrinsèque (23) en regard de la région de base extrinsèque (72).
  11. 11. Circuit intégré selon l’une des revendications 6 à 10, dans lequel ledit au moins un transistor à jonction bipolaire (700, 1 100, 1300) est un transistor bipolaire à hétérojonction.
FR1851485A 2018-02-21 2018-02-21 Dispositif de transistor bipolaire et procede de fabrication correspondant Expired - Fee Related FR3078197B1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
FR1851485A FR3078197B1 (fr) 2018-02-21 2018-02-21 Dispositif de transistor bipolaire et procede de fabrication correspondant
US16/279,361 US11038017B2 (en) 2018-02-21 2019-02-19 Bipolar-transistor device and corresponding fabrication process
CN201920215739.2U CN209471966U (zh) 2018-02-21 2019-02-20 集成电路
CN201910127913.2A CN110176495A (zh) 2018-02-21 2019-02-20 双极晶体管设备和对应的制造方法
US17/323,170 US11621324B2 (en) 2018-02-21 2021-05-18 Bipolar-transistor device and corresponding fabrication process

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1851485 2018-02-21
FR1851485A FR3078197B1 (fr) 2018-02-21 2018-02-21 Dispositif de transistor bipolaire et procede de fabrication correspondant

Publications (2)

Publication Number Publication Date
FR3078197A1 true FR3078197A1 (fr) 2019-08-23
FR3078197B1 FR3078197B1 (fr) 2020-03-13

Family

ID=62222907

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1851485A Expired - Fee Related FR3078197B1 (fr) 2018-02-21 2018-02-21 Dispositif de transistor bipolaire et procede de fabrication correspondant

Country Status (3)

Country Link
US (2) US11038017B2 (fr)
CN (2) CN209471966U (fr)
FR (1) FR3078197B1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3078197B1 (fr) * 2018-02-21 2020-03-13 Stmicroelectronics (Crolles 2) Sas Dispositif de transistor bipolaire et procede de fabrication correspondant
FR3107783A1 (fr) * 2020-02-28 2021-09-03 Stmicroelectronics (Crolles 2) Sas Procédé de fabrication d’un transistor bipolaire et transistor bipolaire susceptible d’être obtenu par un tel procédé

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6455919B1 (en) * 2001-03-19 2002-09-24 International Business Machines Corporation Internally ballasted silicon germanium transistor
US20020185708A1 (en) * 2001-06-11 2002-12-12 International Business Machines Cororation C implants for improved SiGe bipolar yield
WO2003046948A2 (fr) * 2001-11-30 2003-06-05 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Dispositif a semiconducteur et procede de fabrication dudit dispositif
WO2004090968A1 (fr) * 2003-04-14 2004-10-21 Infineon Technologies Ag Procede de production d'un transistor bipolaire
US20050184359A1 (en) * 2004-02-25 2005-08-25 International Business Machines Corporation Structure and method of self-aligned bipolar transistor having tapered collector
US20060154476A1 (en) * 2005-01-07 2006-07-13 International Business Machines Corporation BIPOLAR TRANSISTOR WITH COLLECTOR HAVING AN EPITAXIAL Si:C REGION
US20060252216A1 (en) * 2005-05-09 2006-11-09 International Business Machines Corporation Methods to improve the sige heterojunction bipolar device performance

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10316531A1 (de) * 2003-04-10 2004-07-08 Infineon Technologies Ag Bipolar-Transistor
KR100498503B1 (ko) * 2003-06-19 2005-07-01 삼성전자주식회사 바이폴라 접합 트랜지스터 및 그 제조 방법
US8232156B2 (en) * 2010-11-04 2012-07-31 International Business Machines Corporation Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance
US20130277804A1 (en) * 2012-04-20 2013-10-24 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8956945B2 (en) * 2013-02-04 2015-02-17 International Business Machines Corporation Trench isolation for bipolar junction transistors in BiCMOS technology
US9356097B2 (en) * 2013-06-25 2016-05-31 Globalfoundries Inc. Method of forming a bipolar transistor with maskless self-aligned emitter
FR3078197B1 (fr) * 2018-02-21 2020-03-13 Stmicroelectronics (Crolles 2) Sas Dispositif de transistor bipolaire et procede de fabrication correspondant

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6455919B1 (en) * 2001-03-19 2002-09-24 International Business Machines Corporation Internally ballasted silicon germanium transistor
US20020185708A1 (en) * 2001-06-11 2002-12-12 International Business Machines Cororation C implants for improved SiGe bipolar yield
WO2003046948A2 (fr) * 2001-11-30 2003-06-05 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Dispositif a semiconducteur et procede de fabrication dudit dispositif
WO2004090968A1 (fr) * 2003-04-14 2004-10-21 Infineon Technologies Ag Procede de production d'un transistor bipolaire
US20050184359A1 (en) * 2004-02-25 2005-08-25 International Business Machines Corporation Structure and method of self-aligned bipolar transistor having tapered collector
US20060154476A1 (en) * 2005-01-07 2006-07-13 International Business Machines Corporation BIPOLAR TRANSISTOR WITH COLLECTOR HAVING AN EPITAXIAL Si:C REGION
US20060252216A1 (en) * 2005-05-09 2006-11-09 International Business Machines Corporation Methods to improve the sige heterojunction bipolar device performance

Also Published As

Publication number Publication date
US11621324B2 (en) 2023-04-04
FR3078197B1 (fr) 2020-03-13
US20210273052A1 (en) 2021-09-02
CN110176495A (zh) 2019-08-27
US11038017B2 (en) 2021-06-15
CN209471966U (zh) 2019-10-08
US20190259838A1 (en) 2019-08-22

Similar Documents

Publication Publication Date Title
US6346453B1 (en) Method of producing a SI-GE base heterojunction bipolar device
EP0164281B1 (fr) Procédé de fabrication d'une couche isolante enterrée dans un substrat semiconducteur, par implantation ionique
EP0962967B1 (fr) Procédé de dopage sélectif du collecteur intrinsèque d'un transistor bipolaire vertical à base épitaxiée
FR3047838A1 (fr) Transistor bipolaire et son procede de fabrication
EP3531444B1 (fr) Circuit intégré comprenant un substrat équipé d'une région riche en pièges, et procédé de fabrication
FR2821483A1 (fr) Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant
JPH0666325B2 (ja) 凹状のエピタキシャル成長固有ベース領域を有する垂直バイポーラ・トランジスタ及びその製造方法
WO2015150257A1 (fr) Procédé de fabrication d'une plaque de semi-conducteur adaptée pour la fabrication d'un substrat soi, et plaque de substrat soi ainsi obtenue
EP3001448A1 (fr) Procédé de dopage d'un semi-conducteur à base de gan
FR2860919A1 (fr) Structures et procedes de fabrication de regions semiconductrices sur isolant
EP0577498B1 (fr) Transistor JFET vertical à mode de fonctionnement bipolaire optimisé et procédé de fabrication correspondant
FR2819342A1 (fr) Transistor bipolaire a heterojonction, a auto-alignement, et son procede de realisation
FR3078197A1 (fr) Dispositif de transistor bipolaire et procede de fabrication correspondant
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR3068507A1 (fr) Realisation de regions semiconductrices dans une puce electronique
EP0933801A1 (fr) Procédé de dépÔt d'une région de silicium monocristallin
US6642096B2 (en) Bipolar transistor manufacturing
FR2858877A1 (fr) Transistor bipolaire a heterojonction
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d'integration accrue
EP1241704A1 (fr) Procédé de fabrication d'un transistor bipolaire de type double polysilicum à base à hétérojonction et transistor correspondant
FR2481005A1 (fr) Procede de fabrication de transistors a effet de champ a canal court
FR3136111A1 (fr) Composant électronique à base de nitrure de galium dope p
FR2952225A1 (fr) Procede de formation d'un transistor mos a canal en silicium-germanium
EP1098364B1 (fr) Procédé de fabrication de composants de puissance verticaux
EP1139430B1 (fr) Transistor MOS dans un circuit intégré et procédé de formation de zone active

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20190823

PLFP Fee payment

Year of fee payment: 3

ST Notification of lapse

Effective date: 20211005