FR3082017A1 - Procede de polarisation d'au moins une paire differentielle de transistors et circuit integre correspondant - Google Patents
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Abstract
Le circuit intégré comprend au moins une paire différentielle de transistors (MN+, MN-), un générateur de courant de polarisation (IbGEN) configuré pour générer un courant de polarisation (Ib) sur un nœud de polarisation (IBN) couplé à une borne de source de chaque transistor (MN+, MN-) de ladite paire différentielle par un élément résistif respectif (RN1, RN2). Les éléments résistifs (RN1, RN2) sont configurés pour avoir des valeurs résistives variables et commandées par une commande d'hystérésis (ComHyst) soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives, les éléments résistifs (RN1, RN2) étant destinés à être configurés par une instruction d'étalonnage (InstEta) fixant les valeurs dudit premier couple de valeurs résistives et dudit deuxième couple de valeurs résistives.
Description
Procédé de polarisation d’au moins une paire différentielle de transistors et circuit intégré correspondant
Des modes de mise en œuvre et de réalisation concernent les circuits intégrés comportant une paire différentielle de transistors, en particulier une paire différentielle appartenant à un circuit comparateur.
Dans un circuit comparateur, deux tensions d’entrée sont comparées et une tension de sortie représentative de la différence entre les tensions d’entrée est générée. La comparaison est typiquement réalisée au moyen d’une paire différentielle de transistors. La tension de sortie peut par exemple avoir la forme d’un échelon lorsqu’une tension d’entrée est supérieure à l’autre.
Typiquement, les transistors de la paire différentielle ont avantageusement des caractéristiques très proches, notamment la tension de seuil, afin d’assurer une comparaison précise. Cela étant, en raison d’aléas de fabrication des transistors, il est difficile de fabriquer à coût raisonnable des transistors appariés ayant rigoureusement les mêmes caractéristiques.
Par ailleurs, une hystérésis entre les tensions d’entrée est généralement introduite après déclenchement d’une comparaison. L’effet d’hystérésis sert à éviter des comparaisons parasites dues à des variations fortuites par exemple dues à un bruit électrique. Typiquement, l’effet d’hystérésis est obtenu en modifiant la conductivité d’un transistor de la paire différentielle, biaisant la valeur d’entrée nécessaire au déclenchement des transistors. Par exemple, pour modifier la conductivité d’un transistor, une solution classique consiste à connecter ou déconnecter sur commande un empilement de transistors en parallèle sur un transistor de la paire différentielle.
Cela étant, ce type de structure d’hystérésis nécessite une surface non négligeable à sa réalisation, et les transistors en parallèle introduisent une capacité parasite sur l’entrée qui augmente le délai de propagation du signal dans le comparateur. Par exemple la capacité parasite, telle que les capacités de grille des transistors en parallèle, peut avoir une valeur supérieure à cinq fois la valeur capacitive d’entrée sans structure d’hystérésis.
Ainsi il existe un besoin de concevoir des transistors d’une paire différentielle à la fois appariés et munis de structures de génération d’hystérésis compactes et peu capacitive.
A cet égard, selon un aspect il est proposé un procédé de polarisation d’au moins une paire différentielle de transistors, comprenant :
- une génération d’un courant de polarisation sur un nœud de polarisation couplé à une borne de source de chaque transistor de ladite au moins une paire différentielle par un élément résistif respectif, lesdits éléments résistifs étant configurés pour avoir des valeurs résistives variables ;
- une génération d’une commande d’hystérésis, commandant lesdits éléments résistifs soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives ; et
- une génération d’une instruction d’étalonnage configurant les éléments résistifs de façon à fixer les valeurs dudit premier couple de valeur résistives et dudit deuxième couple de valeurs résistive.
Ainsi, une tension est générée sur les sources respectives des transistors de la paire différentielle par chaque élément résistif traversé par le courant de polarisation. Cette tension permet avantageusement à la fois d’apparier les transistors et de générer un effet d’hystérésis. En outre, l’utilisation de tels éléments résistifs n’introduit pas d’effet capacitif parasite sur l’entrée de la paire différentielle de transistors, et permet ainsi une réduction du délai de propagation, c’est-à-dire une amélioration des performances de la paire différentielle.
En effet, cette tension permet d’une part d’égaliser les caractéristiques effectives des transistors de la paire différentielle, en particulier les tensions de seuil, en agissant sur les tensions grillesource des transistors de la paire.
En d’autres termes, dans un mode de mise en œuvre, le premier couple de valeurs résistives compense une différence entre des tensions de seuil effectives des transistors de la paire différentielle entre-elles.
Cette tension permet d’autre part d’obtenir un effet d’hystérésis en agissant sur des tensions d’entrée, par exemple sur les tensions grille-source, des transistors de la paire différentielle.
En d’autres termes, dans un mode de mise en œuvre comprenant une application de tensions d’entrée sur une première entrée et sur une deuxième entrée de la paire différentielle de transistors, le deuxième couple de valeurs résistives introduit un décalage d’une valeur donnée sur les tensions d’entrée. Rigoureusement, si les tensions d’entrée sont les tensions de grille des transistors de la paire, l’effet d’hystérésis n’agit pas sur les tensions d’entrée en tant que telles mais sur la valeur nécessaire en entrée pour commander lesdits transistors.
Selon un mode de mise en œuvre, ladite instruction d’étalonnage est générée une seule fois au cours d’une phase d’étalonnage du circuit intégré. Par exemple la phase d’étalonnage est effectuée en fin de fabrication d’un dispositif comportant ladite paire différentielle de transistors, après mesure des valeurs effectives des tensions de seuil des transistors de la paire différentielle.
Selon un autre aspect, il est proposé un circuit intégré comprenant au moins une paire différentielle de transistors, un générateur de courant de polarisation configuré pour générer un courant de polarisation sur un nœud de polarisation couplé à une borne de source de chaque transistor de ladite au moins une paire différentielle par un élément résistif respectif, dans lequel lesdits éléments résistifs sont configurés pour avoir des valeurs résistives variables et commandées par une commande d’hystérésis soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives, les éléments résistifs étant destinés à être configurés par une instruction d’étalonnage fixant les valeurs dudit premier couple de valeurs résistives et dudit deuxième couple de valeurs résistives.
Selon un mode de réalisation, l’instruction d’étalonnage est destinée à être appliquée une seule fois au cours d’un étalonnage du circuit intégré.
Selon un mode de réalisation, les éléments résistifs sont destinés à compenser une différence entre les tensions de seuil effectives des transistors de la paire différentielle entre-elles, lorsqu’ils sont commandés aux valeurs du premier couple de valeurs résistives.
Selon un mode de réalisation dans lequel la paire différentielle de transistors comprenant une première entrée et une deuxième entrée destinées à recevoir des tensions d’entrée respectives, les éléments résistifs sont destinés à introduire un décalage d’une valeur donnée sur les tensions d’entrée, lorsqu’ils sont commandés aux valeurs du deuxième couple de valeurs résistives.
Selon un mode de réalisation, les éléments résistifs comprennent plusieurs éléments résistifs unitaires en série et mutuellement reliés par des nœuds résistifs, et un circuit de commutation comportant des voies commutables destinées à être configurées par ladite instruction d’étalonnage et à être commandées par ladite commande d’hystérésis, capable chacune de coupler le nœud de polarisation sur un nœud résistif respectif, chaque nœud résistif paramétrant un couple de valeurs résistives desdits éléments résistifs.
Selon un mode de réalisation, le circuit de commutation comprend des premières voies commutables destinées être commandées par ladite instruction d’étalonnage, chaque première voie commutable comprenant une deuxième voie commutable destinée à être commandée par ladite commande d’hystérésis pour coupler le nœud de polarisation soit sur un premier nœud résistif paramétrant ledit premier couple de valeurs résistives, soit sur un deuxième nœud résistif paramétrant ledit deuxième couple de valeurs résistives.
Par exemple, le circuit intégré peut être incorporé à un circuit comparateur comportant ladite au moins une paire différentielle de transistors.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- Les figures 1 à 3 illustrent schématiquement différents modes de mise en œuvre et de réalisation de l’invention.
La figure 1 représente un exemple de circuit intégré CI, comportant ici un comparateur CMP comportant une première paire différentielle de transistors MP+/MP-, et une deuxième paire différentielle de transistors MN+/MN- polarisées par un générateur de courant de polarisation IbGEN sur un nœud de polarisation respectif IBP, IBN.
Le comparateur CMP comporte une première entrée IN+, ou « entrée positive » par convention, une deuxième entrée IN-, ou « entrée négative » par convention, et une sortie OUT en aval d’un montage de sortie MtS. Le montage de sortie MtS, ainsi que d’autres éléments classiques du comparateur CMP, ne sont pas détaillés ici à des fins de simplification.
La première paire différentielle de transistors comporte deux transistors MOS à canal de type P, dits « transistors PMOS », référencés MP+ et MP-. La première paire différentielle est ainsi dite « paire différentielle de conduction P ».
Les sources des transistors PMOS MP+, MP- de la première paire différentielle sont couplées à un premier nœud de polarisation IBP par l’intermédiaire d’un élément résistif respectif RP 1, RP2.
La grille d’un des transistors PMOS (MP+) est couplée à la première entrée IN+, la grille de l’autre transistor PMOS (MP-) est couplée à la deuxième entrée IN-, et, respectivement, le drain de l’un (MP+) est couplé à une première sortie intermédiaire OUTP+ tandis que le drain de l’autre (MP+) est relié à une deuxième sortie intermédiaire OUTP-, Les sorties intermédiaires OUTP+, OUTP- de la paire différentielle de conduction P sont dites « sorties intermédiaires de conduction P ».
Symétriquement, la deuxième paire différentielle de transistors comporte deux transistors MOS à canal de type N, dits « transistors NMOS », référencés MN+ et MN-. La deuxième paire différentielle est ainsi dite « paire différentielle de conduction N ».
Les sources des transistors NMOS MN+, MN- de la deuxième paire différentielle sont couplées à un deuxième nœud de polarisation IBN par l’intermédiaire d’un élément résistif respectif RN1, RN2.
La grille d’un des transistors NMOS (MN+) est couplée à ladite première entrée IN+, la grille de l’autre transistor NMOS (MN-) est couplée à ladite deuxième entrée IN-, et, respectivement, le drain de l’un (MN+) est couplé à une autre première sortie intermédiaire OUTN+ tandis que le drain de l’autre (MN-) est relié à une autre deuxième sortie intermédiaire OUTN-. Les sorties intermédiaires OUTN+, OUTN- de la paire différentielle de conduction N sont dites « sorties intermédiaires de conduction N ».
Les nœuds de polarisation IBP, IBN sont chacun connecté à un générateur de courant de polarisation IbGEN. Les générateurs de courant de polarisation IbGEN sont configurés pour générer un courant de polarisation Ib destiné à polariser les sorties intermédiaires respectives des transistors des paires différentielles.
Les première et deuxième sorties intermédiaires de conduction P et de conduction N (OUTP+, OUTP-, OUTN+, OUTN-) sont connectées en amont du montage de sortie MtS. Le montage de sortie MtS est destiné à fournir un signal de sortie en tension OUT à partir de quatre signaux de sortie intermédiaires sur les quatre sorties intermédiaires OUTP+, OUTP-, OUTN+, OUTN-.
Par exemple, le montage de sortie MtS est un étage de sortie habituel d’un circuit du type comparateur et n’est pas détaillé ici à des fins de simplification.
Le courant de polarisation Ib permet en outre de générer des tensions de polarisation sur les sources de chaque transistor des paires différentielles, au moyen desdits éléments résistifs respectifs RP1, RP2, RN1, RN2.
Au vu de la symétrie du montage décrit ici, il sera fait référence dans la suite seulement à la paire différentielle de conduction N MN+/MN-, mais les éléments décrits ci-après s’appliquent de façon homologue aux transistors de la paire différentielle de conduction P.
Les éléments résistifs RN1, RN2 sont configurés pour avoir des valeurs résistives variables et commandables.
D’une part, les valeurs résistives des éléments résistifs RN1, RN2 sont commandées par une commande d’hystérésis ComHyst soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives ; d’autre part, les éléments résistifs RN1, RN2 sont destinés à être configurés par une instruction d’étalonnage InstEta fixant les valeurs dudit premier couple de valeurs résistives et dudit deuxième couple de valeurs résistives.
Bien entendu, la configuration des éléments résistifs RN1, RN2 au cours de laquelle le premier et le deuxième couple de valeurs résistives sont fixées par l’instruction d’étalonnage InstEta est mise en œuvre avant de générer des commandes d’hystérésis ComHyst.
Par exemple, l’instruction d’étalonnage InstEta est appliquée une seule fois au cours d’un étalonnage du circuit intégré CI, en fin de chaîne de production.
Au cours de cette phase d’étalonnage, il a pu être mesuré les tensions de seuil effectives de chaque réalisation des transistors MN+, MN- de la paire différentielle. Ainsi, il a également pu être évalué la valeur d’un potentiel correctif à appliquer sur une source d’un transistor de la paire, afin que les transistors présentent un comportement « apparié », c’est-à-dire ayant les mêmes caractéristiques effectives, en particulier la tension de seuil.
En effet, le potentiel correctif appliqué sur la source d’un transistor permet de modifier la tension grille-source entre la grille et la source de ce transistor. Ainsi, pour deux transistors ayant chacun une tension de seuil effective donnée, le potentiel correctif, généré sur une source, permet qu’une même tension de grille résulte, pour chaque transistor, à la même différence entre la tension grille-source et la tension de seuil respective.
Pour obtenir un tel appariement, le potentiel correctif peut être choisi de façon à compenser mutuellement une différence entre les deux tensions de seuil effectives des transistors d’une paire différentielle.
En d’autres termes, les éléments résistifs RN1, RN2 sont destinés à compenser une différence entre les tensions de seuil effectives des transistors d’une paire différentielle MN+, MNentre-elles, lorsqu’ils sont commandés aux valeurs du premier couple de valeurs résistives.
Ainsi, l’instruction d’étalonnage InstEta est choisie pour configurer les éléments résistifs RN1, RN2 pour avoir un premier couple de valeurs résistives fixées résultant à un tel effet de compensation des tensions de seuil effectives des transistors de la paire.
En outre, pour chaque réalisation d’un circuit intégré CI comportant la paire différentielle, les éléments résistifs RN1, RN2 sont configurés pour compenser les tensions de seuil effectives propres à cette réalisation.
Bien entendu, l’instruction d’étalonnage InstEta permet également de configurer les éléments résistifs RP1, RP2 pour compenser une différence entre les tensions de seuil effectives des transistors de la paire différentielle de conduction P MP+, MPentre-elles, en les commandant aux valeurs d’un premier couple de valeurs résistives dédié.
Le deuxième couple de valeurs résistives des éléments résistifs RN1, RN2 permet quant à lui d’introduire un effet d’hystérésis sur les tensions d’entrée IN+, IN- des transistors MN+, MN- de la paire différentielle.
Suivant le même principe que la correction d’une différence de tensions de seuil des transistors, l’effet d’hystérésis est obtenu par introduction d’un décalage d’une valeur donnée sur la tension de source d’un transistor de la paire. Ainsi, la tension grille-source de ce transistor est réduite de la valeur de ce décalage, et la tension de grille devra être augmentée de la même valeur pour que la tension grillesource atteigne la tension de seuil du transistor.
En d’autres termes, les éléments résistifs RN1, RN2 permettent également d’introduire un décalage d’une valeur donnée sur les tensions d’entrée, lorsqu’ils sont commandés aux valeurs du deuxième couple de valeurs résistives.
Ainsi, sur la grille d’un transistor de la paire différentielle, une variation d’amplitude inférieure au décalage de tension sur la source n’aura pas d’effet sur la commande de ce transistor.
Dans le cadre d’un comparateur CMP numérique tout-ou-rien, la commande d’hystérésis ComHyst peut être immédiatement issue du signal de sortie OUT. En effet, par exemple lorsque l’entrée positive IN+ est supérieure à l’entrée négative IN-, un signal d’échelon est généré en sortie OUT. Ainsi c’est ce même signal d’échelon qui commande l’hystérésis (c’est-à-dire un décalage de la tension de source du premier transistor MN+), jusqu’à ce que la tension sur l’entrée positive IN+ soit inférieure à la tension sur l’entrée négative IN- moins ce décalage.
Le deuxième couple de valeurs résistives des éléments résistifs RN1, RN2, est avantageusement choisi de façon à, outre l’introduction d’un décalage d’hystérésis de la tension de source d’un transistor, compenser aussi la différence entre les tensions de seuil effectives des transistors de la paire différentielle MN+, MN- entre-elles.
Par exemple, deuxième couple de valeurs résistives est basé sur le premier couple de valeurs résistives, lequel est translaté pour introduire un décalage sur la tension grille-source d’un transistor, tout en préservant la compensation des valeurs seuil effectives.
La valeur du décalage d’hystérésis peut varier pour une même conception du circuit intégré et être fixée par l’instruction d’étalonnage. Ainsi, il est possible de paramétrer de façon dédiée la valeur du décalage d’hystérésis à partir d’une unique architecture de paire différentielle de transistors.
Il est rappelé que la paire différentielle de conduction P comprend de façon homologue deux éléments résistifs RP1, RP2 ayant même structure et même fonction que les éléments résistifs décrit ciavant RN1, RN2.
La figure 2 représente un exemple de réalisation des éléments résistifs RN1, RN2. Les éléments communs avec la figure 1 supportent les mêmes références et ne seront pas détaillés à nouveau ici.
Dans cet exemple, les éléments résistifs RN1, RN2 comprennent plusieurs éléments résistifs unitaires RNu en série et mutuellement reliés par des nœuds résistifs (numérotés de 0 à 9 dans cette représentation).
La série d’éléments résistifs unitaires RNu est agencée symétriquement par rapport à un nœud-milieu, ici le nœud résistif 0. En d’autres termes, autant d’éléments résistifs unitaires RNu sont connectés en série entre le nœud-milieu et le premier transistor MN+ de la paire différentielle, à gauche du nœud-milieu 0, que d’éléments résistifs unitaires RNu entre le nœud-milieu et le deuxième transistor MN- de la paire différentielle, à droite du nœud-milieu 0.
Les éléments résistifs RN1, RN2 sont configurés pour avoir des valeurs résistives variables et commandables au moyen d’un circuit de commutation COM. Le circuit de commutation COM est configuré pour connecter le nœud de polarisation IBN à l’un des nœuds résistifs 0-9.
Ainsi, si le nœud de polarisation est connecté sur le nœud milieu 0, les valeurs résistives du premier élément résistif RN1 et du deuxième élément résistif RN2 sont égales.
Par contre, si le nœud de polarisation est connecté par exemple sur le nœud résistif 3, alors les valeurs résistives des éléments résistifs RN1, RN2 sont différentes, le deuxième élément résistif RN2 comportant une série de quatre éléments résistifs unitaires en plus que le premier élément résistif RN1.
Les valeurs résistives respectives des deux éléments résistifs sont, dans cet exemple, mutuellement dépendantes. En effet, étant défini par positionnement dans une série finie d’éléments résistifs unitaires RNu, augmenter la valeur d’un élément résistif RN1 diminue nécessairement la valeur de l’autre élément résistif RN2.
Chaque nœud résistif paramètre ainsi un couple de valeurs résistives desdits éléments résistifs RN1, RN2. Les séries d’éléments résistifs unitaires RNu entre le nœud de polarisation IBN et la source du transistor respectif MN+, MN- définissent respectivement la valeur résistive de chaque élément résistif RN1, RN2.
Le circuit de commutation COM comporte des voies commutables SWi,j (avec i, j des indices relatifs à la numérotation de 0 à 9 des nœuds résistifs susmentionnés).
Les voies commutables sont, d’une part, destinées à être configurées par ladite instruction d’étalonnage InstEta et, d’autre part, à être commandées par ladite commande d’hystérésis ComHyst, pour coupler le nœud de polarisation IBN sur un nœud résistif respectif 0-9.
Chaque première voie commutable SWi est indexée (i) par le numéro d’un premier nœud résistif « i » qu’elle relie, dit nœud de compensation.
Chaque première voie commutable SWi comprend une deuxième voie commutable SWi,j destinée à être commandée par la commande d’hystérésis ComHyst pour coupler le nœud de polarisation IBN soit sur le premier nœud résistif « i », soit sur un deuxième nœud résistif « j », dit nœud d’hystérésis.
Les deuxièmes voies commutables sont ainsi indexées (i,j) par le numéro « i » du premier nœud résistif, et le numéro « j » du deuxième nœud résistif qu’elles sont capables de connecter au nœud de polarisation IBN.
Le premier nœud résistif (i) d’une deuxième voie commutable est choisi pour paramétrer le premier couple de valeurs résistives, de façon à compenser une différence entre des tensions de seuil effectives des transistors MN+, MN- de la paire différentielle entre-elles.
Le deuxième nœud résistif (j) est quant à lui choisi pour paramétrer le deuxième couple de valeurs résistives, de façon à introduire un décalage d’une valeur donnée sur les tensions d’entrée.
Le nœud d’hystérésis « j » offre avantageusement un couple de valeurs résistives permettant à la fois de compenser lesdites tensions de seuil et d’introduire un décalage d’une valeur donnée sur les tensions d’entrée.
Ainsi, pour chaque première voie commutable SWi, sont associées deux deuxièmes voies commutables SWi,i et SWi,j, l’une reliant le nœud de polarisation IBN avec nœud de compensation « i », l’autre reliant le nœud d’hystérésis IBN avec nœud d’hystérésis « j ». La sélection de l’une des deux deuxièmes voies commutables SWi,j, est effectuée par la commande d’hystérésis ComHyst.
Les deuxièmes voies commutables SWi,j sont ainsi configurées, de façon définitive, par l’instruction d’étalonnage ; et commandées, en fonctionnement, par la commande d’hystérésis.
La figure 3 représente, en relation avec l’exemple de la figure 2, un tableau répertoriant les numéros (0-9) des premiers nœuds résistifs « i » et des deuxièmes nœuds résistifs « j ». Ce tableau permet de reconstruire des exemples de voies commutables SWi,j en fonction des valeurs en tension de compensation Vcomp à appliquer et de l’amplitude du décalage d’hystérésis souhaité Vhyst.
Les exemples de valeurs données dans le tableau de la figure 3 correspondent à un mode de réalisation dans lequel les éléments résistifs unitaires RNu présentent un « pas » de 5mV, de nœuds résistifs proches en proches, pour régler la compensation des tensions de seuil.
Bien entendu, cette valeur est donnée à titre illustratif, d’autres valeurs dudit pas pouvant être choisies lors du dimensionnement des éléments résistifs unitaires RNu. De même, les exemples de valeurs d’hystérésis Vhyst sont donnés selon un autre pas de lOmV, la valeur de cet autre pas est également donnée à titre illustratif, et d’autres valeurs peuvent être choisies lors du dimensionnement des éléments résistifs unitaires RNu et des voies commutables.
Ainsi, il est représenté sur la figure 2, à titre d’exemple, trois premières voies commutables SWO, SWI, SW2, chacune étant associée à une valeur de compensations Vcomp de tensions de seuil effectives.
Ici, SWO compense OmV, SW 1 compense + 5mV et SW2 compense -5mV.
La première voie commutable SWO comprend une deuxième voie commutable SW0,0 reliant le nœud de polarisation IBN au nœud résistif 0 (figure 2), et une autre deuxième voie commutable SWO,3 reliant le nœud de polarisation IBN au nœud résistif 3 (figure 2).
Ainsi, comme représenté sur le tableau de la figure 3, la voie commutable SW0,0 permet d’appliquer une tension de compensation Vcomp de OmV et un décalage d’hystérésis Vhyst de OmV.
La voie commutable SWO,3 permet quant à elle d’appliquer une tension de compensation Vcomp de OmV et un décalage d’hystérésis Vhyst de lOmV.
Ainsi, selon cet exemple, après avoir été configuré pour introduire une tension de compensation Vcomp de OmV, et une amplitude d’hystérésis de 10 mV, le circuit de commutation COM est capable de commuter entre les deuxièmes voies commutables SW0,0 et SWO,3 sur commande de la commande d’hystérésis ComHyst.
Selon un autre exemple, la première voie commutable SW1 permet d’appliquer une tension de compensation Vcomp de +5mV. Ainsi, la voie commutable SW1,1 permet de compenser 5mV et introduire un décalage d’hystérésis Vhyst de OmV, tandis que la voie commutable SW1,4 permet de compenser 5mV et introduire un décalage d’hystérésis Vhyst de lOmV.
Selon un dernier exemple, la première voie commutable SW2 permet d’appliquer une tension de compensation Vcomp de -5mV. Ainsi, la voie commutable SW2,2 permet de compenser -5mV et introduire un décalage d’hystérésis Vhyst de OmV, tandis que la voie commutable SW2,5 permet de compenser -5mV et introduire un décalage d’hystérésis Vhyst de lOmV.
Bien entendu, comme représenté sur le tableau de la figure 3, il est également possible de configurer les éléments résistifs RN1, RN2 pour que l’amplitude du décalage d’hystérésis soit différente, par exemple ici 20mV ou 30mV. Par exemple, à la configuration par l’instruction d’étalonnage InstEta d’une première voie commutable
SW1 peut être définie afin de comprendre les deuxièmes voies commutable SW1,1 et SW1,7. La voie commutable SW1,1 permet de compenser + 5mV et introduire un décalage d’hystérésis Vhyst de OmV, tandis que la voie commutable SWT,7 permet de compenser +5mV et 5 introduire un décalage d’hystérésis Vhyst de 20mV.
Par ailleurs, l’invention n’est pas limitée à ces modes de réalisation et de mise en œuvre mais en embrasse toutes les variantes, par exemple, les modes de réalisation et de mise en œuvre décrits en relation avec les figures 2 et 3 ne sont aucunement limitatifs, 10 notamment en matière du choix des voies commutables SWi,j ou de la configuration en nombre et en valeurs résistives des éléments résistifs unitaires RNu.
Claims (11)
1. Procédé de polarisation d’au moins une paire différentielle de transistors (MN+, MN-), comprenant :
- une génération d’un courant de polarisation (Ib) sur un nœud de polarisation (IBN) couplé à une borne de source de chaque transistor (MN+, MN-) de ladite au moins une paire différentielle par un élément résistif respectif (RN1, RN2), lesdits éléments résistifs étant configurés pour avoir des valeurs résistives variables ;
- une génération d’une commande d’hystérésis (ComHyst), commandant lesdits éléments résistifs (RN1, RN2) soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives ; et
- une génération d’une instruction d’étalonnage (InstEta) configurant les éléments résistifs (RN1, RN2) de façon à fixer les valeurs dudit premier couple de valeurs résistives et dudit deuxième couple de valeurs résistives.
2. Procédé selon la revendication 1, dans lequel ladite instruction d’étalonnage (InstEta) est générée une seule fois au cours d’une phase d’étalonnage.
3. Procédé selon l’une des revendications précédentes, dans lequel ledit premier couple de valeurs résistives compense une différence entre des tensions de seuil effectives des transistors (MN+, MN-) de la paire différentielle entre-elles.
4. Procédé selon l’une des revendications précédentes, comprenant une application de tensions d’entrée sur une première entrée (IN+) et sur une deuxième entrée (IN-) de la paire différentielle de transistors (MN+, MN-), dans lequel ledit deuxième couple de valeurs résistives introduit un décalage d’une valeur donnée sur les tensions d’entrée.
5. Circuit intégré comprenant au moins une paire différentielle de transistors (MN+, MN-), un générateur de courant de polarisation (IbGEN) configuré pour générer un courant de polarisation (Ib) sur un nœud de polarisation (IBN) couplé à une borne de source de chaque transistor (MN+, MN-) de ladite au moins une paire différentielle par un élément résistif respectif (RN1, RN2), dans lequel lesdits éléments résistifs (RN1, RN2) sont configurés pour avoir des valeurs résistives variables et commandées par une commande d’hystérésis (ComHyst) soit à un premier couple de valeurs résistives, soit à un deuxième couple de valeurs résistives, les éléments résistifs (RN1, RN2) étant destinés à être configurés par une instruction d’étalonnage (InstEta) fixant les valeurs dudit premier couple de valeurs résistives et dudit deuxième couple de valeurs résistives.
6. Circuit intégré selon la revendication 5, dans lequel ladite instruction d’étalonnage (InstEta) est destinée à être appliquée une seule fois au cours d’un étalonnage du circuit intégré (CI).
7. Circuit intégré selon l’une des revendications 5 ou 6, dans lequel lesdits éléments résistifs (RN1, RN2) sont destinés à compenser une différence entre les tensions de seuil effectives des transistors de la paire différentielle (MN+, MN-) entre-elles, lorsqu’ils sont commandés aux valeurs du premier couple de valeurs résistives.
8. Circuit intégré selon l’une des revendications 5 à 7, ladite paire différentielle de transistors (MN+, MN-) comprenant une première entrée (IN+) et une deuxième entrée (IN-) destinées à recevoir des tensions d’entrée respectives, dans lequel lesdits éléments résistifs (RN1, RN2) sont destinés à introduire un décalage d’une valeur donnée sur les tensions d’entrée, lorsqu’ils sont commandés aux valeurs du deuxième couple de valeurs résistives.
9. Circuit intégré selon l’une des revendications 5 à 8, dans lequel les éléments résistifs (RN1, RN2) comprennent plusieurs éléments résistifs unitaires (RNu) en série et mutuellement reliés par des nœuds résistifs (0-9), et un circuit de commutation (COM) comportant des voies commutables (SWi,j) destinées à être configurées par ladite instruction d’étalonnage (InstEta) et à être commandées par ladite commande d’hystérésis (ComHyst), pour coupler le nœud de polarisation (IBN) sur un nœud résistif respectif (0-9), chaque nœud résistif paramétrant un couple de valeurs résistives desdits éléments résistifs (RN1, RN2).
10. Circuit intégré selon la revendication 9, dans lequel le circuit de commutation (COM) comprend des premières voies commutables (SWi) destinées à être commandées par ladite instruction d’étalonnage (InstEta), chaque première voie commutable (SWi)
5 comprenant une deuxième voie commutable (SWi,j) destinée à être commandée par ladite commande d’hystérésis (ComHyst) pour coupler le nœud de polarisation (IBN) soit sur un premier nœud résistif (i) paramétrant ledit premier couple de valeurs résistives, soit sur un deuxième nœud résistif (j) paramétrant ledit deuxième couple de 10 valeurs résistives.
11. Circuit intégré selon l’une des revendications 5 à 10, incorporé à un circuit comparateur (CMP) comportant ladite au moins une paire différentielle de transistors (MN+, MN-).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1854562A FR3082017A1 (fr) | 2018-05-29 | 2018-05-29 | Procede de polarisation d'au moins une paire differentielle de transistors et circuit integre correspondant |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1854562 | 2018-05-29 | ||
| FR1854562A FR3082017A1 (fr) | 2018-05-29 | 2018-05-29 | Procede de polarisation d'au moins une paire differentielle de transistors et circuit integre correspondant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR3082017A1 true FR3082017A1 (fr) | 2019-12-06 |
Family
ID=63963096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1854562A Ceased FR3082017A1 (fr) | 2018-05-29 | 2018-05-29 | Procede de polarisation d'au moins une paire differentielle de transistors et circuit integre correspondant |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR3082017A1 (fr) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004194124A (ja) * | 2002-12-12 | 2004-07-08 | Asahi Kasei Microsystems Kk | ヒステリシスコンパレータ回路 |
| US7973569B1 (en) * | 2010-03-17 | 2011-07-05 | Microchip Technology Incorporated | Offset calibration and precision hysteresis for a rail-rail comparator with large dynamic range |
| US20170149424A1 (en) * | 2015-11-25 | 2017-05-25 | Texas Instruments Incorporated | Ultra Low Power Reduced Coupling Clocked Comparator |
-
2018
- 2018-05-29 FR FR1854562A patent/FR3082017A1/fr not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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