FR3093591A1 - Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant - Google Patents

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Abstract

Un circuit intégré comporte un substrat semiconducteur (SUB) ayant une face avant (FA), une région diélectrique (STI) s’étendant dans le substrat à partir de la face avant (FA). Au moins un élément capacitif (CHV) comporte, sur une surface de la région diélectrique (STI) au niveau de la face avant (FA), un empilement d’une première région conductrice (P0), d’une deuxième région conductrice (P1), et d’une troisième région conductrice (P2). La deuxième région conductrice (P1) est isolée électriquement de la première région conductrice (P0) par une première région diélectrique (DI1) et est isolée électriquement de la troisième région conductrice (P2) par une deuxième région diélectrique (DI2). Figure pour l’abrégé : Fig 9

Description

Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant
Des modes de mise en œuvre et de réalisation concernent les circuits intégrés, en particulier la fabrication de circuits intégrés comportant des éléments capacitifs haute tension.
Par haute tension, on entend par exemple une tension de l’ordre de 3,5 Volts à 12 Volts.
Il existe des éléments capacitifs classiques formés sur une face d’un caisson formé dans un substrat semiconducteur, typiquement en silicium. Ces éléments capacitifs classiques comportent une couche conductrice, typiquement en silicium polycristallin, isolée du substrat par une couche diélectrique suffisamment épaisse pour permettre un fonctionnement à des hautes tensions.
Une électrode de l’élément capacitif est formée par le caisson, et l’autre électrode par la couche conductrice. On parle alors d’élément capacitif « MOS » (acronyme du terme anglais usuel « Metal Oxide Silicon »).
Les méthodes de formation d’une telle électrode comportant une couche d’un matériau conducteur sur une face du caisson mettent typiquement en œuvre une étape de nivelage du matériau conducteur, par exemple suivant un procédé de planarisation mécano-chimique « CMP » (acronyme usuel du terme anglosaxon « Chemical Mechanical Polishing ») ou suivant un procédé de gravure contrôlée « PEB » (acronyme usuel du terme anglosaxon « Poly Etch Back »).
Une amélioration d’un tel élément capacitif comprend une formation d’une couche conductrice supplémentaire, au-dessus de la couche conductrice initiale. Les couches conductrices sont isolées mutuellement par une autre couche diélectrique.
La couche conductrice supplémentaire est couplée au substrat et appartient à la première électrode de l’élément capacitif, selon une structure dite « en sandwich ».
Cela a été rendu possible du fait qu’il existe des procédés de fabrication prévoyant une seconde formation d’une couche conductrice au-dessus d’une première, et une seconde étape de nivelage requise. Par exemple les technologies de fabrication de transistors à grille flottante prévoient typiquement ces étapes.
Cela étant, il est difficile dans les procédés de fabrication de circuit intégré de réitérer des formations de couches conductrices et les étapes de nivelage correspondantes, qui sont généralement effectuées sur toute la surface du substrat (ou de la plaquette, « wafer » en anglais).
En effet, dans les procédés de fabrication de circuit intégré, il est souhaitable de mutualiser les étapes de fabrication pour différents éléments dans différentes parties du circuit intégré, tant pour des raisons de coûts que pour des raisons de compatibilités architecturales.
Or, il est souhaitable d’améliorer la densité des éléments capacitifs, c’est-à-dire de réduire l’encombrement surfacique des réalisations d’éléments capacitifs.
Il est également souhaitable d’améliorer les performances des éléments capacitifs, en particulier de limiter les effets parasites introduits par les éléments capacitifs dans des éléments voisins, et d’améliorer la linéarité des valeurs capacitive des éléments capacitifs.
Selon un aspect, il est proposé un circuit intégré comportant un substrat semiconducteur ayant une face avant, une région diélectrique s’étendant dans le substrat à partir de la face avant, et au moins un élément capacitif.
L’élément capacitif selon cet aspect comporte, sur une surface de la région diélectrique au niveau de la face avant, un empilement d’une première région conductrice, d’une deuxième région conductrice, et d’une troisième région conductrice, la deuxième région conductrice étant isolée électriquement de la première région conductrice par une première région diélectrique et isolée électriquement de la troisième région conductrice par une deuxième région diélectrique.
En d’autres termes, l’élément capacitif comporte un empilement de trois couches conductrices et est réalisé sur une surface d’un volume diélectrique et ne comporte pas de connexion électrique avec le substrat semiconducteur.
Par conséquent, d’une part, étant isolé du substrat, l’élément capacitif n’introduit pas d’effet parasite transmis à des composants voisins via le substrat, et d’autre part, n’utilisant pas électriquement le substrat semiconducteur, la linéarité et la densité de l’élément capacitif sont améliorées.
Selon un mode de réalisation, la première région diélectrique et la deuxième région diélectrique sont configurées pour résister à des tensions supérieures à 3,5 Volts.
Avantageusement, la première région diélectrique et la deuxième région diélectrique sont configurées pour résister à des tensions supérieures à 10 Volts.
La première région diélectrique peut comporter un oxyde haute tension ayant une épaisseur comprise entre 10nm et 20nm, par exemple 15nm à 10% près, ou comporte un oxyde tunnel ayant une épaisseur comprise entre 5nm et 15nm, par exemple 10nm à 10% près.
La deuxième région diélectrique peut comporter un empilement d’une couche d’oxyde de silicium, d’une couche de nitrure de silicium et d’une couche d’oxyde de silicium, l’empilement ayant une épaisseur comprise entre 10nm et 17nm, par exemple 13nm à 10% près ou 15nm à 10% près.
Selon un mode de réalisation, l’élément capacitif comprend une première électrode comprenant la première région conductrice et la troisième région conductrice, et une deuxième électrode comprenant la deuxième région conductrice.
Selon un mode de réalisation, la première région conductrice, la deuxième région conductrice et la troisième région conductrice comprennent chacune du silicium polycristallin.
Le circuit intégré peut comporter en outre un dispositif analogique ou de réception radiofréquence incorporant ledit au moins un élément capacitif, et un dispositif de mémoire non-volatile incorporant au moins un transistor haute tension et/ou au moins une cellule mémoire comprenant un transistor à grille flottante et/ou un transistor enterré à grille verticale.
Avantageusement, et selon les alternatives respectives « et/ou » de cet exemple de circuit intégré, ledit transistor haute tension comprend une grille formée dans le matériau de la deuxième région conductrice, ledit transistor enterré à grille verticale comprend une grille verticale formée dans le matériau de la première région conductrice, ledit transistor à grille flottante comprend une grille flottante formée dans le matériau de la deuxième région conductrice et/ou comprend une grille de commande formée dans le matériau de la troisième région conductrice.
Avantageusement, et également selon les alternatives respectives « et/ou » de ces exemples de circuit intégré, ledit transistor haute tension comprend un oxyde de grille haute tension formé dans le matériau de la première région diélectrique ou bien ledit transistor à grille flottante comprend un oxyde tunnel formée dans le matériau de la première région diélectrique, et/ou ledit transistor à grille flottante comprend une région diélectrique de grille de commande formée dans le matériau de la deuxième région diélectrique.
Selon un autre aspect, il est proposé un procédé de fabrication d’un circuit intégré sur un substrat semiconducteur ayant une face avant, comprenant une fabrication d’au moins un élément capacitif comprenant :
- une formation d’une une région diélectrique comprenant une gravure d’une tranchée dans le substrat à partir de la face avant et un remplissage de la tranchée avec un matériau diélectrique ;
- une formation d’une première région conductrice sur une surface de la région diélectrique au niveau de la face avant ;
- une formation d’une première région diélectrique sur la première région conductrice ;
- une formation d’une deuxième région conductrice sur la première région diélectrique ;
- une formation d’une deuxième région diélectrique sur la première région conductrice ;
- une formation d’une troisième région conductrice sur la deuxième région diélectrique.
Selon un mode de mise en œuvre :
- ladite formation de la première région conductrice est effectuée conjointement avec une formation d’une région conductrice de grille d’un transistor enterré à grille verticale ;
- ladite formation de la première région diélectrique est effectuée conjointement avec une formation d’un oxyde de grille haute tension d’un transistor haute tension ou avec une formation d’un oxyde tunnel d’un transistor à grille flottante ;
- ladite formation de la deuxième région conductrice est effectuée conjointement avec une formation d’une région conductrice de grille flottante du transistor à grille flottante ;
- ladite formation de la deuxième région diélectrique est effectuée conjointement avec une formation d’une région diélectrique de grille de commande du transistor à grille flottante ;
- ladite formation de la troisième région conductrice est effectuée conjointement avec une formation d’une région conductrice de grille de commande du transistor à grille flottante.
Ce mode de mise en œuvre présente notamment l’avantage d’utiliser des étapes de fabrication qui sont déjà prévues pour une fabrication d’un transistor enterré à grille verticale et d’un transistor à grille flottante, par exemple pour réaliser une cellule-mémoire d’une mémoire non-volatile. Ainsi, les coûts dédiés à la réalisation de l’élément capacitif sont minimums.
Selon un mode de mise en œuvre, la formation de la première région diélectrique comporte une formation d’un oxyde haute tension ayant une épaisseur comprise entre 10nm et 20nm, par exemple 15nm à 10% près, ou comporte une formation d’un oxyde tunnel ayant une épaisseur comprise entre 5nm et 15nm, par exemple 10nm à 10% près.
Selon un mode de mise en œuvre, la formation de la deuxième région diélectrique comporte une formation d’un empilement d’une couche d’oxyde de silicium, d’une couche de nitrure de silicium et d’une couche d’oxyde de silicium, l’empilement ayant une épaisseur comprise entre 10nm et 17nm, par exemple 13nm à 10% près ou 15nm à 10% près.
Selon un mode de mise en œuvre, le procédé comprend en outre une formation d’une première électrode d’un élément capacitif comprenant un couplage avec la première région conductrice et la troisième région conductrice, et une formation d’une deuxième électrode de l’élément capacitif comprenant un couplage avec la deuxième région conductrice.
Selon un mode de mise en œuvre, la formation de la première région conductrice, la formation de la deuxième région conductrice et la formation de la troisième région conductrice comprennent chacune une formation de silicium polycristallin.
Selon un mode de mise en œuvre, la fabrication dudit au moins un élément capacitif est incorporée à une fabrication d’un dispositif analogique ou de réception radiofréquence du circuit intégré.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, en référence aux figures annexées sur lesquelles :
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un résultat d’une étape d’un exemple de mise en œuvre de l’invention ;
illustre un exemple de réalisation de l’invention résultant d’une étape d’un exemple de mise en œuvre de l’invention.
Les figures 1 à 9 représentent des résultats d’étapes d’un exemple de procédé de fabrication d’un élément capacitif, successivement mises en œuvre dans l’ordre de numérotation des figures. Les figures illustrent une coupe d’un substrat semiconducteur SUB, du côté d’une face avant FA du substrat SUB. La face avant FA est la face située au niveau du FEOL (pour « Front End Of Line » selon le vocable anglais usuel) du circuit intégré en cours de fabrication.
Deux parties du circuit intégré sont schématiquement représentées : une partie PCHV correspond à une partie dans laquelle est réalisé un élément capacitif avantageux CHV (figure 9). Une autre partie PMEM correspond à une partie destinée à comporter à terme un autre dispositif du circuit intégré.
Dans l’exemple de procédé décrit en relation avec les figures 1 à 9, les étapes de fabrication destinées à former le dispositif dans la partie PMEM sont avantageusement utilisées en parallèle pour la fabrication de l’élément capacitif CHV. A cet égard, le dispositif du circuit intégré dans la partie PMEM peut avantageusement comporter des transistors enterrés à grilles verticales TA et des transistors à grille flottante FGT, comme par exemple dans certaines réalisations connues de cellules-mémoire d’une mémoire non-volatile.
La figure 1 représente le résultat d’une étape ST01 comprenant une formation d’une une région diélectrique STI.
La région diélectrique STI est avantageusement du type tranchée d’isolation peu profonde, et s’étend dans le substrat SUB à partir de la face avant FA. A la différence d’une région diélectrique ayant une structure en couche, la région diélectrique STI occupe un volume dans le substrat.
La formation de la région diélectrique STI comprenant une gravure d’une tranchée dans le substrat SUB à partir de la face avant FA, et un remplissage de la tranchée avec un matériau diélectrique.
D’autres régions diélectriques STI (non représentée) sont formées ailleurs dans le circuit intégré, typiquement dans une fonction d’isolation électrique latérale entre des composants voisins.
L’étape ST01 comprend en outre une formation d’une couche de masque dur HM, par exemple du nitrure de silicium, sur la face avant FA du substrat SUB.
La figure 2 représente le résultat d’une étape ST2 comprenant une gravure d’une partie du masque dur HM située au-dessus de la région diélectrique STI, à l’endroit où va être formée l’élément capacitif CHV. La gravure comprend une formation d’un masque de photolithographie MSK2 comportant une ouverture OUV définissant la zone de gravure de la couche de masque dur HM. Une fois gravé, le masque dur HM comporte la même ouverture OUV ainsi transférée, qui met à nu la partie correspondante de la région diélectrique STI, au niveau de la face avant FA.
La figure 3 représente le résultat d’une étape ST3 comprenant une gravure de plusieurs, au moins une, tranchées TRTA dans la partie PMEM du substrat SUB.
Les tranchées TRTA s’étendent dans le substrat perpendiculairement à la face avant FA. La position des tranchées TRTA peut être définie par une étape de photolithographie comportant un masque (non-représenté).
L’étape ST3 comporte également une implantation anisotrope verticale d’une couche de contre-implant CTI, d’un type de conductivité (par exemple le type N) opposé à celui du substrat SUB (par exemple le type P) dans les parties semiconductrices non-recouverte par le masque dur HM. C’est-à-dire ici dans le fond des tranchées TRTA.
Les tranchées TRTA sont par exemple destinées à accueillir des transistors enterrés à grilles verticales, et l’implantation de la couche de contre-implant CTI est prévue pour former les régions de source desdits transistors enterrés à grille verticales.
La figure 4 représente un résultat d’une étape ST4 comprenant une formation d’une première région conductrice P0 sur la région diélectrique STI.
La formation de la première région conductrice P0 sur la région diélectrique STI comprend un remplissage de l’ouverture OUV (figure 2) avec un matériau conducteur P0, débordant de l’ouverture au-dessus du masque dur HM.
Ce débordement peut être obtenu par un remplissage en excès par le matériau conducteur P0.
Par exemple le matériau conducteur P0 peut comporter du silicium polycristallin.
Avantageusement, le remplissage de l’ouverture OUV est réalisé conjointement avec un remplissage des tranchées TRTA prévu dans une étape de formation des grilles verticales des transistors enterrés dans la partie PMEM du circuit intégré. Une enveloppe isolante de diélectrique de grille ayant été préalablement formée sur les flancs et le fond desdites tranchées TRTA.
La figure 5 représente le résultat d’une étape ST5 comprenant un nivellement de la couche conductrice P0 déposée en excès à l’étape ST4.
Le nivellement comprend un retrait du dépôt excessif de matériau conducteur P0, jusqu’à atteindre la surface de la couche de masque dur HM, pouvant faire office de couche d’arrêt en la matière.
Le nivellement peut être mis en œuvre au moyen d’une technique de planarisation mécano-chimique « CMP » (pour « Chemical Mechanical Polishing » selon le terme anglosaxon usuel), ou éventuellement au moyen d’une technique de gravure du type « PEB » (pour « Poly Etch Back » selon le terme anglosaxon usuel) paramétrée dans le temps en fonction de l’épaisseur de l’excédent.
La figure 6 représente le résultat d’une étape ST6 destiné à finaliser la formation des grilles verticales P0GV des transistors enterrés dans la partie PMEM. L’étape ST6 comprend un retrait par gravure sèche de la partie de matériau conducteur P0 restant au niveau de la face avant FA, sur l’épaisseur du masque dur HM.
Lors de cette étape ST6, la première région conductrice P0 de la partie PCHV est protégée par un masque MSK6 imperméable à la gravure sèche.
La gravure sèche est par exemple typiquement effectuée par un procédé de gravure contrôlée du type « PEB » (acronyme usuel du terme anglosaxon « Poly Etch Back »). Le type de gravure PEB comprend typiquement une exposition du circuit intégré en cours de fabrication sous un faisceau d’ions à une énergie permettant de retirer un matériau donnée (ici le matériau conducteur P0), pendant une durée choisie en fonction de l’épaisseur à graver de ce matériau.
La figure 7 représente le résultat d’une étape ST7 comprenant le retrait de la couche de masque dur HM, après un retrait du masque MSK6 (figure 6).
Le retrait de la couche de masque dur HM peut comprendre une gravure sélective en voie humide du matériau formant le masque dur HM, typiquement du nitrure de silicium.
La figure 8 illustre un résultat d’une étape ST8 comprenant une formation d’une première région diélectrique D1 sur la première région conductrice P0, suivie d’une formation d’une deuxième région conductrice P1 sur la première région diélectrique D1.
Selon un exemple avantageux, la formation de la première région diélectrique D1 est effectuée conjointement avec une formation d’une couche diélectrique de grille flottante ou d’oxyde haute tension HV/TN d’un transistor à grille flottante FGT (figure 9) ou respectivement d’un transistor haute tension formée dans la partie PMEM du substrat SUB.
Ainsi, selon une première alternative, la première couche diélectrique D1 comprend un oxyde de grille haute tension HV du transistor haute tension.
Et, selon une deuxième alternative, la première couche diélectrique D1 comprend un oxyde tunnel TN du transistor à grille flottante FGT.
En outre, la formation de la deuxième région conductrice P1 peut avantageusement être effectuée conjointement avec une formation d’une région conductrice de grille flottante FG du transistor à grille flottante ou respectivement d’une région de grille du transistor haute tension.
La deuxième région conductrice P1 (ainsi que la région conductrice de grille flottante FG) peut comprendre du silicium polycristallin, et par exemple être formée par un dépôt uniforme d’une couche de silicium polycristallin, typiquement par épitaxie ou dépôt chimique en phase vapeur, suivi d’une gravure délimitée par un masque de photolithographie. La gravure peut utiliser comme couche d’arrêt la première couche diélectrique D1..
La couche diélectrique de grille flottante TN comprend par exemple un oxyde de silicium reposant sur la face avant FA du substrat semiconducteur SUB. La région conductrice de grille flottante repose sur la couche diélectrique de grille flottante HV/TN. La grille flottante FG permet de stocker des charges de façon non-volatile afin de mémoriser une donnée binaire.
Selon la première alternative mentionnée ci-avant, l’oxyde haute tension HV peut être configuré pour résister à des tensions de fonctionnement autour de 11V, pour pouvoir acheminer la haute tension sur le point mémoire dans le but d’injecter des charges positives et négatives, permettant l’écriture d’une donnée binaire dans le transistor à grille flottante.
L’oxyde haute tension peut avoir une épaisseur comprise entre 10nm et 20nm, par exemple 15nm à 10% près.
Selon la deuxième alternative mentionnée ci-avant, l’oxyde tunnel TN peut être configuré pour résister à des injections ou des extractions de charges dans la grille flottante par effet Fowler-Nordheim, permettant l’écriture d’une donnée binaire dans le transistor à grille flottante. Il peut être également configuré pour résister à des injections de porteurs chauds, des charges positives et négatives, permettant l’écriture d’une donnée binaire dans le transistor à grille flottante.
L’oxyde tunnel peut avoir une épaisseur comprise entre 5nm et 15nm, par exemple 10nm à 10% près.
Dans les deux cas, la première région diélectrique D1 est configurée pour résister à des tensions supérieures à 10 Volts, voire 12 Volts.
Par conséquent, la première région diélectrique D1 est capable de résister à des tensions supérieures à 3,5 Volts, pour permettre l’usage de l’élément capacitif CHV (figure 9) à des hautes tensions comprises entre 3,5 Volts et 10 voire 12 Volts.
Dans ces exemples avantageux, la première région diélectrique DI1 a naturellement les mêmes caractéristiques structurelles que la couche d’oxyde haute tension ou la couche diélectrique de grille flottante HV/TN selon l’alternative respectivement choisie.
Cela étant, la première région diélectrique D1 peut être réalisée selon les techniques décrites ci-dessus en relation avec une fabrication d’un transistor à grille flottante, et avoir les mêmes caractéristiques structurelles, sans pour autant nécessairement réaliser conjointement le transistor à grille flottante.
La figure 9 représente un exemple de réalisation d’un élément capacitif CHV, résultant d’une dernière étape ST9 du procédé décrit ci-avant en relation avec les figures 1 à 8.
L’étape ST9 comprend une formation d’une deuxième région diélectrique D2 sur la première région conductrice P1, et une formation d’une troisième région conductrice P2 sur la deuxième région diélectrique D2.
Ces formations peuvent elles-aussi être effectuées conjointement avec des formations d’éléments du transistor à grille flottante FGT.
En effet, selon un exemple avantageux, la formation de la deuxième région diélectrique D2 est effectuée conjointement avec une formation d’une région diélectrique de grille de commande ONO du transistor à grille flottante FGT, et la formation de la troisième région conductrice P2 est effectuée conjointement avec une formation d’une région conductrice de grille de commande CG du transistor à grille flottante FGT.
Ainsi, la deuxième région diélectrique D2 peut comporter une un empilement ONO d’une couche d’oxyde de silicium, d’une couche de nitrure de silicium et d’une couche d’oxyde de silicium.
L’empilement ONO peut avoir une épaisseur comprise entre 10nm et 17nm, par exemple 13nm à 10% près ou 15nm à 10% près.
La deuxième région diélectrique DI2 est ainsi configurée pour résister à des tensions supérieures à 10 Volts, voire 12 Volts.
Par conséquent, la deuxième région diélectrique D2 est capable de résister à des tensions supérieures à 3,5 Volts, pour permettre l’usage de l’élément capacitif à des hautes tensions comprises entre 3,5 Volts et 10 voire 12 Volts.
La troisième région conductrice P2 peut également comporter du silicium polycristallin.
La troisième région conductrice P2 peut aussi être formée par une technique de dépôt uniforme suivie d’une gravure délimitée par un masque de photolithographie.
Enfin, une première électrode E1 de l’élément capacitif CHV est formée et comprend la première région conductrice P0 et la troisième région conductrice P2.
La deuxième électrode E2 de l’élément capacitif comprend quant à elle la deuxième région électrique P1, située entre les deux régions conductrices de la première électrode E1, et électriquement isolée de ces dernières par la première couche diélectrique D1 et par la deuxième couche diélectrique D2.
La formation de la deuxième électrode E2 peut comprendre simplement une formation d’une pellicule de siliciure de métal sur une portions de la deuxième région conductrice P1 permettant un contact peu résistif.
La formation de la première électrode E1 peut comprendre simplement une formation d’une pellicule de siliciure de métal sur des portions de la première région conductrice P0 et de troisième région conductrice P2, et un couplage électrique de ces régions via des contacts peu résistifs des pellicules de siliciure de métal.
Il a été décrit un exemple de procédé de fabrication présentant l’avantage d’utiliser des étapes de fabrication qui sont déjà prévues pour une fabrication d’un transistor enterré à grille verticale TA et d’un transistor à grille flottante FGT, pour réaliser une cellule-mémoire d’une mémoire non-volatile PMEM. Les coûts dédiés à la réalisation de l’élément capacitif CHV selon cet exemple sont minimums.
Cela étant, le procédé selon l’invention n’est pas limité à cet exemple mais en embrasse toutes les variantes, par exemple il est envisageable de mettre en œuvre le procédé décrit de façon dédiée à la réalisation de l’élément capacitifs, et d’autres matériaux et d’autres dimensions peuvent être envisagées dans le cadre de la structure proposée.
En outre, l’élément capacitif, étant d’une part réalisé sur une surface du volume d’une région diélectrique, est isolé du substrat et n’introduit pas d’effet parasite transmis à des composants voisins via le substrat, et d’autre part, ne comportant pas de région semiconductrice dans ses électrodes, la linéarité de la valeur capacitive et la densité de l’élément capacitif sont améliorées.
Par conséquent, l’élément capacitif selon l’invention peut incorporer avantageusement des dispositifs dans lesquels les éléments capacitifs ont une fonction essentielle et/ou sont nombreux au point de présenter une empreinte surfacique importante.
Des parties analogiques de circuit intégré et des chaines de réception de radiofréquence présentent typiquement le besoin de valeurs capacitives linéaires dans une large plage de tensions.
Ainsi, le circuit intégré CI, par exemple fabriqué selon les exemples décrits ci-avant en relation avec les figures 1 à 9, peut avantageusement comporter en outre un dispositif analogique ou de réception radiofréquence dans la partie PCHV. Le dispositif analogique ou de réception radiofréquence incorpore avantageusement ledit au moins un élément capacitif CHV.
Et bien entendu, le circuit intégré CI peut comporter un dispositif de mémoire non-volatile PMEM incorporant au moins une cellule mémoire comprenant un transistor à grille flottante FGT et un transistor enterré à grille verticale TA.
Par exemple, lesdites parties analogiques de circuit intégré et des chaines de réception de radiofréquence peuvent incorporer des éléments capacitifs selon l’invention dans un condensateur de découplage, dans des circuits de compensations, ou encore dans des dispositifs de filtres radiofréquence.

Claims (17)

  1. Circuit intégré comportant un substrat semiconducteur (SUB) ayant une face avant (FA), une région diélectrique (STI) s’étendant dans le substrat à partir de la face avant (FA), et au moins un élément capacitif (CHV) comportant, sur une surface de la région diélectrique (STI) au niveau de la face avant (FA), un empilement d’une première région conductrice (P0), d’une deuxième région conductrice (P1), et d’une troisième région conductrice (P2), la deuxième région conductrice (P1) étant isolée électriquement de la première région conductrice (P0) par une première région diélectrique (D1) et isolée électriquement de la troisième région conductrice (P2) par une deuxième région diélectrique (D2).
  2. Circuit intégré selon la revendication 1, dans lequel la première région diélectrique (D1) et la deuxième région diélectrique (DI2) sont configurées pour résister à des tensions supérieures à 3,5 Volts.
  3. Circuit intégré selon la revendication 1, dans lequel la première région diélectrique (D1) et la deuxième région diélectrique (DI2) sont configurées pour résister à des tensions supérieures à 10 Volts.
  4. Circuit intégré selon l’une des revendications précédentes, dans lequel la première région diélectrique (D1) comporte un oxyde haute tension ayant une épaisseur comprise entre 10nm et 20nm, par exemple 15nm à 10% près, ou comporte un oxyde tunnel ayant une épaisseur comprise entre 5nm et 15nm, par exemple 10nm à 10% près.
  5. Circuit intégré selon l’une des revendications précédentes, dans lequel la deuxième région diélectrique (D2) comporte un empilement d’une couche d’oxyde de silicium, d’une couche de nitrure de silicium et d’une couche d’oxyde de silicium (ONO), l’empilement (ONO) ayant une épaisseur comprise entre 10nm et 17nm, par exemple 13nm à 10% près ou 15nm à 10% près.
  6. Circuit intégré selon l’une des revendications précédentes, dans lequel l’élément capacitif (CHV) comprend une première électrode (E1) comprenant la première région conductrice (P0) et la troisième région conductrice (P2), et une deuxième électrode (E2) comprenant la deuxième région conductrice (P1).
  7. Circuit intégré selon l’une des revendications précédentes, dans lequel la première région conductrice (P0), la deuxième région conductrice (P1) et la troisième région conductrice (P2) comprennent chacune du silicium polycristallin.
  8. Circuit intégré selon l’une des revendications précédentes comportant en outre un dispositif analogique ou de réception radiofréquence (PCHV) incorporant ledit au moins un élément capacitif (CHV), et un dispositif de mémoire non-volatile (PMEM) incorporant au moins un transistor haute tension et/ou au moins une cellule mémoire comprenant un transistor à grille flottante (FGT) et/ou un transistor enterré à grille verticale (TA).
  9. Circuit intégré selon la revendication 8, dans lequel ledit transistor haute tension comprend une grille formée dans le matériau de la deuxième région conductrice (P1), ledit transistor enterré à grille verticale (TA) comprend une grille verticale formée dans le matériau de la première région conductrice (P0), ledit transistor à grille flottante (FGT) comprend une grille flottante (FG) formée dans le matériau de la deuxième région conductrice (P1) et/ou comprend une grille de commande formée dans le matériau de la troisième région conductrice (P2).
  10. Circuit intégré selon l’une des revendications 8 ou 9, dans lequel ledit transistor haute tension comprend un oxyde de grille haute tension (HV) formé dans le matériau de la première région diélectrique (D1) ou bien ledit transistor à grille flottante (FGT) comprend un oxyde tunnel (TN) formée dans le matériau de la première région diélectrique (D1), et/ou ledit transistor à grille flottante (FGT) comprend une région diélectrique de grille de commande (ONO) formée dans le matériau de la deuxième région diélectrique (D2).
  11. Procédé de fabrication d’un circuit intégré sur un substrat semiconducteur (SUB) ayant une face avant (FA), comprenant une fabrication d’au moins un élément capacitif (CHV) comprenant :
    - une formation d’une région diélectrique (STI) comprenant une gravure d’une tranchée dans le substrat (SUB) à partir de la face avant (FA) et un remplissage de la tranchée avec un matériau diélectrique ;
    - une formation d’une première région conductrice (P0) sur une surface de la région diélectrique (STI) au niveau de la face avant ;
    - une formation d’une première région diélectrique (DI1) sur la première région conductrice (P0) ;
    - une formation d’une deuxième région conductrice (P1) sur la première région diélectrique (DI1) ;
    - une formation d’une deuxième région diélectrique (DI2) sur la première région conductrice (P2) ;
    - une formation d’une troisième région conductrice (P2) sur la deuxième région diélectrique (DI2).
  12. Procédé selon la revendication 11, dans lequel :
    - ladite formation de la première région conductrice (P0) est effectuée conjointement avec une formation d’une région conductrice de grille (P0GV) d’un transistor enterré à grille verticale (TA) ;
    - ladite formation de la première région diélectrique (DI1) est effectuée conjointement avec une formation d’un oxyde de grille haute (HV) tension d’un transistor à haute tension ou avec une formation d’un oxyde tunnel (TN) d’un transistor à grille flottante (FGT) ;
    - ladite formation de la deuxième région conductrice (P1) est effectuée conjointement avec une formation d’une région conductrice de grille flottante (FG) du transistor à grille flottante (FGT) ;
    - ladite formation de la deuxième région diélectrique (DI2) est effectuée conjointement avec une formation d’une région diélectrique de grille de commande (ONO) du transistor à grille flottante (FGT) ;
    - ladite formation de la troisième région conductrice (P2) est effectuée conjointement avec une formation d’une région conductrice de grille de commande (CG) du transistor à grille flottante (FGT).
  13. Procédé selon l’une des revendications 11 ou 12, dans lequel la formation de la première région diélectrique (DI1) comporte une formation d’un oxyde haute tension ayant une épaisseur comprise entre 10nm et 20nm, par exemple 15nm à 10% près, ou comporte une formation d’un oxyde tunnel ayant une épaisseur comprise entre 5nm et 15nm, par exemple 10nm à 10% près.
  14. Procédé selon l’une des revendications 11 à 13, dans lequel la formation de la deuxième région diélectrique (DI2) comporte une formation d’un empilement d’une couche d’oxyde de silicium, d’une couche de nitrure de silicium et d’une couche d’oxyde de silicium (ONO), l’empilement (ONO) ayant une épaisseur comprise entre 10nm et 17nm, par exemple 13nm à 10% près ou 15nm à 10% près.
  15. Procédé selon l’une des revendications 11 à 14, comprenant en outre une formation d’une première électrode (E1) d’un élément capacitif (CHV) comprenant un couplage avec la première région conductrice (P0) et la troisième région conductrice (P2), et une formation d’une deuxième électrode (E2) de l’élément capacitif (CHV) comprenant un couplage avec la deuxième région conductrice (P1).
  16. Procédé selon l’une des revendications 11 à 15, dans lequel la formation de la première région conductrice (P0), la formation de la deuxième région conductrice (P1) et la formation de la troisième région conductrice (P2) comprennent chacune une formation de silicium polycristallin.
  17. Procédé selon l’une des revendications 11 à 16, dans lequel la fabrication dudit au moins un élément capacitif (CHV) est incorporée à une fabrication d’un dispositif analogique ou de réception radiofréquence du circuit intégré (CI).
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3093591B1 (fr) * 2019-03-06 2021-04-02 St Microelectronics Rousset Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant
US11610999B2 (en) * 2020-06-10 2023-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Floating-gate devices in high voltage applications

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050139887A1 (en) * 2003-12-31 2005-06-30 Dongbuanam Semiconductor Inc. Methods of fabricating capacitor
US20100200909A1 (en) * 2009-02-09 2010-08-12 Renesas Technology Corp. Semiconductor device and method of manufacturing same
US20110095348A1 (en) * 2009-10-28 2011-04-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20130032874A1 (en) * 2011-08-05 2013-02-07 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
FR2978867A1 (fr) * 2011-08-01 2013-02-08 St Microelectronics Rousset Resistance ajustable
CN105914138A (zh) * 2016-06-24 2016-08-31 上海华虹宏力半导体制造有限公司 Pip电容的工艺方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057448A (en) * 1988-02-26 1991-10-15 Hitachi, Ltd. Method of making a semiconductor device having DRAM cells and floating gate memory cells
US5180680A (en) * 1991-05-17 1993-01-19 United Microelectronics Corporation Method of fabricating electrically erasable read only memory cell
US5196722A (en) * 1992-03-12 1993-03-23 International Business Machines Corporation Shadow ram cell having a shallow trench eeprom
US5550072A (en) * 1994-08-30 1996-08-27 National Semiconductor Corporation Method of fabrication of integrated circuit chip containing EEPROM and capacitor
US20030080366A1 (en) * 2001-10-29 2003-05-01 Matsushita Electric Industrial Co., Ltd. Non-volatile semiconductor memory device and manufacturing method thereof
EP2202767B1 (fr) * 2008-12-24 2011-06-08 STMicroelectronics (Rousset) SAS Dispositif de surveillance de la température d'un élément
CN103050380B (zh) * 2012-12-20 2016-09-07 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
CN104576532B (zh) * 2013-10-24 2017-06-06 上海华虹宏力半导体制造有限公司 Mos晶体管和多晶硅电阻电容的集成结构的制造方法
US9691780B2 (en) * 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
CN107068650A (zh) * 2016-11-25 2017-08-18 深圳天德钰电子有限公司 电容器、电容器的制造方法及半导体集成电路
US12094721B2 (en) * 2018-01-05 2024-09-17 University Of Maryland, College Park Multi-layer solid-state devices and methods for forming the same
FR3093591B1 (fr) * 2019-03-06 2021-04-02 St Microelectronics Rousset Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050139887A1 (en) * 2003-12-31 2005-06-30 Dongbuanam Semiconductor Inc. Methods of fabricating capacitor
US20100200909A1 (en) * 2009-02-09 2010-08-12 Renesas Technology Corp. Semiconductor device and method of manufacturing same
US20110095348A1 (en) * 2009-10-28 2011-04-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
FR2978867A1 (fr) * 2011-08-01 2013-02-08 St Microelectronics Rousset Resistance ajustable
US20130032874A1 (en) * 2011-08-05 2013-02-07 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
CN105914138A (zh) * 2016-06-24 2016-08-31 上海华虹宏力半导体制造有限公司 Pip电容的工艺方法

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