FR3122959A1 - Circuit de lecture d'une matrice de pixels - Google Patents

Abstract

Circuit de lecture d'une matrice de pixels La présente description concerne un circuit de lecture (2) comprenant N entrées (1141, 114N) configurées pour être connectées à N sorties respectives d'une matrice de pixels d'un capteur d'images, avec N un nombre entier strictement supérieur à 1 ; et N convertisseurs analogique-numérique (1161, 116N) organisés en K groupes (G1, GK), avec K un nombre entier strictement supérieur à 1 et strictement inférieur à N, et ayant chacun une première entrée (118) couplée à une entrée respective parmi les N entrées (1141, 114N) et une deuxième entrée. Dans chaque groupe (G1, GK), les deuxièmes entrées (120) des convertisseurs analogique-numérique (1161, 116N) du groupe (G1, GK) sont connectées entre elles, découplées électriquement des deuxièmes entrées (120) des convertisseurs analogique-numérique (1161, 116N) des autres groupes (G1, GK), et configurées pour recevoir un premier signal de référence (Vref1, VrefK) identique pour tous les convertisseurs analogique-numérique (1161, 116N) du groupe (G1, GK). Figure pour l'abrégé : Fig. 2

Description

Circuit de lecture d'une matrice de pixels

La présente description concerne de façon générale les circuits électroniques, et, plus particulièrement, les circuits de lecture d'une matrice de pixels d'un capteur d'images.

Une matrice de pixels d'un capteur d'images, par exemple d'un capteur de temps vol ("time of flight" en anglais – TOF), comprend de nombreux pixels arrangés en lignes et en colonnes.

Généralement, lorsque la matrice est lue, c’est-à-dire lorsque les pixels de la matrice sont lus, les lignes de pixels de la matrice sont sélectionnées et lues les unes après les autres par un circuit de commande. Tous les pixels de la ligne sélectionnée sont alors lus simultanément, ou, dit autrement, en parallèle. Pour cela, tous les signaux de sortie des pixels de la ligne en cours de lecture sont fournis simultanément à des sorties de la matrice, ces sorties étant connectées à un circuit de lecture de la matrice.

Les circuits de lecture connus d'une matrice de pixels présentent divers inconvénients.

Il existe un besoin de pallier tout ou partie des inconvénients des circuits de lecture connus d'une matrice de pixels.

Un mode de réalisation pallie tout ou partie des inconvénients des circuits de lecture connus d'une matrice de pixels.

Un mode de réalisation prévoit un circuit de lecture comprenant :
N entrées configurées pour être connectées à N sorties respectives d'une matrice de pixels d'un capteur d'images, avec N un nombre entier strictement supérieur à 1 ; et
N convertisseurs analogique-numérique organisés en K groupes, avec K un nombre entier strictement supérieur à 1 et strictement inférieur à N, et ayant chacun une première entrée couplée à une entrée respective parmi les N entrées et une deuxième entrée,
dans lequel, dans chaque groupe, les deuxièmes entrées des convertisseurs analogique-numérique du groupe sont :
- connectées entre elles,
- découplées électriquement des deuxièmes entrées des convertisseurs analogique-numérique des autres groupes, et
- configurées pour recevoir un premier signal de référence identique pour tous les convertisseurs analogique-numérique dudit groupe.

Selon un mode de réalisation, le circuit comprend en outre :
un premier circuit configuré pour fournir un deuxième signal de référence ; et
pour chaque groupe, un premier circuit tampon configuré pour recevoir le deuxième signal et pour fournir, aux deuxièmes entrées des convertisseurs analogique-numérique dudit groupe, le premier signal de référence dudit groupe.

Selon un mode de réalisation, pour chaque groupe, le premier circuit tampon configuré pour fournir le premier signal de référence dudit groupe comprend autant de deuxièmes circuits tampons qu'il y a de convertisseurs analogique-numérique dans ledit groupe, les deuxièmes circuits tampon de tous les premiers circuits tampon étant, de préférence, identiques les uns aux autres.

Selon un mode de réalisation, chaque deuxième circuit tampon est un amplificateur suiveur, par exemple mis en œuvre par un transistor MOS monté en source suiveuse.

Selon un mode de réalisation, chaque groupe comprend au minimum deux convertisseurs analogique-numérique et au maximum N/2 convertisseurs analogique-numérique.

Selon un mode de réalisation, au moins K-1 groupes parmi les K groupes ont chacun un même nombre P de convertisseurs analogique-numérique, avec P un nombre entier strictement supérieur à 1.

Selon un mode de réalisation, le nombre P est compris entre 10 et 20.

Selon un mode de réalisation, le nombre P est déterminé par un compromis entre un bruit de colonne et un effet de bavure dans une image fournie par le capteur.

Selon un mode de réalisation, chaque convertisseur analogique-numérique est du type à rampe simple, de préférence à double échantillonnage corrélé.

Selon un mode de réalisation, le deuxième signal de référence est une rampe de tension, le premier circuit comprenant, par exemple, un convertisseur numérique-analogique configuré pour fournir le deuxième signal.

Selon un mode de réalisation, chaque convertisseur analogique-numérique comprend un comparateur ayant une première entrée couplée à la deuxième entrée dudit convertisseur analogique-numérique, et une deuxième entrée couplée à la première entrée dudit convertisseur analogique-numérique.

Selon un mode de réalisation, chaque convertisseur analogique-numérique comprend un compteur configuré pour recevoir un signal de sortie du comparateur dudit convertisseur analogique-numérique.

Selon un mode de réalisation, chaque convertisseur analogique-numérique est du type à registre à approximations successives.

Selon un mode de réalisation, le deuxième signal de référence est une tension continue de référence.

Selon un mode de réalisation, chaque convertisseur analogique-numérique comprend un convertisseur numérique-analogique configuré pour recevoir le premier signal de référence reçu par la deuxième entrée dudit convertisseur analogique-numérique.

Un autre mode de réalisation prévoit un capteur d'images comprenant une matrice de pixels organisés en lignes et en colonnes, et un circuit de lecture tel que décrit, les N entrées du circuit de lecture étant connectées à N sorties respectives de la matrice de pixels.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la représente, de manière schématique et sous la forme de blocs, un exemple d'un capteur d'images ;

la représente, de manière schématique et en partie sous la forme de blocs, un mode de réalisation d'un circuit de lecture d'une matrice de pixels d'un capteur d'images ; et

la représente, de manière schématique et en partie sous la forme de blocs, un exemple d'une variante de réalisation du circuit de lecture de la .

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les pixels connus, les matrices de pixels connues, les circuits connus de commande d'une matrice de pixels, les méthodes connues de commande d'une matrice de pixels et les capteurs d'images connus n'ont pas été détaillés, les modes de réalisation et variantes décrits étant compatibles avec ces pixels connus, ces matrices connues, ces circuits de commande connus, ces méthodes de commande connues, et, plus généralement, avec les capteurs d'images connus.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

La représente, de manière schématique et sous la forme de blocs, un exemple d'un capteur d'images 1 du type auquel s'appliquent les modes de réalisation et variantes décrits.

Le capteur 1 comprend une matrice 100 de pixels 102, un seul pixel 102 étant référencé en . Les pixels 102 de la matrice 100 sont disposés en lignes (horizontales en ) et en colonnes (verticales en ). Dans l'exemple de la , la matrice 100 comprend 10 lignes et 10 colonnes, bien que, dans d'autres exemples non illustrés, la matrice 100 puisse comprendre un nombre quelconque, par exemple supérieur à 20 voire à 100, de colonnes et un nombre quelconque, par exemple supérieur à 20 voire à 100, de lignes.

De manière usuelle, le capteur 1 comprend un circuit 104 configuré pour fournir des signaux de commande 106 de la matrice 100, ou, dit autrement, les signaux de commande 106 des pixels 102.

Dans l'exemple de la , le circuit 104 est configuré pour fournir, pour chaque ligne, les mêmes signaux de commande 106 à tous les pixels de la ligne. Toutefois, dans d'autres exemples non illustrés, le circuit 104 est configuré pour fournir, pour chaque ligne, des signaux de commande 106 à au moins certains pixels de la ligne qui sont différents des signaux de commande 106 fournis aux autres pixels de la ligne.

En outre, dans l'exemple de la , le circuit de commande 104 fournit les signaux 106 aux pixels 102 par l'intermédiaire d'une pluralité de lignes conductrices (non illustrées) sensiblement parallèles aux lignes de pixels 102. Toutefois, dans d'autres exemples non représentés, le circuit 104 est configuré pour fournir les signaux 106 aux pixels 102 par l'intermédiaire de plusieurs lignes conductrices sensiblement parallèles aux colonnes de pixels 102, ou par l'intermédiaire d'une pluralité de lignes conductrices sensiblement parallèles aux lignes de pixels 102 et d'une pluralité de lignes conductrices sensiblement parallèles aux colonnes de pixels 102.

La matrice 100 comprend N sorties 110i (1101 à 110N en ), avec N un nombre entier strictement supérieur à 1, par exemple supérieur à 20 voire supérieur à 100, et i un nombre entier allant de 1 à N. Lors d'une phase de lecture de la matrice 100, les sorties 110i sont configurées pour fournir des signaux de sortie de la matrice, ou, dit autrement, les signaux de sortie des pixels 102. Plus particulièrement, les sorties 110i sont configurées pour fournir simultanément, ou, dit autrement, de manière parallèle, les signaux de sortie de plusieurs pixels 102 de la matrice, par exemple de tous les pixels 102 d'une ligne sélectionnée.

Dans l'exemple de la , la matrice 100 comprend une sortie 110i par colonne et N est égal à 10, c’est-à-dire au nombre de colonnes de la matrice 100. Dans d'autres exemples non illustrés, la matrice 102 comprend plus d'une sortie 110i par colonne, par exemple deux, voire trois, sorties 110i par colonne.

Le capteur 1 comprend un circuit de lecture 112, ou, dit autrement, un circuit 112 configuré pour lire les signaux de sortie de la matrice 100 de pixels 102. Ainsi, le circuit 112 comprend N entrées 114i (1141 à 114N en ). Les N entrées 114i sont connectées aux N sorties 110i de la matrice 100. Dit autrement, chacune des N entrées 114i est connectée à une sortie 110i correspondante. Dit encore autrement, chacune des N entrées 114i est connectée à une unique sortie 110i, différente de celles auxquelles sont connectées les autres entrées 114i. Dans l'exemple de la , les entrées 1141, 1142, 1143, 1144, 1145, 1146, 1147, 1148, 1149, 114N sont connectées aux sorties respectivement 1101, 1102, 1103, 1104, 1105, 1106, 1107, 1108, 1109, 110N.

Le circuit 112 comprend en outre N convertisseurs analogique-numérique ("analog to digital converter" en anglais – ADC) 116i, référencés 1161 à 116N en . De préférence, les N convertisseurs 116i sont identiques.

Chaque convertisseur 116i est configuré pour convertir le signal analogique fourni par la sortie 110i correspondante de la matrice 100 en un signal numérique (non représenté en ). Dit autrement, chaque convertisseur 116i est configuré pour convertir le signal analogique reçu par l'entrée 114i correspondante du circuit 112 en un signal numérique. Les signaux numériques disponibles en sortie des N convertisseurs 116i sont ensuite reçus par un circuit de traitement (non représenté en ) du capteur 1, par exemple configuré pour fournir une image à partir de ces signaux numériques. Ainsi, les N convertisseurs 116i ont chacun une entrée 118 configurée pour recevoir un signal analogique à convertir. L'entrée 118 de chaque convertisseur 116i est connectée à l'entrée 114i correspondante du circuit 112. Dans l'exemple de la , les entrées 118 des convertisseurs 1161, 1162, 1163, 1164, 1165, 1166, 1167, 1168, 1169 et 116N sont donc connectées aux entrées respectives 1141, 1142, 1143, 1144, 1145, 1146, 1147, 1148, 1149 et 114N du circuit 112.

Chaque convertisseur 116i reçoit en outre un signal de référence qu'il utilise pour convertir le signal analogique qu'il reçoit sur son entrée 118 en un signal numérique. Ainsi, les N convertisseurs 116i ont chacun une entrée 120 configurée pour recevoir un signal de référence. En , les entrées 120 sont connectées les unes aux autres et reçoivent donc toutes exactement un même signal de référence Vref. Le signal Vref est disponible sur un noeud 122 auquel sont connectées les entrées 120 de tous les convertisseurs 116i.

Dans l'exemple de la , le signal Vref est fourni au noeud 112 par un circuit tampon 124 ("buffer" en anglais), aussi appelé amplificateur séparateur en français. Le circuit tampon 124 est configuré pour recevoir un signal de référence Vref' et pour fournir le signal Vref, de sorte que le signal Vref évolue comme le signal Vref'. Le circuit 124 réalise une adaptation d'impédance entre un circuit 126 lui fournissant le signal Vref' et les convertisseurs 116i auxquels il fournit le signal Vref, la sortie du circuit 124 étant connectée au noeud 122. A titre d'exemple, le circuit 124 est un amplificateur suiveur.

Du fait que tous les convertisseurs 116i sont connectés au même noeud 122, il se produit un couplage croisé ("crosstalk" en anglais) entre les N convertisseurs 116i. Ce couplage croisé pose problème, notamment car est à l'origine de la présence d'artéfacts dans l'image fournie par le capteur 1.

Par exemple, ce couplage croisé provoque un phénomène de bavure ("smearing" en anglais), c’est-à-dire qu'une zone blanche de l'image aura tendance à baver, ou, dit autrement, à s'étaler, sur une zone noire voisine de cette image.

Par exemple, ce couplage croisé peut également provoquer un bruit de ligne ("line noise" ou "raw-wise noise" en anglais) lors de la lecture d'une ligne donnée de pixels 102, ce bruit étant le même pour tous les pixels 102 de cette ligne. Du fait que ce bruit de ligne n'est pas constant entre deux lignes différentes, cela se traduit par des bandes, par exemple horizontales, plus claires ou plus foncées dans l'image fournie par le capteur 1.

La représente, de manière schématique et en partie sous la forme de blocs, un mode de réalisation d'un circuit de lecture 2 d'une matrice de pixels. A titre d'exemple, le circuit 2 est mis en œuvre à la place du circuit 112 dans un capteur du type de celui décrit en relation avec la , par exemple dans le capteur 1 de la .

De manière similaire au circuit 112 de la , le circuit 2 comprend N entrées 114i configurées pour être connectées à N sorties 110i respectives de la matrice 100 ( ). Dans l'exemple de la , N est égal à 9 bien que, de préférence, N est supérieur à 20, voire supérieur à 100. Ainsi, dans l'exemple de la , le circuit 2 comprend 9 entrées 1141 à 114N.

En outre, comme le circuit de lecture 112 de la , le circuit 2 comprend N convertisseurs analogique-numérique 116i (1161 à 116N en ), de préférence identiques, comprenant chacun une entrée 118 connectée à une entrée 114i correspondante du circuit 2, et une entrée 120 configurée pour recevoir un signal de référence.

Dans le circuit 2, les N convertisseurs 116i sont organisés en K groupes Gj de convertisseurs 116i, avec K un entier strictement supérieur à 1 et strictement inférieur à N, et j un entier allant de 1 à K. Dans l'exemple de la , K est égal à 3 et le circuit 2 comprend 3 groupes G1, G2 et GK.

Chaque convertisseur 116i n'appartient qu'à un seul des groupes Gj, ou, dit autrement, chaque groupe Gj comprend des convertisseurs 116i distincts de ceux des autres groupes Gj. De préférence, chaque groupe Gj comprend plus d'un convertisseur 116i. De préférence, chaque groupe Gj comprend un nombre de convertisseurs 116i compris entre 2 et N/2.

De préférence, chaque groupe Gj comprend un même nombre P de convertisseurs 116i. Toutefois, en fonction de la valeur du nombre N d'entrées 110i et de la valeur de P, cela peut ne pas être possible. Dans ce dernier cas, de préférence, K-1 groupes Gj comprennent chacun un même nombre P de convertisseurs 116i. De préférence, le seul groupe Gj qui ne comprend pas P convertisseurs comprend moins de 2*P convertisseurs 116i.

A titre d'exemple, en , P est égal à 3, le groupe G1 comprenant les convertisseurs 1161, 1162 et 1163, le groupe G2 comprenant les convertisseurs 1164, 1665 et 1166, et le groupe GK comprenant les convertisseurs 1167, 1168 et 116N.

A la différence du circuit 112 où tous les convertisseurs 116i recevaient le même signal de référence Vref, en , dans chaque groupe Gj, les convertisseurs 116i de ce groupe reçoivent un même signal de référence Vrefj qui est distinct des signaux de référence Vrefj reçus par les convertisseurs 116i des autres groupes Gj. Dans l'exemple de la , les convertisseurs 116i du groupe G1 reçoivent le signal de référence Vref1 sur leurs entrées 120, les convertisseurs 116i du groupe G2 reçoivent le signal Vref2 sur leurs entrées 120, et les convertisseurs 116i du groupe GK reçoivent le signal VrefK sur leurs entrées 120.

Ainsi, dans chaque groupe Gj, les entrées 120 des convertisseurs 116i de ce groupe Gj sont connectées entre elles, mais ne sont pas connectées aux entrées 120 des convertisseurs 116i des autres groupes Gj, ou, dit autrement, sont découplées électriquement des entrées 120 des convertisseurs 116i des autres groupes Gj. Dit encore autrement, dans chaque groupe Gj les entrées 120 des convertisseurs 116i de ce groupe Gj sont connectées à un même noeud 200j, et ne sont pas connectées aux noeuds 200j des autres groupes Gj. Dans l'exemple de la , les entrées 120 des convertisseurs 1161, 1162 et 1163 du groupe G1 sont connectées au noeud 2001, les entrées 120 des convertisseurs 1164, 1165 et 1166 du groupe G2 étant connectées au noeud 2002 et les entrées 120 des convertisseurs 1167, 1168 et 116N du groupe GK étant connectées au noeud 200K.

Bien qu'ils soient distincts les uns des autres, les signaux Vrefj sont tous obtenus à partir du même signal de référence Vref'. A titre d'exemple, comme dans le circuit 112, le signal Vref' est fourni par le circuit 126, par exemple à un noeud 208 du circuit 2.

En effet, les signaux Vrefj sont configurés pour être, au moins en théorie, identiques. Toutefois, comme ils sont distincts les uns des autres, une modification de la valeur d'un des signaux Vrefj disponible sur le noeud 200j correspondant, par exemple du fait de l'effet rebond ("kickback effect" en anglais) provoqué par un convertisseur 116i connecté à ce noeud 200j, n'entraîne pas de modification de la valeur des autres signaux Vrefj disponibles sur les autres noeuds 200j. Il en résulte que, en pratique, le signal Vrefj d'un groupe Gj peut être différent du signal Vrefj d'un autre groupe Gj.

Ainsi, lorsqu'un signal Vrefj est modifié, par exemple par une action, sur le noeud 200j correspondant, des convertisseurs 116i connectés à ce noeud 200j, par exemple à cause de l'effet rebond que ce noeud 200j subit de la part des convertisseurs 116i connectés à ce noeud 200j, cette modification du signal Vrefj n'est pas transmise aux autres signaux Vrefj. Il en résulte qu'il n'y a plus de bruit de ligne dans l'image fournie par le capteur comprenant le circuit 2.

Selon un mode de réalisation, le circuit 2 comprend, pour chaque groupe Gj de convertisseurs 116i, un circuit tampon 202j. Dit autrement, pour chaque groupe Gj de convertisseurs 116i, les convertisseurs 116i du groupe sont associés à un même circuit 202j, ce circuit 202j étant distinct des circuits 202j auxquels sont associés les convertisseurs 116i des autres groupes Gj. Ainsi, dans l'exemple de la , le circuit 2 comprend trois circuits 2021, 2022 et 202K, les convertisseurs 1161, 1162 et 1163 du groupe G1 étant associés au circuit 2021, les convertisseurs 1164, 1165 et 1166 du groupe G2 étant associés au circuit 2022, et les convertisseurs 1167, 1168 et 116N du groupe GK étant associés au circuit 202K.

Pour chaque groupe Gj, le circuit 202j correspondant est configuré pour recevoir le signal Vref' et pour fournir, aux entrées 120 des convertisseurs 116i de ce groupe Gj, le signal Vrefj, ce signal Vrefj étant commun, ou identique, à tous les convertisseurs 116i du groupe. A titre d'exemple, chaque circuit 202j a une entrée 204 configurée pour recevoir le signal Vref' et une sortie 206 configurée pour fournir le signal Vrefj correspondant. Par exemple, les entrées 204 de tous les circuits 202j sont connectées au noeud 208 du circuit 2, sur lequel est disponible le signal Vref' fourni par exemple par le circuit 126. Par exemple, pour chaque groupe Gj, le circuit 202j correspondant a sa sortie 206 connectée au noeud 200j correspondant, c’est-à-dire le noeud 200j auquel sont connectées les entrées 120 des convertisseurs 116i de ce groupe Gj.

A titre d'exemple, chaque circuit 202j est un amplificateur suiveur. De préférence, les circuits 202j associés aux groupes Gj qui ont le même nombre P de convertisseurs 116i sont identiques. Plus particulièrement, chaque circuit 202j est, par exemple, configuré pour fournir une commande de sortie ("output drive" en anglais) qui est adaptée au nombre de convertisseurs 116i qui sont connectés à la sortie de ce circuit 202j. Par exemple, un circuit 202j dont la sortie 206 est connectée à P convertisseurs 116i identiques a une commande de sortie, ou, dit autrement, une valeur de capacité de sortie, qui sera P fois plus grande que la commande de sortie que ce circuit 116j aurait eu si sa sortie 206 avait été connectée à un seul de ces convertisseurs 116i.

Selon un mode de réalisation, chaque circuit 202j comprend au moins un circuit tampon 210, et, plus particulièrement, autant de circuits 210 qu'il y a de convertisseurs 116i dans le groupe Gj correspondant. Dans l'exemple de la , chaque circuit 202j comprend trois circuits 210. Les circuits 210 sont de préférence identiques les uns aux autres. A titre d'exemple, chaque circuit 210 est un amplificateur suiveur, par exemple un transistor MOS (métal oxyde semiconducteur – "Metal Oxide Semiconductor" en anglais) monté en source suiveuse ("source follower MOS transistor" en anglais).

Dans chaque circuit 202j, les circuits 210 sont connectés en parallèle, entre l'entrée 204 et la sortie 206 du circuit 202j auquel ils appartiennent. Dit autrement, chaque circuit 210 a une entrée 212 connectée à l'entrée 204 du circuit 202j auquel il appartient, et une sortie 214 connectée à la sortie 206 du circuit 202j auquel il appartient.

Selon un mode de réalisation illustré par la , chaque convertisseur 116i est du type à rampe simple. Dit autrement, selon un mode de réalisation, chaque convertisseur 116i comprend un comparateur 218, par exemple un amplificateur opérationnel monté en comparateur, ayant une entrée 220 couplée à l'entrée 118 du convertisseur 116i, et une entrée 222 couplée à l'entrée 120 du convertisseur 116i.

Chaque comparateur 218 est configuré pour fournir un signal binaire de sortie out dont un premier état binaire indique que la tension présente sur l'entrée 220 du comparateur est supérieure à celle sur son entrée 222, et dont un deuxième état binaire indique que la tension présente sur l'entrée 220 du comparateur 218 est inférieure à celle sur son entrée 222.

Bien que cela ne soit pas illustré en , chaque convertisseur 116i comprend en outre un compteur, au moins en partie commandé par le signal out de sortie du comparateur 218 du convertisseur 116i. Dit autrement, le compteur est configuré pour recevoir ce signal out.

En outre, lorsque les convertisseurs 116i sont de type à rampe simple, le signal Vref' est une rampe de tension. Le circuit 126 est alors configuré pour fournir cette rampe de tension Vref' et comprend alors, par exemple, un convertisseur numérique-analogique ("Digital to Analog Converter" en anglais – DAC), ce DAC étant configuré pour fournir le signal Vref'.

A titre d'exemple, le fonctionnement d'un convertisseur 116i de type à rampe simple est le suivant. Lorsqu'un signal de sortie d'un pixel est présent sur l'entrée 118 du convertisseur 116i, une rampe de tension Vref' est fournie au noeud 208, d'où il résulte que l'entrée 120 du convertisseur 116i reçoit une rampe de tension Vrefj correspondante. Le compteur commandé par le signal out du comparateur 218 du convertisseur 116i compte, par exemple à une même fréquence que celle à laquelle sont fournis des codes numériques de commande au DAC du circuit 126, tant que le signal out est dans un premier état binaire, et s'arrête lorsque le signal out commute. La sortie du compteur est alors mémorisée et constitue, par exemple, le signal numérique correspondant au signal analogique de sortie du pixel.

Selon un mode de réalisation, chaque convertisseur 116i à rampe simple est en outre du type à double échantillonnage corrélé ("Correlated Double Sampling" en anglais – CDS). Dit autrement, la fonction de double échantillonnage corrélé est mise en œuvre directement par le convertisseur 116i, par exemple dans son compteur.

A titre d'exemple, le fonctionnement d'un convertisseur 116i de type à rampe simple et à double échantillonnage corrélé est le suivant. Lors d'une première phase, un signal de référence d'un pixel est disponible sur l'entrée 118 du convertisseur 116i. Une première rampe de tension Vref', par exemple décroissante, est alors fournie au noeud 208. La durée de cette première rampe est connue, d'où il résulte que la valeur N1 que fournirait le compteur s'il comptait pendant toute la durée de cette première rampe est connue. Sous le contrôle du signal out, le compteur commence à compter lorsque la première rampe croise la tension sur l'entrée 118 du convertisseur, par exemple lorsqu'elle devient inférieure à la tension sur l'entrée 118 du convertisseur. Le compteur arrête de compter à la fin de la première rampe. Lorsque le compteur arrête de compter, la valeur du compteur est alors égale à une valeur Nref = N1 – N1', avec N1' la valeur qu'aurait fourni le compteur s'il avait compté depuis le début de la première rampe jusqu'au moment où la première rampe croise la tension sur l'entrée 118 du convertisseur 116i. Lors d'une deuxième phase, le signal de sortie du pixel est fourni sur l'entrée 118 du convertisseur 116i, la valeur de ce signal de sortie dépendant de la quantité de lumière reçue par le pixel lors d'une phase d'intégration précédente. Une deuxième rampe Vref', par exemple de même pente que la première rampe de tension Vref', est alors fournie au noeud 208. Le compteur commence à compter dès le début de cette deuxième rampe, à partir de la valeur Nref, et s'arrête lorsque la deuxième rampe Vref' croise la tension sur l'entrée 118 du convertisseur 116i. A ce moment, la valeur du compteur est égale à Nref + N2', avec N2' la valeur qu'aurait eu le compteur au moment où la deuxième rampe Vref' croise la tension sur l'entrée 118 si le compteur avait été réinitialisé au début de la deuxième rampe Vref'. La valeur N1 étant connue, on peut facilement soustraire la valeur N1 à la valeur Nref + N2', et l'on obtient une valeur N2' – N1' qui est le résultat de la mise en œuvre du double échantillonnage corrélé lors de la lecture du pixel. Ce fonctionnement est, par exemple, décrit dans la thèse "Conception d’un convertisseur Analogique-numérique à rampe par morceaux pour capteur d'images avec techniques de calibration" de Cedric Pastorelli, en relation avec les figures 45 et 47 de cette thèse.

Bien que dans l'exemple de la , N soit égal à 9, en pratique, une matrice de pixels comprend un nombre N de sorties très supérieur à 9, par exemple supérieur à 20, de préférence supérieur à 100.

Selon un mode de réalisation, le nombre P de convertisseurs 116i par groupe Gj, ou, dit autrement, le nombre K de groupes Gj, est choisi en fonction d'un compromis entre le bruit de colonne ("column noise" en anglais) et l'effet de bavure observés dans l'image fournie par le capteur comprenant le circuit 2. En effet, plus le nombre P est petit, plus l'effet de bavure résultant du couplage croisé entre les convertisseurs 116i d'un groupe Gj donné sera limité spatialement dans l'image fournie par le capteur, voire ne sera pas visible par l'œil humain. Toutefois, plus le nombre P est petit, plus le bruit de colonne sera important et perceptible par rapport aux autres bruits présents dans l'image obtenue, ce bruit de colonne étant, par exemple, lié à la valeur de capacité de sortie du circuit tampon 202j de ce groupe Gj. A l'inverse, plus le nombre P est grand, plus l'effet de bavure résultant du couplage croisé entre les convertisseurs 116i d'un groupe Gj donné sera étendu spatialement dans l'image fournie par le capteur, voire sera visible par l'œil humain. Toutefois, plus le nombre P est grand, plus le bruit de colonne sera faible, voire sera imperceptible par rapport aux autres bruits présents dans l'image obtenue.

A titre d'exemple, le nombre P est compris entre 10 et 20, ce qui permet, par exemple, d'avoir un effet de bavure imperceptible par l'œil humain dans l'image fournie par le capteur, et un bruit de colonne imperceptible par rapport aux autres bruits dans l'image fournie par le capteur.

A titre d'exemple, dans un capteur de temps vol indirect ("indirect Time Of Flight" en anglais – iTOF) comprenant une matrice de 1280 colonnes ayant chacune une seule sortie 110i ( ), c’est-à-dire que N est égal à 1280, le nombre P est par exemple choisi égal à 16, ce qui implique que le nombre K de groupes Gj est égal à 80. Le choix du nombre P, donc du nombre K, est à la portée de la personne du métier et dépend de la mise en oeuvre du capteur d'images comprenant le circuit 2, notamment des diverses sources de bruit de ce capteur.

Plutôt que d'organiser les convertisseurs 116i en K groupes Gj comme cela vient d'être décrit en relation avec la , on aurait pu penser à associer chaque convertisseur 116i à un circuit tampon 210 distinct et à ne pas connecter entre elles les entrées 120 de ces convertisseurs. Toutefois, cela aurait conduit à une augmentation importante du bruit de colonne. Cela n'est pas souhaitable car ce bruit aurait été différent d'une colonne à l'autre, et l'image fournie par le capteur aurait alors comporté des bandes verticales plus claires ou plus foncées que les bandes voisines, et cette différence de luminosité entre bandes voisines aurait, par exemple, été visible par l'œil humain ou aurait, par exemple, été le bruit dominant dans l'image fournie par le capteur.

On a décrit ci-dessus en relation avec la , un exemple particulier de mode de réalisation dans lequel les convertisseurs 116i sont du type à rampe simple. Toutefois, la présente description s'applique à d'autres types de convertisseurs analogique-numérique 116i configurés pour recevoir un signal de référence en théorie identique pour tous les convertisseurs 116i. Par exemple, la présente description s'applique à des convertisseurs analogique-numérique de type à registre à approximations successives ("Successive Approximation Register" en anglais – SAR), à des convertisseurs analogique-numérique de type à multiple rampe simple pente ("Multiple-Ramp Single-Slope" en anglais – MRSS), à des convertisseurs analogique-numérique de type à rampe par morceau, à des convertisseurs analogique-numérique de type à multiple rampe multiple pente, ou encore à des convertisseurs analogique-numérique de type à rampe non linéaire. En particulier, selon le type de convertisseur analogique-numérique 116i mis en œuvre, la personne du métier est en mesure d'adapter le signal Vref', par exemple en modifiant de manière correspondante le circuit 126 fournissant ce signal Vref'.

La illustre un exemple d'une variante de réalisation du circuit 2 de la , dans laquelle les convertisseurs 116i du type à rampe simple décrits en relation avec la sont tous remplacés par des convertisseurs 116i de type à registre à approximations successives. Plus particulièrement, la illustre l'un de ces convertisseurs 116i du type registre à approximations successives. Par ailleurs, bien que cela ne soit pas illustré en , dans une telle variante, le signal Vref', par exemple fourni par le circuit 126, est une tension de référence continue (DC).

Dans cet exemple, le convertisseur 116i de type à registre à approximations successives comprend un registre à approximations successives 300, un convertisseur numérique-analogique 302, un circuit 304 et un comparateur 306.

Le circuit 304 est configuré pour recevoir la tension de l'entrée 118 du convertisseur 116i, cette entrée 118 étant connectée à une entrée 114i correspondante du circuit 2 ( ), pour échantillonner cette tension reçue, pour fournir une tension Vin correspondant à cet échantillonnage de la tension reçue, et pour maintenir constante la valeur de la tension Vin. Dit autrement, le circuit 304 est configuré pour échantillonner et mémoriser ("sample and hold" en anglais) la tension qu'il reçoit, et pour fournir la tension Vin qui correspond au résultat de cet échantillonnage et de cette mémorisation.

Le convertisseur numérique-analogique 302 est configuré pour recevoir un signal numérique de commande sigd, et pour fournir un signal analogique siga correspondant, typiquement une tension siga, la valeur de la tension siga étant déterminée par la valeur du signal numérique sigd.

Le convertisseur 302 reçoit en outre la tension Vrefj reçue par l'entrée 120 du convertisseur 116i. Dit autrement, le convertisseur 302 comprend une entrée connectée à l'entrée 120 du convertisseur analogique-numérique 116i.

Le comparateur 306 est configuré pour recevoir et comparer les tensions Vin et siga, et fournir un signal binaire out1 indiquant si la tension Vin est supérieure à la tension siga ou non.

Ce signal out1 est reçu par le registre à approximations successives 300. Le circuit 300 est configuré pour fournir le signal sigd. Plus particulièrement, le circuit 300 met à jour de manière périodique le signal sigd en fonction du signal out1 qu'il reçoit.

Le fonctionnement détaillé d'un tel convertisseur 116i de type SAR est bien connu de la personne du métier et ne sera pas détaillé ici. En outre, d'autres architectures de convertisseur analogique-numérique 116i de type SAR peuvent être prévues par la personne du métier.

Comme les convertisseurs 116i de type à rampe simple décrits en relation avec la , le convertisseur 116i de la utilise le signal de référence Vrefj qu'il reçoit sur son entrée 120 pour effectuer la conversion analogique-numérique du signal qu'il reçoit sur son entrée 118. Ainsi, comme les convertisseurs 116i de type à rampe simple décrits en relation avec la , le convertisseur 116i de la peut perturber de manière non désirée la valeur du signal Vrefj qu'il reçoit, par exemple par effet rebond. L'organisation des convertisseurs 116i en K groupes de convertisseurs 116i, de préférence de sorte qu'au moins K-1 groupes comprennent le même nombre P de convertisseurs 116i, permet d'éviter que la perturbation d'un signal Vrefj par un convertisseur 116i ne perturbe également, par couplage croisé, tous les autres signaux Vrefj. Cela permet de réduire, voire supprimer, l'effet de bavure dans l'image fournie par le capteur qui comprend le circuit de lecture 2 ( ). Selon un mode de réalisation, le choix du nombre P de convertisseurs 116i est mis en œuvre de la manière décrite précédemment en relation avec la , en fonction d'un compromis, dans l'image fournie par le capteur, entre le bruit de colonne et l'effet de bavure.

Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.

Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, le choix du nombre K, donc du nombre P, de manière que, dans l'image fournie par le capteur, l'effet de bavure ne soit pas perceptible par l'œil humain et que le bruit de colonne reste imperceptible par rapport aux bruits présents dans l'image est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (16)

1. Circuit de lecture (2) comprenant :
   N entrées (1141, 114N) configurées pour être connectées à N sorties (1101, 110N) respectives d'une matrice (100) de pixels (102) d'un capteur d'images, avec N un nombre entier strictement supérieur à 1 ; et
   N convertisseurs analogique-numérique (1161, 116N) organisés en K groupes (G1, GK), avec K un nombre entier strictement supérieur à 1 et strictement inférieur à N, et ayant chacun une première entrée (118) couplée à une entrée respective parmi les N entrées (1141, 114N) et une deuxième entrée (120),
   dans lequel, dans chaque groupe (G1, GK), les deuxièmes entrées (120) des convertisseurs analogique-numérique (1161, 116N) du groupe (G1, GK) sont :
   - connectées entre elles,
   - découplées électriquement des deuxièmes entrées (120) des convertisseurs analogique-numérique (1161, 116N) des autres groupes (G1, GK), et
   - configurées pour recevoir un premier signal de référence (Vref1, VrefK) identique pour tous les convertisseurs analogique-numérique (1161, 116N) dudit groupe (G1, GK).
2. Circuit de lecture selon la revendication 1, comprenant en outre :
   un premier circuit (126) configuré pour fournir un deuxième signal de référence (Vref') ; et
   pour chaque groupe (G1, GK), un premier circuit tampon (2021, 202K) configuré pour recevoir le deuxième signal (Vref') et pour fournir, aux deuxièmes entrées (120) des convertisseurs analogique-numérique (1161, 116N) dudit groupe (G1, GK), le premier signal de référence (Vref1, VrefK) dudit groupe (G1, GK).
3. Circuit de lecture selon la revendication 2, dans lequel, pour chaque groupe (G1, GK), le premier circuit tampon (2021, 202K) configuré pour fournir le premier signal de référence (Vref1, VrefK) dudit groupe (G1, GK) comprend autant de deuxièmes circuits tampons (210) qu'il y a de convertisseurs analogique-numérique (1161, 116N) dans ledit groupe (G1, GK), les deuxièmes circuits tampon (210) de tous les premiers circuits tampon (2021, 202K) étant, de préférence, identiques les uns aux autres.
4. Circuit de lecture selon la revendication 3, dans lequel chaque deuxième circuit tampon (210) est un amplificateur suiveur, par exemple mis en œuvre par un transistor MOS monté en source suiveuse.
5. Circuit de lecture selon l'une quelconque des revendications 1 à 4, dans lequel chaque groupe comprend au minimum deux convertisseurs analogique-numérique et au maximum N/2 convertisseurs analogique-numérique.
6. Circuit de lecture selon l'une quelconque des revendications 1 à 5, dans lequel au moins K-1 groupes (G1, GK) parmi les K groupes (G1, GK) ont chacun un même nombre P de convertisseurs analogique-numérique (1161, 116N), avec P un nombre entier strictement supérieur à 1.
7. Circuit de lecture selon la revendication 6, dans lequel le nombre P est compris entre 10 et 20.
8. Circuit de lecture selon la revendication 6 ou 7, dans lequel le nombre P est déterminé par un compromis entre un bruit de colonne et un effet de bavure dans une image fournie par le capteur.
9. Circuit de lecture selon l'une quelconque des revendications 1 à 8, dans lequel chaque convertisseur analogique-numérique (1161, 116N) est du type à rampe simple, de préférence à double échantillonnage corrélé.
10. Circuit de lecture selon la revendication 9 prise dans sa dépendance à la revendication 2, dans lequel le deuxième signal de référence (Vref') est une rampe de tension, le premier circuit (126) comprenant, par exemple, un convertisseur numérique-analogique configuré pour fournir le deuxième signal (Vref').
11. Circuit de lecture selon la revendication 9 ou 10, dans lequel chaque convertisseur analogique-numérique (1161, 116N) comprend un comparateur (218) ayant une première entrée (222) couplée à la deuxième entrée (120) dudit convertisseur analogique-numérique, et une deuxième entrée (220) couplée à la première entrée (118) dudit convertisseur analogique-numérique.
12. Circuit de lecture selon la revendication 11, dans lequel chaque convertisseur analogique-numérique (1161, 116N) comprend un compteur configuré pour recevoir un signal de sortie (out1) du comparateur (218) dudit convertisseur analogique-numérique (1161, 116N).
13. Circuit de lecture selon l'une quelconque des revendications 1 à 8, dans lequel chaque convertisseur analogique-numérique est du type à registre à approximations successives.
14. Circuit de lecture selon la revendication 13 prise dans sa dépendance à la revendication 2, dans lequel le deuxième signal de référence (Vref') est une tension continue de référence.
15. Circuit de lecture selon la revendication 13 ou 14, dans lequel chaque convertisseur analogique-numérique (1161, 116N) comprend un convertisseur numérique-analogique (302) configuré pour recevoir le premier signal de référence (Vref1, VrefK) reçu par la deuxième entrée (120) dudit convertisseur analogique-numérique (1161, 116N).
16. Capteur (1) comprenant une matrice (100) de pixels (102) organisés en lignes et en colonnes et un circuit de lecture (2) selon l'une quelconque des revendications 1 à 15, dans lequel les N entrées (1141, 114N) du circuit de lecture (2) sont connectées à N sorties (1101, 110N) respectives de la matrice (100) de pixels (102).