FR3131440A1 - Capteur d'images et procédé de fabrication d'un tel capteur - Google Patents

Capteur d'images et procédé de fabrication d'un tel capteur Download PDF

Info

Publication number
FR3131440A1
FR3131440A1 FR2114480A FR2114480A FR3131440A1 FR 3131440 A1 FR3131440 A1 FR 3131440A1 FR 2114480 A FR2114480 A FR 2114480A FR 2114480 A FR2114480 A FR 2114480A FR 3131440 A1 FR3131440 A1 FR 3131440A1
Authority
FR
France
Prior art keywords
pixels
pix
line
column
sensor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR2114480A
Other languages
English (en)
Inventor
François FLAMEIN
Jérôme MICHALLON
Benjamin BOUTHINON
Olivier MURON
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Isorg SA
Original Assignee
Isorg SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Isorg SA filed Critical Isorg SA
Priority to FR2114480A priority Critical patent/FR3131440A1/fr
Priority to PCT/EP2022/087026 priority patent/WO2023118166A1/fr
Priority to TW111149747A priority patent/TW202333366A/zh
Publication of FR3131440A1 publication Critical patent/FR3131440A1/fr
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/41—Extracting pixel data from a plurality of image sensors simultaneously picking up an image, e.g. for increasing the field of view by combining the outputs of a plurality of sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/443—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by reading pixels from selected two-dimensional [2D] regions of the array, e.g. for windowing or digital zooming
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

Capteur d'images et procédé de fabrication d'un tel capteur La présente description concerne un capteur d'images comprenant un substrat de support et une matrice (101) de pixels (PIX) formée sur le substrat de support, les pixels de la matrice étant arrangés de façon régulière, à pas constant, selon des lignes et des colonnes, chaque pixel (PIX) comportant au moins une photodiode et un transistor de transfert, dans lequel :A) chaque ligne de pixels est divisée en des première et deuxième portions de ligne adjacentes ; et/ou B) chaque colonne de pixels est divisée en des première et deuxième portions de colonne adjacentes. Figure pour l'abrégé : Fig. 1

Description

Capteur d'images et procédé de fabrication d'un tel capteur
La présente description concerne de façon générale le domaine des dispositifs électroniques. La présente description vise plus particulièrement un capteur d'images, par exemple un capteur d'images destiné à être intégré dans un dispositif électronique configuré pour acquérir des empreintes digitales, ou capteur d'empreintes digitales. La présente description vise en outre un procédé de fabrication d'un tel capteur d'images.
Diverses applications sont susceptibles de tirer profit d'un capteur d'images. Un tel capteur peut par exemple être intégré dans un téléphone mobile, une tablette tactile, une montre ou un bracelet connecté, etc.
Un objet d'un mode de réalisation est de pallier tout ou partie des inconvénients des capteurs d'images connus et de leurs procédés de fabrication. Un mode de réalisation vise plus particulièrement à réduire une durée d'acquisition d'images et à obtenir un capteur d'images de grande taille.
Pour cela, un mode de réalisation prévoit un capteur d'images comprenant un substrat de support et une matrice de pixels formée sur le substrat de support, les pixels de la matrice étant arrangés de façon régulière, à pas constant, selon des lignes et des colonnes, chaque pixel comportant au moins une photodiode et un transistor de transfert, dans lequel :
A) chaque ligne de pixels est divisée en des première et deuxième portions de ligne adjacentes, une première piste conductrice de ligne interconnectant des premières bornes des transistors des pixels de la première portion de ligne, et une deuxième piste conductrice de ligne isolée électriquement de la première piste conductrice de ligne interconnectant des premières bornes des transistors des pixels de la deuxième portion de ligne ; et/ou
B) chaque colonne de pixels est divisée en des première et deuxième portions de colonne adjacentes, une première piste conductrice de colonne interconnectant des deuxième bornes des transistors des pixels de la première portion de colonne, et une deuxième piste conductrice de colonne isolée électriquement de la première piste conductrice de colonne interconnectant des premières bornes des transistors des pixels de la deuxième portion de ligne.
Selon un mode de réalisation, dans l'option A), les pixels des premières portions de ligne définissent une première région et les pixels des deuxièmes portions de ligne définissent une deuxième région, les pixels de la première région étant connectés à un même premier circuit de lecture du capteur et à un même premier circuit de commande du capteur, et les pixels de la deuxième région étant connectés à un même deuxième circuit de lecture du capteur et à un même deuxième circuit de commande du capteur.
Selon un mode de réalisation, chacune des première et deuxième régions comprend un nombre de pixels égal à environ une moitié du nombre total de pixels de la matrice.
Selon un mode de réalisation, dans les options A) et B), les pixels des premières portions de ligne et des premières portions de colonne définissent une première région, les pixels des deuxièmes portions de ligne et des premières portions de colonne définissent une deuxième région, les pixels des premières portions de ligne et des deuxièmes portions de colonne définissent une troisième région, et les pixels des deuxièmes portions de ligne et des deuxièmes portions de colonne définissent une quatrième région, les pixels de la première région étant connectés à un même premier circuit de lecture du capteur et à un même premier circuit de commande du capteur, les pixels de la deuxième région étant connectés à un même deuxième circuit de lecture du capteur et à un même deuxième circuit de commande du capteur, les pixels de la troisième région étant connectés à un même troisième circuit de lecture du capteur et à un même troisième circuit de commande du capteur, et les pixels de la quatrième région étant connectés à un même quatrième circuit de lecture du capteur et à un même quatrième circuit de commande du capteur.
Selon un mode de réalisation, chacune des première, deuxième, troisième et quatrième régions comprend un nombre de pixels égal à environ un quart du nombre total de pixels de la matrice.
Selon un mode de réalisation, les premières bornes des transistors de transfert sont des bornes de grille, et les deuxièmes bornes des transistors de transfert sont des bornes de source ou de drain.
Selon un mode de réalisation, les photodiodes des pixels sont des photodiodes organiques.
Selon un mode de réalisation, les transistors de transfert des pixels sont des transistors TFT.
Un mode de réalisation prévoit un capteur d'empreintes digitales comportant un capteur d'images tel que décrit.
Un mode de réalisation prévoit un procédé de fabrication d'un capteur d'images comprenant les étapes suivantes :
a) former une matrice de pixels arrangés de façon régulière, à pas constant, selon des lignes et des colonnes, chaque pixel comprenant au moins une photodiode et un transistor de transfert ; et
b)
- pour chaque ligne de pixels, former une piste conductrice de ligne interconnectant des premières bornes des transistors des pixels de la ligne puis graver localement ladite piste conductrice de ligne de façon à la diviser une première piste conductrice de ligne et une deuxième piste conductrice de ligne isolée électriquement de la première piste conductrice de ligne ; et/ou
- pour chaque colonne de pixels, former une piste conductrice de colonne interconnectant des deuxièmes bornes des transistors des pixels de la colonne puis graver localement ladite piste conductrice de colonne de façon à la diviser une première piste conductrice de colonne et une deuxième piste conductrice de colonne isolée électriquement de la deuxième piste conductrice de colonne.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente, de façon schématique et partielle, un capteur d'images selon un mode de réalisation ;
la représente, de façon schématique et partielle, un autre capteur d'images selon un mode de réalisation ;
la est un schéma électrique illustrant un exemple de réalisation du capteur d'images de la ;
la est un schéma électrique illustrant un exemple de réalisation du capteur d'images de la ;
la est une vue de dessus, schématique et partielle, illustrant un exemple de réalisation d'un réseau d'interconnexion des pixels du capteur d'images de la ; et
la est une vue de dessus, schématique et partielle, illustrant un exemple de réalisation d'un réseau d'interconnexion des pixels du capteur d'images de la .
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses applications des capteurs d'images décrits n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec toutes ou la plupart des applications susceptibles de tirer profit d'un capteur d'images, notamment des applications dans lesquelles le capteur d'images est intégré dans un capteur d'empreintes digitales.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente, de façon schématique et partielle, un capteur d'images 100 selon un mode de réalisation. Le capteur d'images 100 est par exemple destiné à être intégré dans un capteur d'empreintes digitales, non illustré en .
Dans l'exemple représenté, le capteur d'images 100 comporte une pluralité de pixels PIX. Les pixels PIX sont, dans cet exemple, agencés en matrice 101 selon des lignes et des colonnes. Les lignes sont par exemple sensiblement perpendiculaires aux colonnes. Chaque ligne de pixels PIX de la matrice 101 correspond par exemple à une rangée horizontale, dans l’orientation de la , de pixels PIX adjacents. Chaque colonne de pixels PIX de la matrice 101 correspond par exemple à une rangée verticale, dans l’orientation de la , de pixels PIX adjacents. Les pixels PIX de la matrice 101 du capteur d'images 100 présentent par exemple tous une forme sensiblement carrée. Les pixels PIX de la matrice 101 du capteur d'images 100 ont par exemple tous des dimensions latérales identiques, aux dispersions de fabrication près. La matrice 101 présente par exemple, selon les lignes et selon les colonnes de pixels PIX, un pas constant, aux dispersions de fabrication près. À titre d'exemple, la matrice 101 comporte au moins mille lignes de pixels PIX, par exemple au moins deux mille lignes de pixels PIX, et au moins mille colonnes de pixels PIX.
Dans l'exemple illustré en , la matrice 101 comporte un premier groupe 101A (REGION 1) de pixels PIX adjacents et un deuxième groupe 101B (REGION 2) de pixels PIX adjacents, distinct du premier groupe 101A de pixels PIX. Plus précisément, dans cet exemple, le premier groupe 101A de pixels PIX comprend un ensemble de colonnes de pixels PIX consécutives de la matrice 101, et le deuxième groupe 101B de pixels PIX comprend un autre ensemble de colonnes de pixels PIX consécutives de la matrice 101. En outre, le deuxième groupe 101B de pixels PIX est adjacent au premier groupe 101A de pixels PIX, aucune colonne de pixels PIX de la matrice 101 n'étant située entre le premier groupe 101A et le deuxième groupe 101B de pixels PIX. À titre d'exemple, le premier groupe 101A de pixels PIX correspond aux colonnes de pixels PIX d'une moitié de la matrice 101 (la moitié gauche, dans l'orientation de la ) et le deuxième groupe 101B de pixels PIX correspond aux colonnes de pixels PIX de l'autre moitié de la matrice 101 (la moitié droite, dans l'orientation de la ), les groupes 101A et 101B présentant des nombres de pixels PIX sensiblement égaux. Chaque groupe 101A, 101B de pixels PIX comprend par exemple environ six cent colonnes de pixels PIX consécutives de la matrice 101.
Dans l'exemple représenté, les pixels PIX du premier groupe 101A sont connectés à un premier circuit de lecture 103A (ROIC 1) et les pixels PIX du deuxième groupe 101B sont connectés à un deuxième circuit de lecture 103B (ROIC 2) du capteur d'images 100. Plus précisément, comme cela sera décrit ultérieurement en détail en relation avec les figures 3 et 5, les pixels PIX d'une même colonne du premier groupe 101A sont par exemple interconnectés et connectés au premier circuit de lecture 103A, et les pixels PIX d'une même colonne du deuxième groupe 101B sont par exemple interconnectés et connectés au deuxième circuit de lecture 103B.
Dans l'exemple illustré en les circuits de lecture 103A et 103B sont connectés à une même unité de commande 105 (UC), par exemple un microcontrôleur. L'unité de commande 105 est par exemple configurée pour commander les circuits de lecture 103A et 103B et pour analyser des données provenant des pixels PIX de la matrice 101.
En outre, dans l'exemple représenté, les pixels PIX du premier groupe 101A sont connectés à un premier circuit de commande 107A (GOA 1) et les pixels PIX du deuxième groupe 101B sont connectés à un deuxième circuit de commande 107B (GOA 2) du capteur d'images 100. Dans cet exemple, chaque ligne de pixels PIX de la matrice est scindée en des première et deuxième portions de ligne, dont les pixels font partie du premier groupe 101A et du deuxième groupe 101B, respectivement. Plus précisément, comme cela sera décrit ultérieurement en détail en relation avec les figures 3 et 5, les pixels PIX du premier groupe 101A faisant partie d'une même première portion de ligne sont par exemple interconnectés et connectés au premier circuit de commande 107A, et les pixels PIX du deuxième groupe 101B faisant partie d'une même deuxième portion de ligne sont par exemple interconnectés et connectés au deuxième circuit de commande 107B.
On a représenté en un exemple de capteur d'images 100 dans lequel chaque groupe 101A, 101B de pixels PIX de la matrice 101 est relié à un seul circuit de commande 107A, 107B et à un seul circuit de lecture 103A, 103B. A titre d'exemple, les circuits 107A, 107B, 103A et 103b sont intégrés respectivement dans des puces de circuits intégrés distinctes. À titre d'exemple, chaque circuit de commande 107A, 107B est intégré dans une seule puce de circuit intégré et chaque circuit de lecture 103A, 103B est intégré dans une seule puce de circuit intégré. Cet exemple n'est toutefois pas limitatif. A titre de variante, chaque circuit de commande 107A, 107B peut être divisé en plusieurs sous-circuits de commande, par exemple identiques ou similaires, reliés respectivement à différents sous-ensembles de portions de lignes de pixels PIX, et/ou chaque circuit de lecture 103A, 103B peut être divisé en plusieurs sous-circuits de lecture, par exemple identiques ou similaires, reliés respectivement à différents sous-ensembles de colonnes de pixels PIX. Chaque circuit de lecture 103A, 103B peut par exemple être divisé en plusieurs sous-circuits de lecture interfacés entre eux, chaque sous-circuit de lecture étant connecté à un sous-ensemble de colonnes consécutives de pixels PIX du groupe 101A, 101B auquel est connecté le circuit de lecture 103A, 103B. À titre d'exemple, les différents sous-circuits de commande sont intégrés dans des puces de circuit intégré distinctes et les différents sous-circuits de lecture sont intégrés dans des puces de circuit intégré distinctes.
Un avantage du capteur d'images 100 décrit ci-dessus en relation avec la tient au fait que les groupes 101A, 101B de pixels PIX de la matrice 101 peuvent être commandés de façon séparée, par exemple dans un cas où un objet, par exemple un doigt d'un utilisateur, dont on souhaite capturer une image est situé à l'aplomb d'au moins une partie des pixels de l'un des groupes 101A, 101B et pas à l'aplomb des pixels de l'autre groupe 101B, 101A. Cela permet un gain de temps dans un cas où l'on souhaite acquérir une image en utilisant une partie seulement du capteur, par exemple les pixels PIX du premier groupe 101A, l'autre partie du capteur, les pixels PIX du deuxième groupe 101B, dans cet exemple, n'étant pas utilisés. En particulier, ceci permet de réduire le temps de transfert de l'image vers l'unité de commande 105. Cela permet en outre une consommation énergétique moindre.
La représente, de façon schématique et partielle, un autre capteur d'images 200 selon un mode de réalisation. Le capteur d'images 200 est par exemple destiné à être intégré dans un capteur d'empreintes digitales, non illustré en . Le capteur d'images 200 de la comprend des éléments communs avec le capteur d'images 100 de la . Ces éléments communs ne seront pas détaillés à nouveau ci-après.
Le capteur d'images 200 de la diffère du capteur d'images 100 de la principalement en ce que la matrice 101 de pixels PIX du capteur d'images 200 comporte des premier, deuxième, troisième et quatrième groupes 201A (REGION 1), 201B (REGION 2), 201C (REGION 3) et 201D (REGION 4) de pixels PIX adjacents. Dans l'exemple illustré en , chaque groupe 201A, 201B, 201C, 201D de pixels PIX est distinct des autres groupes 201A, 201B, 201C, 201D de pixels PIX. À titre d'exemple, chaque groupe 201A, 201B, 201C, 201D de pixels PIX correspond à un quart de la matrice 101 (les quarts supérieur gauche, supérieur droit, inférieur gauche et inférieur droit, respectivement, dans l'orientation de la ). Dans l'exemple représenté, chaque ligne de pixels PIX de la matrice 101 est scindée en une première portion de ligne, dont les pixels PIX font partie du premier groupe 201A ou du troisième groupe 201C, et une deuxième portion de ligne, dont les pixels PIX font partie du deuxième groupe 201B ou du quatrième groupe 201D, respectivement. En outre, chaque colonne de pixels PIX est scindée en une première portion de colonne, dont les pixels PIX font partie du premier groupe 201A ou du deuxième groupe 201B, et une deuxième portion de colonne, dont les pixels PIX font partie du troisième groupe 201B ou du quatrième groupe 201D, respectivement.
Dans l'exemple représenté, les premier, deuxième, troisième et quatrième groupes 201A, 201B, 201C et 201D de pixels PIX sont connectés à des premier, deuxième, troisième et quatrième circuits de lecture 203A (ROIC 1), 203B (ROIC 2), 203C (ROIC 3) et 203D (ROIC 4), respectivement. Plus précisément, comme cela sera décrit ultérieurement en détail en relation avec les figures 4 et 6 :
– les pixels PIX du premier groupe 201A faisant partie d'une même première portion de colonne sont par exemple interconnectés et connectés au premier circuit de lecture 203A ;
– les pixels PIX du deuxième groupe 201B faisant partie d'une même première portion de colonne sont par exemple interconnectés et connectés au deuxième circuit de lecture 203B ;
– les pixels PIX du troisième groupe 201C faisant partie d'une même deuxième portion de colonne sont par exemple interconnectés et connectés au troisième circuit de lecture 203C ; et
– les pixels PIX du quatrième groupe 201D faisant partie d'une même deuxième portion de colonne sont par exemple interconnectés et connectés au quatrième circuit de lecture 203D.
Dans l'exemple illustré en les circuits de lecture 203A, 203B, 203C et 203D sont connectés à l'unité de commande 105 (UC).
En outre, dans l'exemple représenté, les premier, deuxième, troisième et quatrième groupes 201A, 201B, 201C et 201D de pixels PIX sont connectés à des premier, deuxième, troisième et quatrième circuits de commande 207A (GOA 1), 207B (GOA 2), 207C (GOA 3) et 207D (GOA 4), respectivement. Plus précisément, comme cela sera décrit ultérieurement en détail en relation avec les figures 4 et 6 :
– les pixels PIX du premier groupe 201A faisant partie d'une même première portion de ligne sont par exemple interconnectés et connectés au premier circuit de commande 207A ;
– les pixels PIX du deuxième groupe 201B faisant partie d'une même deuxième portion de ligne sont par exemple interconnectés et connectés au deuxième circuit de commande 207B ;
– les pixels PIX du troisième groupe 201C faisant partie d'une même première portion de ligne sont par exemple interconnectés et connectés au troisième circuit de commande 207C ; et
– les pixels PIX du quatrième groupe 201D faisant partie d'une même deuxième portion de ligne sont par exemple interconnectés et connectés au quatrième circuit de commande 207D.
On a représenté en un exemple de capteur d'images 200 dans lequel chaque groupe 201A, 201B, 201C, 201D de pixels PIX de la matrice 101 est relié à un seul circuit de commande 207A, 207B, 207C, 207D et à un seul circuit de lecture 203A, 203B, 203C, 203D. A titre d'exemple, les circuits 207A, 207B, 207C, 207D, 203A, 203B, 203C et 203D sont intégrés respectivement dans des puces de circuits intégrés distinctes À titre d'exemple, chaque circuit de commande 207A, 207B, 207C, 207D est intégré dans une seule puce de circuit intégré et chaque circuit de lecture 203A, 203B, 203C, 203D est intégré dans une seule puce de circuit intégré. Cet exemple n'est toutefois pas limitatif. A titre de variante, chaque circuit de commande 207A, 207B, 207C, 207D peut être divisé en plusieurs sous-circuits de commande et/ou chaque circuit de lecture 203A, 203B, 203C, 203D peut être divisé en plusieurs sous-circuits de lecture, par exemple de façon similaire à ce qui a été décrit précédemment en relation avec la pour les circuits de commande 107A, 107B et les circuits de lecture 103A, 103B du capteur d'images 100.
Le capteur d'images 200 de la présente des avantages analogues à ceux du capteur d'images 100 de la . Du fait de la présence des quatre groupes de pixels 201A, 201B, 201C et 201D reliés chacun à un circuit de lecture 203A, 203B, 203C, 203D et à un circuit de commande 207A, 207B, 207C, 207D, le capteur d'images 200 permet avantageusement de bénéficier de quatre zones d'acquisition d'images pouvant être commandées indépendamment les unes des autres.
La est un schéma électrique illustrant un exemple de réalisation du capteur d'images 100 de la .
Dans l'exemple illustré en , chaque pixel PIX de la matrice 101 comporte un photodétecteur 303, par exemple une diode photosensible ou photodiode, dont une anode est connectée à un nœud 305 d'application d'un potentiel de polarisation VBIAS et une cathode connectée à un nœud 307 de stockage de charges photogénérées par le photodétecteur 303. Dans cet exemple, chaque pixel PIX de la matrice 101 présente une architecture de type "1T". Plus précisément, chaque pixel PIX comporte un transistor de transfert 309, par exemple un transistor à effet de champ, dont une borne de conduction (par exemple le drain) est connectée au nœud 307 et dont une autre borne de conduction (par exemple la source) est connectée à un nœud 311 de collecte de charges. Dans l'exemple représenté, les nœuds 305 des pixels PIX faisant partie d'une même colonne de la matrice 101 sont interconnectés par une piste conductrice 313 portée au potentiel de polarisation VBIAS. En outre, dans cet exemple, les nœuds 311 des pixels PIX faisant partie d'une même colonne de la matrice 101 sont interconnectés par une piste conductrice 315.
À titre d'exemple, les photodétecteurs 303 sont des photodétecteurs organiques, c'est-à-dire des photodétecteurs comprenant au moins une couche de photoconversion, ou couche active, en au moins un matériau organique. Les transistors de transfert 309 sont par exemple des transistors en couches minces ("Thin-Film Transistor" - TFT, en anglais). Les photodétecteurs 303 et les transistors 309 sont par exemple formés sur un même substrat de support, sur lequel est en outre formé un réseau d'interconnexion des pixels PIX.
Le circuit de commande 107A du premier groupe 101A de pixels PIX et le circuit de commande 107B du deuxième groupe 101B de pixels PIX sont par exemple de type "grille sur réseau" ("Gate On Array" - GOA, en anglais). Dans cet exemple, le premier circuit de commande 107A comporte, pour chaque première portion de ligne de pixels PIX à laquelle il est connecté, un commutateur 321A connecté à une piste conductrice 323A interconnectant des bornes de commande (grilles) des transistors de transfert 309 des pixels PIX de la première portion de ligne. De façon analogue, le deuxième circuit de commande 107B comporte, pour chaque deuxième portion de ligne de pixels PIX à laquelle il est connecté, un commutateur 321B connecté à une piste conductrice 323B interconnectant des bornes de commande (grilles) des transistors de transfert 309 des pixels PIX de la deuxième portion de ligne. Les pistes conductrices 323A sont électriquement isolées des pistes conductrices 323B.
Dans l'exemple représenté, chaque commutateur 321A, 323B est par exemple de type unipolaire bidirectionnel ("Single Pole Double Throw" - SPDT, en anglais) et comporte plus précisément une borne d'entrée IN connectée à la piste conductrice 323A, une première borne de sortie OUT1 connectée à un nœud 325 d'application d'un potentiel VON, par exemple un potentiel haut, et une deuxième borne de sortie OUT2 connectée à un nœud 327 d'application d'un potentiel VOFF, par exemple un potentiel bas, par exemple la masse. Plus précisément, les valeurs des potentiels VON et VOFF sont par exemple respectivement choisies de sorte que les transistors 309 des pixels PIX d'une même portion de ligne soient à l'état passant lorsque la borne d'entrée IN du commutateur 321A, 321B de la portion de ligne est connectée à la première borne de sortie OUT1, portée au potentiel VON, et à l'état bloqué lorsque la borne d'entrée IN du commutateur 321A, 321B de la portion de ligne est connectée à la deuxième borne de sortie OUT2, portée au potentiel VOFF.
Dans l'exemple illustré en , le premier circuit de lecture 103A du capteur d'images 100 comporte, pour chaque colonne de pixels PIX du premier groupe 101A de la matrice 101, un circuit 329A d'intégration des charges photogénérées, par exemple des électrons photogénérés, par les photodétecteurs 303 des pixels PIX de la colonne. De façon analogue, le deuxième circuit de lecture 103B du capteur d'images 100 comporte, pour chaque colonne de pixels PIX du deuxième groupe 101B de la matrice 101, un circuit 329B d'intégration des charges photogénérées, par exemple des électrons photogénérés, par les photodétecteurs 303 des pixels PIX de la colonne. Dans l'exemple représenté, chaque circuit 329A est connecté à la piste conductrice 315 interconnectant les bornes de conduction 311 des pixels PIX de la colonne correspondante du premier groupe 101A et chaque circuit 329B est connecté à la piste conductrice 315 interconnectant les bornes de conduction 311 des pixels PIX de la colonne correspondante du deuxième groupe 101A.
Des étapes de fonctionnement du capteur d'images 100 vont maintenant être décrites en relation avec la dans un cas où l'on souhaite capturer une image en utilisant uniquement les pixels PIX du premier groupe 101A de la matrice 101 du capteur d'images 100.
Au cours d'une première étape d'exposition, des charges photogénérées par les photodétecteurs 303 des pixels PIX de la matrice 101 sont accumulées aux nœuds de stockage 307. La première étape d'exposition correspond par exemple à une situation où les photodétecteurs 303 des pixels PIX de la matrice 101 sont exposés à de la lumière, mais où l'on ne souhaite pas capturer une image. Au cours de la première étape d'exposition, les commutateurs 321A du circuit de commande 107A et les commutateurs 321B du circuit de commande 107B ont leur borne d'entrée IN connectée à leur deuxième borne de sortie OUT2, le potentiel VOFF étant ainsi appliqué, via les pistes conductrices 323A, 323B, respectivement, aux grilles des transistors 309 des premier et deuxième groupes 101A, 101B de pixels PIX de sorte que les transistors 309 soient à l'état bloqué.
Au cours d'une étape de réinitialisation, postérieure à la première étape d'exposition, les charges photogénérées, préalablement accumulées aux nœuds de stockage 307 lors de la première étape d'exposition, sont évacuées par les circuits d'intégration 329A du circuit de lecture 103A.
Pour cela, au cours de l'étape de réinitialisation, les commutateurs 321A du circuit de commande 107A sont commandés séquentiellement, les uns après les autres, pour connecter leur borne d'entrée IN à leur première borne de sortie OUT1, le potentiel VON étant ainsi appliqué, via les pistes conductrices 323A, aux grilles des transistors de transfert 309 d'une même première portion de ligne de pixels PIX du premier groupe 101A de sorte que les transistors 309 soient à l'état passant. On transfère ainsi successivement, par exemple portion de ligne après portion de ligne, les charges photogénérées préalablement accumulées aux nœuds de stockage 307 des pixels PIX des différentes premières portions de lignes du premier groupe 101A de pixels PIX de la matrice 101 vers les circuits d'intégration 329A du circuit de lecture 103A.
Plus précisément, on commande par exemple d'abord le commutateur 321A connecté à la piste conductrice 323A de l'une des premières portions de lignes de pixels PIX de la matrice 101, par exemple la première portion de la ligne supérieure dans l'orientation de la , de sorte à appliquer le potentiel VON sur les grilles des transistors de transfert 309 de cette première portion de ligne. Cela a pour effet de transférer, ou vider, les charges photogénérées depuis les nœuds de stockage 307 des pixels PIX de la première portion de ligne vers les circuits d'intégration 329A, chaque nœud 307 étant relié à l'un des circuits 329A du premier circuit de lecture 103A durant cette opération. Les charges photogénérées en provenance des pixels PIX de la première portion de ligne sont alors évacuées via une sortie des circuits 329A. Une fois les charges évacuées, on commande par exemple le commutateur 321A connecté à la première portion de ligne de pixels PIX dont on vient de transférer les charges de sorte à appliquer le potentiel VOFF sur les grilles des transistors de transfert 309 de cette ligne, afin d'isoler les nœuds de stockage 307 des pixels PIX de cette première portion de ligne par rapport aux circuits d'intégration 329A. On répète ensuite les opérations ci-dessus sur une autre première portion de ligne de pixels PIX, par exemple une première portion de ligne adjacente à la première portion de ligne dont on vient de transférer les charges. Toutes les première portions de lignes de pixels PIX du premier groupe 101A de la matrice 101 sont ainsi balayées séquentiellement, par exemple de haut en bas dans l'orientation de la .
À titre d'exemple, l'étape de réinitialisation débute par exemple à un instant où au moins un doigt est placé sur le capteur d'images 100, à l'aplomb du premier groupe 101A de pixels PIX de la matrice 101.
Lors d'une deuxième étape d'exposition, des charges photogénérées par les photodétecteurs 303 des pixels PIX du premier groupe 101A de la matrice 101 sont à nouveau accumulées aux nœuds de stockage 307. À la différence de la première étape d'exposition précédemment décrite, la deuxième étape d'exposition correspond par exemple à une situation où les photodétecteurs 303 des pixels PIX de la matrice 101 sont exposés à de la lumière et où l'on souhaite capturer une image. La deuxième étape d'exposition présente par exemple une durée déterminée ajustée en fonction d'une luminosité ambiante, appelée durée d'intégration. Pour chaque portion de ligne de pixels PIX, la deuxième étape d'exposition débute au moment de l'ouverture (blocage) des transistors de transfert de la portion de ligne, suivant la réinitialisation.
Le procédé de commande du capteur d'images 100 comprend en outre une étape d'acquisition, postérieure à la deuxième étape d'exposition. À la différence de l'étape de réinitialisation, durant laquelle les charges photogénérées accumulées aux nœuds de stockage 307 des pixels PIX de la matrice 101 sont évacuées sans être intégrées, on prévoit, lors de l'étape d'acquisition, d'intégrer les charges photogénérées provenant des pixels PIX des premières portions de lignes du premier groupe 101A de la matrice 101.
Au cours de l'étape d'acquisition, les commutateurs 321A du premier circuit de commande 107A sont commandés séquentiellement, portion de ligne après portion ligne, de façon à transférer les charges photogénérées préalablement accumulées aux nœuds de stockage 307 des pixels PIX des différentes premières portions de lignes du premier groupe 101A de la matrice 101 vers les circuits d'intégration 329A du premier circuit de lecture 103A. La commande des commutateurs 321A s'effectue par exemple de façon analogue à ce qui a été précédemment exposé ci-dessus en relation avec l'étape de réinitialisation.
Bien que l'on ait décrit ci-dessus en relation avec la un cas dans lequel on souhaite capturer une image en utilisant uniquement les pixels PIX du premier groupe 101A de la matrice 101 du capteur d'images 100, les étapes ci-dessus sont bien entendu transposables par la personne du métier à un cas où l'on souhaite capturer une image en utilisant uniquement les pixels PIX du deuxième groupe 101B à partir des indications de la présente description.
À titre d'exemple, chaque circuit d'intégration 329A, 329B comporte un amplificateur opérationnel, non représenté en , dont une entrée inverseuse est connectée à une borne d'entrée connectée à la piste conductrice 315, dont une entrée non inverseuse est connectée à un nœud d'application d'un potentiel de référence, par exemple la masse, et dont une sortie est connectée à une borne de sortie du circuit 329A, 329B. Dans cet exemple, chaque circuit 329A, 329B comporte en outre une capacité, par exemple un condensateur, et un commutateur, non détaillés en . La capacité et le commutateur sont par exemple associés en parallèle entre la borne d'entrée et la borne de sortie du circuit 329A, 329B.
Dans l'exemple où l'on utilise uniquement le premier groupe 101A de pixels PIX pour acquérir une image, les charges photogénérées par les photodétecteurs 303 des pixels PIX sont, lors de l'étape de réinitialisation, transférées depuis les nœuds de stockage 307 vers le circuit de lecture 103A par l'intermédiaire des transistors 309 et des pistes conductrices 315 connectées aux bornes d'entrée des circuits d'intégration 329A. Lorsque le commutateur du circuit 329A est à l'état fermé, les charges photogénérées ne s'accumulent pas aux bornes de la capacité et sont directement évacuées par la borne de sortie du circuit 329A. En revanche, lors de l'étape d'acquisition, le commutateur du circuit 329A est à l'état ouvert et les charges photogénérées s'accumulent aux bornes de la capacité. L'amplificateur opérationnel fournit alors, en sortie, un signal fonction d'une quantité de charges photogénérées accumulées aux bornes de la capacité. Ce signal est par exemple ensuite transmis à un ou plusieurs autres circuits du capteur d'images 100, par exemple à des circuits de double échantillonnage corrélé ("Correlated Double Sampling" - CDS, en anglais) et de conversion analogique-numérique ("Analog-Digital Converter" - ADC, en anglais).
La est un schéma électrique illustrant un exemple de réalisation du capteur d'images 200 de la . L'exemple de réalisation du capteur d'images 200 de la comprend des éléments communs avec l'exemple de réalisation du capteur d'images 100 de la . Ces éléments communs ne seront pas détaillés à nouveau ci-après.
Dans cet exemple :
– le premier circuit de commande 207A comporte, pour chaque première portion de ligne de pixels PIX du premier groupe 201A à laquelle il est connecté, un commutateur 421A connecté à une piste conductrice 423A interconnectant les bornes de commande (grilles) des transistors de transfert 309 des pixels PIX de la première portion de ligne du premier groupe 201A ;
– le deuxième circuit de commande 207B comporte, pour chaque deuxième portion de ligne de pixels PIX du deuxième groupe 201B à laquelle il est connecté, un commutateur 421B connecté à une piste conductrice 423B interconnectant les bornes de commande des transistors de transfert 309 des pixels PIX de la deuxième portion de ligne du deuxième groupe 201B ;
– le troisième circuit de commande 207C comporte, pour chaque première portion de ligne de pixels PIX du troisième groupe 201C à laquelle il est connecté, un commutateur 421C connecté à une piste conductrice 423C interconnectant les bornes de commande des transistors de transfert 309 des pixels PIX de la première portion de ligne du troisième groupe 201C ; et
– le quatrième circuit de commande 207D comporte, pour chaque deuxième portion de ligne de pixels PIX du quatrième groupe 201D à laquelle il est connecté, un commutateur 421D connecté à une piste conductrice 423D interconnectant les bornes de commande des transistors de transfert 309 des pixels PIX de la deuxième portion de ligne du quatrième groupe 201D.
Les pistes conductrices 423A, 423B, 423C et 423D sont électriquement isolées entre elles.
Dans l'exemple représenté, chaque commutateur 421A, 423B, 423C, 423D est par exemple de type unipolaire bidirectionnel et comporte plus précisément une borne d'entrée IN connectée à la piste conductrice 423A, 423B, 423C et 423D, respectivement, une première borne de sortie OUT1 connectée au nœud 325 d'application du potentiel VON et une deuxième borne de sortie OUT2 connectée au nœud 327 d'application du potentiel VOFF.
Dans l'exemple de réalisation du capteur d'images 200 illustré en :
– le premier circuit de lecture 203A comporte, pour chaque première portion de colonne de pixels PIX du premier groupe 201A, un circuit 429A d'intégration des charges photogénérées par les photodétecteurs 303 des pixels PIX de la première portion de colonne du premier groupe 201A ;
– le deuxième circuit de lecture 203B comporte, pour chaque première portion de colonne de pixels PIX du deuxième groupe 201B, un circuit 429B d'intégration des charges photogénérées par les photodétecteurs 303 des pixels PIX de la première portion de colonne du deuxième groupe 201B ;
– le troisième circuit de lecture 203C comporte, pour chaque deuxième portion de colonne de pixels PIX du troisième groupe 201C, un circuit 429C d'intégration des charges photogénérées par les photodétecteurs 303 des pixels PIX de la deuxième portion de colonne du troisième groupe 201C ; et
– le quatrième circuit de lecture 203D comporte, pour chaque deuxième portion de colonne de pixels PIX du quatrième groupe 201D, un circuit 429D d'intégration des charges photogénérées par les photodétecteurs 303 des pixels PIX de la deuxième portion de colonne du quatrième groupe 201D.
Les circuits 429A, 429B, 429C et 429D du capteur d'images 200 sont par exemple identiques ou similaires aux circuits 329A, 329B du capteur d'images 100.
Dans l'exemple représenté :
– chaque circuit 429A du premier circuit de lecture 203A est connecté à une piste conductrice 415A interconnectant les bornes de conduction 311 des pixels PIX d'une même première portion de colonne du premier groupe 201A ;
– chaque circuit 429B du deuxième circuit de lecture 203B est connecté à une piste conductrice 415B interconnectant les bornes de conduction 311 des pixels PIX d'une même première portion de colonne du deuxième groupe 201B ;
– chaque circuit 429C du troisième circuit de lecture 203C est connecté à une piste conductrice 415C interconnectant les bornes de conduction 311 des pixels PIX d'une même deuxième portion de colonne du troisième groupe 201C ; et
– chaque circuit 429D du quatrième circuit de lecture 203D est connecté à une piste conductrice 415D interconnectant les bornes de conduction 311 des pixels PIX d'une même deuxième portion de colonne du quatrième groupe 201D.
Dans l'exemple illustré en , les nœuds 305 des pixels PIX faisant partie d'une même colonne de la matrice 101 sont interconnectés par la piste conductrice 313 portée au potentiel de polarisation VBIAS. Dans cet exemple, les pistes conductrices 313 sont connectées au troisième circuit de lecture 203C, pour les colonnes de pixels faisant partie des premier et troisième groupes 201A et 201C, ou au quatrième circuit de lecture 203D, pour les colonnes de pixels faisant partie des deuxième et quatrième groupes 201B et 201D.
À titre de variante, on pourrait prévoir un premier ensemble de pistes conductrices, interconnectant chacune les nœuds 305 des pixels PIX faisant partie d'une même première portion de colonne de la matrice 101, et un deuxième ensemble de pistes conductrices, électriquement isolées des pistes conductrices du premier ensemble, interconnectant chacune les nœuds 305 des pixels PIX faisant partie d'une même deuxième portion de colonne de la matrice 101. Dans ce cas, le potentiel VBIAS est par exemple appliqué par les circuits de lecture 203A, 203B, 203C et 203D aux portions des colonnes de pixels PIX des groupes 201A, 201B, 201C et 201D, respectivement.
La est une vue de dessus, schématique et partielle, illustrant un exemple de réalisation d'un réseau d'interconnexion des pixels PIX du capteur d'images 100 de la . À des fins de simplification, seule une partie du réseau d'interconnexion des pixels PIX de la matrice 101 a été représentée en afin de ne pas surcharger le dessin.
Dans l'exemple représenté, le réseau d'interconnexion comprend deux niveaux métalliques conducteurs M1 et M2 superposés et séparés par un niveau isolant (non visible en ). Le réseau d'interconnexion peut en outre comporter des vias métalliques (non représentés) connectant les deux niveaux métalliques M1 et M2 à travers le niveau isolant.
La fabrication du réseau d'interconnexion comprend par exemple les étapes successives suivantes.
Lors d'une première étape de dépôt, on forme une pluralité de pistes conductrices 323 sensiblement parallèles à la direction des lignes de la matrice 101 de pixels PIX (direction horizontale, dans l'orientation de la ). Chaque piste conductrices 323 interconnecte par exemple les électrodes de commande de tous les pixels PIX d'une même ligne de la matrice. Les éléments conducteurs formés lors de cette première étape de dépôt définissent le premier niveau conducteur M1 du réseau d'interconnexion.
Lors d'une étape de gravure, on scinde les pistes conductrices 323, par exemple en retirant des portions des pistes conductrice 323 situées entre deux colonnes de pixels adjacentes de la matrice 101. On délimite ainsi les premier et deuxième groupes 101A, 101B de pixels PIX et on forme les pistes conductrices 323A et 323B électriquement isolées.
Lors d'une troisième étape de dépôt, on recouvre les pistes conductrices 323A et 323B d'un matériau isolant (non visible sur la figure).
Lors d'une troisième étape de dépôt, on forme sur le matériau isolant les pistes conductrices 315 sensiblement parallèles à la direction des colonnes de la matrice 101 de pixels PIX (direction verticale, dans l'orientation de la ).
Comme cela apparaît sur la , le pas des pixels est constant dans toute la matrice 101. En particulier, au niveau de la zone d'interruption des pistes conductrices 323, la distance, dans la direction des lignes, entre la dernière colonne du groupe 101A et la première colonne du groupe 101B est égale à la distance entre deux colonnes adjacentes quelconques du groupe 101A ou du groupe 101B.
La est une vue de dessus, schématique et partielle, illustrant un exemple de réalisation d'un réseau d'interconnexion des pixels PIX du capteur d'images 200 de la . À des fins de simplification, seule une partie du réseau d'interconnexion des pixels PIX de la matrice 101 a été représentée en afin de ne pas surcharger le dessin.
Le réseau d'interconnexion de la comprend des éléments communs avec le réseau d'interconnexion de la . Ces éléments communs ne seront pas détaillés à nouveau ci-après. Le réseau d'interconnexion de la diffère du réseau d'interconnexion de la principalement en ce que les pistes conductrices 315, sensiblement parallèles à la direction des colonnes de la matrice 101 de pixels PIX (direction verticale, dans l'orientation de la ), sont scindées chacune en deux portions pour former les pistes 415A et 415C, pour les premier et troisième groupes 201A et 201C de pixels PIX, et les pistes 415B et 415D, pour les deuxième et quatrième groupes 201B et 201D de pixels PIX.
À titre d'exemple, le réseau d'interconnexion du capteur d'images 200 est obtenu par des étapes de fabrication similaires à celles précédemment décrites en relation avec la pour le réseau d'interconnexion du capteur d'images 100, le procédé comprenant en outre une deuxième étape de gravure, par exemple postérieure à la troisième étape de dépôt, de sorte à scinder les pistes conductrices 315.
Comme cela apparaît sur la , le pas des pixels est constant dans toute la matrice 101. En particulier, au niveau de la zone d'interruption des pistes conductrices 323, la distance, dans la direction des lignes, entre la dernière colonne des groupes 201A et 201C et la première colonne des groupe 201B et 201D est égale à la distance entre deux colonnes adjacentes quelconques des groupes 201A et 201C ou des groupes 201B et 201D. De plus, au niveau de la zone d'interruption des pistes conductrices 315, la distance, dans la direction des colonnes, entre la dernière ligne des groupe 201A et 201B et la première ligne des groupes 201C et 201D est égale à la distance entre deux lignes adjacentes quelconques des groupes 201A et 201B ou des groupes 201C et 201D.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. On a décrit en relation avec la un exemple de réalisation dans lequel des pistes conductrices d'interconnexion horizontales sont interrompues de façon à diviser la matrice en deux groupes de colonnes distincts. A titre de variante, on pourra prévoir un capteur dans lequel les pistes conductrices d'interconnexion horizontales sont ininterrompues, et des pistes d'interconnexion verticales sont interrompues de façon à diviser la matrice en deux groupes de lignes distincts. Chaque groupe de ligne peut alors comprendre un circuit de lecture 103 spécifique et un circuit de commande 107 spécifique.
Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (10)

  1. Capteur d'images comprenant un substrat de support et une matrice (101) de pixels (PIX) formée sur le substrat de support, les pixels de la matrice étant arrangés de façon régulière, à pas constant, selon des lignes et des colonnes, chaque pixel (PIX) comportant au moins une photodiode (308) et un transistor de transfert (309), dans lequel :
    A) chaque ligne de pixels est divisée en des première et deuxième portions de ligne adjacentes, une première piste conductrice de ligne (323A ; 423A, 423C) interconnectant des premières bornes des transistors des pixels de la première portion de ligne, et une deuxième piste conductrice de ligne (323B ; 423B, 423D) isolée électriquement de la première piste conductrice de ligne interconnectant des premières bornes des transistors des pixels de la deuxième portion de ligne ; et/ou
    B) chaque colonne de pixels est divisée en des première et deuxième portions de colonne adjacentes, une première piste conductrice de colonne (415A, 415B) interconnectant des deuxième bornes des transistors des pixels de la première portion de colonne, et une deuxième piste conductrice de colonne (415C, 415D) isolée électriquement de la première piste conductrice de colonne interconnectant des premières bornes des transistors des pixels de la deuxième portion de ligne.
  2. Capteur selon la revendication 1 dans son option A), dans lequel les pixels des premières portions de ligne définissent une première région (101A) et les pixels des deuxièmes portions de ligne définissent une deuxième région (101B), les pixels (PIX) de la première région (101A) étant connectés à un même premier circuit de lecture (103A) du capteur et à un même premier circuit de commande (107A) du capteur, et les pixels (PIX) de la deuxième région (101B) étant connectés à un même deuxième circuit de lecture (103B) du capteur et à un même deuxième circuit de commande (107B) du capteur.
  3. Capteur selon la revendication 2, dans lequel chacune des première (101A) et deuxième (101B) régions comprend un nombre de pixels égal à environ une moitié du nombre total de pixels de la matrice (101).
  4. Capteur selon la revendication 1 dans ses options A) et B), dans lequel les pixels (PIX) des premières portions de ligne et des premières portions de colonne définissent une première région (201A), les pixels (PIX) des deuxièmes portions de ligne et des premières portions de colonne définissent une deuxième région (201B), les pixels (PIX) des premières portions de ligne et des deuxièmes portions de colonne définissent une troisième région (201C), et les pixels (PIX) des deuxièmes portions de ligne et des deuxièmes portions de colonne définissent une quatrième région (201D), les pixels (PIX) de la première région (201A) étant connectés à un même premier circuit de lecture (203A) du capteur et à un même premier circuit de commande (207A) du capteur, les pixels (PIX) de la deuxième région (201B) étant connectés à un même deuxième circuit de lecture (203B) du capteur et à un même deuxième circuit de commande (207B) du capteur, les pixels (PIX) de la troisième région (201C) étant connectés à un même troisième circuit de lecture (203C) du capteur et à un même troisième circuit de commande (207C) du capteur, et les pixels (PIX) de la quatrième région (201D) étant connectés à un même quatrième circuit de lecture (203D) du capteur et à un même quatrième circuit de commande (207D) du capteur.
  5. Capteur selon la revendication 4, dans lequel chacune des première (201A), deuxième (201B), troisième (201C) et quatrième (201D) régions comprend un nombre de pixels égal à environ un quart du nombre total de pixels de la matrice (101).
  6. Capteur selon l'une quelconque des revendications 1 à 5, dans lequel les premières bornes des transistors de transfert (309) sont des bornes de grille, et les deuxièmes bornes des transistors de transfert (309) sont des bornes de source ou de drain.
  7. Capteur selon l'une quelconque des revendications 1 à 6, dans lequel les photodiodes (308) des pixels (PIX) sont des photodiodes organiques.
  8. Capteur selon l'une quelconque des revendications 1 à 7, dans lequel les transistors de transfert (309) des pixels (PIX) sont des transistors TFT.
  9. Capteur d'empreintes digitales comportant un capteur d'images selon l'une quelconque des revendications 1 à 8.
  10. Procédé de fabrication d'un capteur d'images comprenant les étapes suivantes :
    a) former une matrice (101) de pixels (PIX) arrangés de façon régulière, à pas constant, selon des lignes et des colonnes, chaque pixel (PIX) comprenant au moins une photodiode (308) et un transistor de transfert (309) ; et
    b)
    - pour chaque ligne de pixels, former une piste conductrice de ligne interconnectant des premières bornes des transistors des pixels de la ligne puis graver localement ladite piste conductrice de ligne de façon à la diviser une première piste conductrice de ligne (323A ; 423A, 423C) et une deuxième piste conductrice de ligne (323B ; 423B, 423D) isolée électriquement de la première piste conductrice de ligne ; et/ou
    - pour chaque colonne de pixels, former une piste conductrice de colonne interconnectant des deuxièmes bornes des transistors des pixels de la colonne puis graver localement ladite piste conductrice de colonne de façon à la diviser une première piste conductrice de colonne (415A, 415B) et une deuxième piste conductrice de colonne (415C, 415D) isolée électriquement de la deuxième piste conductrice de colonne.
FR2114480A 2021-12-24 2021-12-24 Capteur d'images et procédé de fabrication d'un tel capteur Pending FR3131440A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
FR2114480A FR3131440A1 (fr) 2021-12-24 2021-12-24 Capteur d'images et procédé de fabrication d'un tel capteur
PCT/EP2022/087026 WO2023118166A1 (fr) 2021-12-24 2022-12-20 Capteur d'images et procede de fabrication d'un tel capteur
TW111149747A TW202333366A (zh) 2021-12-24 2022-12-23 圖像感測器與製造此感測器的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2114480 2021-12-24
FR2114480A FR3131440A1 (fr) 2021-12-24 2021-12-24 Capteur d'images et procédé de fabrication d'un tel capteur

Publications (1)

Publication Number Publication Date
FR3131440A1 true FR3131440A1 (fr) 2023-06-30

Family

ID=81328048

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2114480A Pending FR3131440A1 (fr) 2021-12-24 2021-12-24 Capteur d'images et procédé de fabrication d'un tel capteur

Country Status (3)

Country Link
FR (1) FR3131440A1 (fr)
TW (1) TW202333366A (fr)
WO (1) WO2023118166A1 (fr)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2871835A1 (fr) * 2012-07-06 2015-05-13 Sony Corporation Dispositif de formation d'image à semi-conducteur, procédé d'attaque pour dispositif de formation d'image à semi-conducteur, et dispositif électronique
EP3048645A1 (fr) * 2015-01-26 2016-07-27 Canon Kabushiki Kaisha Capteur d'image à état solide et caméra
EP3288081A1 (fr) * 2015-04-24 2018-02-28 Sony Corporation Élément d'imagerie à semi-conducteurs, dispositif à semi-conducteurs et instrument électronique
WO2020153123A1 (fr) * 2019-01-25 2020-07-30 ソニーセミコンダクタソリューションズ株式会社 Dispositif d'imagerie et appareil électronique
US20210067711A1 (en) * 2019-08-27 2021-03-04 Canon Kabushiki Kaisha Control apparatus of radiation imaging apparatus, control method of the same, and radiation imaging system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2871835A1 (fr) * 2012-07-06 2015-05-13 Sony Corporation Dispositif de formation d'image à semi-conducteur, procédé d'attaque pour dispositif de formation d'image à semi-conducteur, et dispositif électronique
EP3048645A1 (fr) * 2015-01-26 2016-07-27 Canon Kabushiki Kaisha Capteur d'image à état solide et caméra
EP3288081A1 (fr) * 2015-04-24 2018-02-28 Sony Corporation Élément d'imagerie à semi-conducteurs, dispositif à semi-conducteurs et instrument électronique
WO2020153123A1 (fr) * 2019-01-25 2020-07-30 ソニーセミコンダクタソリューションズ株式会社 Dispositif d'imagerie et appareil électronique
US20220086379A1 (en) * 2019-01-25 2022-03-17 Sony Semiconductor Solutions Corporation Image capturing device and electronic apparatus
US20210067711A1 (en) * 2019-08-27 2021-03-04 Canon Kabushiki Kaisha Control apparatus of radiation imaging apparatus, control method of the same, and radiation imaging system

Also Published As

Publication number Publication date
TW202333366A (zh) 2023-08-16
WO2023118166A1 (fr) 2023-06-29

Similar Documents

Publication Publication Date Title
US7825967B2 (en) Column-wise clamp voltage driver for suppression of noise in an imager
US12191331B2 (en) Image sensor
EP0367650B1 (fr) Dispositif photosensible du type à amplification du signal au niveau des points photosensibles
US6940551B2 (en) Active pixel sensor with noise cancellation
US20050224843A1 (en) High dynamic range pixel amplifier
US6587146B1 (en) Three transistor active pixel sensor architecture with correlated double sampling
CN113382183A (zh) 图像传感器及操作图像传感器的方法
FR2593343A1 (fr) Matrice d'elements photosensibles et son procede de fabrication, procede de lecture associe, et application de cette matrice a la prise de vue d'images
US12610646B2 (en) Image sensor
EP2315251A1 (fr) Capteur d'image à grille de transfert verticale et son procédé de fabrication
US20060181625A1 (en) CMOS image sensor with wide dynamic range
EP3767679B1 (fr) Pixel de capteur d'images
EP3289521B1 (fr) Capteur d'empreintes digitales ou palmaires
EP3386186B1 (fr) Capteur d'images
EP3487167B1 (fr) Capteur d'images à grande gamme dynamique
EP0341122A1 (fr) Photodétecteur matriciel à transfert de charges avec dispositif intégré de filtrage de charges
TWI842373B (zh) 成像裝置、光電裝置及用於操作成像裝置的方法
EP3931873A1 (fr) Capteur d'images couleur et infrarouge
US20060203111A1 (en) 3T pixel for CMOS image sensors with low reset noise and low dark current generation utilizing parametric reset
WO2023118166A1 (fr) Capteur d'images et procede de fabrication d'un tel capteur
US20250048759A1 (en) Pixel arrangement, pixel matrix, image sensor and method of operating a pixel arrangement
EP4138128A1 (fr) Dispositif de capture d'images
US11134213B2 (en) Pixel array and image sensor
FR3120264A1 (fr) Capteur de temps de vol indirect
FR3132979A1 (fr) Capteur de lumière ambiante

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20230630

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5