FR3142287A1 - Protection d’un circuit intégré contre des décharges électrostatiques - Google Patents

Protection d’un circuit intégré contre des décharges électrostatiques Download PDF

Info

Publication number
FR3142287A1
FR3142287A1 FR2212105A FR2212105A FR3142287A1 FR 3142287 A1 FR3142287 A1 FR 3142287A1 FR 2212105 A FR2212105 A FR 2212105A FR 2212105 A FR2212105 A FR 2212105A FR 3142287 A1 FR3142287 A1 FR 3142287A1
Authority
FR
France
Prior art keywords
pad
voltage limiter
voltage
limiter module
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2212105A
Other languages
English (en)
Other versions
FR3142287B1 (fr
Inventor
François Tailliet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
Original Assignee
STMicroelectronics International NV Switzerland
STMicroelectronics International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics International NV Switzerland, STMicroelectronics International NV filed Critical STMicroelectronics International NV Switzerland
Priority to FR2212105A priority Critical patent/FR3142287B1/fr
Priority to US18/512,292 priority patent/US12470058B2/en
Publication of FR3142287A1 publication Critical patent/FR3142287A1/fr
Application granted granted Critical
Publication of FR3142287B1 publication Critical patent/FR3142287B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/921—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the configuration of the interconnections connecting the protective arrangements, e.g. ESD buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

Des moyens de protection (MPESD) contre des décharges électrostatiques comportent un premier module limiteur de tension (PCL) ayant une première borne d’entrée (BE1) électriquement couplée à chaque premier plot d’entrée et/ou de sortie de signal (PDi) d’un circuit intégré par une première diode montée de façon à être polarisée en inverse lors du fonctionnement du circuit intégré, le premier module étant configuré de façon à être monté passant entre chaque premier plot (PDi) et un plot de masse (PVss) lors d’une décharge électrostatique positive sur l’un des premiers plots, un deuxième circuit limiteur de tension (LPCL) électriquement couplé et monté passant dans le même sens que le premier module, entre un plot d’alimentation externe (PVcc) et le plot de masse (PVss), ayant un nœud interne (BE2) apte à délivrer une tension d’alimentation interne (IVcc) audit domaine, et configuré pour, en présence d’une décharge électrostatique positive sur le plot d’alimentation, à être traversé par un courant (CR2) plus faible que le courant (CR1) traversant le premier module limiteur de tension, et une diode anti-retour (D21) électriquement connectée entre ladite première borne d’entrée (BE1) et le plot d’alimentation (PVcc). Figure pour l’abrégé : Figure 2

Description

Protection d’un circuit intégré contre des décharges électrostatiques
L’invention concerne les dispositifs électroniques, et notamment ceux destinés à la protection d’un circuit intégré contre les décharges électrostatiques (ESD : ElectroStatic Discharge), par exemple mais non limitativement ceux destinés à protéger des circuits intégrés de mémoires non volatiles en particulier du type EEPROM.
Un circuit intégré peut comporter
-des plots (« pads » en langue anglaise) d’entrée/sortie destinés à recevoir et/ou transmettre des signaux électriques et connectés à un domaine du circuit intégré implémentant une fonctionnalité particulière, comme par exemple un dispositif de mémoire non volatile du type EEPROM,
-un plot d’alimentation destiné à recevoir une tension d’alimentation à partir de laquelle le domaine peut être alimenté, et
-un plot de masse.
Lorsque le circuit intégré n’est pas en fonctionnement, il peut être soumis à une décharge électrostatique pouvant se produire entre deux plots quelconques parmi ceux mentionnés ci-avant.
Une décharge électrostatique se traduit typiquement par une impulsion très brève de courant (typiquement de l’ordre d’une centaine de nanosecondes) dont le pic de courant est de l’ordre par exemple de 2 ampères et intervient typiquement au bout de 10 nanosecondes. Typiquement un tel pic de courant se produit par exemple pour une différence de potentiel impulsionnelle de 3 kV HBM appliquée entre deux plots au travers d’un circuit équivalent R-L-C.
On rappelle ici que les lettres HBM sont l’abréviation de l’acronyme anglosaxon « Human Body Model » bien connu de l’homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit électrique visant à modéliser une décharge électrostatique délivrée par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension (par exemple 3 kV), comporte notamment un condensateur chargé sous cette forte tension et qui va se décharger à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 3 kilovolts HBM signifie que l’on applique au circuit électrique HBM une différence de potentiel de 3 kilovolts.
Il convient alors que cette impulsion de courant circule à travers des moyens de protection contre les décharges électrostatiques et non à travers le domaine du circuit intégré à protéger.
Ces moyens de protection visent par conséquent à absorber cette impulsion de courant et à éviter les surtensions sur les plots du circuit intégré.
Une protection ESD prend beaucoup de place sur une puce électronique, en raison de la nécessité de soutenir une énergie élevée sans destruction.
Ainsi, plus le niveau de protection ESD attendu est élevé, plus la surface occupée par la protection ESD (moyens de protection, interconnexions) est importante.
Et réduire (« shrinking ») la lithographie ne contribue pas à réduire cette surface de manière significative.
En effet, avec des lithographies de plus en plus petites, c'est la surface des circuits fonctionnels du ou des domaines du circuit intégré qui diminue, et non la surface de la protection ESD.
Or la protection ESD a un impact significatif et croissant sur la surface de la puce et sur son coût.
Par exemple, dans certaines technologies, la protection ESD peut occuper près de 5 % de la surface de la puce.
Par ailleurs, pour des circuits intégrés de mémoire, plus la densité de mémoire est faible, plus la contribution relative de la protection ESD à la taille totale de la puce est importante.
Ainsi dans certains cas, une protection ESD classique peut occuper près de 15% de la surface de la puce.
Il convient donc de maximiser le rapport performance ESD/surface de protection ESD.
Ceci peut être obtenu soit en réduisant le coût total de la surface de protection ESD pour une même performance ESD donnée, soit en augmentant la performance de la protection ESD pour le même coût de surface.
Pour tenter de résoudre ce problème, les protections ESD utilisent depuis des décennies, des diodes, des transistors bipolaires, des thyristors, des commutateurs MOS (« MOSSWI » : MOS Switch selon un acronyme bien connu de l’homme du métier).
Les protections bipolaires sont typiquement individuelles par plot, et connectées à un rail de masse commun.
Les protections du type MOSSWI sont connectées entre le plot d’alimentation et le plot de masse, et chaque plot d’entrée/sortie est connecté par 2 diodes à respectivement le plot d’alimentation et le plot de masse.
Les protections bipolaires offrent généralement une meilleure robustesse ESD par surface que les protections du type MOSSWI, en raison de la résistance négative intrinsèque de leur courbe courant-tension induite par le fonctionnement bipolaire (alors que les commutateurs MOSSWI sont basés sur la conduction MOSFET habituelle) mais leur seuil, lié à la conduction par avalanche des diodes P-N (typiquement pas moins de 6V) ne peut pas être rendu aussi bas que les seuils des MOSSWI, ce qui les rend inadaptés aux technologies avancées nécessitant des niveaux de déclenchement inférieurs à 2V.
Par ailleurs il est prévu typiquement un transistor bipolaire NPN par plot (sauf pour le plot de masse), ce qui occupe beaucoup de surface.
Quant aux protections du type MOSSWI, un tel commutateur prend souvent plus de place qu'une structure bipolaire NPN.
Il est possible de mutualiser les commutateurs pour plusieurs plots en utilisant des diodes, mais cela peut conduire à empêcher, lorsque le circuit intégré est en fonctionnement, la tension présente sur les plots d’entrée/sortie de dépasser la valeur de la tension d’alimentation augmentée de 0,6 V (ce qui correspond à la tension de seuil d’une diode).
Or cette limitation de la tension sur les plots d’entrée/sortie pose un problème lorsque plusieurs puces sont connectées sur un bus du type I2C.
En effet si l’une des puces est à l’arrêt (tension d’alimentation nulle), alors les fils du bus connectés sur les plots d’entrée/sortie de cette puce ont une tension limitée à 0,6V ce qui bloque le fonctionnement du bus pour les autres puces car certains signaux du bus doivent présenter une tension supérieure à 0,6V.
Enfin une protection du type MOSSWI contribue défavorablement au courant de repos de la puce (Icc standby) en présence d’un courant de fuite important (Ioff) des transistors NMOS.
Il existe donc un besoin pour une bonne protection ESD avec un gain de surface maximal et une possibilité d’offrir lors du fonctionnement du circuit intégré, une tension sur les plots d’entrée/sortie non limitée à la tension d’alimentation augmentée de la tension de seuil d’une diode.
Selon un mode de réalisation il est proposé de mutualiser un élément commun unique de limitation de tension pour tous les plots d’entrée/sortie, d’alimentation et de masse, connecté entre un nœud commun et le plot de masse.
Ainsi un gain de surface est obtenu et tous les plots, y compris les plots d'alimentation, partagent la même connexion au chemin de décharge.
Plus précisément on injecte du courant dans l’élément de limitation de tension à travers une diode en conduction directe, si le plot considéré reçoit une décharge électrostatique positive, tandis qu’on injecte du courant dans un rail connecté au plot de masse, si le plot considéré reçoit une décharge électrostatique négative.
Selon un mode de réalisation il est également proposé une mutualisation au niveau des diodes. En effet il est proposé d’implémenter une paire de diodes par plot d’entrée/sortie ou d’alimentation, avec des diodes homologues des paires ayant une anode commune connectée au plot de masse et les autres diodes homologues des paires ayant une cathode commune connectée à la borne de l'élément de limitation de tension non reliée au plot de masse.
Ainsi les plots d’entrée/sortie et d’alimentation utilisent le même schéma ESD et les diodes sont beaucoup plus petites que l'élément commun de limitation de tension.
Par ailleurs selon un mode de réalisation, il y a une diode connectée en direct entre le plot d’alimentation et l’entrée de l’élément commun de limitation de tension, ce qui permet d’éviter de plafonner, en fonctionnement, la tension sur chaque plot d’entrée/sortie à la tension d’alimentation augmentée de la tension de seuil d’une diode, ce qui est particulièrement utile dans le cas d’une connexion du circuit intégré sur un bus I2C.
En outre selon un mode de réalisation, un deuxième élément de limitation de tension est connecté en série avec une résistance entre le plot d’alimentation et le plot de masse, et est avantageusement parcouru, lors d’une décharge électrostatique, par une plus faible densité de courant que celle parcourant l’élément commun de limitation de tension.
La borne d’entrée de ce deuxième élément de limitation de tension est la borne d’alimentation du domaine du circuit intégré et, en présence d’une décharge électrostatique entre le plot d’alimentation et le plot de masse, la tension présente à cette borne d’entrée est limitée à un niveau plus faible que le niveau de tension présent sur le plot d’alimentation et induit par l’élément commun de limitation de courant.
Le niveau de protection ESD est donc amélioré.
Selon un aspect il est proposé un circuit intégré, comprenant plusieurs premiers plots d’entrée et/ou de sortie de signal, un domaine du circuit intégré couplé auxdits premiers plots, au moins un deuxième plot destiné à recevoir une première tension d’alimentation respective, au moins un troisième plot destiné à être couplé à un point froid d’alimentation, par exemple la masse.
Le circuit intégré comprend également des moyens de protection dudit domaine contre des décharges électrostatiques.
Ces moyens de protection comportent un premier module limiteur de tension ayant une première borne d’entrée électriquement couplée à chaque premier plot par une première diode montée de façon à être polarisée en inverse lors du fonctionnement du circuit intégré.
Ce premier module limiteur de tension est configuré de façon à être monté passant entre chaque premier plot et ledit au moins un troisième plot lors d’une décharge électrostatique positive sur l’un des premiers plots.
Les moyens de protection comportent également au moins un deuxième circuit limiteur de tension (comportant par exemple un deuxième module limiteur de tension connecté en série avec une résistance) électriquement couplé entre ledit au moins un deuxième plot et ledit au moins un troisième plot.
Lorsque plusieurs deuxièmes circuits limiteurs de tension sont prévus, il est possible en théorie d’avoir plusieurs troisièmes plots distincts, mais en pratique ces troisièmes plots peuvent dans ce cas être réunis pour former un seul troisième plot.
Chaque deuxième circuit limiteur de tension est configuré pour être monté passant entre le deuxième plot correspondant et le troisième plot correspondant lors d’une décharge électrostatique positive sur ce deuxième plot.
Ce deuxième circuit limiteur de tension a un nœud interne apte à délivrer une deuxième tension d’alimentation audit domaine.
Cette deuxième tension d’alimentation est une tension d’alimentation interne alimentant effectivement le domaine du circuit intégré et est inférieure à la première tension d’alimentation en particulier lors d’une décharge électrostatique positive sur le deuxième plot.
Lors du fonctionnement du circuit intégré ces deux tensions sont très proches et la différence est de préférence la plus faible possible (par exemple de l’ordre de quelques dizaines de mV) pour ne pas perturber le fonctionnement du circuit intégré.
Ce deuxième circuit limiteur de tension est en outre configuré pour, en présence d’une décharge électrostatique positive sur le deuxième plot correspondant, être traversé par un courant plus faible que le courant traversant le premier module limiteur de tension.
Les moyens de protection comportent en outre une deuxième diode électriquement couplée entre ladite première borne d’entrée du premier module limiteur de tension et ledit au moins un deuxième plot, c’est-à-dire le plot d’alimentation de façon à être polarisée en direct entre ledit au moins un deuxième plot et la première borne d’entrée du premier module limiteur de tension lors d’une décharge positive sur le deuxième plot correspondant.
Puisque la première borne d’entrée du premier module limiteur de tension est couplée à chaque premier plot par l’intermédiaire d’une première diode, cette deuxième diode, qui fait office de diode anti-retour, est également couplée à chaque premier plot, le terme « couplée » englobant un couplage direct ou indirect.
Comme indiqué ci-avant, cette deuxième diode permet d’éviter de plafonner, en fonctionnement, la tension sur chaque plot d’entrée/sortie à la tension d’alimentation augmentée de la tension de seuil d’une diode, ce qui est, comme rappelé ci-avant, particulièrement utile dans le cas d’une connexion du circuit intégré sur un bus I2C.
Selon un mode de réalisation, les moyens de protection comprennent des premières paires de premières diodes connectées en parallèle et respectivement associées aux premiers plots, chaque première paire comportant deux premières diodes connectées en série dans le même sens, la borne commune des deux premières diodes étant couplée au premier plot correspondant.
Par ailleurs le premier module limiteur de tension est connecté en parallèle avec les premières paires de diodes.
Les moyens de protection comportent également une deuxième paire de deuxièmes diodes connectée en parallèle avec le module circuit limiteur de tension, les deux deuxièmes diodes étant connectées en série dans le même sens que les premières diodes, la borne commune des deux deuxièmes diodes étant électriquement couplée audit au moins un deuxième plot.
Par ailleurs le deuxième circuit limiteur de tension comporte un deuxième module limiteur de tension connecté en série avec un élément résistif, la borne commune entre l’élément résistif et le deuxième limiteur de tension formant une deuxième borne d’entrée pour ce deuxième module limiteur de tension ainsi que ledit nœud interne.
En outre les anodes de toutes les diodes ayant leur cathode connectée soit à un premier plot soit audit au moins un deuxième plot, sont électriquement couplées audit au moins un troisième plot.
Selon un mode de réalisation, les moyens de protection comprennent un premier rail de décharge couplé à ladite borne d’entrée du premier module limiteur de tension et aux cathodes de toutes les diodes ayant leur anode couplée soit à un premier plot soit au deuxième plot, et un deuxième rail de décharge couplé au troisième plot et aux anodes de toutes les diodes ayant leur cathode connectée soit à un premier plot soit audit au moins un deuxième plot.
Le premier module limiteur de tension et ledit au moins un deuxième module limiteur de tension peuvent avoir une structure similaire.
Selon un mode de réalisation, le premier module limiteur de tension comporte au moins un premier transistor bipolaire latéral dont le collecteur forme ladite première borne d’entrée, dont l’émetteur est couplé au troisième plot et dont la base est connectée au troisième plot par une première résistance de base, et chaque deuxième module limiteur de tension comporte au moins un deuxième transistor bipolaire latéral dont le collecteur forme ladite deuxième borne d’entrée, dont l’émetteur est couplé au troisième plot correspondant et dont la base est connectée au troisième plot correspondant par une deuxième résistance de base
Ledit au moins un deuxième module limiteur de tension a avantageusement un encombrement surfacique inférieur à celui du premier module limiteur de tension.
En particulier le premier module limiteur de tension peut comporter N1 premiers transistors en parallèle, N1 étant supérieur à 1 et ledit au moins un deuxième module limiteur de tension peut comporter N2 deuxièmes transistors en parallèle, N1 étant supérieur à N2.
Ledit domaine du circuit intégré peut comporter par exemple un circuit de mémoire non volatile.
Selon un autre aspect il est proposé un procédé, comprenant
-en présence d’une décharge électrostatique positive sur l’un de premiers plot d’entrée et/ou de sortie de signal couplé à un domaine du circuit intégré, une limitation de la tension sur ce premier plot en faisant circuler le courant résultant de cette décharge à travers un premier module limiteur de tension,
-en présence d’une décharge électrostatique positive sur un deuxième plot destiné à recevoir, lors du fonctionnement du circuit intégré, une première tension d’alimentation, une limitation de la tension sur la borne d’entrée d’au moins un deuxième module limiteur de tension en répartissant le courant résultant de cette décharge en d’une part un premier courant circulant dans le premier module limiteur de tension et dans une diode anti-retour couplée entre le deuxième plot, le premier plot et l’entrée du premier module limiteur de tension et en d’autre part au moins un deuxième courant circulant dans ledit au moins un deuxième module limiteur de tension, ledit au moins un deuxième courant étant inférieur au premier courant, et
-lors du fonctionnement du circuit intégré, une délivrance audit domaine d’au moins une deuxième tension d’alimentation égale à la tension présente à ladite borne d’entrée dudit au moins un deuxième module limiteur de tension.
Selon un mode de mise en œuvre, ledit au moins un deuxième courant circule également dans un élément résistif couplé entre ladite borne d’entrée du deuxième module limiteur de courant correspondant et le deuxième plot.
D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
, et
illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention.
Sur la , la référence IC désigne un circuit intégré comportant un domaine DMN incluant ici un circuit formant un dispositif de mémoire non volatile du type EEPROM possédant en particulier un plan mémoire PM de cellules CEL du type EEPROM ainsi que des moyens de traitement (non représentés ici à des fins de simplification) incluant notamment un décodeur lignes et un décodeur colonnes.
Le circuit intégré IC comporte plusieurs premiers plots d’entrée et/ou de sortie de signal. Dans cet exemple de réalisation et à des fins de simplification, trois premiers plots PD1, PD2 et PD3 sont représentés.
Le domaine DMN est connecté à ces premiers plots PDi.
Le circuit intégré comporte également un deuxième plot PVcc destiné à recevoir une première tension d’alimentation Vcc et un troisième plot PVss destiné à être couplé à un point froid d’alimentation, typiquement la masse.
Le circuit intégré IC comprend également des moyens MPESD de protection du domaine DMN contre des décharges électrostatiques.
Comme on le verra plus en détail ci-après, les moyens de protection MPESD sont notamment configurés pour, lors du fonctionnement du circuit intégré IC, délivrer une deuxième tension d’alimentation IVcc qui est une tension d’alimentation interne, tirée de la tension d’alimentation externe Vcc, destinée à alimenter le domaine DMN.
Comme on le verra plus en détail ci-après, la valeur de cette tension d’alimentation interne IVcc est inférieure à la valeur de la tension d’alimentation externe Vcc en particulier lors d’une décharge électrostatique positive sur le deuxième plot.
Lors du fonctionnement du circuit intégré ces deux tensions sont très proches et la différence est de préférence la plus faible possible (par exemple de l’ordre de quelques dizaines de mV) pour ne pas perturber le fonctionnement du circuit intégré.
Les moyens de protection MPESD sont par ailleurs connectés aux premiers plots PD1-PD3, au deuxième plot PVcc et au troisième plot PVss.
On se réfère maintenant plus particulièrement à la pour décrire un mode de réalisation de ces moyens de protection MPESD.
Les moyens de protection MPESD comportent des premières paires PPDi de premières diodes respectivement associées aux premiers plots.
Plus précisément, la première paire PPD1 de premières diodes associée au plot PD1 comporte les deux diodes D111 et D112.
La deuxième paire PPD2 de premières diodes associée au plot PD2 comporte les deux diodes D121 et D122 et la troisième paire PPD3 de premières diodes associée au plot PD3 comportent les deux diodes D131 et D132.
Ces premières paires sont connectées en parallèle.
Les deux premières diodes de chaque première paire sont connectées en série dans le même sens.
La borne commune des deux premières diodes est électriquement couplée au premier plot correspondant.
Plus précisément, la borne commune des deux premières diodes D111 et D112, qui est l’anode de la diode D111 et la cathode de la diode D112, est connectée au premier plot PD1.
La borne commune des deux premières diodes D121 et D122, qui est l’anode de la diode D121 et la cathode de la diode D122 est connectée au premier plot PD2.
La borne commune des deux premières diodes D131 et D132 qui est l’anode de la diode D131 et la cathode de la diode D132 est connectée au premier plot PD3.
Les cathodes de toutes les premières diodes D111, D121 et D131 ayant leur anode connectée au premier plot correspondant PD1, PD2, PD3, sont connectées ensemble sur un premier rail de décharge, par exemple une métallisation, PDSR.
Les anodes de toutes les premières diodes D112, D122, D132 ayant leur cathode connectée au premier plot correspondant PD1, PD2, PD3 sont toutes connectées sur un deuxième rail de décharge GNDR, par exemple également une métallisation, connecté au troisième plot PVss.
Les moyens de protection MPESD comportent également un premier module limiteur de tension PCL, dont un exemple de structure sera décrit plus en détail ci-après, possédant une première borne d’entrée BE1 connectée sur le premier rail de décharge PDSR et une première borne de sortie BS1 connectée sur le deuxième rail de décharge GNDR.
Le premier module limiteur de tension PCL est configuré de façon à être monté passant dans le sens d’un premier plot PDi vers le troisième plot PVss lors d’une décharge électrostatique positive sur l’un des premiers plots PDi, le sens passant étant matérialisé sur la par la flèche F1.
Les moyens de protection MPESD comportent également une deuxième paire de deuxièmes diodes D21 et D22, cette deuxième paire étant connectée en parallèle avec le premier module limiteur de tension PCL et donc également en parallèle avec les premières paires de premières diodes mentionnées ci-avant.
Les deux diodes D21 et D22 sont connectées en série dans le même sens que les deux premières diodes de chaque première paire de premières diodes.
En d’autres termes, la cathode de la deuxième diode D21 est connectée à la première borne d’entrée BE1 du premier module limiteur de tension PCL et l’anode de la deuxième diode D22 est connectée sur le deuxième rail de décharge GNDR.
La borne commune BCM de ces deux deuxièmes diodes D21 et D22, c’est-à-dire l’anode de la diode D21 et la cathode de la diode D22, est connectée au deuxième plot PVcc.
Comme on le verra plus en détail ci-après, la deuxième diode D21 forme une diode anti-retour permettant, lors du fonctionnement du circuit intégré, de limiter la tension sur chaque premier plot PDi à une tension bien supérieure à la tension d’alimentation externe Vcc.
Les moyens de protection MPESD comportent par ailleurs un deuxième circuit limiteur de tension connecté entre le deuxième plot PVcc et le troisième plot PVss.
Ce deuxième circuit limiteur de tension comporte ici une résistance R connectée en série avec un deuxième module limiteur de tension LPCL.
Le deuxième module limiteur de tension LPCL est configuré pour, lors d’une décharge électrostatique positive sur le deuxième plot PVcc, être passant dans le même sens que le premier module limiteur de tension. En l’espèce, le sens passant illustré par la flèche F2 sur la va du deuxième plot PVcc au troisième plot PVss.
Le deuxième module limiteur de tension LPCL confère donc également au deuxième circuit limiteur de tension le sens passant illustré par la flèche F2.
La borne commune de la résistance R et du deuxième module limiteur de tension LPCL forme la borne d’entrée BE2 de ce deuxième module limiteur de tension mais également un nœud interne destiné à délivrer, lors du fonctionnement du circuit intégré, la tension d’alimentation interne IVcc.
Le deuxième circuit limiteur de tension, et par conséquent le deuxième module limiteur de tension LPCL, est configuré pour être traversé, en présence d’une décharge électrostatique positive sur le deuxième plot PVcc par un courant plus faible que le courant traversant le premier module limiteur de tension PCL.
Ceci est dû ici à la présence de la résistance R.
On se réfère maintenant plus particulièrement à la pour décrire un mode de réalisation du premier module limiteur de tension PCL.
Celui-ci comporte ici N1 blocs similaires (N1 = 4) connectés en parallèle entre la première borne d’entrée BE1 et la première borne de sortie BS1.
Chaque bloc comporte un transistor bipolaire latéral NPN référencé T11, respectivement T12, T13 et T14.
On ne décrira ici à des fins de simplification que le premier bloc comportant le transistor T11.
Le collecteur C du transistor T11 est connecté à la première borne d’entrée BE1 tandis que l’émetteur E de ce transistor T11 est connecté à la borne de sortie BS1.
La base B du transistor T11 est connectée à la borne de sortie BS1 par l’intermédiaire d’une résistance de base RB11.
La illustre un mode de réalisation du deuxième module de limitation de tension LPCL.
Comme on peut le voir sur cette , la structure du deuxième module limiteur de tension LPCL est ici identique à la structure du premier module PCL mais la taille du deuxième module LPCL est plus petite que celle du premier module PCL. En effet, le deuxième module LPCL comporte ici seulement deux transistors latéraux NPN T21 et T22 connectés en parallèle entre la borne d’entrée BE2 et la borne de sortie BS2.
D’une façon analogue à ce qui a été décrit en référence à la , le collecteur C de chaque transistor T21, T22 est connecté à la borne d’entrée BE2 et l’émetteur E de chaque transistor est connecté à la borne de sortie BS2.
Les bases B des deux transistors T21, T22 sont respectivement connectées à la borne de sortie BS2 par l’intermédiaire de deux résistances de base RB21 et RB22.
Pour avoir une taille plus petite que celle du premier module limiteur de tension PCL, le deuxième module limiteur de tension LPCL peut comporter N2 transistors bipolaires latéraux avec N2 inférieur à N1 (N2 = 2 dans cet exemple).
Le deuxième module limiteur de tension LPCL a une taille plus faible car comme on va le voir plus en détail ci-après, il est destiné, en présence d’une décharge électrostatique positive sur le deuxième plot PVcc à être parcouru par un courant plus faible que celui parcourant le premier module limiteur de tension PCL.
Le seuil de déclenchement de chacun de ces deux modules PCL et LPCL est théoriquement similaire et est par exemple de l’ordre de 7 volts ce qui correspond à la tension d’avalanche de la diode N+P entre le collecteur et la base de chaque transistor bipolaire.
Plus précisément, lorsque, en présence d’une décharge électrostatique, la tension d’avalanche de la jonction collecteur-base est atteinte, le transistor bipolaire commence à conduire. De ce fait, la tension sur sa base augmente et lorsque la tension sur la base atteint de seuil du transistor bipolaire, soit de l’ordre de 0,6 volt, celui-ci devient passant et il y a donc une conduction entre le collecteur et l’émetteur du transistor bipolaire.
A cet instant, le module limiteur de tension correspondant est passant.
Et, la tension présente à la borne d’entrée du module limiteur de tension est écrêtée à une valeur de l’ordre de 7 volts.
Cependant, en pratique, en raison notamment du fort courant qui traverse le premier module limiteur de tension PCL, la tension présente à la première borne d’entrée BE1 de ce premier module limiteur de tension PCL peut être supérieure à 7 volts.
Par contre, la tension sur la borne d’entrée BE2 et donc sur le nœud interne qui est relié au plot d’alimentation interne du domaine du circuit intégré, reste limitée à environ 7 volts en raison du courant plus faible qui traverse ce deuxième module limiteur de tension LPCL.
Ceci sera explicité plus en détails ci-après.
On se réfère maintenant plus particulièrement aux figures 5 et suivantes pour décrire des exemples de mises en œuvre du procédé correspondant à des exemples de fonctionnement des moyens de protection MPESD.
La illustre le chemin de décharge du courant CR résultant d’une décharge électrostatique positive entre le premier plot PD1 et le premier plot PD3.
Plus précisément, le courant CR issu du premier plot PD1 traverse la diode D111 puis circule sur le premier rail de décharge PDSR avant de traverser le premier module limiteur de tension PCL et de circuler sur le deuxième rail de décharge GNDR avant de traverser la première diode D132 pour atteindre le plot PD3.
De ce fait, la tension sur le premier plot PD1 (référencée par rapport à la tension sur le premier plot PD3) est, en présence de la décharge ESD positive, limitée à la tension de déclenchement du premier module limiteur de tension augmentée des tensions de seuil de deux diodes, soit de l’ordre de 8,2 volts en théorie.
La illustre le chemin de décharge du courant CR résultant d’une décharge électrostatique positive entre le premier plot PD3 et le troisième plot PVss.
Cette fois-ci, le courant CR résultant de cette décharge positive part du premier plot PD3 puis traverse la première diode D131, circule sur le premier rail de décharge PDSR et traverse le premier module limiteur de tension PCL avant de circuler sur le deuxième rail de décharge GNDR pour être réinjecté dans le troisième plot PVss.
Et, là encore, la tension sur le plot PD3 (référencée par rapport à la tension sur le troisième plot PVss) est limitée à la tension de déclenchement du premier module limiteur de tension augmentée de la tension de seuil d’une diode, soit de l’ordre de 7,6 volts en théorie.
La illustre le chemin de décharge du courant CR résultant d’une décharge négative entre le premier plot PD1 et le troisième plot PVss.
Cette fois-ci, le courant CR est injecté dans le deuxième rail de décharge GNDR à travers la diode D112 de façon à être injecté dans le troisième plot PVss.
Cette fois-ci, la tension présente sur le premier plot PD1 (référencée par rapport à la tension sur le troisième plot PVss) est limitée à l’opposé de la tension de seuil d’une diode, soit -0,6 volts.
La illustre le chemin de décharge du courant CR résultant d’une décharge positive entre le deuxième plot d’alimentation PVcc et le troisième plot PVss.
Comme on peut le voir sur cette , le courant CR issu du deuxième plot PVcc se répartit en un premier courant CR1 qui traverse la deuxième diode D21 avant de traverser le premier module limiteur de tension pour retourner au troisième plot PVss, et en un deuxième courant CR2 qui traverse le deuxième circuit limiteur de tension, c’est-à-dire la résistance R et le deuxième module limiteur de tension LPCL, avant d’être injecté également dans le troisième plot PVss.
On retrouve également cette répartition de courant dans le cas d’une décharge positive entre le deuxième plot PVcc et l’un quelconque des premiers plots, par exemple le premier plot PD2 comme illustré sur la
Plus précisément, le courant CR, issu du deuxième plot PVcc se subdivise en un premier courant CR1 et en un deuxième courant CR2.
Le premier courant CR1 traverse la deuxième diode D21 puis le premier module limiteur de courant PCL avant d’être réinjecté dans le premier plot PD2 à travers le deuxième rail de décharge GNDR et la première diode D122.
Le deuxième courant CR2 traverse la résistance R, puis le deuxième module limiteur de tension LPCL avant de circuler sur le deuxième rail de décharge GNDR et être réinjecté dans le premier plot PD2 à travers la première diode D122.
Dans les exemples illustrés sur la et sur la , le deuxième courant CR2 est plus faible que le premier courant CR1 comme cela va maintenant être expliqué plus particulièrement en référence à la .
La illustre le cas d’une décharge électrostatique positive sur le plot PVcc, cette décharge se produisant entre le plot PVcc et le plot PVss. On suppose ici que cette décharge a un niveau de 3kV HBM ce qui correspond à un pic de courant de 2 ampères (3000 volts/1500 Ohms).
Le courant CR résultant de cette décharge est donc égal, lors de son pic, à 2 ampères.
La résistance R est ici égale à 10 Ohms.
On suppose que la chute de tension aux bornes de chacun des modules limiteur de tension PCL et LPCL est égale à 7 volts (ce qui correspond à leur seuil de déclenchement théorique) et que la chute de tension aux bornes de la deuxième diode D21 en conduction directe est égale à 1 volt.
De ce fait, la chute de tension à travers la résistance R est égale à 1 volt et par conséquent le courant CR2 traversant la résistance R ainsi que le deuxième module limiteur de tension LPCL est égal à 100 milliampères.
Le premier courant CR1 traversant le premier module de limiteur de tension PCL est donc égal à 1,9 A.
On voit donc sur ce schéma qu’en présence de la décharge électrostatique, la tension sur le plot PVcc est écrêtée à une valeur (ici 8 volts) supérieure à la valeur de la tension au nœud BE2 et donc au plot d’entrée de la tension d’alimentation interne du domaine qui est ici égale à 7 volts.
En pratique, compte tenu du fort courant traversant le premier module limiteur de tension PCL, la tension écrêtée par ce premier module limiteur de tension peut être dans certains cas supérieure à cette valeur théorique de 7 volts et atteindre par exemple 8 volts ce qui conduirait alors à une tension écrêtée de l’ordre de 9 volts sur le deuxième plot d’alimentation PVcc.
Par contre, compte tenu du courant plus faible CR2 circulant dans le deuxième circuit limiteur de tension, en raison de la présence de la résistance, la tension au nœud BE2 reste écrêtée aux alentours de 7 volts.
En ce qui concerne la valeur de la résistance R, plus elle est élevée plus le courant CR2 est faible et plus la tension au nœud BE2 est écrêtée aux alentours du seuil de déclenchement théorique du module limiteur de tension LPCL, en l’espèce 7 volts.
Plus la résistance R est faible plus le courant CR2 est élevé et la tension au nœud BE2 peut alors peut être écrêtée à une valeur légèrement supérieure, par exemple aux alentours de 7,5 volts.
Il convient également de prendre en compte la valeur de la tension d’alimentation interne IVcc lors du fonctionnement du circuit intégré compte tenu de la chute de tension aux bornes de la résistance R.
Ainsi, si le domaine DMN comporte un circuit de mémoire EEPROM, alors une résistance de 10 Ohms suffit mais si l’on prenait une résistance de 1 KOhms, alors la tension IVcc s’écroulerait en raison de la chute de tension trop importante aux bornes de la résistance R.
Par contre, si le domaine DMN comporte un circuit de microprocesseur qui peut consommer jusqu’à environ 20 mA, alors il convient de prendre une résistance R inférieure à 1 Ohm.
Aussi, l’homme du métier saura ajuster la valeur de la résistance R compte tenu de l’application envisagée pour obtenir une bonne protection ESD au niveau du nœud BE2 en évitant une trop forte chute de la tension d’alimentation interne IVcc.
Lors du fonctionnement du circuit intégré, la tension sur chaque premier plot PDi, référencée par rapport la masse, est écrêtée au seuil de déclenchement du premier module limiteur de tension PCL augmenté de la tension de seuil d’une diode (par exemple 0,6V). Cet écrêtage ne fait pas intervenir la tension d’alimentation Vcc en raison de la diode anti-retour D21. C’est la raison pour laquelle la tension sur chaque premier plot peut monter bien au-dessus de la tension Vcc+0,6V, ce qui est particulièrement intéressant lorsque le circuit intégré est connecté sur un bus I2C conjointement avec d’autres circuits intégrés et que l’un des circuits intégrés est à l’arrêt (Vcc=0V).
L’invention n’est pas limitée aux modes de mise en œuvre et de réalisation qui viennent d’être décrits mais en embrasse toutes les variantes.
Ainsi, il serait possible de remplacer la résistance R par un caisson de type N de courte longueur en utilisant la saturation de mobilité des électrons sous fort champ électrique.
De même, les transistors bipolaires latéraux présents au sein des modules limiteurs de tension pourraient être remplacés éventuellement par des commutateurs du type « MOSSWI » quoique moins avantageux en termes d’encombrement.
Dans certaines applications le domaine du circuit intégré peut comporter un ou plusieurs étages de sortie du type « pousser-tirer » (« push-pull » en anglais). Or alimenter ce ou ces étages de sortie à partir d’un seul nœud BE2 peut conduire à une apparition préjudiciable de pics de sous-tension sur ce nœud BE2.
Aussi, dans ce cas, il serait possible de prévoir par exemple K (K=2 par exemple) deuxièmes circuits limiteurs de tension, connectés en parallèle entre le deuxième plot PVcc et le troisième plot PVss.
Le nœud interne BE2 de l’un de ces deuxièmes circuits limiteurs de tension serait utilisé pour alimenter le domaine du circuit intégré à l’exception du ou des étages de sortie du type « push-pull », tandis que l’autre deuxième circuit limiteur de tension serait utilisé pour alimenter uniquement ce ou ces étages de sortie du type « push-pull ».
Bien entendu dans d’autres applications on pourrait choisir K supérieur à deux.
Il serait également possible dans certains cas d’avoir plusieurs deuxièmes plots et plusieurs troisièmes plots.
Tous les deuxièmes plots seraient connectés à la borne BCM ( ) de façon à pouvoir réinjecter dans le premier module limiteur de tension PCL qui reste unique, et tous les troisièmes plots seraient connectés à l’anode de la deuxième diode D22 ( ).
Mais chaque deuxième plot serait associé à un deuxième circuit limiteur de tension qui lui serait propre, connecté entre ce deuxième plot et un troisième plot correspondant et dont le nœud interne BE2 délivrerait une tension d’alimentation interne propre à ce deuxième circuit limiteur de tension.
Il serait également possible que chaque deuxième plot soit associé à M (M étant supérieur à 1) deuxièmes circuits limiteurs de tension qui lui seraient propres, connectés en parallèle entre ce deuxième plot et un troisième plot correspondant, et délivrant respectivement M tensions d’alimentation internes, M pouvant être identique ou différent pour chaque couple deuxième plot/troisième plot.

Claims (10)

  1. Circuit intégré, comprenant plusieurs premiers plots d’entrée et/ou de sortie de signal (PDi), un domaine (DMN) du circuit intégré couplé auxdits premiers plots, au moins un deuxième plot (PVcc) destiné à recevoir une première tension d’alimentation respective (Vcc), au moins un troisième plot (PVss) destiné à être couplé à un point froid d’alimentation (Vss) et des moyens de protection (MPESD) dudit domaine contre des décharges électrostatiques comportant un premier module limiteur de tension (PCL) ayant une première borne d’entrée (BE1) électriquement couplée à chaque premier plot par une première diode montée de façon à être polarisée en inverse lors du fonctionnement du circuit intégré, le premier module limiteur de tension étant configuré de façon à être monté passant entre chaque premier plot (PDi) et ledit au moins un troisième plot (PVss) lors d’une décharge électrostatique positive sur l’un des premiers plots, au moins un deuxième circuit limiteur de tension (LPCL) électriquement couplé entre ledit au moins un deuxième plot (PVcc) et ledit au moins un troisième plot (PVss), chaque deuxième circuit limiteur de tension étant configuré pour être monté passant entre le deuxième plot correspondant et le troisième plot correspondant lors d’une décharge électrostatique positive sur ce deuxième plot, ayant un nœud interne (BE2) apte à délivrer une deuxième tension d’alimentation (IVcc) audit domaine, et configuré pour, en présence d’une décharge électrostatique positive sur le deuxième plot correspondant, à être traversé par un courant (CR2) plus faible que le courant (CR1) traversant le premier module limiteur de tension, et une deuxième diode (D21) électriquement connectée entre ladite première borne d’entrée (BE1) et ledit au moins un deuxième plot (PVcc) de façon à être polarisée en direct entre ledit au moins un deuxième plot et la première borne d’entrée du premier module limiteur de tension lors d’une décharge positive sur le deuxième plot correspondant.
  2. Circuit intégré selon la revendication 1, dans lequel les moyens de protection (MPESD) comprennent des premières paires (PPDi) de premières diodes connectées en parallèle et respectivement associées aux premiers plots, chaque première paire (PPDi) comportant deux premières diodes connectées en série dans le même sens, la borne commune des deux premières diodes étant couplée au premier plot correspondant, le premier module limiteur de tension (PCL) étant connecté en parallèle avec les premières paires de diodes (PPDi), une deuxième paire de deuxièmes diodes (D21, D22) connectée en parallèle avec le module circuit limiteur de tension, les deux deuxièmes diodes étant connectées en série dans le même sens que les premières diodes, la borne commune (BE2) des deux deuxièmes diodes étant électriquement couplée audit au moins un deuxième plot (PVcc), chaque deuxième circuit limiteur de tension comportant un deuxième module limiteur de tension (LPCL) connecté en série avec un élément résistif (R), la borne commune entre l’élément résistif et le deuxième limiteur de tension formant une deuxième borne d’entrée (BE2) pour ce deuxième module limiteur de tension ainsi que ledit nœud interne, les anodes de toutes les diodes (D112, D122, D132, D22) ayant leur cathode connectée soit à un premier plot (PDi) soit audit au moins un deuxième plot (PVcc), étant électriquement couplées audit au moins un troisième plot (Vss).
  3. Circuit intégré selon la revendication 2, dans lequel les moyens de protection (MPESD) comprennent un premier rail de décharge (PDSR) couplé à ladite borne d’entrée du premier module limiteur de tension et aux cathodes de toutes les diodes (D111, D121, D131, D21) ayant leur anode couplée soit à un premier plot (PDi) soit au deuxième plot (PVcc), et un deuxième rail de décharge (GNDR) couplé au troisième plot (PVss) et aux anodes de toutes les diodes (D112, D122, D132, D22) ayant leur cathode connectée soit à un premier plot soit audit au moins un deuxième plot.
  4. Circuit intégré selon l’une des revendications 2 ou 3, dans lequel le premier module limiteur de tension (PCL) et ledit au moins un deuxième module limiteur de tension (LPCL) ont une structure similaire.
  5. Circuit intégré selon la revendication 4, dans lequel le premier module limiteur de tension (PCL) comporte au moins un premier transistor bipolaire latéral (T11, T12, T13, T14) dont le collecteur forme ladite première borne d’entrée, dont l’émetteur est couplé au troisième plot et dont la base est connectée au troisième plot par une première résistance de base, et chaque deuxième module limiteur de tension (LPCL) comporte au moins un deuxième transistor bipolaire latéral (T21, T22) dont le collecteur forme ladite deuxième borne d’entrée, dont l’émetteur est couplé au troisième plot correspondant et dont la base est connectée au troisième plot correspondant par une deuxième résistance de base
  6. Circuit intégré selon la revendication 4 ou 5, dans lequel ledit au moins un deuxième module limiteur de tension (LPCL) a un encombrement surfacique inférieur à celui du premier module limiteur de tension (PCL).
  7. Circuit intégré selon les revendications 5 et 6, dans lequel le premier module limiteur de tension (PCL) comporte N1 premiers transistors en parallèle, N1 étant supérieur à 1 et ledit au moins un deuxième module limiteur de tension (LPCL) comporte N2 deuxièmes transistors en parallèle, N1 étant supérieur à N2.
  8. Circuit intégré selon l’une des revendications précédentes, dans lequel ledit domaine (DMN) comporte un circuit de mémoire non volatile.
  9. Procédé, comprenant
    -en présence d’une décharge électrostatique positive sur l’un de premiers plot d’entrée et/ou de sortie de signal (PDi) couplé à un domaine du circuit intégré, une limitation de la tension sur ce premier plot en faisant circuler le courant (CR) résultant de cette décharge à travers un premier module limiteur de tension (PCL),
    -en présence d’une décharge électrostatique positive sur un deuxième plot (PVcc) destiné à recevoir, lors du fonctionnement du circuit intégré, une première tension d’alimentation, une limitation de la tension sur la borne d’entrée (BE2) d’au moins un deuxième module limiteur de tension (LPCL) en répartissant le courant (CR) résultant de cette décharge en d’une part un premier courant (CR1) circulant dans le premier module limiteur de tension et dans une diode anti-retour (D21) couplée entre le deuxième plot (PVcc), le premier plot (PDi) et l’entrée (BE1) du premier module limiteur de tension (PCL) et en d’autre part au moins un deuxième courant (CR2) circulant dans ledit au moins un deuxième module limiteur de tension, ledit au moins un deuxième courant (CR2) étant inférieur au premier courant (CR1), et
    -lors du fonctionnement du circuit intégré, une délivrance audit domaine d’au moins une deuxième tension d’alimentation (IVcc) égale à la tension présente à ladite borne d’entrée dudit au moins un deuxième module limiteur de tension (LPCL).
  10. Procédé selon la revendication 9, dans lequel ledit au moins un deuxième courant (CR2) circule également dans un élément résistif (R) couplé entre ladite borne d’entrée (BE2) du deuxième module limiteur de courant correspondant et le deuxième plot (PVcc).
FR2212105A 2022-11-21 2022-11-21 Protection d’un circuit intégré contre des décharges électrostatiques Active FR3142287B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2212105A FR3142287B1 (fr) 2022-11-21 2022-11-21 Protection d’un circuit intégré contre des décharges électrostatiques
US18/512,292 US12470058B2 (en) 2022-11-21 2023-11-17 Protection of an integrated circuit against electrostatic discharges

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2212105 2022-11-21
FR2212105A FR3142287B1 (fr) 2022-11-21 2022-11-21 Protection d’un circuit intégré contre des décharges électrostatiques

Publications (2)

Publication Number Publication Date
FR3142287A1 true FR3142287A1 (fr) 2024-05-24
FR3142287B1 FR3142287B1 (fr) 2024-12-20

Family

ID=85222249

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2212105A Active FR3142287B1 (fr) 2022-11-21 2022-11-21 Protection d’un circuit intégré contre des décharges électrostatiques

Country Status (2)

Country Link
US (1) US12470058B2 (fr)
FR (1) FR3142287B1 (fr)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825600A (en) * 1997-04-25 1998-10-20 Cypress Semiconductor Corp. Fast turn-on silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection
US20010024348A1 (en) * 2000-01-24 2001-09-27 May James Thomas Electrostatic discharge protection scheme in low potential drop environments
US20180183233A1 (en) * 2016-12-23 2018-06-28 Nxp B.V. Electrostatic discharge (esd) protection for use with an internal floating esd rail

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2685817B1 (fr) * 1991-12-31 1994-03-11 Sgs Thomson Microelectronics Sa Protection generale d'un circuit integre contre les surcharges permanentes et decharges electrostatiques.
US6924963B2 (en) * 2002-02-14 2005-08-02 Intersil Americas Inc. ESD protection network utilizing precharge bus lines
US8576523B2 (en) * 2011-03-14 2013-11-05 Qualcomm Incorporated Charge pump electrostatic discharge protection
US11228174B1 (en) * 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
US11282831B2 (en) * 2019-09-18 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having multiple electrostatic discharge (ESD) paths
US11251176B2 (en) * 2019-11-07 2022-02-15 Nxp B.V. Apparatus for suppressing parasitic leakage from I/O-pins to substrate in floating-rail ESD protection networks
US11862625B2 (en) * 2021-07-01 2024-01-02 Nxp Usa, Inc. Area-efficient ESD protection inside standard cells
US12148746B2 (en) * 2021-08-27 2024-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
US11757281B2 (en) * 2021-12-07 2023-09-12 Infineon Technologies Ag Electrostatic discharge protection device with integrated series resistors
US12451686B2 (en) * 2023-01-20 2025-10-21 Qualcomm Incorporated Electrostatic discharge robustness for a single rail transmitting driver
EP4560706A1 (fr) * 2023-11-23 2025-05-28 Intel Corporation Circuit de protection contre les décharges électrostatiques pour puce semi-conductrice, puce semi-conductrice, station de base et dispositif mobile

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825600A (en) * 1997-04-25 1998-10-20 Cypress Semiconductor Corp. Fast turn-on silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection
US20010024348A1 (en) * 2000-01-24 2001-09-27 May James Thomas Electrostatic discharge protection scheme in low potential drop environments
US20180183233A1 (en) * 2016-12-23 2018-06-28 Nxp B.V. Electrostatic discharge (esd) protection for use with an internal floating esd rail

Also Published As

Publication number Publication date
US12470058B2 (en) 2025-11-11
FR3142287B1 (fr) 2024-12-20
US20240170960A1 (en) 2024-05-23

Similar Documents

Publication Publication Date Title
FR2812972A1 (fr) Dispositif a semiconducteur consistant en un thyristor pour la protection contre les decharges electrostatiques
FR2685817A1 (fr) Protection generale d'un circuit integre contre les surcharges permanentes et decharges electrostatiques.
FR2710191A1 (fr) MOSFET de puissance avec protection de sur-intensité et de surchauffe.
FR2725306A1 (fr) Mosfet de puissance ayant un circuit de commande et de protection contre les surintensites de courant et les surtemperatures decouple du corps de diode
EP0788047B1 (fr) Dispositif de référence de courant en circuit intégré
FR2984604A1 (fr) Dispositif electronique compact de protection contre les decharges electrostatiques.
FR2982416A1 (fr) Dispositif electronique de protection contre les decharges electrostatiques
EP2290691A1 (fr) Structure de protection d'un circuit intégré contre des décharges électrostatiques
FR3016999A1 (fr) Dispositif electronique, en particulier pour la protection contre les decharges electrostatiques
US11233076B2 (en) Geiger-mode focal plane array with monolithically integrated resistors
FR2858493A1 (fr) Circuit d'attaque a autoelevation
FR3038131A1 (fr) Dispositif de protection ameliore contre les decharges electrostatiques.
FR2572600A1 (fr) Stabilisateur electronique de tension, utilisable en particulier dans l'automobile, avec protection contre les surtensions transitoires de polarite opposee a celle du generateur
FR3072481B1 (fr) Dispositif de generation d'un signal aleatoire
FR3142287A1 (fr) Protection d’un circuit intégré contre des décharges électrostatiques
EP2348528A1 (fr) Structure de protection d'un circuit intégré contre des décharges électrostatiques
CN221530980U (zh) 集成电路和提供静电放电保护的集成电路
FR3131981A1 (fr) Dispositif de protection contre les décharges électrostatiques
EP0554195B1 (fr) Composant de protection semiconducteur auto-protégé
EP3370256B1 (fr) Dispositif compact de protection d'un circuit intégré contre les décharges électrostatiques
FR2993402A1 (fr) Circuit integre sur soi comprenant une diode laterale de protection contre des decharges electrostatiques
FR3148495A1 (fr) Dispositif de protection contre des décharges électrostatiques
FR2738682A1 (fr) Dispositif de protection contre des surtensions
EP1638146A2 (fr) Circuit électronique à double alimentation et à moyens de protection contre les claquages, et moyens de protection correspondants
FR2766984A1 (fr) Dispositif de protection d'une charge electrique et circuit d'alimentation comportant un tel dispositif

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20240524

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4