FR3155116A1 - circuit intégré comportant une cellule mémoire et procédé de fabrication correspondant - Google Patents

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Madjid Akbal
Franck Melul
Arnaud Regnier
Francesco La Rosa
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STMicroelectronics International NV Switzerland
STMicroelectronics International NV
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STMicroelectronics International NV Switzerland
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Abstract

Le circuit intégré comporte un substrat semiconducteur (SUB) et au moins une cellule mémoire (CEL) munie d’un transistor de sélection (TA) à grille verticale (TG) enterrée dans le substrat, et d’un transistor d’état (TE) à grille flottante (PO1) recouvrant une première région active (ACT1) et une deuxième région active (ACT2) du substrat délimitées par des régions d’isolation latérales (STI). La cellule mémoire comporte une épaisseur (E) de région d’isolation latérale (STI) entre un flanc de la grille verticale (TG) du transistor enterré et la deuxième région active (ACT2). Figure pour l’abrégé : Fig 1C

Description

circuit intégré comportant une cellule mémoire et procédé de fabrication correspondant
Des modes de réalisation et de mise en œuvre concernent les circuits intégrés de mémoires non-volatiles, notamment des mémoires aptes à mettre en œuvre une programmation et un effacement avec une granularité d’un bit.
Des mémoires non-volatile pouvant être programmées et effacées avec une granularité d’un bit ont été proposées dans une technologie comportant des cellules mémoires munies d’un transistor de sélection à grille verticale enterrée dans un substrat semiconducteur et d’un transistor d’état à grille flottante.
Dans ce type d’architecture, il existe une interface entre la grille du transistor de sélection et une région active supportant des conditions d’effacement, visant par exemple l’obtention d’un effet Fowler-Nordheim avec la grille flottante du transistor d’état. Cela est en particulier le cas dans une technique dite de « tension partagée ».
En effet, dans la technique de tension partagée, des potentiels de signes opposés sont typiquement générés de part et d’autre de la grille flottante, par exemple sensiblement -8V dans la grille de commande du transistor d’état et sensiblement +8V dans la région active, tandis que la grille du transistor de sélection est typiquement à 0V.
Dans des conditions de ce type, l’interface entre la grille du transistor de sélection et la région active, qui comporte typiquement une couche de diélectrique de grille, est soumise à une tension de 8V.
Ainsi, l’interface doit d’une part être capable de résister à un stress de 8V à chaque cycle d’effacement au cours de toute la durée de vie du produit.
D’autre part, une zone de charge d’espace peut se former au niveau de l’interface entre la grille du transistor de sélection et la région active, ce qui engendre une perte en efficacité de l’effacement.
Une augmentation de l’épaisseur de la couche diélectrique de grille à l’interface entre la grille du transistor de sélection et la région active permet d’augmenter la tenue en tension et de limiter la perte en efficacité des opérations d’effacement.
Cependant, il est avantageux de bénéficier d’une fabrication cointégrée d’éléments capacitifs (condensateurs) simultanément avec la fabrication des grilles verticales enterrées.
Or, augmenter l’épaisseur de la couche diélectrique de grille du transistor de sélection, engendre, en cas de cointégration, une augmentation de l’épaisseur de la couche diélectrique de l’interface capacitive et donc une dégradation des performances du condensateur (valeur capacitive moindre).
Prévoir une dissociation des deux couches diélectriques dans les structures de grille verticales, afin d’obtenir deux épaisseurs différentes, engendre une augmentation du coût de fabrication et une perte de l’avantage de la cointégration.
Ainsi, il existe un besoin de remédier aux inconvénients mentionnés ci-avant, c’est-à-dire un besoin d’augmenter la tenue en tension de la grille verticale enterrée et d’améliorer l’efficacité des opérations d’effacement de la cellule mémoire, sans engendrer de perte en performance d’un éventuel élément capacitif cointégré, ni d’augmentation des coûts de production.
Des modes de réalisation et de mise en œuvre définis ci-après proposent une réalisation de cellule-mémoire dans laquelle on augmente l’épaisseur de l’interface diélectrique entre la grille verticale et la région active, sans augmenter l’épaisseur du diélectrique de grille de l’interface diélectrique de l’élément capacitif cointégré, et sans nuire à la cointégration ni engendrer de coût supplémentaire.
Ainsi selon un aspect il est proposé un circuit intégré comportant un substrat semiconducteur et au moins une cellule mémoire munie d’un transistor de sélection à grille verticale enterrée dans le substrat, et d’un transistor d’état à grille flottante recouvrant une première région active et une deuxième région active du substrat délimitées par des régions d’isolation latérales ; dans lequel la cellule mémoire comporte une épaisseur de région d’isolation latérale entre un flanc de la grille verticale du transistor enterré et la deuxième région active.
Par exemple les régions d’isolation latérales sont du type tranchée d’isolation peu profonde (usuellement « Shallow Trench Isolation » en anglais).
Cet aspect offre une solution gratuite et compatible avec presque tous les procédés de fabrication étant donné que presque toutes les technologies prévoient des régions d’isolation latérales.
Selon un mode de réalisation, la grille verticale du transistor de sélection comporte une enveloppe diélectrique sur les flancs et le fond d’une tranchée dans le substrat remplie par une région conductrice, ladite épaisseur de région d’isolation latérale entre le flanc de la grille verticale et la deuxième région active étant au moins 5 fois plus grande que l’épaisseur de l’enveloppe diélectrique.
Selon un mode de réalisation, le circuit intégré comporte en outre un élément capacitif muni d’une électrode conductrice verticale enterrée dans le substrat ayant la même structure et la même composition que la grille verticale du transistor de sélection.
Selon un mode de réalisation, la deuxième région active comporte une implantation de dopant de type opposé à celui du substrat, occupant un volume situé sous la grille flottante du transistor d’état.
On notera que la présence de l’épaisseur de la région d’isolation latérale entre le flanc de la grille verticale du transistor enterré et la deuxième région active offre en outre des avantages mentionnés ci-avant, une robustesse supplémentaire dans l’alignement de l’implantation dans la deuxième région active.
Selon un mode de réalisation, le circuit intégré comporte en outre des moyens d’écriture configurés pour générer des conditions de programmation et d’effacement, respectivement adaptées pour engendrer des transferts de charges d’un premier signe entre la grille flottante et la première région active, et des transferts de charges d’un deuxième signe entre la grille flottante et la deuxième région active.
Selon un autre aspect, il est également proposé un procédé de fabrication d’au moins une cellule mémoire d’un circuit intégré comprenant :
- une formation de régions d’isolation latérales dans un substrat semiconducteur, délimitant une première région active et une deuxième région active ;
- une formation d’un transistor de sélection à grille verticale enterré dans le substrat, positionnée de sorte qu’une épaisseur de région d’isolation latérale se situe entre un flanc de la grille verticale et la deuxième région active ; et
- une formation d’un transistor d’état à grille flottante recouvrant la première région active et la deuxième région active.
Selon un mode de mise en œuvre, la formation de la grille verticale du transistor de sélection comporte une gravure d’une tranchée dans le substrat, une formation d’une enveloppe diélectrique sur les flancs et le fond de la tranchée et une formation d’une région conductrice remplissant le reste de la tranchée, la gravure de la tranchée étant positionnée vis-à-vis de la région d’isolation latérale de manière à conserver après la gravure ladite épaisseur de région d’isolation latérale entre le flanc de la grille verticale et la deuxième région active, au moins 5 fois plus grande que l’épaisseur de l’enveloppe diélectrique.
Selon un mode de mise en œuvre, la formation de la grille verticale du transistor de sélection est faite conjointement avec une formation d’une électrode conductrice verticale enterrée dans le substrat d’un élément capacitif. En conséquence, l’électrode a notamment la même structure et la même composition que la grille verticale du transistor de sélection.
Selon un mode de mise en œuvre, le procédé comporte en outre une implantation, dans la deuxième région active, de dopants de type opposé à celui du substrat occupant un volume situé sous la future grille flottante.
Selon un mode de mise en œuvre, le procédé comporte en outre une formation de moyens d’écriture configurés pour générer des conditions de programmation et d’effacement, respectivement adaptées pour engendrer des transferts de charges d’un premier signe entre la grille flottante et la première région active, et des transferts de charges d’un deuxième signe entre la grille flottante et la deuxième région active.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels les figures :
FIG. 1;
FIG. 1;
FIG. 1;
FIG. 2;
FIG. 2;
FIG. 3;
FIG. 4;
FIG. 5;
FIG. 6;
FIG. 7;
FIG. 8;
FIG. 9illustrent des modes de réalisation et de mise en œuvre de l’invention.
Les figures 1A, 1B et 1C illustrent un premier exemple de cellule-mémoire CEL, réalisée dans et sur un substrat semiconducteur SUB d’un circuit intégré.
LaFIG. 1illustre une vue du dessus de la cellule CEL, dont les éléments sont représentés par transparence.
LaFIG. 1illustre une vue en coupe de la cellule CEL, dans le plan AA’ de laFIG. 1.
LaFIG. 1illustre une vue en coupe de la cellule CEL, dans le plan BB’ de laFIG. 1.
La cellule CEL est munie d’un transistor de sélection TA à grille verticale TG enterrée dans le substrat, et d’un transistor d’état TE. Le transistor d’état TE comporte une grille flottante PO1 apte à stocker des charges de façon non-volatile, et une grille de commande PO2 apte à recevoir des potentiels de commandes.
La structure de grille verticale TG enterrée dans le substrat comporte une enveloppe diélectrique GO sur les flancs et le fond d’une tranchée dans le substrat SUB le reste du volume de la tranchée étant rempli par une région conductrice de grille P0, par exemple en silicium polycristallin.
La structure empilée des grilles flottante PO1 et de commande PO2 du transistor d’état TE recouvre une première région active ACT1 et une deuxième région active ACT2 du substrat, délimitées par des régions d’isolation latérales STI, typiquement des tranchées d’isolation peu profondes.
Dans la première région active ACT1, le transistor d’état TE et le transistor de sélection TA sont couplés en série, d’une région de drain D du transistor d’état, typiquement accessible via une ligne de bits (ou « bitline » en anglais) et le contact CNT1, une région de conduction S/D (servant de source de transistor d’état TE et de drain du transistor de sélection TA), jusqu’à une région de source du transistor de sélection TA située dans un caisson NISO implanté en profondeur dans le substrat SUB.
La deuxième région active ACT2 comporte une implantation de dopant CAPIMP de type opposé à celui du substrat, occupant un volume situé sous la grille flottante du transistor d’état TE.
La région implantée CAPIMP est située en surface du substrat SUB, et s’étend plus profondément que les régions implantées de drain D et de conduction S/D, mais moins profondément que les régions d’isolation latérales STI.
Un contact CNT2 permet de connecter électriquement la région implantée CAPIMP de la deuxième région active ACT2.
Le plan de coupe AA’ traverse longitudinalement la première région active ACT1, tandis que le plan de coupe BB’ traverse longitudinalement la deuxième région active ACT2.
Dans le premier exemple de cellule mémoire CEL, la première région active ACT1 et la deuxième région active ACT2 s’étendent parallèlement en longueur dans une première direction, et sont traversées par l’empilement de grilles du transistor d’état TE et par la grille verticale enterré TG qui s’étendent parallèlement dans une deuxième direction perpendiculaire à la première direction.
La première région active ACT1 est prévue pour mettre en œuvre des opérations d’écriture du type programmation et des lectures de la donnée contenue dans la cellule mémoire CEL, tandis que la deuxième région active ACT2 est prévue pour mettre en œuvre des opérations d’écriture du type effacement de la donnée.
On se réfère aux égards des opérations d’écriture ECR, à laFIG. 9.
LaFIG. 9est un tableau de valeurs illustrant un exemple de conditions de tensions sur la grille de commande CG (PO2), sur le drain D/CAPIMP (polarisant également la région implantée CAPIMP dans la deuxième région active ACT2), sur la grille verticale du transistor de sélection TG et sur le plan de source NISO, permettant de mettre en œuvre des opérations de programmation PROG et d’effacement EFF dans la cellule mémoire CEL.
Les différentes tensions d’écritures peuvent être générées et distribuées par des moyens d’écriture conventionnels, qui ne seront pas détaillés ici.
Les conditions de programmation PROG comportent une polarisation de la grille de commande à +10V, du drain D à +4,5V, de de la région implantée CAPIMP dans la deuxième région active ACT2 à 0V de la grille verticale à une tension Vt suffisante pour engendre un canal de conduction, par exemple 1V, et du plan de source S à 0V.
Ces conditions de programmation PROG permettent de former une région de canal de conduction, du drain D au plan de source NISO, et de générer un phénomène d’ionisation par impact du côté de la source S/D du transistor d’état TE, afin d’engendrer une injection de porteurs chauds (de signe négatif) dans la grille flottante depuis le canal côté source S/D.
Les conditions d’effacement EFF, du type tension partagée (« split voltage » en anglais) comportent une polarisation de la grille de commande à -8V, du drain D à 0V, et de la région implantée CAPIMP dans la deuxième région active ACT2 à +8V, de la grille verticale à une tension bloquante à 0V et du plan de source S à 0V.
Ces conditions d’effacement EFF permettent de générer un transfert de charges (de signe négatif) par effet Fowler-Nordheim depuis la grille flottante PO1 vers la deuxième région active ACT2 par l’intermédiaire de la région implantée CAPIMP.
Les conditions d’effacement EFF peuvent aussi permettre de générer un transfert de charges de signe positif (par exemple par effet Fowler-Nordheim également) dans la grille flottante PO1, par l’intermédiaire de la région implantée CAPIMP.
Ces conditions d’écriture, et notamment l’effacement EFF, offrent de bonnes performances, une granularité d’un bit, et peu de perturbation dans les cellules voisines (usuellement « disturb » en anglais).
En outre, et en se référant de nouveau aux figures 1A, 1B et 1C, de façon avantageuse vis-à-vis des conditions d’écriture décrite ci-dessus, une épaisseur E de région d’isolation latérale STI entre un flanc de la grille verticale TG du transistor enterré et la deuxième région active ACT2 est conservée après la gravure de la tranchée TG dans la cellule mémoire CEL.
En effet, cela permet d’une part de se prémunir contre un stress du diélectrique de grille GO du transistor de sélection TA soumis à une tension de 8V pendant les opérations d’effacement.
Et d’autre part, cela permet en outre d’éviter une formation d’une zone d’inversion (autrement appelée zone de charge d’espace) le long de la grille verticale enterrée à l’interface avec la deuxième région active ACT2 pendant les opérations d’effacement, qui cause une perte d’efficacité de l’effacement.
Selon un ordre de grandeur, l’épaisseur E de région d’isolation latérale STI entre le flanc de la grille verticale et la deuxième région active ACT2 est au moins 5 fois plus grande que l’épaisseur de l’enveloppe diélectrique GO. En effet, selon les limites (ou nœud) de fabrication de la technologie (usuellement « technological node » en anglais), ladite épaisseur E pourra être de l’ordre de 5 à 25 fois plus grande que l’épaisseur de l’enveloppe diélectrique GO.
Par exemple l’épaisseur E conservé de STI peut avoir une taille comprise entre 0,03 µm et 0,25 µm, par exemple 0,08 µm, tandis que la couche diélectrique de grille peut avoir une taille de quelques nanomètres, par exemple de 3 nm à 10 nm.
Les figures 2A et 2B illustrent un deuxième exemple de la cellule-mémoire CEL, qui diffère du premier d’un point de vue architecturale (c’est-à-dire dans l’arrangements des éléments réalisées), et non d’un point de vue fonctionnel.
LaFIG. 2illustre une vue du dessus de la cellule CEL, dont les éléments sont représentés par transparence.
LaFIG. 2illustre une vue en coupe de la cellule CEL, dans le plan CC’ de laFIG. 2.
Le deuxième exemple de la cellule mémoire CEL est une alternative architecturale par rapport au premier exemple de la cellule mémoire CEL, où seule la disposition des éléments de la cellule-mémoire a changé.
Dans le deuxième exemple de la cellule mémoire CEL, la première région active ACT1 et la deuxième région active ACT2 sont alignées en longueur dans la première direction, de part et d’autre de la grille verticale TG qui s’étend dans la deuxième direction perpendiculaire à la première.
L’empilement de grilles du transistor d’état TE recouvre la grille verticale ainsi que la première région active ACT1 et la deuxième région active ACT2 de chaque côté du transistor de sélection TA dans la première direction.
Le plan de coupe CC’ traverse longitudinalement la première région active ACT1, traverse latéralement grille verticale TG, et traverse longitudinalement la deuxième région active ACT2.
Les éléments de la cellule-mémoire CEL selon les deux exemples sont les mêmes, et supportent les mêmes références. La description faite précédemment en relation avec les figures 1A, 1B et 1C s’applique à la cellule mémoire CEL des figures 2A et 2B excepté la disposition décrite ci-dessus.
Les figures 3 à 8 illustrent des étapes d’un procédé de fabrication de la cellule mémoire CEL, avec avantageusement une fabrication cointégrée d’un élément capacitif TCAP.
Les vues en coupes dans les plans AA’ et BB’ correspondant aux plans des figures 1B et 1C sont représentés pour la fabrication de la cellule mémoire CEL dans la disposition du premier exemple, et ainsi qu’une vue en coupe correspondante pour l’élément capacitif TCAP.
LaFIG. 3illustre une étape 300 dans laquelle on a implanté en profondeur dans le substrat SUB la région NISO dans la région du substrat accueillant la cellule mémoire CEL.
Le substrat SUB est par exemple conventionnellement du silicium dopé du type P, la couche implantée en profondeur NISO étant dopée du type N.
LaFIG. 4illustre une étape 400 dans laquelle on forme les régions d’isolation latérales STI, par exemple selon la technique de tranchée d’isolation peu profonde dans laquelle on ouvre une tranchée peu profonde dans le substrat que l’on remplit avec un volume diélectrique tel que de l’oxyde de silicium.
Les régions d’isolation latérales STI permettent de définir entre-elles des régions actives ACT1, ACT2, ACT3, au niveau de la surface du substrat SUB.
On notera en particulier qu’une région d’isolation latérale STI traversant le plan de coupe BB’ de la cellule mémoire est prévue à cette étape 400.
LaFIG. 5illustre une étape 500 d’implantation, dans la deuxième région active ACT2, de dopants de type opposé à celui du substrat SUB (c’est-à-dire une implantation de dopants de type N) occupant toute l’étendue de la deuxième région active ACT2 en surface, jusqu’à une profondeur inférieure, mais de grandeur comparable, à la profondeur des régions d’isolation latérales STI.
La présence de la région d’isolation latérale STI dans le plan BB’ de la deuxième région active ACT2 apporte une robustesse supplémentaire dans l’alignement de l’implantation CAPIMP.
LaFIG. 6illustre une étape 600 de gravure des tranchées TR qui vont accueillir la structure de grille verticale du transistor de sélection TA de la cellule-mémoire CEL et la structure d’électrode verticale de l’élément capacitif TCAP.
Dans le plan BB’, la gravure 600 de la tranchée TR est positionnée vis-à-vis de la région d’isolation latérale STI de manière à conserver après la gravure 600 une épaisseur E de la région d’isolation latérale STI entre le flanc de la future grille verticale et la deuxième région active ACT2.
L’épaisseur E peut être paramétrée de manière à être au moins 5 fois plus grande que l’épaisseur de la couche diélectrique de grille GO formée à l’étape suivante 700.
L’épaisseur E de la région d’isolation latérale restante peut être de sensiblement 0,08 µm, par exemple entre 0,03 µm et 0,25 µm.
LaFIG. 7illustre une étape 700 dans laquelle on forme une enveloppe diélectrique GO sur les flancs et le fond de la tranchée TR et une formation d’une région conductrice PO0 remplissant le reste de la tranchée TR.
L’enveloppe diélectrique GO, par exemple en oxyde de silicium, a une épaisseur du type diélectrique de grille de transistor logique, typiquement inférieure à 10 nm, par exemple de 3 à 10 nm.
Cet ordre de grandeur de l’épaisseur de l’enveloppe diélectrique GO permet avantageusement de bénéficier d’une valeur capacitive élevée dans la réalisation du condensateur TCAP.
En effet, l’interface capacitive du condensateur TCAP est située entre la région conductrice PO0 remplissant la tranchée et la région active ACT3 du substrat, c’est-à-dire la couche diélectrique GO.
La région conductrice PO0 est par exemple formée par un remplissage à l’excès de silicium polycristallin puis un aplanissement chimio-mécanique jusqu’à découvrir la face avant du substrat SUB.
Ainsi, dans la première région active ACT1 de la cellule mémoire et dans la troisième région active ACT3 accueillant le condensateur TCAP, l’épaisseur de l’interface diélectrique entre la région conductrice de grille PO0 et le substrat SUB est l’épaisseur du diélectrique de grille GO.
Cela est notamment avantageux pour la commande du transistor de sélection TA dans la première région active ACT1, et la valeur capacitive de l’élément capacitif TCAP.
Dans la deuxième région active ACT2 de la cellule mémoire CEL, l’épaisseur de l’interface diélectrique entre la région conductrice de grille PO0 et le substrat SUB comporte le cumul de la couche diélectrique de grille GO et de l’épaisseur E restante de la région d’isolation latérale STI, de la face avant du substrat jusqu’à une profondeur allant au-delà de la profondeur de la région implantée CAPIMP (on rappelle que la région implantée CAPIMP supportera la tension d’effacement de 8V).
Le reste de l’interface diélectrique entre la région conductrice de grille PO0 et le substrat SUB, c’est-à-dire entre le fond de la région d’isolation latérale STI et le caisson implanté en profondeur NISO, a l’épaisseur de la couche diélectrique de grille GO (dans les conditions d’effacement, le substrat SUB en regard de cette épaisseur GO est à un potentiel sensiblement nul).
LaFIG. 8illustre une formation 800 de l’empilement de la grille flottante PO1 et de la grille de commande PO2, de façon conventionnelle, dans la partie accueillant la cellule mémoire CEL.
En résumé, on a formé une cellule-mémoire dans laquelle on augmente l’épaisseur de l’interface diélectrique entre la grille verticale et la deuxième région active, sans augmenter l’épaisseur du diélectrique de grille de l’interface diélectrique de l’élément capacitif cointégré, et sans engendrer d’étape dédiée ni de coût supplémentaire.
L’interface diélectrique plus épaisse permet une meilleure isolation entre la région implantée CAPIMP dans la deuxième région active ACT2, et la grille verticale du transistor de sélection TA.
La meilleure isolation entre la deuxième région active ACT2 (CAPIMP) et la grille verticale du transistor de sélection TA, permet une meilleure efficacité de l’effacement, du fait de l’absence de la zone de charge d’espace entre la région implantée CAPIMP et l’interface diélectrique ; et aussi une durée de vie potentiellement plus grande du fait d’une meilleure fiabilité de l’épaisseur diélectrique au niveau de la zone d’effacement.
En outre, la possibilité de cointégrer les deux épaisseurs d’interfaces diélectrique différentes permet d’une part de ne pas augmenter le coût de la fabrication en termes d’étapes et de masque supplémentaires ; et permet parallèlement de ne pas non-plus dégrader la valeur capacitive du condensateur, de sorte que les coûts dus à l’empreinte surfacique du condensateur n’augmentent pas non-plus.

Claims (10)

  1. Circuit intégré comportant un substrat semiconducteur (SUB) et au moins une cellule mémoire (CEL) munie d’un transistor de sélection (TA) à grille verticale (TG) enterrée dans le substrat, et d’un transistor d’état (TE) à grille flottante (PO1) recouvrant une première région active (ACT1) et une deuxième région active (ACT2) du substrat délimitées par des régions d’isolation latérales (STI) ; dans lequel la cellule mémoire comporte une épaisseur (E) de région d’isolation latérale (STI) entre un flanc de la grille verticale (TG) du transistor enterré et la deuxième région active (ACT2).
  2. Circuit intégré selon la revendication 1, dans lequel la grille verticale (TG) du transistor de sélection comporte une enveloppe diélectrique (GO) sur les flancs et le fond d’une tranchée dans le substrat remplie par une région conductrice (P0), ladite épaisseur (E) de région d’isolation latérale (STI) entre le flanc de la grille verticale et la deuxième région active (ACT2) étant au moins 5 fois plus grande que l’épaisseur de l’enveloppe diélectrique (GO).
  3. Circuit intégré selon l’une des revendications 1 ou 2, comportant en outre un élément capacitif (TCAP) muni d’une électrode conductrice verticale (PO0) enterrée dans le substrat ayant la même structure et la même composition que la grille verticale (TG ; PO0) du transistor de sélection (TA).
  4. Circuit intégré selon l’une des revendications 1 à 3, dans lequel la deuxième région active (ACT2) comporte une implantation de dopant (CAPIMP) de type opposé à celui du substrat, occupant un volume situé sous la grille flottante du transistor d’état (TE).
  5. Circuit intégré selon l’une des revendications 1 à 4, comportant en outre des moyens d’écriture (ECR) configurés pour générer des conditions de programmation (PROG) et d’effacement (EFF), respectivement adaptées pour engendrer des transferts de charges d’un premier signe entre la grille flottante (PO1) et la première région active (ACT1), et des transferts de charges d’un deuxième signe entre la grille flottante (PO1) et la deuxième région active (ACT2).
  6. Procédé de fabrication d’au moins une cellule mémoire (CEL) d’un circuit intégré comprenant :
    - une formation (400) de régions d’isolation latérales (STI) dans un substrat semiconducteur (SUB), délimitant une première région active (ACT1) et une deuxième région active (ACT2) ;
    - une formation (600-700) d’un transistor de sélection (TA) à grille verticale enterré dans le substrat (SUB), positionnée de sorte qu’une épaisseur (E) de région d’isolation latérale (STI) se situe entre un flanc de la grille verticale (PO0) et la deuxième région active (ACT2) ; et
    - une formation (800) d’un transistor d’état (TE) à grille flottante (PO1) recouvrant la première région active (ACT1) et la deuxième région active (ACT2).
  7. Procédé selon la revendication 6, dans lequel la formation (600-700) de la grille verticale (TG) du transistor de sélection comporte une gravure (600) d’une tranchée (TR) dans le substrat, une formation (700) d’une enveloppe diélectrique (GO) sur les flancs et le fond de la tranchée (TR) et une formation d’une région conductrice (PO0) remplissant le reste de la tranchée (TR), la gravure de la tranchée (600) étant positionnée vis-à-vis de la région d’isolation latérale (STI) de manière à conserver après la gravure ladite épaisseur (E) de région d’isolation latérale entre le flanc de la grille verticale (PO0) et la deuxième région active (ACT2), au moins 5 fois plus grande que l’épaisseur de l’enveloppe diélectrique (GO).
  8. Procédé selon l’une des revendications 6 ou 7, dans lequel la formation (600-700) de la grille verticale du transistor de sélection est faite conjointement avec une formation (600-700) d’une électrode conductrice verticale enterrée dans le substrat d’un élément capacitif (TCAP).
  9. Procédé selon l’une des revendications 6 à 8, comportant en outre une implantation (500), dans la deuxième région active (ACT2), de dopants de type opposé à celui du substrat (SUB) occupant un volume situé sous la future grille flottante (PO1).
  10. Procédé selon l’une des revendications 6 à 9, comportant en outre une formation de moyens d’écriture (ECR) configurés pour générer des conditions de programmation (PROG) et d’effacement (EFF), respectivement adaptées pour engendrer des transferts de charges d’un premier signe entre la grille flottante (PO1) et la première région active (ACT1), et des transferts de charges d’un deuxième signe entre la grille flottante (PO1) et la deuxième région active (ACT2).
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