IT201600109360A1 - Memoria non volatile, sistema includente la memoria e metodo di comando della memoria - Google Patents

Memoria non volatile, sistema includente la memoria e metodo di comando della memoria

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IT201600109360A1 IT102016000109360A IT201600109360A IT201600109360A1 IT 201600109360 A1 IT201600109360 A1 IT 201600109360A1 IT 102016000109360 A IT102016000109360 A IT 102016000109360A IT 201600109360 A IT201600109360 A IT 201600109360A IT 201600109360 A1 IT201600109360 A1 IT 201600109360A1
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Fabio Enrico Carlo Disegni
Maurizio Francesco Perroni
Cesare Torti
Mauro Maggiolini
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Description

“MEMORIA NON VOLATILE, SISTEMA INCLUDENTE LA MEMORIA E METODO DI COMANDO DELLA MEMORIA”
La presente invenzione è relativa ad una memoria non volatile, ad un sistema includente la memoria non volatile e ad un metodo di comando della memoria non volatile. In particolare, la memoria non volatile è una memoria a cambiamento di fase (PCM).
Sono note memorie non volatili a cambiamento di fase (cosiddette PCM, “Phase Change Memory”) in cui, per immagazzinare informazioni, si sfruttano le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Ad esempio, tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e le due fasi sono associate a resistività di valore notevolmente differente, e conseguentemente ad un differente valore di un dato memorizzato. Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria includenti un elemento di memorizzazione a cambiamento di fase. I cambiamenti di fase vengono ottenuti aumentando localmente la temperatura degli elementi di memorizzazione attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con rispettive regioni di materiale calcogenico. Sono altresì note memorie in cui il riscaldatore è realizzato in forma integrata nell’elemento a cambiamento di fase. In modo noto, come illustrato in figura 1, una memoria non volatile comprende una matrice 2 di celle di memoria 3 organizzate in righe (linee di parola, o “word line”) WL e colonne (linee di bit, o “bit line”) BL; ciascuna cella di memoria 3 è realizzata, nel caso delle memorie PCM, da un elemento di memorizzazione a cambiamento di fase 3a (includente il materiale a cambiamento di fase ed il riscaldatore ad esso accoppiato) e da un dispositivo di selezione 3b, collegati in serie tra loro. Un decodificatore di colonna ed un decodificatore di riga (non illustrati) permettono di selezionare, sulla base di segnali logici di indirizzo ricevuti in ingresso e schemi di decodifica, le celle di memoria 3, ed in particolare le relative word line WL e bit line BL, di volta in volta indirizzate.
Dispositivi di selezione, in particolare transistori MOS 3b a canale N, sono utilizzati per abilitare e inibire, in rispettive condizioni operative, un flusso di corrente di programmazione/lettura delle celle di memoria 3.
I dispositivi di selezione 3b, il cui terminale di controllo (porta, o “gate”) G è comandato da una stessa word line WL, hanno un primo terminale di conduzione D (pozzo, o “drain”) collegato ai rispettivi elementi di memorizzazione a cambiamento di fase 3a ed un secondo terminale di conduzione S (sorgente, o “source”) collegato ad una linea di sorgente 4 comune. I dispositivi di selezione 3b comandati da una stessa word line WL condividono anche una stessa linea di sorgente 4. L’accensione e lo spegnimento di ciascun dispositivo di selezione 3b abilita e, rispettivamente, disabilita il passaggio di una corrente elettrica di lettura o programmazione che fluisce dalla bit line BL selezionata, attraverso la rispettiva cella di memoria 3, verso la linea di sorgente 4. Durante la programmazione, tale corrente elettrica genera, per effetto Joule, le temperature necessarie per il cambiamento di fase. In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causare un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella di memoria 3. Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trovi il materiale, e quindi risalire al dato memorizzato nelle celle di memoria.
Con riferimento alla figura 2, per programmare la cella di memoria 3’, viene acceso il dispositivo di selezione 3b’ (mediante polarizzazione della rispettiva world line WL<0>). Poiché la word line WL<0> è condivisa da tutti i dispositivi di selezione 3b disposti sulla stessa riga della matrice 2, anche tali dispositivi di selezione 3b saranno in stato acceso. La linea di sorgente 4’, a cui il secondo terminale di conduzione S del dispositivo di selezione 3b’ è accoppiato, viene polarizzata a tensione di riferimento, ad esempio alla tensione di terra (es., 0V). Una corrente di programmazione iP viene fatta fluire sulla bit line BL<0>, e quindi attraverso l’elemento a cambiamento di fase 3a’ (in particolare, attraverso il rispettivo riscaldatore) e il dispositivo di selezione 3b, verso la linea di sorgente 4’ accoppiata al terminale di sorgente del dispositivo di selezione 3b.
Le restanti linee di sorgente 4 non selezionate sono tipicamente polarizzate ad una tensione maggiore di quella di riferimento (maggiore di 0 V in questo esempio), ad esempio pari a 1 V, e comunque in modo tale per cui la rispettiva tensione gate-source VGS sia minore di zero (così da avere ridotte correnti di perdita). La Richiedente ha verificato che, sia durante le fasi di programmazione che di lettura, correnti di perdita (“leakage”) iL vengono comunque riversate dalle linee di sorgente 4 non selezionate nella linea di sorgente 4’ selezionata (la figura 2 mostra, esemplificativamente, solo alcune delle correnti di perdita iL). Tali correnti di perdita iL si sommano alle correnti di programmazione /lettura e causano, per via della resistività intrinseca della linea di sorgente 4’, una caduta di potenziale indesiderata sulla linea di sorgente 4’.
Poiché, tipicamente, le matrici di memoria 2 sono di grandi dimensioni (es., BLxWL pari a 2048x512 o maggiore), risulta evidente che l’incremento di tensione sulla bit line 4’ non è trascurabile.
È quindi sentita la necessità di fornire una memoria non volatile, un sistema includente la memoria non volatile ed un metodo di comando della memoria non volatile che superino gli inconvenienti sopra esposti.
Secondo la presente invenzione vengono pertanto forniti una memoria non volatile, un sistema includente la memoria non volatile ed un metodo di comando della memoria non volatile, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra una matrice di memoria includente una pluralità di celle provviste di un rispettivo elemento di memoria a cambiamento di fase;
- la figura 2 mostra la matrice di memoria di figura 1 durante una fase operativa di programmazione, illustrando il percorso di correnti di perdita indesiderate;
- la figura 3 mostra una matrice di memoria includente una pluralità di celle provviste di un rispettivo elemento di memoria a cambiamento di fase e di una linea di scarica che forma un percorso aggiuntivo per la scarica verso massa di correnti di perdita indesiderate, secondo un aspetto della presente divulgazione;
- la figura 4 mostra la matrice di memoria di figura 3 durante una fase operativa di programmazione, illustrando il percorso delle correnti di perdita indesiderate, secondo un aspetto della presente divulgazione;
- la figura 5 illustra la variazione della caduta di potenziale su una linea di sorgente selezionata della matrice di figura 3 e 4 in funzione del numero di linee di scarica formate nella matrice di memoria; e
- la figura 6 mostra uno schema a blocchi semplificato di un sistema elettronico incorporante la matrice di memoria di figura 3 o 4, in una forma di realizzazione della presente divulgazione.
Nella figura 3 è mostrata schematicamente, ed indicata nel suo complesso con il numero di riferimento 10, una porzione di un dispositivo di memoria non volatile, in particolare di tipo PCM, limitatamente alle sole parti necessarie alla comprensione della presente divulgazione.
Il dispositivo di memoria non volatile 10 comprende una matrice di memoria 20, includente una pluralità di celle di memoria. Elementi comuni della matrice di memoria 20 con la matrice di memoria 2 di figura 1 sono identificati con gli stessi numeri di riferimento e non ulteriormente descritti in dettaglio.
Le celle di memoria 3 sono dunque selezionabili mediante word line WL e bit line BL. In particolare, sono illustrate una pluralità “m+1” di word line (WL<0>, …, WL<m>) ed una pluralità “n+1” di bit line (BL<0>, …, BL<n>).
Le celle di memoria 3 comprendono un elemento a cambiamento di fase 3a ed un elemento selettore 3b, operativamente accoppiato all’elemento a cambiamento di fase 3a. 3aL’elemento selettore 3b, nella forma di realizzazione illustrata, è un transistore MOS di tipo N avente un terminale di porta (gate) G collegato alla rispettiva word line WL, un primo terminale di conduzione (pozzo, o “drain”) D collegato all’elemento a cambiamento di fase 3a, ed un secondo terminale di conduzione (sorgente, o “source”) S collegato ad una rispettiva linea di sorgente 4 che è polarizzabile mediante un elemento di pilotaggio (“driver”) 42. In particolare, l’elemento di pilotaggio 42 è atto a polarizzare la rispettiva linea di sorgente 4 ad una tensione di riferimento (ad esempio a massa, 0 V) o ad una tensione maggiore di zero (es., 1 V). L’elemento selettore 3b è controllato in modo da consentire, quando selezionato (ovvero, acceso mediante il segnale della rispettiva word line locale WL a cui è accoppiato), il passaggio di una corrente di programmazione (scrittura, per operazioni di set/reset) o lettura, nelle rispettive condizioni operative, attraverso l’elemento a cambiamento di fase 3a.
Il dispositivo di memoria non volatile 10 comprende inoltre un decodificatore di riga (di tipo noto, qui non illustrato), atto a selezionare la word line WL corrispondente alla cella di memoria 3 di volta in volta da indirizzare, ed un decodificatore di colonna (anch’esso non illustrato, di tipo noto), atto a selezionare la bit line della cella di memoria 3 da indirizzare. Data la struttura matriciale, l’attivazione di una word line WL e di una bit line BL consente di selezionare univocamente una ed una sola cella di memoria 3. Uno stadio di programmazione delle celle di memoria 3, anch’esso di per sé noto e dotato di driver di programmazione, è presente ma non illustrato in quanto non oggetto della presente divulgazione.
Secondo un aspetto della presente divulgazione, la matrice di memoria 20 include inoltre almeno una linea di scarica 44, che forma una colonna della matrice di memoria 20 analoga alle altre colonne della matrice di memoria 20, ma che non presenta alcun elemento a cambiamento di fase 3a.
Da un punto di vista del layout, secondo una forma di realizzazione non limitativa, la linea di scarica 44 è parallela alle bit line BL e trasversale alle linee di sorgente 4. Altri layout possono comunque essere previsti.
La linea di scarica 44 è accoppiata al terminale di riferimento GND (es, ad un potenziale di terra o massa, in particolare a 0 V). La linea di scarica 44 presenta una pluralità di dispositivi selettori 46 analoghi ai dispositivi selettori 3b, ad esempio transistori MOS di tipo N. I dispositivi selettori 46 condividono la stessa word line WL dei dispositivi selettori 3b posti sulla stessa riga (ovvero, associati alla stessa linea di sorgente 4) e, dunque, hanno un terminale di porta (“gate”) G collegato alla rispettiva word line WL; in particolare, un primo terminale di conduzione (pozzo, o “drain”) D dei dispositivi selettori 46 è collegato al terminale di riferimento GND, ed un secondo terminale di conduzione (sorgente, o “source”) S dei dispositivi selettori 46 è collegato ad una rispettiva linea di sorgente 4 (ovvero, la linea di sorgente 4 condivisa con dispositivi selettori 3b posti sulla stessa riga). Dispositivi selettori 3b e dispositivi selettori 46 che condividono una stessa word line WL<0_>, …, WL<m> condividono anche una stessa linea di sorgente 4, accoppiata al rispettivo secondo terminale di conduzione S.
Con riferimento alla figura 4, durante l’uso, ad esempio per la programmazione della cella di memoria 3 identificata mediante linea circolare tratteggiata, la word line WL<0> viene polarizzata alla tensione di accensione di ciascuno dei transistori 3b e del transistore 46 (in figura, WL<0>=ON), mentre le restanti word line WL<1>, …, WL<m> vengono polarizzate alla tensione di spegnimento dei transistori 3b, 46 ad esse accoppiati (in figura, WL<1>, …, WL<m>=OFF). Si forma in questo modo un percorso conduttivo tra la linea di sorgente 4 selezionata ed il terminale di riferimento GND attraverso il transistore 46 acceso (ossia, attraverso il transistore 46 accoppiato alla stessa linea di sorgente 4 a cui è accoppiata la cella di memoria 3 selezionata per la programmazione). In questo modo, le correnti di perdita iL(discusse con riferimento alla figura 2) trovano una via di scarica privilegiata verso massa GND attraverso la linea di scarica 44 (flusso di corrente identificato come iL_TOT). Più in particolare, predisponendo un numero adeguato di linee di scarica 44, il percorso della corrente iL_TOT sulla linea di sorgente 4 selezionata è limitato in estensione e, dunque, la caduta di tensione dovuta alla resistenza di tale linea di sorgente 4 non è significativa e non interferisce con il funzionamento desiderato dei transistori di selezione 3b comandati dal segnale di accensione “ON” sulla word line WL<0>. Di conseguenza, la tensione sulla linea di sorgente 4 selezionata non aumenta significativamente.
Poiché i restanti transistori 46 sono polarizzati alle tensioni di spegnimento “OFF” fornite dalle linee di parola WL<1>, …, WL<m>, essi risultano interdetti (spenti), e la rispettiva linea di sorgente 4 ad essi accoppiata (polarizzata a tensione maggiore di 0 V, tipicamente pari a circa 1 V) è efficacemente disaccoppiata dal terminale a potenziale di riferimento GND.
Quanto descritto con riferimento alla figura 4 per la programmazione di un dato logico in una cella di memoria 3 si applica, in modo di per sé evidente al tecnico del ramo, ad operazioni di lettura del dato logico memorizzato in una cella di memoria 3.
Risulta evidente che, per massimizzare la scarica verso massa GND delle correnti presenti sulla linea di sorgente 4 selezionata (in particolare delle correnti di perdita iL), può essere opportuno prevedere (soprattutto in matrici di memoria di grandi dimensioni) l’introduzione di una pluralità di linee di scarica 44, analoghe a quella illustrata nelle figure 3 e 4. Ad esempio, è possibile introdurre una linea di scarica 44 ogni 128 bit line BL.
In generale, la scelta relativa al numero di linee di scarica 44 da introdurre dovrebbe tener conto della caduta di tensione desiderata sulle linee di sorgente 4 selezionate. A questo fine, la figura 5 mostra un grafico che illustra la caduta di tensione su una linea di sorgente 4 in funzione del numero di linee di scarica 44 introdotte nella matrice di memoria 20. Risulta evidente che gli specifici valori illustrati nel grafico di figura 5 sono relativi ad una forma di realizzazione e tale valutazione può essere effettuata sperimentalmente, o mediante simulazione, dal tecnico del ramo, per una qualsiasi forma di realizzazione della matrice di memoria (es., i valori numerici specifici possono variare in funzione dei materiali utilizzati, dei componenti elettronici, del layout della matrice di memoria, ecc.).
In ogni caso, dalla figura 5 si osserva come all’aumentare del numero di linee di scarica 44 (disposte ad intervalli regolari, ad esempio, come detto ogni 128 bit line BL) la caduta di tensione sulla rispettiva linea di sorgente 4 decresce, confermando i vantaggi della presente divulgazione.
Considerando una matrice di memoria 20 avente 2304 bit line locali BL (colonne), l’inserimento di una linea di scarica 44 ogni 128 bit line BL significa disporre un totale di 18 linee di scarica 44 che consentono di dimezzare la caduta di tensione rispetto all’arte nota di figura 1 e 2 con un aumento di area che può essere considerato irrilevante (minore del 1%).
In figura 6 viene mostrata una porzione di un sistema elettronico 50, secondo una forma di realizzazione delle presente divulgazione. Il sistema elettronico 50 può essere utilizzato in dispositivi elettronici, quali ad esempio: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati wireless; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.
In dettaglio, il sistema elettronico 50 comprende: un controller 51 (ad esempio dotato di un microprocessore, un DSP, o un microcontrollore); un dispositivo di input/output 52 (ad esempio provvisto di una tastiera e un display), per immettere e visualizzare dati; un dispositivo di memoria non volatile 53, includente la matrice di memoria 10 precedentemente descritta; un’interfaccia wireless 54, ad esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless a radiofrequenza; ed una memoria RAM 55, tutti accoppiati attraverso un bus 56. Una batteria 57 può essere utilizzata come sorgente di alimentazione elettrica nel sistema elettronico 50, che può essere inoltre dotato di una foto o videocamera 58.
Da quanto precedentemente descritto ed illustrato, sono evidenti i vantaggi che il trovato secondo la presente divulgazione consente di ottenere.
In particolare, la presente divulgazione consente la scarica di correnti indesiderate (di leakage) verso massa, cosicché tali correnti non percorrano la linea di sorgente selezionata per la sua intera estensione, causando una caduta di potenziale non trascurabile e indesiderata.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio, quanto precedentemente descritto si applica, in modo di per sé ovvio, ad altri tipi di memoria non volatile, quali ad esempio memorie FLASH o altre memorie ancora.

Claims (10)

  1. RIVENDICAZIONI 1. Memoria non volatile (10, 20), comprendente: - una pluralità di linee di bit (BL<n:0>); - una pluralità di linee di sorgente (4); - una pluralità di celle di memoria (3), di tipo non volatile, ciascuna cella di memoria (3) essendo accoppiata tra una rispettiva linea di bit (BL<n:0>) ed un rispettiva linea di sorgente (4); - una o più linee di scarica (44) accoppiate ad un terminale a tensione di riferimento (GND); - una pluralità di interruttori controllati (46) accoppiati tra una rispettiva linea di sorgente (4) ed una rispettiva linea di scarica (44), selettivamente comandabili per collegare la rispettiva linea di sorgente (4) alla rispettiva linea di scarica (44) così da formare un percorso conduttivo tra la rispettiva linea di sorgente (4) ed il terminale a tensione di riferimento (GND).
  2. 2. Memoria non volatile secondo la rivendicazione 1, comprendente inoltre una pluralità di linee di parola (WL<m:0>), in cui le celle di memoria (3) e gli interruttori controllati (46) collegati ad una stessa linea di sorgente (4) sono altresì operativamente accoppiati ad una stessa linea di parola (WL<m:0>) che è diversa dalle linee di parola (WL<m:0>) a cui sono accoppiate le altre celle di memoria (3) e gli altri interruttori controllati (46) ciascuna linea di parola (WL<m:0>) essendo selettivamente polarizzabile per abilitare la programmazione/lettura delle rispettive celle di memoria (3) e, contestualmente, l’accensione del rispettivo interruttore controllato (46).
  3. 3. Memoria non volatile secondo la rivendicazione 2, in cui gli interruttori controllati (46) sono transistori aventi un terminale di controllo (G) comandato in stato acceso e, alternativamente, in stato spento, da una rispettiva linea di parola (WL<m:0>).
  4. 4. Memoria non volatile secondo una qualsiasi delle rivendicazioni precedenti, in cui dette celle di memoria (3) includono un elemento a cambiamento di fase (3a) provvisto di un riscaldatore resistivo ed un dispositivo selettore (3b), e in cui l’elemento riscaldatore ed il dispositivo selettore sono collegati tra una rispettiva linea di bit (BL<n:0>) ed una rispettiva linea di sorgente (4) cosicché, quando il dispositivo selettore (3b) è in stato acceso, una corrente elettrica fluisce tra dette rispettive linea di bit (BL<n:0>) ed linea di sorgente (4) attraverso il riscaldatore.
  5. 5. Memoria non volatile secondo la rivendicazione 4, in cui detti dispositivi selettori (3b) sono transistori MOS di tipo N aventi un terminale di pozzo (D) accoppiato al riscaldatore della cella di memoria (3) ed un terminale di sorgente (S) accoppiato alla linea di sorgente (4), e in cui gli interruttori controllati (46) sono transistori MOS di tipo N aventi un terminale di pozzo (D) accoppiato al terminale a tensione di riferimento (GND) tramite la linea di scarica (44), ed un terminale di sorgente (S) accoppiato alla linea di sorgente (4).
  6. 6. Memoria non volatile secondo una qualsiasi delle rivendicazioni precedenti, in cui dette linee di scarica (44) sono disposte in parallelo a dette linee di bit (BL<n:0>), e dette linee di sorgente (4) si estendono trasversalmente a dette linee di bit.
  7. 7. Dispositivo elettronico (50), comprendente una memoria non volatile (10, 20) secondo una qualsiasi delle rivendicazioni 1-6.
  8. 8. Dispositivo elettronico secondo la rivendicazione 7, scelto tra: un Personal Digital Assistant, PDA; un computer portatile; un telefono portatile; uno smartphone; un riproduttore di audio digitale; una foto- e/o video-camera.
  9. 9. Metodo di comando di una memoria non volatile (10, 20) includente una pluralità di linee di bit (BL<n:0>); una pluralità di linee di sorgente (4); una pluralità di celle di memoria (3), di tipo non volatile, ciascuna cella di memoria essendo accoppiata tra una rispettiva linea di bit ed un rispettiva linea di sorgente; una o più linee di scarica (44) accoppiate ad un terminale a tensione di riferimento (GND); una pluralità di interruttori controllati (46) accoppiati tra una rispettiva linea di sorgente (4) ed una rispettiva linea di scarica (44), comprendente le fasi di: - selezionare una linea di sorgente (4), includendo polarizzare ad una prima tensione operativa una tra dette linee di sorgente (4), al fine di eseguire una operazione di lettura / programmazione di un dato logico in una delle celle di memoria (3) ad essa accoppiate; - selezionare una linea di bit (BL<n:0>), includendo alimentare una corrente (iP) alla linea di bit accoppiata alla cella di memoria (3) da leggere / programmare; - comandare selettivamente ciascun interruttore controllato (46) per collegare solo la linea di sorgente (4) selezionata alla rispettiva linea di scarica (44) così da formare un percorso conduttivo tra la linea di sorgente (4) selezionata ed il terminale a tensione di riferimento (GND) durante detta operazione di lettura / programmazione.
  10. 10. Metodo secondo la rivendicazione 9, in cui detta memoria non volatile (10, 20) comprende inoltre una pluralità di linee di parola (WL<m:0>), in cui le celle di memoria (3) e gli interruttori controllati (46) collegati ad una stessa linea di sorgente (4) sono altresì operativamente accoppiati ad una stessa linea di parola (WL<m:0>) che è diversa dalle linee di parola (WL<m:0>) a cui sono accoppiate le altre celle di memoria (3) e gli altri interruttori controllati (46), il metodo comprendendo inoltre la fase di polarizzare selettivamente una linea di parola al fine di leggere / programmare una rispettiva cella di memoria (3) e, contestualmente, collegare la linea di sorgente (4) accoppiata alla cella di memoria (3) da leggere / programmare al terminale a tensione di riferimento (GND).
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