IT201700019514A1 - Dispositivo di memoria non volatile a cambiamento di fase dotato di una funzione di accesso alla memoria - Google Patents

Description

"DISPOSITIVO DI MEMORIA NON VOLATILE A CAMBIAMENTO DI FASE DOTATO DI UNA FUNZIONE DI ACCESSO ALLA MEMORIA"

La presente invenzione è relativa ad un dispositivo di memoria non volatile a cambiamento di fase dotato di una funzione di accesso alla memoria.

Come è noto, le memorie a cambiamento di fase (PCM, "Phase Change Memories") sono una nuova generazione di memorie non volatili in cui, allo scopo di memorizzare informazioni, si sfruttano le caratteristiche di materiali aventi la proprietà di commutare tra fasi con caratteristiche elettriche differenti. Questi materiali possono commutare tra una fase disordinata/amorfa ed una fase ordinata cristallina o policristallina; fasi differenti si caratterizzano per valori differenti di resistività e vengono associate a diversi valori di un dato memorizzato. Per esempio, gli elementi del gruppo VI della tabella periodica, quali tellurio (Te), selenio (Se) o antimonio (Sb), anche noti come calcogenuri o materiali calcogenici, possono essere utilizzati per fabbricare celle di memoria a cambiamento di fase; in particolare, una lega formata da germanio (Ge), antimonio (Sb) e tellurio (Te), nota come GST (avente la composizione chimica Ge2Sb2Tes), è attualmente ampiamente utilizzata in tali celle di memoria.

I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (noti in generale come riscaldatori) posti a contatto con corrispondenti regioni di materiale calcogenico.

Dispositivi di accesso (o selezione) (per esempio transistori MOSFET) sono connessi ai riscaldatori e consentono selettivamente il passaggio di una corrente elettrica di modifica attraverso essi; questa corrente elettrica, per effetto Joule, genera le temperature richieste per il cambiamento di fase.

In particolare, quando il materiale calcogenico è nello stato amorfo, e quindi ha una resistività elevata (stato RESET), è necessario applicare un impulso di corrente/tensione (o un numero adatto di impulsi di corrente/tensione) di durata e ampiezza tali da consentire al materiale calcogenico di raffreddare lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato ad elevata resistività a uno stato a bassa resistività (stato SET). Viceversa, quando il materiale calcogenico si trova nello stato SET, è necessario applicare un impulso di corrente/tensione avente una durata opportuna e un'ampiezza elevata, in modo da far sì che il materiale calcogenico ritorni nello stato RESET amorfo ad elevata resistività.

Durante la lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che scorre nella cella di memoria attraverso un amplificatore di rilevamento ("sense amplifier"). Dato che la corrente è proporzionale alla conducibilità del materiale calcogenico, è possibile determinare in quale stato si trova il materiale, e di conseguenza determinare il dato memorizzato nella cella di memoria.

Analogamente ad altri tipi di memoria, nelle memorie a cambiamento di fase, il dispositivo di memoria presenta stadi di decodifica che, in base a segnali di indirizzo forniti da una unità di comando, consentono di accedere a singole celle di memoria o specifici gruppi di celle di memoria, fornendo le tensioni previste e rilevando le caratteristiche elettriche ricercate.

In particolare, nelle memorie a cambiamento di fase, esistono separati stadi di decodifica di colonna per le fasi di lettura e di modifica. Infatti, come sopra spiegato, tali fasi richiedono di applicare livelli di tensione (e corrente) notevolmente diversi. Di conseguenza, gli stadi di decodifica di colonna sono ottimizzati rispetto alla fase operativa prevista e sono attivi solo durante l'una o l'altra fase.

Ciò comporta delle difficoltà nel caso che sia desiderato accedere direttamente a singole celle di memoria, ad esempio nel caso di modalità cosiddetta DMA. ("Direct Memory Access"). In particolare, tale modalità consente di bypassare i circuiti di lettura/modifica normalmente utilizzati durante il funzionamento della memoria, ad esempio per verificare la funzionalità di alcune parti della memoria e/o per verificare margini operativi delle celle. Infatti, la possibilità di accedere direttamente alle celle permette di distinguere se un dato errore di lettura è dovuto ad un guasto della relativa cella di memoria o a un problema sul percorso di indirizzamento alla stessa o nei circuiti a valle. Inoltre, il DMA consente di valutare se il valore di lettura della cella, anche se corretto, è dovuto ad un funzionamento della cella in una regione marginale dell'intervallo di valori accettabili, e quindi non garantisce un funzionamento corretto in differenti condizioni di lavoro della cella, ad esempio a temperature differenti e/o a seguito di invecchiamento.

Ne consegue che la modalità di accesso in DMA risulta utile in diverse situazioni, a partire dalla fase di test elettrico finale (EWS, "Electrical Wafer Sorting").

In memorie di differente tipo, ad esempio nelle memorie flash, l'accesso in DMA è semplificato dal fatto che sono presenti pompe di carica in grado di generare le tensioni necessarie nei percorsi previsti.

Tuttavia, tale soluzione non è applicabile alle memorie PCM, in cui non sono presenti pompe di carica e i percorsi di indirizzamento delle celle sono separati. Infatti, nei percorsi di lettura, sono presenti dispositivi (transistori a canale N) operativi solo a basse tensioni (ad esempio, inferiori a 0,8 V) che sono spenti a tensioni maggiori o addirittura, in alcune situazioni, possono essere danneggiati da tensioni più elevate. Viceversa, nei percorsi di modifica, sono presenti dispositivi (transistori a canale P) operativi solo ad alte tensioni (ad esempio, superiori a 0,8 V) che sono spenti a tensioni inferiori.

Scopo della presente invenzione è mettere a disposizione una matrice PCM che superi gli inconvenienti della tecnica nota.

Secondo la presente invenzione viene realizzato un dispositivo di memoria a cambiamento di fase e un relativo metodo di comando, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra uno schema semplificato della presente memoria PCM;

- la figura 2 mostra uno schema più dettagliato della memoria di figura 1;

- le figure 3 e 4 mostrano schemi elettrici semplificati di forme di realizzazione di parti della memoria di figura 2;

- la figura 5 mostra una diversa forma di realizzazione del blocco di figura 4;

- la figura 6 mostra l'andamento di alcune grandezze elettriche in una simulazione effettuata dalla richiedente sulla memoria di figura 2; e

- la figura 7 è un diagramma a blocchi schematico di un possibile apparecchio elettronico che incorpora un dispositivo PCM che include la presente memoria.

La figura 1 mostra in modo particolarmente semplificato alcune parti di un dispositivo di memoria PCM, indicato nel suo complesso con 1. In particolare, in figura 1, sono mostrati una matrice di memoria 2, un primo percorso di connessione, chiamato in seguito percorso di connessione a bassa tensione 3 dato che opera a tensioni più basse, un secondo percorso di connessione, chiamato in seguito percorso di connessione ad alta tensione 4, dato che esso lavora a tensioni più alte, ed un terminale di accesso diretto (terminale DMA) 5. I percorsi di connessione 3, 4 sono disposti reciprocamente in parallelo, ed attivati entrambi quando è desiderato un accesso diretto alla matrice di memoria 2.

In modo noto, la matrice di memoria 2 è suddivisa in una pluralità di settori (di cui un solo settore è mostrato, indicato con 7), ciascuno comprendente celle di memoria (una sola mostrata, indicata con 9) collegate a linee di bit locali (una sola mostrata, indicata con 8). Ciascuna linea di bit locale 8 è collegata ad una linea di bit principale di lettura mblr e ad una linea di bit principale di modifica mblp tramite un primo ed un secondo interruttore MOS 10, 11. In particolare, il primo interruttore MOS 10 è di tipo P e il secondo interruttore MOS 11 è di tipo N.

Gli interruttori MOS 10, 11 costituiscono un livello di un sistema di decodifica di colonna comprendente inoltre circuiti di decodifica, rispettivamente di lettura e modifica, 12, 13, collegati alle linee di bit principali di lettura e modifica mblr e mblp, e non rappresentati in dettaglio in figura 1. In modo noto e non descritto in dettaglio e sulla base di segnali di selezione non mostrati, gli interruttori MOS 10, 11 e i circuiti di decodifica 12, 13 selezionano, fra la pluralità di linee di bit 8, una linea di bit, in seguito anche chiamata "linea di bit selezionata 8".

I circuiti di decodifica 12, 13 sono a loro volta collegati con il terminale DMA 5 attraverso uno stadio di commutazione di lettura 15 e uno stadio di commutazione di modifica 16, rispettivamente. Gli stadi di commutazione 15, 16 sono comandati da un segnale di abilitazione accesso Dma generato da un'unità di comando (non mostrata) in modo da collegare la linea di bit locale 8 selezionata al terminale DMA. 5 quando è desiderato l'accesso diretto alle o a una delle celle di memoria 9 collegate alla linea di bit locale 8 selezionata.

Lo stadio di commutazione di lettura 15, il circuito di decodifica di lettura 12, la linea di bit principale di lettura mblr e il primo interruttore MOS 10 formano il percorso di connessione a bassa tensione 3, mentre lo stadio di commutazione di modifica 16, il circuito di decodifica di modifica 13, la linea di bit principale di modifica mblp e il secondo interruttore MOS 11 formano il percorso di connessione ad alta tensione 4.

Dato che, come indicato, il percorso di connessione ad alta tensione 4 è in parallelo al percorso di connessione a bassa tensione 3, ed entrambi vengono attivati in fase di accesso diretto alla matrice di memoria 2, lo stadio di commutazione di modifica 16 ha inoltre la funzione di disaccoppiare circuiti di carico ad alta tensione, cosiddetti "program load" 20, come discusso più in dettaglio in seguito.

In figura 1, lo stadio di commutazione di lettura 15 è rappresentato tramite un semplice interruttore di lettura 21, posto su una linea di DMA di lettura 24 che collega fra loro il terminale DMA 5 e il circuito di decodifica di lettura 12; mentre lo stadio di commutazione di modifica 16 è rappresentato tramite un interruttore di modifica 22, posto su una linea di DMA di modifica 25 che collega il terminale DMA 5 e il circuito di decodifica di modifica 13, ed un interruttore di disaccoppiamento 23, interposto fra i circuiti di carico ad alta tensione 20 e la linea di DMA di modifica 25.

In questo modo, durante la fase di accesso diretto alla matrice di memoria 2, l'interruttore di disaccoppiamento 23 disaccoppia i circuiti di carico ad alta tensione 20 dal percorso di connessione a alta tensione 4.

Nel dispositivo di memoria 1 di figura 1, quando è desiderato l'accesso diretto alla linea di bit locale 8 selezionata, entrambi i percorsi di connessione 3, 4 sono abilitati contemporaneamente e lavorano selettivamente in base alla tensione applicata sul terminale di DMA 5.

La figura 2 mostra più in dettaglio i percorsi di connessione 3, 4, evidenziando alcuni stadi di decodifica. La figura 2 mostra inoltre una unità di comando 28 che genera il segnale di abilitazione accesso Dma e segnali di indirizzamento per i circuiti di decodifica 12, 13.

In dettaglio, in figura 2, i circuiti di decodifica 12, 13 di figura 1 sono divisi su due livelli, e comprendono un primo livello di decodifica 30, che implementa anche le funzioni di commutazione degli stadi di commutazione 15, 16 di figura 1, e un secondo livello di decodifica 31, che può essere realizzato in qualunque modo noto.

Qui, il primo livello di decodifica comprende una pluralità di circuiti interruttori di lettura 32, ad esempio sedici, indicati anche come circuiti Swr 32, per il percorso di connessione a bassa tensione 3 e una uguale pluralità di circuiti interruttori di modifica 33, indicati anche come circuiti Swp 33, per il percorso di connessione ad alta tensione 4.

Ciascun circuito Swr 32 è realizzato ad esempio come mostrato in figura 3. Nell'esempio di realizzazione di figura 3, il circuito Swr 32 comprende una porta AND 35 ricevente in ingresso il segnale di abilitazione accesso Dma e un primo segnale di indirizzamento Din<i> e generante in uscita un segnale di selezione lettura s3 fornito al terminale di porta di un interruttore MOS di lettura 36. A sua volta, l'interruttore MOS di lettura 36 ha un primo terminale di conduzione collegato alla linea di DMA di lettura 24 ed un secondo terminale di conduzione collegato ad una rispettiva linea di bit di primo livello di lettura LBr<j>. In questo modo, i circuiti Swr 32 collegano selettivamente solo la linea di bit di primo livello di lettura LBr<j> selezionata attraverso il primo segnale di indirizzamento Din<i> e il segnale di selezione lettura s3 alla linea di DMA di lettura 24.

In pratica, il circuito Swr 32 riunisce le funzioni dell'interruttore di lettura 21 di figura 1 e del primo livello di decodifica del circuito di decodifica di lettura 12 di figura 1.

Ciascun circuito Swp 33 è realizzato ad esempio come mostrato in figura 4. Nell'esempio di realizzazione di figura 4, il circuito Swp 33 comprende un elemento interruttore di modifica 40 disposto fra la linea di DMA di modifica 25 e una rispettiva linea di primo livello di modifica LBp<j>. L'elemento interruttore di modifica 40 è costituito da una coppia di transistori PMOS 41, 42, disposti in serie e aventi terminali di porta riceventi rispettivamente un primo ed un secondo segnale di selezione modifica si e s2. Il nodo intermedio 48 fra i transistori PMOS 41, 42 è collegato ad un pass transistor 43 collegato ad una prima tensione di alimentazione VCc, ad esempio di 1,8 V, e ricevente il primo segnale di selezione modifica si e il suo segnale negato sl_N. In questo modo, durante la fase di accesso diretto alla matrice di memoria 2 (segnale di abilitazione accesso Dma alto) e se la linea di bit selezionata 8 è collegata al circuito Swp 33 considerato (primo segnale di indirizzamento Din<i> alto), il pass transistor 43 è spento e i transistori PMOS 41, 42 collegano il terminale di DMA 5 alla linea di primo livello di modifica LBp<j>. Viceversa, durante il funzionamento di modifica della matrice di memoria 2 e con i transistori PMOS 41, 42 spenti il pass transistor 43 mantiene la prima tensione di alimentazione VCcsul nodo intermedio 48 e la differenza di potenziale esistente fra la linea di primo livello di modifica LBp<j> (ad esempio, a 3,6 V) e il terminale di DMA 5 (ad esempio, collegato a massa) si suddivide fra i transistori PMOS 41, 42, che possono essere realizzati in modo più semplice.

Il circuito Swp 33 comprende inoltre uno stadio di carico 44 includente essenzialmente un primo elevatore di tensione 45 collegato ad una tensione elevata ("Shifted Voltage") Vss, ad esempio di 3,6 V, ricevente il primo segnale di indirizzamento Din<i> e generante in uscita un segnale di indirizzamento elevato DinS<i>. L'uscita del primo elevatore di tensione 45 è collegata ad una porta OR 46 ricevente un segnale di abilitazione accesso elevato Dma_S e il segnale di indirizzamento elevato DinS<i>, negato. La porta OR 46 è collegata in uscita ad un transistore di carico 47, avente un primo terminale di conduzione collegato ad una tensione di modifica Vp, minore o uguale della tensione elevata Vss, ed un secondo terminale di conduzione collegato alla linea di primo livello di modifica LBp<j>.

Il circuito Swp 33 comprende inoltre circuiti di generazione dei segnali di selezione modifica si, sl_N e s2. In dettaglio, un secondo elevatore di tensione 50 è collegato alla tensione elevata Vss, e riceve il segnale di abilitazione accesso Dma. L'uscita del secondo elevatore di tensione 50, fornente il segnale di abilitazione accesso elevato Dma_S, è collegata ad un ingresso di una porta AND 51, alimentata dalla tensione elevata Vsse ricevente inoltre il segnale di indirizzamento elevato DinS<i>, generato dal primo elevatore di tensione 45. L'uscita della porta AND 51 è fornita ad un invertitore 52 che genera il secondo segnale di selezione modifica s2. Inoltre, una porta NAND 53 riceve in ingresso il segnale di abilitazione accesso Dma e il primo segnale di indirizzamento Din<i> e fornisce in uscita il primo segnale di selezione modifica si. Un invertitore 54 collegato in uscita alla porta NAND 53, genera il primo segnale di selezione negato sl_N.

In questo modo, in fase di accesso diretto, ovvero quando il segnale di abilitazione accesso Dma è alto e in caso di selezione del circuito Swp 33 considerato (segnale di indirizzamento Din<i> alto), il primo segnale di selezione modifica si è basso, i transistori PMOS 41, 42 sono accesi e i circuiti Swp 33 collegano selettivamente solo la linea di bit di primo livello di modifica LBp<j>, selezionata attraverso il primo segnale di indirizzamento Din<i>, alla linea di DMA di modifica 25. Inoltre, sempre quando il segnale di abilitazione accesso Dma è alto, la porta OR 46, fornendo un segnale alto sul terminale di porta del transistore di carico 47, lo mantiene spento, disaccoppiando lo stadio di carico 44 dalla linea di bit di primo livello di modifica LBp<j> selezionata.

In questo caso, in pratica, l'elemento interruttore di modifica 40 riunisce le funzioni dell'interruttore di modifica 22 di figura 1 e del primo livello di decodifica del circuito di decodifica di modifica 13 di figura 1.

Secondo una differente forma di realizzazione della presente invenzione, l'elevatore di tensione 50 è comune ed esterno ai circuiti Swp 33. In questo caso, in ciascun circuito Swp 33, la porta AND 51 e 1'inverter 52, attraverso il primo segnale di indirizzamento Din<i>, provvedono a generare il secondo segnale di selezione modifica s2 specifico per il circuito Swp 33.

La figura 5 mostra una variante del circuito Swp 33 di figura 4. Qui, la selezione della linea di bit di primo livello di modifica LBp<j> viene effettuata tramite un apposito interruttore di selezione 56, formato da un transistore PMOS, disposto fra la linea di DMA di modifica 25 e una coppia di transistori PMOS 41', 42' e ricevente sul terminale di porta il primo segnale di indirizzamento Din<i>, negato mediante un invertitore 57.

La figura 5 differisce dalla figura 4 anche per quanto riguarda i segnali forniti all'elemento interruttore di modifica, qui indicato con 40', qui correlati solamente al segnale di abilitazione accesso Dma, in forma diritta o negata o negata ed elevata (segnali Dma, Dma_N, DmaS_N), come indicato in dettaglio in figura 5. I relativi elementi dell'interruttore di modifica 40' sono quindi stati indicati con gli stessi numeri di riferimento della figura 4 e dotati di apice. Inoltre il secondo elevatore di tensione, indicato con 50', è collegato qui in uscita direttamente con un invertitore 58, che fornisce un segnale di abilitazione accesso negato DmaS_N per pilotare il transistore PMOS 42'. Qui, il pass transistor, indicato con 43', riceve il segnale di abilitazione accesso, in forma diritta e negata Dma, Dma_N. Quest'ultima viene generata da un apposito inverter 59.

In questo modo, quando il segnale di abilitazione accesso Dma è alto, l'interruttore di modifica 40' abilita la connessione della linea di bit di primo livello di modifica LBp<j> selezionata attraverso l'interruttore di selezione 56 (analogo all'interruttore di modifica 22 di figura 1) alla linea di DMA di modifica 25, e la porta OR 46 spegne il transistore di carico 47, disaccoppiando lo stadio di carico 44' dalla linea di bit di primo livello di modifica LBp<j> selezionata, analogamente al secondo interruttore di disaccoppiamento 23 di figura 1.

Con riferimento nuovamente alla figura 2, il secondo livello di decodifica 31 è di tipo convenzionale e comprende una pluralità di circuiti di decodifica di secondo livello di lettura 60, ad esempio quattro per ogni circuito Swr 32 per il percorso di connessione a bassa tensione 3 e una uguale pluralità di circuiti di decodifica di secondo livello di modifica 61, per il percorso di connessione ad alta tensione 4. In modo di per sé noto, i circuiti di decodifica di secondo livello 60, 61 sono collegati in ingresso alle linee di bit di primo livello di lettura LBr<j> e di modifica LBp<j>, ricevono rispettivi secondi segnali di indirizzamento Ynr<j>, Ynp<j> e sono collegati in uscita con una pluralità di linee di bit principali di lettura mblr (qui 64 per ogni circuito di decodifica di secondo livello di lettura 60) e una uguale pluralità di linee di bit principali di modifica mblp. Si noti che, durante la fase di DMA., i secondi segnali di indirizzamento Ynr<j>, Ynp<j> sono generati dalla unità di comando 28, in modo da essere attivi contemporaneamente e i secondi segnali di indirizzamento con medesimo indice j sono attivi contemporaneamente, allo scopo di abilitare simultaneamente i percorsi di connessione 3, 4 portanti ad una stessa linea di bit locale 8 durante la fase di DMA, come spiegato meglio sotto.

Ciascuna linea di bit principale di lettura mblr e ciascuna linea di bit principale di modifica mblp è collegata ad una pluralità di linee di bit locale 8, secondo una decodifica di terzo livello, in modo noto. In particolare, in figura 2 la matrice di memoria 2 è suddivisa in una pluralità di settori 7, e ogni settore 7 presenta una pluralità di linee di bit locali 8 collegate ciascuna ad una rispettiva linea di bit principale di lettura mblr e ad una rispettiva linea di bit principale di modifica mblp attraverso interruttori MOS 70, 71, analoghi agli interruttori MOS 10, 11 di figura 1. Gli interruttori MOS 70, 71 costituiscono quindi un terzo livello di decodifica e ricevono rispettivi terzi segnali di indirizzamento Yor<k>, Yop<k>, in cui <k> si riferisce ad un settore kesimo.

Analogamente a quanto spiegato con riferimento alla figura 1, quindi, durante la fase di DMA, relativamente ad una linea di bit locale 8 selezionata attraverso i segnali Din<i>, Ynr<j>, Ynp<j>, Yor<k>, Yop<k> sono abilitati sia il percorso di connessione a bassa tensione 3 sia il percorso di connessione ad alta tensione 4, in modo tale che almeno uno di essi sia attivo, a seconda delle tensioni applicate.

Ciò è mostrato nella simulazione di figura 6, effettuata applicando una tensione crescente sul terminale DMA 5 (linea A) e rappresentando tramite le linee B, C e D rispettivamente l'andamento della tensione sulla linea di bit locale 8 nel caso di attivazione del solo percorso a bassa tensione 3, nel caso di attivazione del solo percorso ad alta tensione 4, e nel caso di attivazione di entrambi i percorsi di connessione 3, 4.

Come si nota, nell'esempio mostrato, con tensione di alimentazione VCcdi 1,8 V, la linea B (attivazione del solo percorso a bassa tensione 3) segue inizialmente l'andamento della linea A (tensione sul terminale DMA 5), fino a circa 0,8 V, poi diventa sostanzialmente costante. Infatti, al crescere della tensione sul terminale DMA 5 e quindi della tensione sulla linea di bit locale 8, la tensione VGSdei transistori NMOS sul percorso a bassa tensione 3 (ad esempio dell'interruttore MOS di lettura 36 e degli interruttori MOS 71) diventa insufficiente a mantenere accesi tali transistori NMOS.

Viceversa, la linea C (attivazione del solo percorso a alta tensione 4) inizialmente non cresce o cresce lentamente, dato che, quando la tensione sul terminale DMA 5 è bassa, la tensione VGSdei transistori PMOS sul percorso di connessione ad alta tensione 4 (ad esempio i transistori PMOS 41, 42, 41', 42', gli interruttori di selezione 56 e gli interruttori MOS 70) è insufficiente per la loro completa accensione ed essi sono spenti o debolmente accesi. Al crescere della tensione sul terminale DMA 5 e quindi della VGSdi tali transistori PMOS, essi si accendono completamente, per cui, quando la tensione sul terminale DMA 5 è maggiore di 0,8 V, la linea C segue l'andamento della linea A.

Quando la linea di bit locale 8 è collegata ad entrambi i percorsi di connessione 3, 4, essa, inizialmente, è collegata elettricamente al terminale DMA 5 attraverso il percorso di connessione a bassa tensione 3, attivo in questa fase, e successivamente, attraverso il percorso di connessione ad alta tensione 4, attivo in questa fase, come mostrato dalla linea D. La linea D segue quindi l'andamento della linea A sull'intero intervallo di simulazione.

Il dispositivo di memoria 1 qui descritto consente di accedere direttamente alla matrice 2 su tutta l'escursione di tensione desiderata attraverso un numero ridotto di componenti aggiuntivi e senza richiedere una modifica sostanziale dell'architettura o di parti del dispositivo di memoria stesso. Infatti, nel dispositivo di memoria 1 è sufficiente l'aggiunta di un semplice interruttore (interruttore di lettura 21 di figura 1) sul percorso di connessione a bassa tensione 3 e di una coppia di interruttori (interruttore di modifica 22 e interruttore di disaccoppiamento 23 di figura 1) sul percorso di connessione ad alta tensione 4. Infatti, la decodifica di primo livello sul percorso di connessione a bassa tensione 3 utilizza i primi segnali di indirizzamento Din<i> già disponibili per il percorso di connessione ad alta tensione 4 e quindi non richiede la duplicazione di circuiti e componenti.

Il dispositivo di memoria 1 qui descritto può trovare impiego in numerosi ambiti, quali ad esempio applicazioni con elevati requisiti di sicurezza che utilizzano smart card con interfaccia a contatto (quali sistemi di PAY TV) e devono soddisfare stringenti specifiche di consumo, oppure applicazioni di smart card senza contatto (RFID, NFC, carte di credito bancarie, ecc.), dove il modulo di memoria ha un budget di corrente limitato da un sistema di raccolta di energia.

Ad esempio, la figura 7 illustra una porzione di un apparecchio elettronico 80, il quale può essere, ad esempio un PDA (assistente personale digitale); un computer portatile o fisso, eventualmente con capacità di trasferimento dati senza fili; un cellulare; un lettore audio digitale; una fotocamera o un camcorder; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In dettaglio, l'apparecchio elettronico 80 comprende un controllore 81 (per esempio dotato di un microprocessore, un DSP o un microcontrollore) ; un dispositivo di ingresso/uscita 82 (per esempio dotato di un tastierino e di un visualizzatore), per l'inserimento e la visualizzazione dei dati; il dispositivo di memoria 1 dotato della matrice 2 di celle di memoria 9 del tipo a cambiamento di fase descritto in precedenza; un'interfaccia senza fili 84, per esempio un'antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione senza fili in radiofrequenza; ed una RAM 85. Tutti i componenti dell'apparecchio elettronico 80 sono accoppiati attraverso un bus 86. Si può utilizzare una batteria 87 come sorgente di alimentazione elettrica nell'apparecchio elettronico 80, che può essere inoltre dotato di una fotocamera o videocamera o camcorder 88. Inoltre, il controllore 81 può controllare il dispositivo di memoria 1.

Risulta infine chiaro che al dispositivo di memoria e al metodo di accesso qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, la specifica implementazione dell'elemento interruttore di modifica 40, 40' può variare, in particolare tale elemento può essere sostituito da un semplice transistore PMOS in grado di reggere le tensioni previste.

Inoltre, la stessa soluzione può essere utilizzata in differenti fasi operative della memoria, ad esempio quando è desiderato applicare tensioni di stress alle celle di memoria, in particolare per la verifica di funzionalità delle stesse.

Claims (15)

1. RIVENDICAZIONI 1. Dispositivo di memoria a cambiamento di fase, comprendente: una matrice di memoria (2) avente una pluralità di linee di bit (8); un terminale di accesso (5); un percorso di connessione a bassa tensione (3), configurato in modo da collegare, in una fase operativa del dispositivo (1), il terminale di accesso (5) ad una linea di bit selezionata (8) della pluralità di linee di bit; e un percorso di connessione ad alta tensione (4), configurato in modo da collegare, nella fase operativa del dispositivo (1), il terminale di accesso alla linea di bit selezionata (8), in parallelo al percorso di connessione a bassa tensione (3).
2. 2. Dispositivo secondo la rivendicazione 1, in cui il percorso di connessione a bassa tensione (3) comprende uno stadio di commutazione di lettura (15; 32) avente un terminale di comando configurato per ricevere un segnale di abilitazione accesso (Dma) e il percorso di connessione ad alta tensione (4) comprende uno stadio di commutazione di modifica (16; 33) avente un proprio terminale di comando configurato per ricevere il segnale di abilitazione accesso (Dma).
3. 3. Dispositivo secondo la rivendicazione 2, in cui lo stadio di commutazione di lettura (15; 32) comprende un interruttore di lettura (21; 36) avente un primo terminale collegato al terminale di accesso (5), un secondo terminale accoppiato alla linea di bit locale selezionata (8) ed un terzo terminale accoppiato al terminale di comando dello stadio di commutazione di lettura (15; 32).
4. 4. Dispositivo secondo la rivendicazione 3, in cui l'interruttore di lettura (21; 36) è un transistore NMOS.
5. 5. Dispositivo secondo la rivendicazione 3 o 4, in cui lo stadio di commutazione di lettura (32) comprende inoltre una porta logica di decodifica (35) avente un primo ingresso collegato al terminale di comando dello stadio di commutazione di lettura (32), un secondo ingresso configurato in modo da ricevere un segnale di indirizzamento (Din) ed un'uscita collegata al terzo terminale dell'interruttore di lettura (21; 36).
6. 6. Dispositivo secondo una qualsiasi delle rivendicazioni 2-4, in cui lo stadio di commutazione di modifica (16; 33) comprende un interruttore di modifica (22; 40; 40') ed un interruttore di disaccoppiamento (23; 46), l'interruttore di modifica (22; 40; 40') essendo configurato per ricevere il segnale di abilitazione accesso (Dma) ed accoppiare il terminale di accesso (5) alla linea di bit locale selezionata (8) sulla base del segnale di abilitazione accesso (Dma), e l'interruttore di disaccoppiamento (23; 46) essendo configurato per ricevere il segnale di abilitazione accesso (Dma) e disaccoppiare un elemento di carico (47) dalla linea di bit locale selezionata (8).
7. 7. Dispositivo secondo la rivendicazione 6, in cui l'interruttore di disaccoppiamento (23) comprende una porta logica (46) avente un primo ingresso configurato per ricevere il segnale di abilitazione accesso (Dma), un secondo ingresso accoppiato ad un circuito elevatore di tensione (45) ed un'uscita accoppiata ad un terminale di comando dell'elemento di carico (47), l'elemento di carico (47) essendo collegato fra una linea di alimentazione di modifica (Vp) e la linea di bit locale selezionata (8).
8. 8. Dispositivo secondo la rivendicazione 6 o 7, in cui l'interruttore di modifica (22; 40; 40') presenta un primo terminale accoppiato al terminale di accesso (5), un secondo terminale accoppiato alla linea di bit locale selezionata (8) ed un terminale di comando accoppiato al terminale di comando dello stadio di commutazione di modifica (16; 33).
9. 9. Dispositivo secondo una qualsiasi delle rivendicazioni 6-8, in cui lo stadio di commutazione di modifica (33) comprende inoltre un interruttore di selezione (56, 57) avente un primo terminale collegato al terminale di accesso (5), un secondo terminale collegato all'interruttore di modifica (22; 40; 40') ed un terminale di comando configurato in modo da ricevere un segnale di indirizzamento (Din).
10. 10. Dispositivo secondo la rivendicazione 8, comprendente inoltre un circuito logico (50-54) configurato per ricevere il segnale di abilitazione accesso (Dma) e un segnale di indirizzamento (Din) e per generare un segnale di selezione modifica (si, s2) alimentato al terminale di comando dell'interruttore di modifica (22; 40).
11. 11. Metodo di comando di un dispositivo di memoria a cambiamento di fase avente una matrice di memoria (2) comprendente una pluralità di linee di bit (8), il metodo comprendendo le fasi di: collegare, in una fase operativa del dispositivo (1), un terminale di accesso (5) del dispositivo ad una linea di bit selezionata (8) della pluralità di linee di bit attraverso un percorso di connessione a bassa tensione (3); e collegare, nella fase operativa del dispositivo (1), il terminale di accesso (5) alla linea di bit selezionata (8) attraverso un percorso di connessione ad alta tensione (4) in parallelo al percorso di connessione a bassa tensione (3).
12. 12. Metodo secondo la rivendicazione 11, comprendente ricevere un segnale di abilitazione accesso (Dma) avente uno stato logico di abilitazione e abilitare il percorso di connessione ad alta tensione (4) e il percorso di connessione a bassa tensione (3) in presenza dello stato logico di abilitazione.
13. 13. Metodo secondo la rivendicazione 12, comprendente inoltre la fase di generare un segnale di indirizzamento (Din), generare un segnale di selezione lettura (s3) e un segnale di selezione modifica (si, s2) sulla base del segnale di indirizzamento e del segnale di abilitazione accesso (Dma), alimentare il segnale di selezione lettura (s3) ad un interruttore di lettura (21) disposto sul percorso di connessione a bassa tensione (3) e alimentare il segnale di selezione modifica (si s2) ad un interruttore di modifica (22; 40) disposto sul percorso di connessione ad alta tensione (4).
14. 14. Metodo secondo la rivendicazione 12, comprendente inoltre la fase di generare un segnale di indirizzamento (Din), generare un segnale di selezione lettura (s3) sulla base del segnale di indirizzamento e del segnale di abilitazione accesso (Dma), alimentare il segnale di selezione lettura (s3) ad un interruttore di lettura (21) disposto sul percorso di connessione a bassa tensione (3) e alimentare il segnale di indirizzamento (Din) e il segnale di abilitazione accesso (Dma) ad un interruttore di modifica (22; 40') disposto sul percorso di connessione ad alta tensione (4).
15. 15. Metodo secondo la rivendicazione 13 o 14, comprendente inoltre la fase di disaccoppiare uno stadio di carico (44; 44') dalla linea di bit selezionata (8) in presenza dello stato logico di abilitazione del segnale di abilitazione accesso (Dma).