IT8224400A1 - Organizzazione di memoria di controllo - Google Patents

Description

RIASSUNTO

In un sistema di elaborazione dati microprogrammato in cui una sequenza di microistruzioni pu? essere interrotta ad ogni micro istruzione per l'esecuzione di una sequenza di microistruzioni pi? prioritaria, la memoria di controllo ? organizzata in modo' .da fornire microistruzioni di lunghezza variabile.

'La lunghezza base delle microistruzioni ? definita dal oaralle: lismo di una memoria di controllo.

Per un primo campo di indirizzi di memoria di controllo una se'' conda memoria letta in parallelo alla prima fornisce un campo ? di microistruzione che si somma al campo base della prima memo' .ri_a_e_

Per un secondo campo di_indirizzi di memoria di controllo, una: prima microistruzione pu? caricare un registro con un campo di bit contenuti nella microistruzione stessa che viene associato con la microistruzione seguente per aumentarne la lunghezza. Per evitare che l'esecuzione della microis' "truzione di map-pi-or_i1? .lunghezza venga influenzata da una interruzione di microprogram ma occorrente tra l'esecuzione della prima microistruzione eia lettura della microistruzione seguente, una logica differisce in caso di interruzione, l'associazione tra campo di bit e microistruzione seguente fino al rientro nel microorogramma interrotto.

Una organizzazione di memoria di controllo, cos? fatta ? compa tibile con interruzioni di microprogramma e consente sia l'ese cuzione veloce di operazioni frequenti, con microistruzioni di maggiore lunghezza, sia l'esecuzione lenta con due cicli di microistruzione, di operazioni poco frequenti che tuttavia richiedono un numero elevato di bit di microistruzione.

La presente invenzione ripuarda l'organizzazione della me moria di controllo di un sistema di elaborazione dati micropro 'grammato.

Un sistema di elaborazione dati microprogrammato sviluppa ogni :istruzione di programma mediante l'esecuzione di un micropro-1 .gramma, ossia una sequenza di microistruzioni contenute in una memoria di controllo.

'All'esecuzione di ogni microistruzione corrisponde un ciclo di' macchina.

Nel corso di ogni ciclo di macchina la microistruzione corrispon dente, attraverso decodifica dei bit che la costituiscono, gene ra dei segnali elettrici o microcomandi che controllano l'aper tura/chiusura di porte logiche, il caricamento di registri di macchina e in definitiva 1'operazione dei singoli elementi elet tronici costitutivi del sistema di elaborazione dati._

Ogni istruzioni!rii programma che deve essere eseguita richiede _il_controllo indipendente di un certo numero di elementi elettronici e dal punto di vista temporale, l'esecuzione successiva di un certo numero di operazioni._ _ La capacit? di una microistruzione di controllare in modo indi pendente gli elementi elettronici del sistema dipende dal nume -co-di_hit.-p.ost.lt.utivoi,ossia.dal1a sua lunghezza-_

Quanto maggiore ? la sua lunghezza tanto maggiore ? il numero .-di ,eJ iici che possono essere controllati in maniera indipendente..

Entro certi limiti il progettista pu? quindi scegliere la lun ghezza delle microistruzioni, in modo da ridurre a un minimo ; la lunghezza delle microistruzioni, con l'attivazione il pi? .possibile sequenziale nel tempo, dei diversi elementi elettronici (sviluppo serializzato delle istruzioni) oppure il numero di microistruzioni successive necessarie per l'esecuzione di una istruzione (sviluppo parallelo delle istruzioni]

Lo sviluppo serializzato delle istruzioni comporta l'uso di memorie di controllo di parallelismo ridotto e globalmente di memorie di controllo con minor numero di bit, e quindi pi? eco nomiche, ma ha l'inconveniente di alimentare il tempo di _esecuzione delle istruzioni e di degradare le prestazioni del siste ma.

i.n svi1nppn parai1eXo__delXe_:?s.truzlanieriduce a!LminimQ^?iL_tem_

giore capacit? di memoria e risulta in definitiva pi? costoso? _In_ne_La.zjLojae_a_q.u.e.s_ti..asp.ei.ti...ed?a]_ fa.ttQ.-_che__Le_dive.cse_i.stru:_ ^ .oni_hanno._e.sigenz?_di_y.ers.e_?Ji-J:ei:mjiiii_di_op_ejc.az.i_ani_se_quenzi:a_ _li_(ia_es.eguix_e_>_ elementi elettronici da controllare, nonch? fre quenza di impiego diversa, ? desiderabile avere sistemi di con trollo con parallelismo variabile.

In questo modo, pur limitando globalmente la capacit? delle me? moria di controllo ? possibile uno sviluppo il pi? possibile parallelo delle istruzioni di programma di uso frequente e/o che richiedono il controllo di molti elementi elettronici.

Diverse soluzioni sono state proposte per conseguire questo ri: sultato.

N. 0055392 ? descritto un sistema di controllo microprogramma-'

-Le due memorie, per indirizzi minori di Mr sono indirizzate ih parallelo e forniscono conpiuntamente una microistruzione di parallelismo eguale alla somma del parallelismo delle due memo rie.

Per indirizzi maggiori di M viene indirizzata la sola memoria principale che fornisce microistruzioni di lunghezza eguale al suo parallelismo.

Questa soluzione ha l'inconveniente di limitare la possibilit? di espansione delle microistruzioni a un campo determinato dei possibili indirizzi di memoria di controllo e impone un vincolo -S-tningente nella allocazione dei microprogrammi.

Tutti i microprogrammi per i quali una microistruzione richiede una lunghezza maggiore del parallelismo della memoria principale di controllo devono infatti risiedere in una prefissata zona di memoria o alternativamente, l'accesso alle microistruzioni deve essere ottenuto mediante microistruzioni di salto residenti in un'altra zona, ci? che richiede aumento delle dimensioni di memoria e degradazione delle prestazioni.

Nel brevetto U . S .A . N. 4 ,251 , 862 ? descritto un sistema di cong;

trol 1 o con N l ocazi oni _ i ndi ri zzahi 1 i _ ? associ ata lina memori a secondari a enn M<N 1 ncazi nni i nrii ri zzabi 1 i

care, mediante un opportuno campo di bit rappresentativo di un indirizzo della memoria secondaria, e un bit di qualificazione. che la microistruzione successiva deve essere "espansa"._ _ In questo caso-con 1'indirizzamento della memoria principale per la lettura della microistruzione successiva, viene anche in dirizzata la memoria secondaria e viene letto un codice binario rappresentativo di una espansione di microistruzione.

g?or lunghezza a scapito di una certa riduzione della microistru L_pxe_PJ5.deji.t_e..

Questa soluzione ha il vantaggio di consentire l'espansione del le microistruzioni i siasi locazione di memoria ma sen ta altri inconvenienti, tra i quali il pi? E ? che il siste ma risulta incompatibile con la necessit?, presente nei sistemi di controllo, di interrompere l'esecuzione di un microprogranula per l'esecuzione di un microprogramma pi? prioritario a' seguito di una interruzione._ ' E' noto infatti che nei sistemi di elaborazione dati ? generai mente previsto che un programma, per esempio di calcolo interne^ 0 di servizio per una periferica lenta, possa essere interrotto in qualsiasi istante per l'esecuzione di operazioni richieste da una periferica veloce, come per esempio una unit? a dischi.' L1interruzione ? in generale ricc

macchina ossia di microistruzione. In altre parole pu? avvenire

ma un codice di espansione per la microistruzione seguente di microprogramma? abbia luogo una interruzione di microprogramma? In questo caso la microistruzione eseguita subito dopo ? la prima microistruzione del microprogramma interrompente a cui viene erroneamente associato il codioe di espansione.

Un altro inconveniente si presejxka^ne_L_casp.?he il sistema deh ba soddisfare al requisito della modificabilit?, ossia siacosti

Ovvia a questi inconvenienti 11organizzazion&-_della memoria,dic ontnollp^oggetto^eHa^nesejite Jjiy_enzLionfi_che_c_ons.ejit.e_di ot tenere mieroistruzioni di

disfare esigenze operative diverse e comunque compatibili con la possibilit? di interruzione del micropropramma.

In particolare l'organizzazione oggetto dell'invenzione consem te di ottenere microistruzioni di maggior lunghezza per un cam po prefissato di indirizzi, dette microistruzioni essendo utilizzabili per lo sviluppo parallelo e veloce di istruzioni di uso e e microistruzioni di ore lunghezza per il rimanente campo di indirizzi, dette microistruzioni essendo utilizzabili per lo sviluppo di

controllo parallelo di pi? elementi elettronici, ma sono di uso poco

Questi vantaggi sono ottenuti mediante una organizzazione di memoria di controllo comprendente una memoria principale, un; memoria secondaria in parallelo a un campo della memoria prin? cipale e un registro secondario di microistruzione destinato a memori zzare Tina porzi one di _ micxoi. stru zione__per__ij _ s.ua_imp i.ego.. -CLonLe?aodLae?dL-e^pansi-one?deLLa^micr-O-isJrrjiaijone?aupjcAS-aixa... Sono inoltre previsti dei circuiti logici molto semplici che _.ao.ns_ent.ono_di_e_spand-exe_s_e_l_e-iiivam.e.n-t-e_una_iiLLcx.o;Lstxuzi?me__??ri-JJ_ co.dlc._e__e.s_t.rat.t.o_-dalla...memoria_.s.ec.ondaria..o._d.a_d.e_tio_r.egi.s_t.r_o_ -e_c.h.e-_as.s.oci.an.o_C-Orxe??.amente_JJ_Q.Q_dic_e_.dx-esp.aris.ion.e?alla?xe.La_ ._t^a_mlc coiatru zi on. e_anch-e_ix_c as o_ di_ int exru ?i_Qne_d i_m i_c r_opxo_ gramma.

L'organizzazione trova un ulteriore vantaggioso impiego in si sterni di controllo in cui una porzione almeno della memoria di controllo ? di tipo a lettura/scrittura, e consente la modifica bilit? delle microistruzioni e del codice di espansione per al _jneno_de_t_t.a_p_orizi_one_xiichi-e.dono? cj-CC.uiti_l_C!gicU .i__conirLo.LLQ_dL scrittura per una sola memoria.

L'organizzazione trova inoltre vantaggioso impiego in sistemi -di? controllo micropnogrammati? in cui_ i_mioroprngramTni_ risipHnno almeno in parte nella memoria di_ lavoro del sistema anzich??ne-L ia.memoria-di? cnntno.l-Ln_c.ninp?p.er esempio de.sr.nitto-ne-1_hrevet-t.n britannico N. 1t4AQr85fi?del_ 2.S?.1?_1??fi-.

-Questi?Vantaggi?P.le caratteristiche rie!1'invenzinnp risulisran no pi? chiare dalla_de.s.criziOne di_una forma prefprita Hi rpa-_ ,l.izzazione..e_dai_dis.egni_ al1egati in cui

_La fig. 1? JJ_ formato di

La Fig. 2 rappresenta in se

ferita di memoria di controllo secondo l?invenzione. La Fig. 3 rappresenta in diagramma di temporizzazione alcuni _s_e_gna li di temporizza z ions_F<?r_llg ?anizLZ.az:LQne_di_ memoria di controllo di Fig. 2.

Prima di descrivere l'organizzazione della memoria di control-1o oggetto dell'invenzione ? opportuno illustrare la struttura dei microprogrammi che presiedono al funzionamento dei sistemi 'microprogrammat: di elaborazione dati.

Un microprogramma ? un insieme ordinato di microistruzioni, L'azione di controllo esercitata da una microistruzione ? detta esecuzione della microistruzione.

A ogni ciclo di macchina corrisponde l'esecuzione di una micro, istruzione e il richiamo o fetching della microistruzione da eseguire nel ciclo successivo.

L'organizzazione dei microprogrammi ? in generale sequenziale In altre parole un

di memoria.

Questa organizzazione consente 1?indirizzamento di una microistruzione in modo semplice, mediante incrementazione dell'indirizzo della microistruzione precedente.

Dalla microistruzione di indirizzo generico K si passa cio? al la microistruzione di indirizzo K+l.

Tuttavia non ? possibile n? conveniente seguire integralmente questo criterio zzativo.

_te_di_ sal_to_assal.uto_e_rela_ti_v_Q__r_lsp_e_ttivame.n.te_.

Esse definiscono il codice di indirizzo di saito C in forma di retta o indiretta (mediante riferimento a un registro che con-?tiene detto codice).

Le microistruzioni di salto possono essere incondizionate o con dizionate.

Le microistruzioni di salto incondizionato 1'operazio ne di salto in ogni caso.

Le microistruzioni di salto condizionato, condizionano l'opera zione di salto al verificarsi di eventi p estabiliti nel siste: ma di elaborazione dati.

rE' la microistruzione stessa che in forma diretta o indiretta definisce la condizione da verificare,

Infine le microistruzioni di salto possono la riser-:

?i_0._dj_ iridirizzo .

!ln altre parole una microistrnzione di_ salto di_ indirizzo K _

..Q_K_+__C.._e__ai_tempo stesso pu? eseguire il salvataggio dell'indi.

:essivo K+ 1 in un .op_po.r_tun.CL_registno..

Il_sal_va_taggio_di indirizzo ? utile per il rientro nel flusso sequenziale di un microprogramma da cui si sia usciti con una microistruzione di salto, per l'esecuzione di una subroutine di microprogramma.

In questo caso la microistruzione di rientr? definisce in forma indiretta, con riferimento al registro di salvataggio, 1'indirizzo assoluto di rientro.

Poich? in generale dauna..subroutine-si-pu? passare ad una ilite riore subroutine, ossia ? consentito 1' "annidamento" di suhrniit.-i nes, l'una dentro l'altra, sono usati pi? registri_di_ sal_va.ta.g_; gio, organizzati in forma

no..uno sopra l'altro.i .diversi indirizzi salvati e da cui si .g-g?.c.?gganp_i_di-VerSjL-indjjcizzi_ salvati in ordine inverso a quel _LQ_di_s.aLvataggi.CL?

-L_!.ul.timO-indir-izz.Q_saLv.at.o_??cio? il primo ad.essere estratto. L'uso di una catasta di.registri o stack, consente inoltre l'in terruzione di un microprogramma._ _ Nei moderni sistemi di elaborazione dati ? infatti previsto che un processo in corso, eseguito mediante un microprogramma o una sequenza di microprogrammi, possa essere interrotto in qualsia' si momento per effettuare operazioni pi? prioritarie.

Per esempio alcune unit? periferiche come Te unit? a dischi_non bufferizzate richiedono che lo scambio di infnrmazinni tra di _e.ss.e_e_lluni_t?_centraie avvenga ad istanti prestabiliti deter-? minati dalla periferica stessa._ . L'unit? centraLe_de^e_quindi_e.

operazioni in corso per iniziare il processo di scambio di informazioni richiesto dalla ica. al termine del quale pu? riprendere il processo interrotto.

Questi tipi di richiesta vengono presentati all'unit? centrale mediante di_ intfirnizi'nne n semplicemente inter? _r.uzi.oni_

Una intenni7inne ricevuta nel_ rnrsn di_ esamizione...dJ_ una mir.rn-

erazione di un indirizzo corrispondente aila.prima microist.ru __ zi.on.e_dj_ un programma di_ trattamento dell'interra zinne per ser vire la periferica interrompente.

Alla fi ne del trattamento dell ' interruzi one i l mlcroprogramm a i ntexro_tJ:Q_pu?_qu indi esseye ripreso al l ' indi ri zzo K 1^ -La figura 1 rappresenta^a^ iiLO-Io di esempio il formato di una ieroistruzione .

Le microistruzioni, per esempio di 32 bit ciascuna, contengono un campo per esempio di 8 bit, che definisce un codice operati vo OP di microistruzione.

I rimanenti 24 bit assumono un significato variabile in funzio he del codice operativo

Per una microistruzione di trasferimento, possono per esempio. definire in codice due registri tra i quali deve essere trasfe rita una informazione.

er una.micr.o.is.truz.i_o.ne_di_ salto.,.?defin?srono un nuovo indirizzo_as_solui.a,_una_Q?is_tan?e_di salto, l'eventuale c

salto, l'eventuale riserva di indirizzo.

Per una microistruzione operativa (somma,,sottrazione, ecc.) de finiscono in codice i registri che contengono gli operandi, il registro di destinazione del risultato dell'operazione ecc.

Tra le diverse microistruzioni ? compresa anche la microistruzione di caricamento costante, che ? rappresentata in fig. 1.' Tale microistruzione comprende un campo (OP) di operazione (bit 07), un campo (ADDR) di registro a cui ? destinata la costante, (bit 8-11), un campo CONST (bit 24-31) che contiene un codice ' di 8 bit rappresentativi della quantit? o costante desiderata.

I bit 12-23 sono disponibili per altri scopi.

II formato descritto ? puramente esemplificativo.

Si PU? ora considerare l'organizzazione della memoria di contro^

Con riferimento alla fig. 2 una memoria di controllo principa4- CJ Ir. le MCS 1, avente per esempio un parallelismo di 32 bit e una capacit? di 64K locazioni indirizzabili, ? indirizzata attra- ' verso un.canale 2 a 16 bit connesso alle uscite di un registro! di_indiidjaiaimenlLQ_ROSPA 3 .

Le uscite della memoria-principale sono connesse.attraverso il canal.e-_4_ agli_ingr_essL di un registro di microistruzione ROR 5. le__cui__uscite_RQR (0-31) sono connesse agli ij

te di decodifica 6._

unit? di generazione indirizzi AGU 7. provvede a generare pii indirizzi di microistruzione.

Le sue uscite sono connesse attraverso un gruppo di porte trista te 8 e il canale 9 agli ingressi del registro ROSPA 3._ L'unit? di generazione indirizzi AGU 7 ? di tipo convenzionale e riceve in ingresso:_

il contenuto del registro 3f attraverso un canale 10:

il contenuto di parte del registro 5 (per esempio i bit ROR (15--31) attraverso un canale 11:_ _ il contenuto di uno tra pi? registri del sistema di elaborazio ne dati, attraverso un canale 12.

L'unit? AGU 7 pu? per esempio essere realizzata con circuiti in tegrati prodotti dalla ditta AMD con codice Am2930._ ' Una rie-Scr-izione-de.t-tagli.aia del].Limita 7 ?.-irrilevante--ai? finidell.-Linvenzione-- --_EJ ? sufficiente, menzionare? che .1 ' unit? 7 conti ene una nete..di -gomma , ima nete rii _ i norementazi nne., ? ci rcui ti ? milltiplexer e uno ? _stack_per?consertire._l.a~.generazinne...di_ indirizzi? sequenziali?o? _di sal?o_ed i saivataggi di indirizzo gi? descritti- :? -Ci?-??fatto?utilizzando le informazioni_presenti? sui?canali? 10^? 11, _ 1 ?. , per? effetto? di ? comandi ? opportuni _ riceioiii ? dall-'-unii? 7, ? Tal i comandi , _ non i 1 l ustrati sono ottenuti _ mediante decodi fi ca -del l a mi croi strnzi one in corso di esecuzi one . _

Tl regi stro ROSPA 3 , pu?__essere caricato ol tre? che dal le_ usci te_ _d.el.ll.unit ?._7_anch.e_ da_un_o.an al.e..d L_i ndi rissi? di_int e rm i.one J.3 _ connesso al canale 9 attraverso un gruppo di porte tristate 14. Un segnale di interruzione ElINT . opportunamente temporizzato f .abilita.quando..present.e_il_gruppo_di_..pprte 14 e inibisce.il_ gruppo,.di..porte.8 attraverso..!l...N0T..l_5_._ _ L_!_i.ndinizzo._di_inte_rr_uzione_pu?.essere.un indirizzo "forzato _ossia ottenuto connettendo opportunamente i diversi fili_del xanal.e__13_.al_1iv.e.11o logico elettrico "1" o "0"._

Alternativamente pu? essere ottenuto da un conveniente regis di macchina selezionato dal segnale di interruzione EIINT. Le uscite del registro 5. ROR (0-51) sono connesse agli ingr di un decodificatore 6. che decodifica la microistruzione co tenuta nel registro ROR 5 in una pluralit? di microcomandi M . MCN, ciascuno dei quali controlla uno o pi? elementi elettronici del sistema di elaborazione dati,_eventualmente_ in associazione con segnali di temporizzazione._ __ Alcuni di questi microcomandi sono inviati, come gi? accenna to, all1unit? 7f ma poich? non sono rilevanti ai fini del11i yenzipne__npn__spnq_rappresentati nei disegni._

Una unit? di temporizzazione TU16. di tipo convenzionale, ge nera i_se.gnal.i__ci.clic.i._di_tempp.ri.zzazipne_.nec.ess.ari__per_il f zi.onamento._de!_sistema.._ ._ Perigli scopi dell'invenzione ? sufficiente indicare che ess _genera tra.1'.altro i segnali di temporizzazione rappresentat nel diagramma_di Fig.3._

All 'istante t t corrispondente al1'inizio di un_ciclo di mac china y.iene generato un segnale STRORA , _

Il fronte di salita di_STRORA ? usato per caricare nel regis Il segnale STINT ? usato come temporizzazione per 1-segnali_di interruzione._

All'istante successivo a viene generato un sepnale STMI usato come temporizzazione per il caricamento di registri di macchina.

All'istante t , viene generato il segnale STADRA.

Il fronte di salita di STADRA ? usato per caricare il registro ?ROSPA 3.

ili ciclo di macchina risulta auindi di due fasi.

:Nella prima fase, esecutiva, la microistruzione da eseguire ? resa disponibile nel registro ROR 5. decodificata ed eseguita Vengono definite le modalit? di definizione dell'indirizzo del la microistruzione da eseguire nel ciclo sepuente. ivi compre-?so il riconoscimento di eventuali interruzioni di microorosram ma.

Nella seconda fase, che ha inizio con STADRA, viene completata ?l'esecuzione della microistruzione correntee viene avviata, co

il curinamento di ROKPA, 1 a 1pltura dpi1a imVrnisi;ni7innp snc?

La seconda fase corrisponde co? a un ciclo Hi lettura della me moria di controllo.

Al termine della seconda fase..._ha inizio un nuovo ciclo di mac china.

La porzione della organizzazione di memoria di controllo fin qui descritta ? del tutto convenzionale.

Vengono ora considerati i elementi innovativi con riferimento alla Figura 1.

Una memoria secondaria di controllo 17, con un numero di locazioni indirizzabili opportuno e inferiore a quello della memoria principale, per esempio 2K, ? associata in parallelo alla memoria principale

La memoria 17

meno__significativi CSA (05-15).in uscita dal registro 3, Le uscite della -e un parallelismo oppo tuno. per esempio 8 bit, sono connesse, mediante un canale 19 a un primo gruppo di ingressi di un multiplexer 20.

Le uscite del multiplexer 20. son? connesse a corrispondenti i eressi di un registro 41 indicato con ROR A. in quanto svolge la stessa funzione del registro ROR 5.

Il registro 41, come il registro ROR 5 ? abilitato dal segnale STRORA.

I due registri 5 e 41, er quanto ra] i come distinti, possono costituire di fatto un unico con parallelismo efinale alla somma del parallelismo della memoria 1 e deIla memoria 17.

Le uscite del registro 41 sono connesse a corrispondenti ingre si_del_dec_odifica.tore_6_.

L_!_infprrnazi_Qne_.cpntenuta nel registro 41, convenientemente de .codificata... fornisce microcomandi addizionali a quelli pener? ti con la decodifica del contenuto di ROR 5._ __

Un secondo gruppo di ingressi 20A del mul.tiplexer_20_?.pernia? nenigment e _ corine sso a livello logico "0" ...

Un terzo e quarto gruppo di inpressi del multiplexer 20_sono connessi attraverso il canale 21, alle uscite di un registro 22.

Gli ingressi del registro 22, a loro volta sono connessi attr.av_exs.o_il_cana1e 23 a convenienti uscite del...registro__R0R.5 Per_es.empi.o_le_useit.e_J!QR_(.24=3J^)_._

L.'.ingre.sso di clock CK de1 registro 22 ? connesso all'uscita di una porta AND 24 che riceve in ingresso il segnale STMI e un microcomando MCI._ _

Ouand o_la microistruzione in corso di esecuzione_? una__microistruzione di caricamento costante e indica il registro 22 co me destinatario della costante, MCI ? a livello logico"!" e la costante, presente sul canale 23 ? caricata ne1_registro 2 L 1organizzazione della memoria di controllo ? compJL.etafa da due fiip-f1op..e_dalle porte logiche 27, 28, 29, 30, 3K_ Il_ flip-flj3p__25, di tipo JK riceve sull'ingresso J il_micro comando MC1,

Il suo ingresso K ? permanentemente connesso a livello logico

Al suo_ingresso di clock CK ?_applicato il segnale STMI Cjon il fronte di_salita di STMI se MC1=1 il fiip-flop 25 posto in set._ ._

In caso contrario non cambia di stato.__ _

I1 fiip-flop 26 di tipo JK ha l'ingresso J connesso all'usoit della porta AND 27?

Il suo ingresso K ? permanentemente connesso a livello logico "1",

Al suo ingresso di clock CK ? applicato il segnale STMI. Il.jflip-f1op..26..,?...pos.to_in_..set_dal_front_e_di_s.ali_t.a_dji_S.TMI_s contemporaneamente il segnale all'uscita della_porta_2_7_? a liy_eJ.l.o_l.ogi.c.o.JllILi_

In caso contrario non cambia di stato._

La porta .AND_2_7_rieeve_in_ingress_o__un.segna e di interruzione INT e il segnale di..temporizzazione STINT_e genera.all'uscita il segnale EIINT._ __

I_l_flip=f1P.p._26 ha .1tingresso_di__reset R connesso all'uscita de1 la_porta_NAND 28, e viene .pps.tp__i.n_reset.__da.un._segnale a l vello logico "0? applicato all'ingresso_di_rese_t._ _ La porta NAND 28 riceve in ingresso il segnale STMI e un micr comando MC2._

Il microcomando MC2 ? a livello logico "1" quando una micro- _ istruzione ? di fine interruzione , ossia comanda il rientro_i un microprogramma interrotto . _ _ _

I1 -flip-flop .25 ha i.'.ingresso .di .reset .R . connesso .allluscitadella_porta. NAND.-29 .

La-porta NAND 29?riceve .a un_ingresso il-segnale-STRORA..- _ Un^secondo-ingresso-??connesso-allJ.usci.ta_Q-del fldp=fLop-27?-H_mul.tiplexor_ 20_?_controLLato_in- selezione^-attraverso- due _ ?ngres si_dj _ s.e 1 ez ione- . S. ?_S^. _ ? _ XJ.ingresso..S ? . connesso__alll.usci_ta_de.lla porta. AND 3.Q^_che_ha gl i ingressi connes s i?ri spetti vamente_al l_l_us c ita _Q_d.el_fl_ip-fJ.

2 5 e all'uscita 0 del flip-flop 26._ '_

L 'ingresso ? connesso_aJLl_luscita di un OR 31. che riceve in ingresso i bit CSA (00-04)_di indirizzamento della memoria di controllo._ _ _ _ _ _

Quando i bit CSA (00-04) sono tutti a_1iveIlo logico 0, ossia l'indirizzo ? ?.2K, l'uscita dellOR 31 ? a livello logico 0. li funzionamento del multiplexer 20 ? il seguente:

Quando = 0. il canale 19 del multiplexer ? connesso alJ le uscite.

Quando S. e S = O-i'l gruppo diingressi 20A ? connesso all uscite del multiplexer._

Per

S = 1, indipendentemente dal livello logico di S?, il canale 21 ? connesso alle uscite del multiplexor._ _ _

11.funziqnamento del1 organizzazione_descritta_?__il_seguente., Quando la memoria di controllo principale _l_?__indirizzata a.in dirizzi minori di 2K, ossia CSA (00-04) = 0 paraileiamente_al la memoria principale 1 viene indirizzata la memoria_ausiliari 17_, e .l'informazione letta,in tale,memoria,? trasferita a.ttrayerso_il multiplexor 20_e__caricata_nel_registro_41.

iSi_ottiene?cio_? ad ogni c_i c.lo._ di?macchAna,_una_microistruz.ione_ ''allargata? con numero di bit eguale alla somma del parallelis della memoria 1 e della memoria 17._

Quando la mem or ia di contro 1_1 o principal e _1 _?_in?i r i z z a t a__a .i n :dirizzi maggiori o eguali a 2K. ossia almeno_ un bit CSA (00-04 = 1. attraverso ilmultiplexor 20 viene forzato__ne1_.registro ROR 1 un codice "tutti zeri?._ _

?Si ottiene cio? ad ogni ciclo di macchina una microistruzione di lunghezza normale, con numero di bit eguale al parallelismo della memoria di controllo 1._ ?_ _Iu_tt.ay.ia_a_qualsias.i_indirizzo__K_.della,memonia_di_controllo_l_ _p_o_ ssibile co l.l_ocar_e_una_m ic r.o.i.s t ruz i.one__di _ c_ari.c amento cnstant che__impone_.i.l._caricamento,di..una c.ostant.e._ne.l_reglstro_2.2__ In questo caso, quando la microistruzione di indirizzo K viene letta e caricat_a__ne1.regi_s.tro_R0R_5_,_nas.ce_i1__micr.o.c.omando_MCl_ Durante_l..'_esecuzione.._di_tale_mieroistruzione,_c_on_il_se.gnale_ STMI viene posto in set il_flip-flop..25_e_una._c.o.stant.e.__oppor_tu_ nacontenuta nella microistruzione ? caricata nel registro .22 Se nessuna interruzione viene riconosciuta durante 1'esecuzione della microistruzione, il flip-flop 26 .rimane .in.s.tato_di_reset e l'uscita della porta AND_30 ? perci? a livello logico l.__ Con l'inizio del ciclo seguente, una nuova microistruzione ?_ caricata nel registro ROR 5 e contemporaneamente 1'informazione contenuta nel registro 22 ? trasferita nel registro 41,_condii fronte di .salita di STRORA._ _ __ _ ?S.i...ottiene.cio?_una.microistruz.ione "allargata^.

;L1espansione della microistruzione ? ottenuta a spese della mi croistruzione precedente che deve essere di caricamento costari te e nella quale dunque un certo c.ampo deve essere impiegato ' ? per definire la costante._

?Al tempo,stesso il segnale STRORA, attraverso la porta NAND 29 :pone in reset il flip-flop 25._

S. cade a "0? con un ritardo, rispetto a STRORA, determinato :dal1a pr.opagazione_dei_segnali nella catena logica AND 29. flip ;-fl_pp_2_5_ AND..30 .

rSe nel corso della ese.cuzione.,de.l.la microistruzione di indiriz ;zo K viene riconosciuta una interruzione, insieme al flip-flop .'25 viene posto in set il flip-flop 26._

Rer_tanto si mantiene a ?ivello logico '10" e i1 contenuto de1 registro 22 non viene trasferito, con i1 segnale STRORA seguen teoriel_registro.41... _ ? Per tutti_ i cicli di macchina nel corso dei quali si sviluppa il microprogramma di trattamento dell'interruzione, i flip-flop 25 e 26 rimangono in stato di set.

...E'.so_lo_con_1_!ultimo ciclo d?_macchina _che una microistruzione di fine trattamento interruzione e rientro nel microprogramma interrotto, con la generazione del microcomando MC2_,_determina il__ces_et_del_flip-flop _2,6_.

P.ertanto. con il successiyo_caricamento_ della microistruzione _nel registro R0R 5 , .( segnale STR0RAJ.,_ anche_.il contenuto^del.

registro ...22? viene? trasfer? tornei, .registro .21 _ e_il _micr_opr-Ogr.am 'ma_. interrotto, pu?..essere. ripr.eso_senza _perdita_di _ informazioni., ? !_da._naiare_che_conll_organi_zzazi.one_de.s.critta.,.un micr.opro- ; 'gramma_di_in.ter_r_u2i.0ne_..non_p.u?....usar_e_micr.ois_truzioni "allarga-' 'teil.mediant.e_l-lus.o__del.-r_e.gis_t.ro_22_,_perche_.que.st.o_pu?_ess.ere_ g??_c.ar?_c_o__c.on.inf_ormazioni_nec.essarie.nella..ese.cuzi.one_di_un micrqpr.ogramma,.interro.tto_.

lQ.uesta._limitazione_.? di fatto senza conseguenze, perch? il mi-' :croprogramma di interruzione pu? risiedere a indirizzi della_me_ ?moria di controllo compresi tra 0 e 2K e per i quali una espan Isione delle microistruzioni pu? essere ottenuta per mezzo della memoria secondaria 17.

Appare quindi evidente che cqn l'organizzazione oggetto della .presente invenzione si conseguono numerosi vantaggi. jEer__un_camp.o_di__indir.izzi_deila_memor.ia_di_..c?nirollo Le_micr_o-_ :is.truzioni_possono_essere_fallargat.eli_median_t.e__l_liiso_di..una_me_ :mori.a_se?oo_ndaria..di_capacit?_ridot.ta__indiri.zzata_in_paral.l.e1o_ alla_.mem.oria.principale_.

:Eventuali_.interruzioni _di.imicrpprpgrainma_npn_.affeitano_.la .cor?. :retta_.es_e c.uz i one_d elle operaz i o.n i_di _ c ont.ro l,l_o_. _

Questa espansione delle microistruzioni ,pu?_essere.vantaggiosa ?mente impiegata per l'esecuzione veloce inparallelo di_opera-, ?zioni che richiedono il controllo di molti elementielettronici.. del sistema e/o che occorrono con notevole frequenza. _ Questo ? il caso di operazioni di interpretazione di istruzio^ jni_e di trattamento_di interruzioni?_

Per tutta la capacit?_di memoria le microistruzioni possono es sere "allargate" mediante l'uso di una porzione della micro- _ istruzione precedente come espansione della microistruzione se-..jguente

--Questa? espansione? comporta _ la _ne.ae s s i??_d i ? ?ar_ pr-eoedene? alla? _ _>mic rois tru zi one -allargata? una-micro istruzione? che. in__gener_al e_ ; _ -ha .la--sola.-funzi one ..di _ caricare _una..jc ostante ...nel_ r.e gi.s tr.O?22 _ ! _ _ie_non_ pu?? e ss er e? us ata_ p er_al?ri _ scopi

;Ne deriva, in generale un rallentamento delle operazioni_c_om-__ prute?dal?sistema._

J?URSta_espansione de11e_microistruzioni pu? quindi essere van : taggiosamente impiegata per l'esecuzione di operazioni diagnosti che che richiedono il controllo parallelo di molti elementi _ elettronici, ma che sono di uso infrequente.

..Anche_in_questo__caso,,eventuali interruzioni di microprogramma_ non affettano la corretta esecuzione delle operazioni di controllo._

.E' evidente che_la_descrizione che.precede riguarda solo una ? forma di realizzazione preferita dell'invenzione e che mol_te^ plici varianti possono essere effettuate senza dipartirsi dallo scopo dell'invenzione._ _ In particolare la memoria secondaria 17 pu? essere associata a_ un qualsiasi campo di indirizzai della memoria principale 1, an ziche al campo di indirizzi di minor peso. _

Claims (1)

1. RIVENDICAZIONI

   . Organizzazione di_memoria,di_controllo. per calcolaiore microprogrammato.,_in cui una sequenza di microistruzioni,cias naeseguita in un ciclo di macchina pu? essere interrotta, a ogni ciclo di macchina,per l'esecuzione di una sequenza di microistruzioni pi? prioritaria per effetto di un segnale d interruzione, comprendente:_

   - una memoria di controllo principale con N locazioni indir zabili,provvista di ingresso di indirizzamento ed uscita - una memoria di controllo secondaria con M<~N locazioni in dirizzabili, provvista di ingresso di indirizzamento ed uscita

   mezzi di indirizzamento congiunto di dette memorie connes si all'ingresso di indirizzamento di dette memorie,_ _ un registrp_di_microistruzione avente un primo campo connesso all'uscita di detta memoria principale e un secondo campoj.

   caratterizzata da ci? che comprende_inoltre:_

   - un registro di espansione attivato da una microistruzione prestabilita__ne]corsq del ciplo di esecuzione corrispondente per memorizzare un campo di_de_tta mierojistruzione_j_ mezzi di trasferimento selettivo, controllati da un primo _ e secondo segnale di.-seJ-ezione., provvisti di.una,pluralit di_gruppi__di_ingres_so e di una uscita, un primo gruppo di ingressi essendo connesso all'uscita di detta memoria secondaria. un secondo gruppo di ingressi essendo connesso alle uscite di detto registro di espansione,_un terzo gru? po di ingressi essendo aliraentato da una configurazione logica prestabilita, detta uscita essendo connessa al secondo campo di detto registro di microistruzione,

   ? primi,circuiti logici, riceventi in ingresso una porzione aImenp__di_indirizzi di microistruzione, da detti mezzi di indirizzamento, per generare detto primo segnale di selezione_per predetermina_ti_indirizzi di microistruzione, det to primo segnale abilitando detti mezzi di trasferimento ; al trasferimento di informazioni da detto primo gruppo di' ingressi_aIlluseita e

   - secondi circuiti logici,_a11ivati da detta microistruzione prestabilita, bloccati da detto segnale di interruzione e riposti in stato inattivo da una seconda microistruzione _ prestabilita per produrre detto secondo segnale di sele-_ zione a1ljinizio del eielo di esecuzione della microistru_ _ zione che segue, nel microprogramma;a detta microistruzio _ ne._pres_tab.ilita.,__detto_.secondo segnale_abfli_tando_.detti_ _ _mezzi_di_trasferimento al trasferimento di informazioni _ da detto.secondo_grup_pp_.di_ingr_essi all'uscita.

   Organizzazione__di memoria di controllo come a rivendicazione 1 caratterizzata da ci? che detti mezzi di trasferimento