ITMI20131283A1 - Dispositivo elettronico di potenza con caratteristiche di efficienza e radiazione elettromagnetica migliorate. - Google Patents

Dispositivo elettronico di potenza con caratteristiche di efficienza e radiazione elettromagnetica migliorate.

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ITMI20131283A1
ITMI20131283A1 IT001283A ITMI20131283A ITMI20131283A1 IT MI20131283 A1 ITMI20131283 A1 IT MI20131283A1 IT 001283 A IT001283 A IT 001283A IT MI20131283 A ITMI20131283 A IT MI20131283A IT MI20131283 A1 ITMI20131283 A1 IT MI20131283A1
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Description

TITOLO: “Dispositivo elettronico di potenza con caratteristiche di efficienza e radiazione elettromagnetica migliorate”.
DESCRIZIONE
Campo di applicazione
La presente descrizione ha per oggetto un dispositivo elettronico con caratteristiche di efficienza e radiazione elettromagnetica migliorate, in accordo con il preambolo della rivendicazione 1.
In particolare, la presente descrizione si riferisce ad uno stadio di uscita a commutazione o “switching” con caratteristiche di efficienza e radiazione elettromagnetica migliorate.
Descrizione della tecnica anteriore
Come è ben noto, gli stadi di potenza funzionanti a commutazione stanno rapidamente prendendo il posto dei sistemi cosiddetti “lineari” grazie alla loro maggiore efficienza.
I casi più comuni di dispositivi elettronici che funzionano secondo tecniche “switching” sono i regolatori di tensione e gli amplificatori audio di potenza.
E’ sempre più sentita da parte degli utilizzatori l’esigenza di avere dispositivi switching aventi dimensioni inferiori per quanto concerne i dissipatori e le induttanza di uscita. Ciò comporta per i produttori produrre dispositivi che riducano la potenza dissipata ed aumentino la frequenza di commutazione.
Per le caratteristiche dei dispositivi switching, queste richieste sono in contrapposizione, dato che all’aumentare della frequenza di commutazione aumentano anche le perdite per commutazione e quindi si riduce l’efficienza del dispositivo stesso.
Un altro punto da tenere in conto riguarda la radiazione elettromagnetica del dispositivo, che tendenzialmente aumenta all’aumentare della velocità di commutazione, ossia all’aumentare della frequenza di switching.
In particolare, anche con riferimento alla Figura 1A, in cui è mostrato un blocco di uscita di questi dispostivi elettronici di potenza, si nota un primo interruttore elettronico MH ed un secondo interruttore elettronico ML. Ciascun interruttore elettronico presenta un primo MHd, MLd ed un secondo terminale di conduzione MHs, MLs ed un terminale di comando MHg, MLg, in cui il primo terminale di conduzione MHd del primo interruttore elettronico MH è connesso con un terminale di alimentazione Vdd ed il secondo terminale di conduzione MLs del secondo interruttore elettronico ML è connesso con un terminale di massa GND ed i rispettivi terminali di comando MHg, MLg del primo e secondo interruttore elettronico MH, ML sono connessi a rispettivi driver di pilotaggio DRV1, DRV2.
Si nota inoltre che il secondo terminale di conduzione MHs del primo interruttore elettronico MH è collegato al primo terminale di conduzione MLd del secondo interruttore elettronico ML ed entrambi sono connessi ad un terminale di uscita Vout.
Tali interruttori MH, MI vengono accesi e spenti alternativamente dai rispettivi driver DRV1, DRV2 collegando l’uscita Vout al terminale di alimentazione Vdd o al terminale di massa GND.
In particolare, nell’esempio di Figura 1A, i due interruttori elettrici MH e ML si concretizzano, ad esempio, in due transistori di potenza MOS (o power MOS) a canale di tipo “N”, così da realizzare lo schema di uno stadio di uscita a semiponte o half bridge.
Le tipiche forme d’onda di tale stadio di uscita sono illustrate in Figura 1B in caso di corrente di uscita Iout entrante, corrente di uscita Iout nulla e corrente di uscita Iout uscente con tali correnti aventi verso come illustrato in Figura 1B.
Come si nota la dissipazione di potenza, per ciascuna tipologia di corrente Iout avviene sia per conduzione (zone A, B e C) che per commutazione (zone D e E).
Giova rilevare che le perdite per conduzione (zone A, B e C) sono dovute alla caduta di tensione ai capi dei due power MOS moltiplicata per la corrente Iout.
D’altra parte le perdite per commutazione (zone D e E) sono date dal prodotto della tensione ai capi dei transistori di potenza MOS per la corrente che fluisce negli stessi durante la transizione dell’onda in tensione di uscita da GND a Vdd.
Trascurando le “zone morte”, dove entrambi i transistori di potenza MOS sono spenti, ancorché vi siano perdite dovute al fluire della corrente nel diodo intrinseco che esiste tra il terminale di drain ed il terminale di source, le perdite per conduzione (zone A, B e C) sono indipendenti dalla frequenza di switching dato che esse dipendono solo dalla Rds(on) dei power MOS.
Le perdite per commutazione (zone D e E) sono invece direttamente proporzionali alla frequenza di switching, e diminuiscono al diminuire del tempo di salita e di discesa dell’onda di uscita.
Uno dei principali ostacoli al raggiungimento di elevate efficienze ad elevate frequenze sono gli elementi parassiti associati ai package. Ad esempio, nei package tradizionali, di cui un esempio è illustrato in Figura 2, che comprendono lead e fili di bonding, questi sono caratterizzati da resistenze R1, R2 e induttanze L1, L2 parassite nell’ordine delle decine di milliohm e di circa 5 nH, rispettivamente.
Questi valori sono tali per cui sia le perdite per conduzione (causate dalla resistenza serie totale Rds(on) del semiponte illustrato in Figura 1A) che per commutazione non possono essere particolarmente ridotte.
La presenza dell’induttanza L1, L2, in particolare, obbliga ad avere variazioni della corrente negli interruttori del semiponte rispetto al tempo (ossia in formula di/dt) non particolarmente elevate.
Questo dipende dal fatto che la tensione ai capi dell’induttanza di bonding è collegata alla variazione nel tempo della corrente dalla formula: VL = L * di/dt, laddove L e’ il valore dell’induttanza parassita di bonding e VL e’ la tensione ai capi dell’induttanza di bonding stessa causata dalla variazione di corrente la tensione che si verrebbe a sviluppare ai capi delle induttanze parassite e quindi ai capi dei transistori di potenza che fungono da interruttori dell’half bridge. Tale tensione ai capi dell’induttanza di bonding VL può superare le specifiche del componente nel caso di (di/dt) elevato.
Inoltre questi picchi possono causare malfunzionamenti anche ad altre parti del dispositivo.
La conseguenza delle strutture che servono a diminuire il fattore di/dt sono tempi di salita e di discesa dell’onda di uscita tali per cui le perdite per commutazione a frequenze maggiori di qualche centinaio di kHz diventano quelle prevalenti.
Per ridurre al minimo la potenza dissipata per commutazione, esistono i sistemi switching cosiddetti “risonanti”, “quasi risonanti” o “soft switching” nei quali, tramite un ulteriore cella LC risonante oltre a quella, generalmente presente, del filtro di uscita, si fa in modo di accendere i transistori MH e ML degli half bridge solo quando la tensione ai loro capi o la corrente che fluisce negli stessi e’ nulla.
In genere i circuiti sono più complessi di quelli di un semplice bridge, in quanto richiedono induttanze e, talvolta, trasformatori aggiuntivi. Inoltre, con i circuiti a commutazione di tipo risonante, e’ complesso avere una buona fedeltà di trasduzione del comando PWM in un’uscita di potenza.
Recentemente sono stati proposti vari package che riducono al minimo gli elementi parassiti dei package tradizionali. In particolare, per dispositivi di potenza, sono indicati i cosiddetti package a bassa induttanza parassita, in particolare per quanto concerne i lead o fili di bonding, quali ad esempio un package WLP, acronimo di Wafer Level package, o package CSP, acronimo di Chip Scale Package.
In particolare il package WLP, anche con riferimento alla Figura 3, prevede che la connessione del dispositivo al circuito stampato avvenga attraverso «protuberanze» o «palle» di materiale conduttore cresciute più o meno direttamente sul chip. Il chip, poi, è a sua volta montato capovolto (flip chip) eliminando completamente i fili di bonding.
Questo schema, oltre alla riduzione della resistenza parassita a valori inferiori al milliohm, riduce l’induttanza parassita di circa un fattore 100, passando da 5 nH a meno di 50 pH.
La controindicazione di questo package WLP è relativa all’impossibilità’ di dissipare potenza attraverso un dissipatore vero e proprio, almeno in sistemi a basso costo.
L’heatsink in questo caso è la basetta di circuito stampato sul quale è saldato il chip. Si stima che WLP con 200 «balls» su un circuito 2s2p di dimensioni standard jdec abbia una Rthj-a di circa 20 gradi/W.
Occorre comunque notare che, in dispositivi con tensione di alimentazione e correnti di uscita superiori ad un certo valore, anche considerando totale l’azzeramento dei parassiti la potenza dissipata per commutazione e i picchi di corrente in dispositivi di tipo half bridge standard ancorché pilotati in modo da avere fronti di commutazione molto veloci non consentono la dissipazione di potenza solo sfruttando il circuito stampato. Inoltre rendono molto arduo il contenimento delle emissioni elettromagnetiche.
Si consideri ad esempio il circuito di Figura 3, in cui il circuito illustrato in Figura 1A è implementato su di un package di tipo WLP. Si assuma che la corrente è entrante con il verso indicato in tale Figura 3 e il power MOS ML è pilotato con un driver (o generatore) con resistenza di uscita Rd2 pari a 1 Ohm. Del power MOS MH si sfrutta il solo diodo di ricircolo dMH essendo il terminale di comando KHg cortocircuitato.
In questa configurazione, le perdite per commutazione sono dovute al solo carico del transistore ML.
La corrente erogata dal generatore di alimentazione Vdd in funzione della corrente di uscita, da 0.1 A a 6.1 A è illustrata in Figura 4. Come si vede il punto critico è all’accensione di ML.
In questa fase nel diodo di ricircolo dMH di MH scorre la corrente erogata. Per fare in modo che la Vout torni a zero, il transistore ML deve prima scaricare le cariche accumulate in questo diodo di ricircolo dMH, che quindi, per tutto questo periodo, è simile ad un corto alla tensione di alimentazione Vdd. Sempre in questo periodo sul transistore ML cade la tensione di alimentazione Vdd più la tensione in diretta del diodo dMH. Poiché i livelli di corrente raggiunti in questa fase possono raggiungere valori attorno ai 70A (cfr. Figura 4, punto M), è evidente sia l’elevatissima dissipazione di potenza che i problemi che lo spike di corrente possa dare a livello di radiazione elettromagnetica.
SOMMARIO DELL’INVENZIONE
Scopo dell’invenzione in oggetto è quello di minimizzare questo impulso, migliorando quindi sia l’efficienza che le prestazioni di radiazione elettromagnetica.
Ulteriore, scopo di questa invenzione e’ pertanto quello dell’aumento dell’efficienza tramite la riduzione delle perdite di commutazione e, nel contempo, la riduzione della radiazione elettromagnetica grazie alla drastica riduzione dei picchi di corrente in gioco.
Grazie ad una forma di realizzazione, è possibile realizzare un dispositivo elettronico in accordo con la rivendicazione 1 configurato per ridurre la radiazione elettromagnetica grazie alla sensibile riduzione dei picchi di corrente in gioco.
BREVE DESCRIZIONE DEI DISEGNI
Le caratteristiche ed i vantaggi della presente divulgazione risulteranno evidenti dalla seguente descrizione dettagliata di una possibile forma di realizzazione pratica, illustrata a titolo di esempio non limitativo nell’insieme dei disegni, in cui:
- la figura 1A mostra un blocco di uscita di un dispositivo elettronico di potenza in accordo con lo stato della tecnica;
- la figura 1B mostra l’andamento della tensione al terminale di uscita del dispositivo elettronico di potenza di figura 1A nel caso in cui la corrente di uscita è entrante, la corrente di uscita è nulla e la corrente di uscita è uscente dal suddetto dispositivo elettronico di potenza;
- la figura 2 mostra un package implementato secondo lo stato della tecnica;
- la figura 3 mostra un altro package di tipo WLP in cui implementato un dispositivo elettronico di potenza secondo lo stato della tecnica;
- la figura 4 mostra dei grafici in cui è simulato l’andamento della corrente di alimentazione del dispositivo nel caso del package di figura 3;
- la figura 5 mostra un package di tipo WLP in cui implementato un dispositivo elettronico di potenza in accordo con una forma di realizzazione della presente invenzione;
- la figura 6 la mostra dei grafici in cui è simulato l’andamento della corrente di uscita nel caso del package di figura 5;
- la figura 7 mostra un package di tipo WLP in cui implementato un dispositivo elettronico di potenza in accordo con un’altra forma di realizzazione della presente invenzione;
- la figura 8 mostra un package di tipo WLP in cui implementato un dispositivo elettronico di potenza in accordo con lo stato della tecnica;
- la figura 9 la mostra dei grafici in cui è simulato l’andamento della corrente di alimentazione del dispositivo nel caso del package di figura 8;
- le figure 10A e 10B mostrano, rispettivamente, un package di tipo WLP in cui implementato un dispositivo elettronico di potenza in accordo con un’ulteriore forma di realizzazione della presente invenzione e una possibile forma di realizzazione di un elemento del circuito di Figura 10A;
- la figura 11 mostra grafici in cui è simulato l’andamento della corrente, nel dispositivo di Figura 10A;
- la figura 12 mostra un package di tipo WLP in cui implementato una ulteriore forma di realizzazione del dispositivo elettronico di potenza in accordo con la presente invenzione;
- - le figure 13, 14, 15, 16 e 17 mostrano vari grafici in cui sono simulati vari parametri dei dispositivi illustrati in figura 3, 7 e 12;
- le figure 18 e 19 mostrano, rispettivamente, un’ulteriore forma di realizzazione del package di tipo WLP in cui implementato un’altro dispositivo elettronico di potenza in accordo con la presente invenzione.
DESCRIZIONE DETTAGLIATA
Anche qualora non esplicitamente evidenziato, le singole caratteristiche descritte in riferimento alle specifiche realizzazioni dovranno intendersi come accessorie e/o intercambiabili con altre caratteristiche, descritte in riferimento ad altri esempi di realizzazione.
Nel prosieguo, per semplicità di descrizione, ad elementi già descritti con riferimento all’arte nota saranno indicati con il medesimo numero di riferimento.
La presente descrizione verrà svolta considerando la corrente Iout come entrante nel dispositivo elettronico di potenza ancorché i medesimi scopi si possano raggiungere con correnti Iout uscenti dal dispositivo elettronico di potenza.
Con riferimento ora alla Figura 5, è illustrato un dispositivo elettronico di potenza 1’ che comprende un primo interruttore elettronico MH ed un secondo interruttore elettronico ML, in cui ciascun interruttore elettronico MH, ML è integrato su di un package di tipo a bassa induttanza parassita dei lead o dei fili di bonding, che ad esempio si concretizza in un package WLP o CSP.
Il package di tipo WLP o CSP è noto e pertanto non verrà descritto ulteriormente. Ai fini della presente descrizione è bene notare che il package di tipo WLP o CSP presenta un terminale di alimentazione Vdd (ad esempio pari a 10V) ed un terminale di massa GND.
In particolare il primo ed il secondo interruttore elettronico MH, ML hanno ciascuno un primo ed un secondo terminale di conduzione MHd, MLd e MHs, MLs ed un terminale di comando MHg, MLg.
Come si nota da tale figura 5, il primo terminale di conduzione MHd del primo interruttore elettronico MH è connesso con il terminale di alimentazione Vdd ed il secondo terminale di conduzione MLs di detto secondo interruttore elettronico ML è connesso con il terminale di massa GND ed i rispettivi terminali di comando MHg, MLg del primo e del secondo interruttore elettronico MH, ML sono connessi a rispettivi driver di pilotaggio DRV1 e DRV2 (non illustrati nella figura).
In particolare, il package di tipo WLP o CSP comprende un primo ed un secondo terminale elettrico T1, T2, in cui il secondo terminale di conduzione MHs del primo interruttore elettronico MH è collegato al primo terminale elettrico T1 ed il primo terminale di conduzione MLd del secondo interruttore elettronico ML è collegato al secondo terminale elettrico T2.
Giova rilevare che il primo ed il secondo terminale elettrico T1, T2 sono tra di loro connessi ad un terminale di uscita Vout.
Vantaggiosamente, il dispositivo elettronico 1’ comprende una prima induttanza L1’ interposta tra il primo terminale elettrico T1 ed il terminale di uscita Vout.
Secondo una caratteristica del dispositivo elettronico 1’ comprende una seconda induttanza L2’ interposta tra il secondo terminale elettrico T2 ed il terminale di uscita Vout.
Preferibilmente il dispositivo elettronico 1’ comprende sia la prima induttanza L1’, interposta tra il primo terminale elettrico T1 ed il terminale di uscita Vout che seconda induttanza L2’ interposta tra il secondo terminale elettrico T2 ed il terminale di uscita Vout.
Preferibilmente il valore della prima induttanza L1’ è pari al valore della seconda induttanza L2’.
Vantaggiosamente le induttanze L1’, L2’ sono molto maggiori delle induttanze parassite presente in serie ai terminali di Vdd e GND.
In particolare tali induttanze L1’, L2’ si concretizzano in valori pari ad esempio a 5nH.
Giova rilevare che la prima e la seconda induttanza L1’, L2’ possono essere o disposte esternamente o internamente al package di tipo WLP.
In altre parole la prima e la seconda induttanza L1’, L2’ possono essere integrate nel dispositivo di potenza 1’ oppure realizzare esternamente al package su cui è implementato il dispositivo di potenza stesso.
In una forma realizzativa il primo interruttore elettronico MH ed il secondo interruttore elettronico ML si concretizzano entrambi in un transistore di potenza a canale N.
Il dispositivo elettronico di potenza 1’ rappresenta dunque uno stadio di potenza di uscita a commutazione o “switching”.
Tali transistori MH e ML di potenza a canale N sono connessi in accordo con lo schema a semiponte o “half bridge”, laddove il primo interruttore elettronico MH rappresenta l’high side dello stadio di uscita ed il secondo interruttore elettronico ML rappresenta il low side dello stadio di uscita.
In particolare, il primo terminale di conduzione MHd, MLd dei due transistori si concretizza nel terminale di drain del transistore, il secondo terminale di conduzione MHs, MLs si concretizza nel terminale di source dei due transistori ed il terminale di comando MHg, MLg si concretizza nel terminale di gate dei due transistori.
Nella figura 5 è altresì illustrato, per gli scopi della presente descrizione, il solo diodo di ricircolo dMH dell’high side del transistore MH.
Nella successiva descrizione si farà riferimento solo alla forma realizzativa in cui sono implementate sia la prima induttanza L1’ che la seconda induttanza L2’, tendendo sempre in considerazione che i comportamenti del dispositivo elettronico 1 nel caso in cui sia implementata una sola induttanza L1’ o L2’ sono comunque analoghi.
L’aggiunta di queste induttanze L1’ e L2’ fa in modo tale che quando il transistore ML si attiva, la sua Vds scende a potenziali vicini allo zero prima che la corrente di drain inizi a salire, in quanto tutta la tensione di alimentazione cadrà ai capi dell’induttanza.
Questo consente di non avere il picco di potenza dissipata su ML né il picco molto ripido di corrente, che salirà seguendo una pendenza data da di/dt = V/L, dove i è la corrente nell’induttanza L1’ e L2’, L rappresenta il valore di tali induttanze e V è la tensione ai capi delle suddette induttanze L1’ e L2’.
Con riferimento alla Figura 6, è ivi indicato, nella parte superiore, l’andamento della corrente di drain e, nella parte inferiore, l’andamento della tensione di drain del transistore ML con il dispositivo 1 (illustrato con riferimento alla Figura 3, curva F) e con quello del dispositivo 1’ (illustrato con riferimento alla Figura 5 curva G), nel caso in cui la corrente Iout sia pari a 6A ed i valori utilizzati nelle simulazioni sono pari 1nH per le induttanze L1’ e L2’, avendo ipotizzato che la resistenze di uscita Rd1 e Rd2 dei driver DRV1 e DRV2 siano pari ad 1Ohm.
In tale Figura 5 al fine della simulazione illustrata in Figura 6, si nota che il transistore ML (ossia il low side del stadio di uscita a semiponte) è comandando dal generatore Vin mentre il terminale di comando del transistore MH (ossia l’high side del stadio di uscita a semiponte) è cortocircuitato.
Dalla simulazione di Figura 6, si nota che il dispositivo 1 di Figura 3 ha un valore di picco della corrente pari circa a 70A mentre nel dispositivo 1’ di Figura 5 il valore di picco della corrente è sensibilmente ridotto e circa pari a 35A.
Pertanto, grazie all’introduzione di almeno un’induttanza L1’ o L2’, preferibilmente entrambe, si è ottenuta una riduzione dell’ampiezza e della pendenza dell’impulso di corrente dovuta al diodo di ricircolo dMH del transistore MOS dell’high side, ossia dell’interruttore MH.
Il permanere del picco di corrente a 35A della forma realizzativa del dispositivo elettronica di potenza 1’ illustrato con riferimento alla Figura 5, pur essendo inferiore rispetto a quello dell’arte nota, è comunque dovuto al fatto che l’energia viene immagazzinata nelle induttanze L1’ e L2’ e poi è rilasciata al dispositivo stesso. Questo fenomeno può provocare un corrispondente spike di tensione che può superare i limiti di break down dei transistori di potenza MH e ML.
Al fine di limitare tale spike di tensione e con riferimento alla Figura 7, è illustrato una forma di realizzazione del dispositivo elettronico di potenza 1’’, la quale comprende ulteriormente rispetto al dispositivo 1’ di Figura 5, almeno un elemento resistivo R1’, R2’.
Tale almeno un elemento resistivo R1’, R2’ risulta essere connesso tra il secondo terminale di conduzione MHd del primo interruttore elettronico MH ed il primo terminale di conduzione MLd del secondo interruttore elettronico ML.
Preferibilmente sono implementate due elementi resistivi R1’ e R2’ disposti in serie tra di loro e connessi tra il secondo terminale di conduzione MHd del primo interruttore elettronico MH ed il primo terminale di conduzione MLd del secondo interruttore elettronico ML.
Tali elementi resistivi R1’ e R2’ fungono da resistenze di smorzamento.
In particolare gli elementi resistivi R1’ e R2’ sono preferibilmente poste all’interno del package WLP o CSP, ossia integrate nel dispositivo elettronico 1’’, così da avere induttanze parassite trascurabili.
In una forma alternativa il punto comune degli elementi resistivi R1’ e R2’ può essere connesso al punto comune delle due induttanze L1’, L2’. Quest’ultima soluzione, tuttavia, è in genere più complessa perché necessita, nel caso in cui L1’ e L2’ siano esterne al package, di un’ulteriore connessione tra l’interno e l’esterno del chip stesso.
Ad esempio i valori di R1’ e R2’ possono essere dell’ordine di qualche Ohm.
La presenza delle resistenze R1’ e R2’ comporta una riduzione dell’efficienza del dispositivo ma, che rimane in linea con quella del circuito di arte nota illustrato in Figura 3.
Tuttavia, è noto dal brevetto n. US 7332943, a nome della medesima Richiedente della presente domanda e qui integralmente incorporato, che l’aggiunta di una tensione Vgs non nulla all’high side MH dello stadio di uscita switching a semiponte, nei dispostivi 1’ e 1’’ delle Figure 5 e 7, rispettivamente, consente di ottenere una netta riduzione della conduzione del diodo di ricircolo dMH.
Tale scenario è descritto con riferimento alla Figura 8, in cui all’high side (ossia transistore MH) del dispositivo illustrato in Figura 3 è stato aggiunto il generatore di tensione V(off). Infatti, grazie all’aggiunta della tensione non nulla del power MOS MH in condizioni di interdizione (ossia “Off”), si ottiene una notevole riduzione del picco di corrente relativo a questo fenomeno.
Lo svantaggio nell’introdurre il generatore di tensione V(off) consiste nella resistenza di uscita del generatore Rd di pilotaggio della tensione gate-source che, per evitare riaccensioni di MH, causate dall’elevato dv/dt della tensione di uscita e dalla capacità parassita Cgd, deve essere molto piccola inferiore ad esempio ad 1Ohm.
Ciò dipende anche dal fatto che la capacità Cgd, durante il transitorio di discesa della tensione di uscita del transistore MH dal valore della tensione di alimentazione Vdd a zero, si carica con la corrente che gli viene fornita essenzialmente dal circuito di pilotaggio, ossia dal driver V(off).
La caduta di tensione sulla resistenza di uscita Rd di questo circuito può aumentare la tensione Voff al terminale di uscita a valori maggiori di quelli di soglia Vth del transistore, causando gli impulsi di cross-conduzione tra MH e MI.
Nella Figura 8, la resistenza Rd è stata posta pari a 0,1 ohm ma, in realtà, è praticamente impossibile ottenere un valore così basso per la resistenza di uscita del generatore V(off).
Inoltre, giova rilevare che, anche con tale valore di Rd pari a 0,1 ohm, un certo contributo allo spike di tensione dovuto alla riaccensione spuria è presente come mostrato in Figura 9.
Infatti, in tale Figura 9 si nota che lo spike di corrente (punto N) si è ridotto a circa 13A, ossia un valore inferiore sia rispetto al dispositivo dell’arte nota illustrato in Figura 3, ma comunque rappresenta un valore che non può essere trascurato e che può essere fonti di problemi per altri circuiti del dispositivo di potenza.
Indipendentemente dalle forme di realizzazione del dispositivo elettronico di potenza illustrate in Figura 5 e 7 e con riferimento alla Figura 10A, qualora si voglia ulteriore migliorare l’efficienza e le prestazioni di radiazione elettromagnetica del dispositivo di potenza 1 di Figura 3, è ipotizzabile pensare di compensare la corrente che circola in Rd tramite l’aggiunta di un circuito di compensazione 2 così da ottenere un dispositivo di potenza 1’’’ con prestazioni sensibilmente migliori.
In particolare, tale circuito di compensazione 2 comprende:
- mezzi capacitivi 3 dimensionati in funzione di una capacità parassita esistente tra il terminale di comando MHg e il primo terminale conduzione MHd del primo interruttore elettronico MH, ossia la capacità parassita Cgd prime enunciata;
- un interruttore elettronico MR avente un terminale di comando MCg ed un primo e secondo terminale di conduzione MRd, MRs.
In particolare i mezzi capacitivi 3 sono connessi con il terminale di comando MCg dell’interruttore elettronico MR per attivarlo così che la corrente circolante in tale interruttore elettronico MR compensa la corrente circolante nella capacità parassita Cgd durante il transitorio di discesa della tensione di uscita Vout, presente al terminale di uscita, dal valore della tensione presente al terminale di alimentazione Vdd al valore della tensione al terminale di massa GND.
Giova rilevare che tra il terminale di comando MRg dell’interruttore elettronico MR ed il secondo terminale di conduzione MRs di tale interruttore elettronico MR è presente una resistenza Rr. Tale resistenza Rr funge da antileackage, ossia evita che il terminale di comando MRg del MOS MR sia “flottante”. Questo scenario è da evitare perché il MOS MR potrebbe accendersi anche in condizioni non volute. La resistenza Rr impone la corrente minima in Cgd(ref) tale per cui il MOS MR si accende, pari a Vgs(sogliaMr)/Rr.
In particolare, secondo una preferita forma di realizzazione, i mezzi capacitivi 3 sono proporzionali alla capacità parassita Cgd del primo interruttore MH e si concretizzano in una capacità Cgd(ref) oppure in un transistore MOS a canale di tipo N, come esemplificato in Figura 10B.
In particolare, secondo una preferita forma di realizzazione, l’interruttore elettronico MC si concretizza in un transistore di potenza a canale di tipo N.
Giova rilevare che la capacità Cgd(ref) è proporzionale alla capacità parassita Cgd dell’high side del stadio di uscita (transistore MH) ed è dimensionata in modo tale che sia in grado di accendere il transistore di potenza a canale di tipo N con cui è realizzato l’interruttore elettronico MR.
Operando in tale maniera è possibile compensare la corrente di gate dato che se la corrente di drain di MR attivata dalla corrente che circolante nella capacità Cgd(ref) è maggiore o uguale alla corrente circolante nella capacità parassita Cgd, allora la tensione Vgs del transistore MH rimane costante o diminuisce, evitando l’impulso di corrente di cross-conduzione.
Il risultato dell’introduzione del circuito di compensazione 2 è illustrato nella simulazione di Figura 11, dove sono indicati gli impulsi di cross-conduzione all’aumentare della resistenza Rd da zero a quattro Ohm del:
- porzione superiore del grafico: dispositivo di potenza 1 (cfr. Figura 3) senza circuito di compensazione 2 per la corrente circolante nel power MOS MH e
- porzione inferiore del grafico: dispositivo di potenza 1’’’ (cfr. Figura 10A) con circuito di compensazione 2 per la corrente circolante nel power MOS MH.
Come si nota la compensazione causata da tale circuito di compensazione 2 è sensibile dato che la corrente di picco è inferiore ai 10A, ma sussiste comunque un offset temporale prima che effettivamente intervenga tale circuito di compensazione 2. Tale offset è valutabile nell’ordine di una decina di nanosecondi e nel caso specifico di figura 10A, con i valori prima indicati, è pari a circa 2nsec.
Con riferimento ora alla Figura 12, in cui è mostrato un’ulteriore forma di realizzazione del dispositivo elettronico di potenza 1’’’’.
Vantaggiosamente secondo un aspetto caratteristico della presente descrizione al dispositivo di potenza 1’’ descritto con riferimento alla Figura 7 è aggiunto il circuito di compensazione 2 descritto con riferimento alla Figura 10A.
Tale dispositivo di potenza 1’’’’ consente di ottenere che sui mezzi capacitivi Cgd(ref) cada anche la tensione presente ai capi delle induttanze L1’ e L2’, ottenendo, pertanto, un anticipo dell’intervento della corrente di drain di MR così da annullare in pratica l’impulso di cross-conduzione rendendolo quasi indipendente dal valore della resistenza Rd.
Il risultato dell’introduzione del circuito di compensazione 2 nel dispositivo elettronico 1’’ è illustrato nelle simulazioni di Figura 13, dove sono indicati gli impulsi di cross-conduzione all’aumentare della resistenza Rd da zero a quattro Ohm senza il circuito di compensazione 2 per la corrente circolante nel power MOS MH (porzione superiore del grafico) e con il circuito di compensazione 2 (porzione inferiore del grafico).
Con riferimento ora alla Figura 14, è ivi illustrato un grafico che mostra l’andamento dell’impulso di corrente erogata dall’alimentatore Vdd per il semiponte del dispositivo 1, 1’’ e 1’’’’, considerando un valore di corrente entrante pari a 2A. A tale fine nella Figura 14, i casi illustrati sono giustappunto il dispositivo 1 di Figura 3 indicato con H, il dispositivo 1’’ di Figura 7 indicato con I e il dispositivo 1’’’’ di Figura 12 indicato con L.
Con riferimento ora alle Figure 15 e 16, è ivi mostrata l’andamento della Fast Fourier Transform dell’impulso di corrente erogata dall’alimentatore Vdd per il semiponte del dispositivo 1, 1’’ e 1’’’’, con un frequenza di 333 kHz.
Come si nota la riduzione delle ampiezze delle armoniche rispetto al caso standard 1 è evidente. Nella zona critica attorno ai 100 MHz (che è la banda delle trasmissioni in modulazione di frequenza) vale circa 5dB minimi per il caso del dispositivo 1’’ ed è maggiore di 10dB per il caso del dispositivo 1’’’’.
Con riferimento ora alla Figura 17, è invece mostrato il beneficio ottenibile con il dispositivo di potenza 1’’’’ per quanto riguarda la potenza dissipata del low side ML, comprese le resistenze di dumping aggiunte.
In particolare, il confronto è stato eseguito rispetto alla dissipazione dovuta alla sola Rds(on) del transistore ML e ad un dispositivo descritto in relazione alla Figura 1 quando pilotato in modo meno veloce (ossia con Rd = 20 Ohm). In particolare, si vede che il dispositivo elettronico 1’’’’ di Figura 12 ha una dissipazione che si avvicina molto al caso ideale.
Con riferimento ora alla Figura 18, è ivi illustrata una possibile forma realizzativa alternativa del dispositivo elettronico 1’’’ illustrato in Figura 12. In particolare nella Figura 18 è mostrata l’implementazione del circuito di compensazione 2 quando associato al transistore ML dello stadio di uscita, ossia in relazione al transistore di low side.
In generale il circuito di compensazione 2 potrà essere implementato solo sull’high side dello stadio di uscita del dispositivo elettronico 1’’’’ (ossia transistore MH), solo sull’low side dello stadio di uscita del dispositivo elettronico 1’’’’ (ossia transistore ML) oppure su entrambi i transistori di potenza a seconda che la corrente di uscita Iout possa essere solo entrante, solo uscente o possa assumere entrambe le polarità.
Giova inoltre rilevare che, sia il dispositivo elettronico 1’’’’ descritto con riferimento alla Figura 12 che il dispositivo elettronico 1’’ descritto con riferimento alla Figura 7, possono essere implementati in stadi a commutazione che impiegano transistori di potenza MOS a canale di tipo P (ossia lo stadio di uscita impiega sia transistori di potenza MOS a canale di tipo P per il Low Side che per l’High Side).
Normalmente il transistore di potenza MOS a canale di tipo P viene impiegato per realizzare l’interruttore MH perché ha il vantaggio di non richiedere un pilotaggio della gate che deve superare la tensione di alimentazione Vdd, come invece si deve fare nel caso in cui l’interruttore MH è realizzato con un transistore di potenza MOS a canale di tipo N.
In quest’ultimo caso, anche con riferimento alla Figura 19, si ha che il transistore di potenza MOS a canale di tipo P, ossia l’interruttore MH, avrà il terminale di source MHs connesso al terminale di alimentazione Vdd ed il terminale di drain MHd connesso al terminale di uscita Vout.
Giova rilevare che dispositivo elettronico 1’’’’ descritto con riferimento alla Figura 12 o il dispositivo elettronico 1’’ descritto con riferimento alla Figura 7 è comunque funzionante anche con correnti Iout uscenti e/o un transistore di potenza MOS a canale di tipo P al posto del transistore di potenza MOS a canale di tipo N dell’interruttore MH (ossia dell’High Side).
Ovviamente, un tecnico del ramo, allo scopo di soddisfare esigenze contingenti e specifiche, potrà apportare numerose modifiche e varianti prima descritti, tutte peraltro contenute nell'ambito di protezione quale definito dalle seguenti rivendicazioni.

Claims (14)

  1. RIVENDICAZIONI 1. Dispositivo elettronico di potenza (1’,1’’,1’’’’) comprendente un primo interruttore elettronico (MH) ed un secondo interruttore elettronico (ML), ciascun interruttore elettronico essendo integrato su di un package a bassa induttanza parassita, detto package a bassa induttanza parassita avente un terminale di alimentazione (Vdd) ed un terminale di massa (GND), detto primo e secondo interruttore elettronico avente ciascuno un primo (MHd,MLd) ed un secondo (MHs,MLs) terminale di conduzione ed un terminale di comando (MHg,MLg), in cui il primo terminale di conduzione (MHd) del primo interruttore elettronico (MH) è connesso con detto terminale di alimentazione (Vdd) ed il secondo terminale di conduzione (MLs) di detto secondo interruttore elettronico (ML) è connesso con detto terminale di massa (GND) ed i rispettivi terminali di comando (MHg,MLg) di detto primo e secondo interruttore elettronico (MH,ML) sono connessi a rispettivi driver di pilotaggio (DRV1,DRV2), caratterizzato dal fatto che detto package a bassa induttanza parassita comprende un primo ed un secondo terminale elettrico (T1,T2), in cui il secondo terminale di conduzione (MHs) del primo interruttore elettronico (MH) è collegato al primo terminale elettrico (T1) ed il primo terminale di conduzione (MLd) di detto secondo interruttore elettronico (ML) è collegato al secondo terminale elettrico (T2), detto primo e secondo terminale elettrico (T1,T2) essendo tra di loro connessi ad un terminale di uscita (Vout), detto dispositivo elettronico comprendente una prima induttanza (L1') interposta tra il primo terminale elettrico (T1) e detto terminale di uscita (Vout) e/o una seconda induttanza (L2') interposta tra il secondo terminale elettrico (T2) e detto terminale di uscita (Vout).
  2. 2. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 1, in cui detta prima e detta seconda induttanza (L1',L2') sono disposte esternamente o internamente a detto package a bassa induttanza parassita.
  3. 3. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 1, in cui detta prima e detta seconda induttanza (L1',L2') sono molto maggiori delle induttanze parassite presente in serie a detto terminale di alimentazione (Vdd) e a detto terminale di massa (GND).
  4. 4. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con una qualunque delle precedenti rivendicazioni, comprendente almeno un elemento resistivo (R1',R2') connesso tra il secondo terminale di conduzione del primo interruttore elettronico ed il primo terminale di conduzione di detto secondo interruttore elettronico.
  5. 5. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 4, in cui detto almeno un elemento resistivo (R1',R2') è disposto internamente a detto package di tipo WLP.
  6. 6. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con una qualunque delle precedenti rivendicazioni, comprendente un circuito di compensazione (2) di una corrente circolante in detto terminale di comando di detto primo interruttore elettronico e/o di detto secondo interruttore elettronico, detto circuito di compensazione comprendendo: - mezzi capacitivi (Cgdref) dimensionati in funzione di una capacità parassita (Cgd) esistente tra detto terminale di comando e detto primo terminale conduzione di primo interruttore elettronico o di detto secondo interruttore elettronico; - un terzo interruttore elettronico (MR) avente un terminale di comando (MRg) ed un primo e secondo terminale di conduzione (MRd,MRs), in cui detti mezzi capacitivi (Cgdref) sono connessi con il terminale di comando (MRg) di detto terzo interruttore (MR) per attivarlo così che la corrente circolante in detto terzo interruttore elettronico compensi la corrente circolante in detta capacità parassita durante il transitorio di discesa della tensione del terminale di uscita dal valore della tensione al terminale di alimentazione (Vdd) al valore della tensione al terminale di massa (GND).
  7. 7. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 6, in cui detti mezzi capacitivi (Cgdref) sono dimensionati in maniera proporzionale con detta capacità parassita (Cgd) esistente tra detto terminale di comando e detto primo terminale conduzione di primo interruttore elettronico o di detto secondo interruttore elettronico.
  8. 8. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 6, in cui detti mezzi capacitivi (Cgdref) sono connessi con detto primo terminale di conduzione di detto primo interruttore elettronico e con detto terminale di comando di detto terzo interruttore elettronico (MR), mentre detto primo terminale di conduzione di detto terzo interruttore elettronico (MR) è connesso con detto primo terminale di conduzione di detto primo interruttore elettronico (MH) e detto secondo terminale di conduzione di detto terzo interruttore elettronico (MR) è connesso con detto secondo terminale di conduzione di detto primo interruttore elettronico (MH).
  9. 9. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 8, comprendente mezzi resistivi (Rr) connessi tra detto terminale di comando (MRg) di detto terzo interruttore elettronico (Mr) e detto secondo terminale di conduzione (MHs) di detto primo interruttore elettronico (Mh).
  10. 10. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 6, in cui detti mezzi capacitivi (Cgdref) sono connessi con detto primo terminale di conduzione (MLd) di detto secondo interruttore elettronico (ML) e con detto terminale di comando (MRg) di detto terzo interruttore elettronico (MR), mentre detto primo terminale di conduzione (MRd) di detto terzo interruttore elettronico (MR) è connesso con detto terminale di comando (MLg) di detto secondo interruttore elettronico (ML) e detto secondo terminale di conduzione (MRs) di detto terzo interruttore elettronico (MR) è connesso con detto secondo terminale di conduzione (MLs) di detto secondo interruttore elettronico (ML).
  11. 11. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con la rivendicazione 10, comprendente mezzi resistivi (Rr) connessi tra detto terminale di comando (MRg) di detto terzo interruttore elettronico (MR) e detto secondo terminale di conduzione (MLs) di detto secondo interruttore elettronico (ML).
  12. 12. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con una qualunque delle precedenti rivendicazioni, in cui detto primo interruttore elettronico (MH), detto secondo interruttore elettronico (ML) e detto terzo interruttore elettronico (MR) sono, rispettivamente, un transistore di commutazione MOS ad alta tensione e a canale N (HV Nmos).
  13. 13. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con una qualunque delle precedenti rivendicazioni da 1 a 11, in cui detto secondo interruttore elettronico (ML) è un transistore di commutazione MOS ad alta tensione a canale N (HV Nmos) e detto primo interruttore elettronico (MH) e detto e detto terzo interruttore elettronico (MR) sono, rispettivamente, un transistore di commutazione MOS ad alta tensione a canale P (HV Pmos).
  14. 14. Dispositivo elettronico di potenza (1’,1’’,1’’’’) in accordo con una qualunque delle precedenti rivendicazioni, in cui detto package a bassa induttanza parassita è un package di tipo WLP o CSP.
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