ITTO20001117A1

ITTO20001117A1 - Interfaccia perfezionata per reti di telecomunicazione a gerarchia sincrona.

Info

Publication number: ITTO20001117A1
Application number: IT2000TO001117A
Authority: IT
Inventors: Lucia Bianchi; Luca Razzetti; Giovanni Traverso; Golin Orsola Pais; Santo Maggio
Original assignee: Cit Alcatel
Priority date: 2000-11-30
Filing date: 2000-11-30
Publication date: 2002-05-30
Also published as: US20020097737A1; EP1211834A3; EP1211834A2; ITTO20001117A0

Description

Descrizione dell'invenzione industriale dal titolo:

" INTERFACCIA PERFEZIONATA PER RETI DI TELECOMUNICAZIONE A GERARCHIA SINCRONA"

DESCRIZIONE

La presente invenzione si riferisce ad un sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona , in particolare reti SDH, del tipo che provvede una funzione di backpanel ad alta frequenza, detto sistema comprendendo almeno una scheda centrale e una o più schede periferiche di ingresso/uscita atte a scambiarsi trame di dati e bytes di controllo.

Le reti di telecomunicazione a gerarchia sincronia, in particolare reti SDH (Synchronous Digital Hierarchy), per l’interfacciamento di periferiche di input/ouput a nodi, per esempio ADM, necessitano un interfaccia cosiddetta ‘backpanel’, che metta in comunicazione la scheda della periferica di input/ouput con la scheda centrale della matrice di connessione, detta anche gergalmente ‘switch’.

Nell’ arte nota ciò viene implementato realizzando sulla matrice di connessione interfacce backpanel a componenti passivi, le quali ricevono dalla periferica di input/output N fili relativi all’ informazione o payload, nonché ulteriori n fili relativi a segnalazioni.

Ciò determina degli inconvenienti in quanto l’interfaccia backpanel, in presenza di un numero così elevato di fili, deve essere fisicamente realizzata tramite un elevato numero di strati, creando dei problemi di progetto e di integrazione.

L’informazione in ingresso alla matrice di connessione, inoltre, necessita di venire demultiplata, così come necessita di essere multiplata in uscita da detta matrice di connessione. Ciò comporta un grosso carico computazionale per la matrice di connessione stessa, da cui derivano un consumo elevato e una rilevante complessità del software d’elaborazione.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona che sia di realizzazione migliorata, e più efficiente rispetto alle soluzioni note.

In tale ambito, scopo principale della presente invenzione è quello di indicare un sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona che diminuisca sostanzialmente il numero di connessioni fra periferiche d’ingresso uscita e matrici di connessione.

Un ulteriore scopo della presente invenzione è quello di indicare sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona che riduca il carico computazionale e i consumi della matrice di connessione.

Per raggiungere tali scopi, forma oggetto della presente invenzione un sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona , incorporante le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, fomiti a puro titolo di esempio esplicativo e non limitativo, in cui:

- in figura 1 è riportato uno schema a blocchi di principio di un sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione ;

- in figura 2 è riportato uno schema di dettaglio di una prima parte del sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione;

- in figura 3 è riportato uno schema di dettaglio di una seconda parte del sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione;

L’interfaccia perfezionata per reti di telecomunicazione secondo l’invenzione adotta una pluralità di soluzioni il cui scopo è di diminuire la complessità dei circuiti sulal scheda della matrice di connessione, spostando detta complessità sul protocollo e sulle interfacce di ingresso-uscita.

In figura 1 è rappresentato uno schema di principio dell’interfaccia perfezionata per reti di telecomunicazione secondo l’invenzione, che comprende una matrice di connessione CM, la quale comprende due schede centrali CB1 e CB2, che operano secondo il principio della protezione 1+1. Inoltre, è rappresentata una di molte schede periferiche PD, in particolare una periferica di ingresso-uscita, connesse alla matrice di connessione CM, le cui schede centrali CB1 e CB2 operano da ‘master’, mentre le diverse schede periferiche PD operano da ‘slave’, cioè asservite. Le schede centrali CB1 e CB2, perciò, distribuiscono il segnale d’orologio e il sincronismo, mentre le schede periferiche DP ricevono il segnale d’orologio e i dati dalle schede master e trasmettono dati alle schede master stesse.

In figura 1, infatti, un flusso di dati FST, ad esempio un flusso STM4 a 622,08 Mb/s, è illustrato in ingresso e in uscita da una scheda periferica PD, la quale, come accennato, funge da interfaccia di ingresso/uscita verso la matrice di connessione CM, la quale, come detto, è realizzata per mezzo di due schede centrali CB1 e CB2, sostanzialmente identiche, che implementano una cosiddetta funzione di protezione 1+1, in modo che si possa supplire ad un’avaria improvvisa di una di dette due schede centrali CB1 e CB2, commutando il traffico sulla scheda superstite.

In ingresso al flusso FST la scheda periferica PD presenta due memorie elastiche EMI e EM2, in modo da compensare eventuali offset o latenze. In uscita da dette memorie elastiche EMI e EM2 vengono inviate delle rispettive trame di dati TRM1 e TRM2 verso le schede centrali CB1 e CB2.

Ciascuna scheda centrale CB1 o CB2 comprende in ingresso un allineatore di fase DP, cui segue una memoria elastica EMX. Detta memoria elastica EMX serve opportunamente a compensare tolleranze e differenti ritardi di connessione sulla connessione fra le schede centrali CB1 e CB2 master, e la schede periferica PD. A valle della memoria elastica EMX si trova una matrice di connessione standard, ad esempio un nodo ADM, non illustrato qui per semplicità.

Dalla matrice di connessione CM poi ciascuna scheda centrale CB1 è atta a trasmettere delle trame d’uscita TRU1 e TRU2 per mezzo di blocchi di inserimento delle parole di allineamento di trama FW.

Ciascuna scheda centrale CB1 o CB2 comprende poi un orologio di riferimento, rispettivamente OLI e OL2, il quale opera a 622,08 MHz, e fornisce un cronosegnale di riferimento, rispettivamente CKR1 e CKR2, alle memorie elastiche EMX, ai blocchi di inserimento delle parole di allineamento di trama FW, nonché alla scheda periferica PD, in particolare a degli apparati allineatoli di fase DP, contenuti in detta scheda periferica PD, che ricevono le trame in uscita TRU1 e TRU2.

Gli allineatoli di fase DP della scheda periferica PD sono seguiti a valle da rispettive memorie elastiche EMP, le cui uscite sono inviate a un multiplexer MUX1, il quale seleziona i dati in uscita dalla scheda centrale CB 1 o CB2, in base a un segnale di selezione SEL, secondo uno schema di protezione ‘hitless’, cioè senza interruzione del traffico, che sarà meglio illustrato più avanti, mentre è previsto un multiplexer MUX2 per selezionare il segnale di orologio CKR1 o CKR2 e fornire un segnale di orologio di sistema OCK tramite un opportuno circuito ad aggancio di fase DPLL. Infine, si deve osservare che gli orologi locali OLI e OL2 delle rispettive schede centrali CB1 e CB2, al fine di implementare la sopra menzionata protezione ‘hitless’, si scambiano un’informazione temporale IT, il cui contenuto verrà meglio illustrato più avanti, ma la cui funzione è di rendere i segnali di orologio CKR1 e CKR2 interdipendenti.

In figura 2 è rappresentato in maggior dettaglio lo schema a blocchi della scheda periferica PD di ingresso/uscita

La scheda periferica PD comprende in ingresso un blocco di memoria MSA, il quale svolge usualmente una funzione standard di Section Adaptation, ma è in questo caso impiegato per fornire l’allineamento iniziale di trama quando il sistema matrice di connessione-periferiche inizia ad operare, e per assorbire le variazioni di fase che si dovessero originare, in seguito, nella posizione della parola di allineamento di trama a causa di fenomeni di jitter o wander. A valle di detto blocco di memoria MSA sono posizionata le memoria elastiche EMI e EM2 per la trasmissione, costituite ad esempio da buffer di 36 bytes di profondità. A valle delle memorie elastiche EMI e EM2 sono disposti rispettivi dispositivo serial izzatori PS,· i quali effettuano una conversione da parallelo a seriale dei bit della trama in ingresso, disponendo cioè in maniera bitwise le trame TRM1 e TRM2. La scheda periferica PD per ricevere i dati contenuti nelle trame d’uscita TRU1, TRU2, presenta invece una disposizione circuitale comprendente un allineatore di fase DP, un dispositivo parallelizzatore SP che effettua la conversione dei bit da seriale a parallelo, un circuito allineatore di trama AFW, a valle dei quali sono posizionate le memorie elastiche EMP.

Le memorie elastiche EMP sono pilotate dal rispettivo segnale d’orologio CKR1 o CKR2 e da un segnale di sincronismo emesso dal circuito allineatore di trama AFW. Ciascuna memoria elastica EMP invia un informazione sulla fase di lettura FI o F2 a un multiplexer MUX2, che fornisce in uscita un errore di fase EF a un circuito di aggancio di fase digitale DPLL. Detto circuito di aggancio di fase digitale DPLL riceve in ingresso come riferimento l’uscita del multiplexer MUX2, cioè il segnale di orologio CKR1 o CKR2, come selezionato attraverso un segnale di selezione SEL, che definisce quale scheda centrale fra la CB1 e la CB2 sia attiva e la cui generazione sarà illustrata in seguito.

Il circuito di aggancio di fase digitale DPLL fornisce in uscita un segnale di orologio del sistema OCK, cioè il segnale di orologio del circuito ASIC comprendente la matrice di connessione e associato al flusso FST in uscita, il quale è agganciato al segnale di orologio CKR1 o CKR2 attivo al momento e corretto rispetto agli eventuali errori di fase fra le trame TRU1 e TRU2.

Dopo il passaggio attraverso le memorie elastiche EMP, la selezione fra le trame TRU1 e TRU2 viene effettuata a mezzo del multiplexer MUX1, pilotato dal segnale di selezione SEL, che fornisce in uscita il segnale dati per il flusso FST.

Le memorie EMP fornisco inoltre un segnale di sincronismo SY, rispettivamente SY1 e SY2, a un multiplexer MUX3, il quale è anch’esso comandato dal segnale di selezione SEL. L’uscita del multiplexer MUXC3 comanda quindi un contatore di offset OCNT, che misura l’eventuale sfasamento dell’allineamento di trama e, mediante il blocco di memoria MS A, effettua il riallineamento delle trame TRM1. TRM2.

In figura 2 è infine rappresentata una macchina a stati logici MS, che valuta il valore da attribuire al segnale di selezione SEL, che essa stessa genera. Il suo funzionamento sarà descritto più avanti.

In figura 3 è invece rappresentata la scheda CB1 della matrice di connessione CM. Ivi, la trama TRM1 viene ricevuta da un allineatore di fase DP, che è governato dal segnale d’orologio di riferimento CKR1. Un dispositivo parallelizzatore SP riconverte la trama eliminando la disposizione bitwise, mentre un rotatore ROT2, comandato da un allineatore di trama AFW, opera l’allineamento in base alle parole di allineamento di trama. Il dispositivo parallelizzatore PS è controllato da un segnale d’orologio diviso CKD ottenuto dividendo per otto tramite un apposito divisore DIV8, il segnale d’orologio di riferimento CKREF1. Il segnale d’orologio diviso comanda anche un opportuno contatore di scrittura CNTW, che pilota la fase di scrittura nella memoria elastica EMX. La trama TRM1, letta dalla memoria elastica EMX tramite un contatore di lettura CNTR pilotato dal segnale diviso CKD, quindi può procedere verso un cuore della matrice MCO.

Viceversa i dati TRU1 provenienti dal cuore della matrice MCO sono serializzati tramite un dispositivo serializzatore PS, pilotato dal segnale diviso CKD e inviati alla scheda periferica PD.

Lo schema di ricevitore sopra descritto a valle dell 'allineatore di fase DP, può anche essere replicato per il ricevitore della scheda periferica PD illustrata in figura 2.

Si descrivono ora i formati delle trame TRM1 e TRM2 secondo il sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione.

Struttura ài multiplazione

Le trame di dati TRM1 e TRM2 fra la scheda periferica PD e le schede centrali CB1 o CB2 sono ottenute tramite un’operazione di multiplazione ‘bitwise’ o per bit di quattro trame STM-1. Ad esempio dalle quattro trame STM1 di tabella 1 :

Dunque gli elementi base di una trama TRM1 in uscita dalla scheda periferica PD sono trame STM-1 e su ogni connessione possono essere portati 4 tributari di tipo AU-4 più alcuni bytes di SOH, per funzioni dell’apparato.

I bytes SOH sono individuali per ogni trama STM-1, mentre nel caso di trame di tipo STM-4 o STM-16, solo la prima trama STM-1 verrà mappata, mentre i bytes senza significato saranno posti tutti a zero.

La trama dati TRM1 ha il seguente formato, dovè alcuni dei bytes sono sovrascritti come descritto in tabella 3.

In detta trama TRM1 i bytes indicati in tabella 3 hanno i seguenti significati: <• >A1,A2=‘F6’H,’28’H parole di allineamento di trama

<■ >SY=byte di sincronismo, comportante un sincronismo di un secondo per la gestione di allarmi e prestazioni del sistema; detto byte, usualmente costituito tutto da zeri, assume il valore “00000001” una volta al secondo. E’ fornito dalle schede centrali CB1, CB2 e interpretato dalle schede periferiche PD, in questo modo<' >scaricando su di esse l’onere computazionale. Nella direzione dalle schede periferiche PD alle

<■ >H4=contatore di sincronismo multitrama. Il contenuto di questo byte è un contatore binario da 0 a 15, che viene fornito dalle schede centrali CB1, CB2 e interpretato dalle schede periferiche PD.

<• >Bl= bit di accumulazione della parità, calcolato sulla fila precedente; se la fila precedente non reca un byte B1 (ad esempio è un puntatore AU), viene accumulata la parità di due trame. Il byte ha il formato p p p g p p p p, dove p è il bit di parità accumulato.

<• >L=byte di monitoraggio della connessione.

Mappatura delle trame TRMl e TRM2 e “in band signalling "

Le trame STM-1 inserite nelle trame dati TRM2 e TRM2 sono gestite prima del riarrangiamento bitwise (bit interleaving) in trasmissione e dopo la decodifica bitwise (de-interleaving ) in ricezione.

La seguente tabella 4 rappresenta la mappatura e “in band signalling”, cioè l’introduzione di bytes di controllo all’interno della trama senza modifica della banda, di una trama STM-1 trasmessa dalle periferiche PD, in modo da introdurre ulteriori diversi byte di controllo nei differenti layer:

Nella precedente tabella 4 :

Vengono inseriti in ogni primo STM-1 #1 di un flusso STM-N. Tutti gli altri STM-1 recano 0 in tali bytes. Quando viene emessa un’indicazione TSF di signal fail sul ricevitore di linea, vernano trasmessi degli uni in loro luogo.

KO : è’ previsto inoltre di trattare anche il byte· KO, non previsto dallo standard, che viene inserito in ogni primo STM-1 #1 di un flusso STM-N. Tutti gli altri STM-1 recano 0 in tali bytes.

<■>Klf, K2f, KOf = detti bytes sono versioni filtrate dei precedenti KO, Kl, K2, dalla linea. Sono inseriti in ogni primo STM-1 #1 di un flusso STM-N. Tutti gli altri STM-1 recano 0 in tali bytes. Quando viene emessa un’indicazione TSF di signal fail sul ricevitore' di linea, verrà trasmesso il loro ultimo valore valido.

-KP= byte di segnalazione di allarme di banda per il protocollo a K bytes.

E’ inserito in ogni primo STM-1 #1 di un flusso STM-N. Tutti gli altri STM-1 recano 0 in tale byte, secondo la forma indicata in tabella 6:

Cng= indicazione di cambiamento per l’insieme dei bytes K filtrati Unc=indicazione di inconsistenza per l’insieme dei bytes K filtrati

Il byte HP è previsto in relazione al trasporto di Virtual container VC4.

E’ un byte atto a segnalare allarme di banda per F1PCP ( Higher Path Capacity Protection) inseriti in tutti gli AU4 trasportati e assume la forma indicata in tabella 7.

<• >Ttsd-indicazione di ‘signal degrade’ tandem

Nel caso del trasporto di Tributary Units TU in VC4 è prevista l’introduzione di un byte LP di segnalazione di allarme di banda per il LPCP (Lower Path Capcity Protection), da inserirsi in luogo dell’ ultimo byte della colonna del puntatore per il TU3, oppure in luogo del byte V4 nel caso di TU2 o TU 12 .

Il formato del byte LP è quello indicato nella seguente tabella 8

Protocollo di protezione

La protezione 1+1 è implementata per operare automaticamente alle interfacce delle schede periferiche. Ciò viene ottenuto impiegando il byte L.

Ogni scheda periferica PD riceve, tramite le trame TRU1 e TRU2, dei byte L, il cui formato indicato in tabella 9 è

CF è il bit di status, che riporta informazioni sullo stato di guasto della scheda sorgente), CF=1 significa guasto della scheda corrispondente.

AV è il bit di disponibilità, che dà informazioni sulla preferenza per la commutazione, al fine di implementare detta commutazion. AV=1 significa che la connessione è disponibile e che viene quindi forzato uno cambio fra la scheda CB1 o CB2 che sopporta il traffico..

Le schede periferiche PD in trasmissione pongono a 1 il bit CF se dei guasti vengono percepiti nella scheda e pongono a 0 il bit AV. In ricezione le schede periferiche PD selezionano la scheda CB1 o CB2 secondo una preselezione, quindi, selezionano sulla basi dei guasti rilevati sui dati ricevuti; se non ci sono guasti rilevati selezionano sulla base dei bit CF ricevuti; se tutti i bit CF sono a zero, allora le schede periferiche PD selezionano sulla base dei bit AV. Infine se tutti i bit AV valgono zero o uno, non vi è alcun cambiamento della scheda centrale CB presa come sorgente.

Le schede centrali CB, a loro volta, in trasmissione pongono il bit CF a uno se rilevano un guasto sulla scheda stessa, e attribuiscono il valore zero o uno al bit AV secondo la preselezione, che stabilisce quale scheda centrale CB1 o CB2 sia inizialmente attiva. In trasmissione le schede centrali CB memorizzano i byte L ricevuti.

La selezione sopradescritta da parte delle schede periferiche PD della scheda CB1 o CB2 è eseguita tramite la macchina a stati logici MS rappresentata in figura 2, che riceve i byte L, rispettivamente LI e L2, provenienti dalle rispettive schede CB1 e CB2 e genera il segnale di selezione SEL opportuno.

Detta macchina a stati logici MS riceve anche un’informazione di allarme AL, che segnala eventuali interruzioni dei segnali di orologio di una o dell’altra scheda CB1 o CB2, oppure perdita dell’allineamento di trama. In entrambi i casi il segnale di selezione SEL viene impostato in modo da trasferire il traffico sulla scheda centrale CB funzionante.

Dunque, riassumendo e chiarendo, il meccanismo di protezione hitless è implementato secondo l’invenzione nella maniera seguente:

in primo luogo, l’informazione temporale IT, scambiata fra gli orologi locali OLI e 0L2 e rappresentata in figura 1 , contiene la frequenza del segnale di orologio CKR1 e CKR2, informazione sull’allineamento di trama tramite il rispettivo byte di sincronismo SY, informazione sul sincronismo di multitrama tramite il byte H4, nonché il sincronismo di un secondo. Ne deriva che i segnali di orologio CK.R1 e CKR2 sono sincronizzati fra loro, a meno delle incertezze dei circuiti PLL che li agganciano fra loro;

le trame scambiate fra le schede periferiche PD e le schede centrali CB sono ulteriormente allineate per mezzo del blocco di memoria MSA e del rispettivo contatore di offset OCNT, nonché dal circuito di aggancio di fase digitale DPLL che recupera eventuali errori di fase fra i segnali d’orologio, nonché dall’uso di contatori di lettura e scrittura in comune per le memorie elastiche.

Le soluzioni sopramenzionate permettono perciò di adottare sulle schede periferiche PD dei circuiti relativamente semplici per commutare da una scheda centrale CB all’altra, provvedendo cioè un semplice segnale di selezione SEL generato da una macchina a stati MS, che pilota dei normali multiplexer.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, così come chiari risultano i suoi vantaggi.

Il sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione permette vantaggiosamente di diminuire il numero delle connessioni in quanto introduce dei byte di controllo, quali ad esempio i byte di sincronismo o di controllo della protezione direttamente nelle trame, in questo modo evitando di dedicare connessioni ai soli byte di controllo. Un ulteriore contributo alla diminuzione della complessità è dato dalla serializzazione o disposizione bitwise delle trame ad opera dei trasmettitori sia delle schede periferiche sia delle schede centrali. La serializzazione inoltre implica una minore richiesta di potenza alle schede centrali, che non devono demultiplare le trame in ingresso.

Inoltre, vantaggiosamente, il sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo Γ invenzione, demanda la fase computazionale alle schede periferiche, riducendo detto carico computazionale e i consumi sul chip della matrice di connessione propriamente detta.

Un ulteriore vantaggio del sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione è costituito dal fatto di non necessitare di circuiti di recupero del segnale d’orologio sulle schede periferiche, in virtù dell’uso di parole di allineamento e di semplici allineatori di trama.

Un ulteriore vantaggio del sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo l’invenzione è costituito dal fatto di implementare degli orologi direttamente sulle schede delle matrici di connessione. Un ulteriore vantaggio del sistema di interfacciamento perfezionato per reti di telecominicazione a gerarchia sincrona è costituito dal fatto di implementare un meccanismo di ‘hitless protection’ tramite circuiti relativamente semplici e in buona parte ubicati sulle schede periferiche, in virtù dell’interdipendenza degli orologi locali e del controllo dell’ allineamento di trama sulle schede periferiche.

E’ chiaro che numerose varianti sono possibili per l'uomo del ramo al sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona descritta come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, così come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

Claims

RIVENDICAZIONI 1. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona , in particolare reti SDH, del tipo che provvede una funzione di backpanel ad alta frequenza, detto sistema comprendendo almeno una scheda centrale (CM, CB1, CB2) e una o più schede periferiche di ingresso/uscita (PD) atte a scambiarsi trame di dati (TRM1, TRM2, TRU1, TRU2) e bytes di controllo(Al , A2, SY, H4, L) caratterizzato dal fatto che dette trame di dati (TRM1, TRM2, TRU1, TRU2) contengono detti bytes di controllo (Al, A2, SY, H4, L) e che dette trame di dati TRM1, TRM2, TRU1, TRU2) sono convertite in maniera bitwise prima di essere scambiate fra le schede periferiche (PD) e la scheda centrale (CM, CB1, CB2).
2. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 1 caratterizzato dal fatto che la scheda centrale (CM, CB1, CB2) comprende un orologio locale (OLI, OL2).
3. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 2, caratterizzato dal fatto che detti bytes di controllo (Al, A2, SY, H4, L) comprendono bytes per rallineamento di trama (Al, A2).
4. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 2, caratterizzato dal fatto che detti bytes di controllo (Al, A2, SY, H4, L) comprendono bytes di sincronismo (SY, H4)
5. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 2, caratterizzato dal fatto che detti bytes di controllo (Al, A2, SY, H4, L) comprendono byte di monitoraggio della connessione e commutazione della scheda attiva (L).
6. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 1, caratterizzato dal fatto che sono previsti ulteriori byte di segnalazione (TP, HP, LP) inseriti nei differenti layer di dette trame (TRM1, TRM2) per implementare una funzione di<' >mappatura delle trame (TRM1, TRM2) e “in band signalling”.
7. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo le rivendicazioni precedenti, caratterizzato dal fatto che la matrice di connessione (CM) prevede almeno due schede centrali (CB1, CB2), i cui orologi locali (OLI, OL2) sono resi interdipendenti tramite lo scambio di un’informazione temporale (IT).
8. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione 7, caratterizzato dal fatto che detta informazione temporale (IT) contiene la frequenza di segnali di orologio (CKR1 ,CKR2) degli orologi locali (OLI, OL2) , un’informazione sull’allineamento di trama (SY), informazione sul sincronismo di multitrama (H4).
9. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo la rivendicazione7 , caratterizzato dal fatto che le schede periferiche (PD) comprendono mezzi di memoria (MSA, OCNT) per compensare effetti di jitter o wander sull’ allineamento di trama.
10. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo le rivendicazioni da 7 a 9, caratterizzato dal fatto che detti mezzi di memoria (MS; OCNT) e detta informazione temporale (IT) concorrono a implementare un meccanismo di protezione hitless del traffico.
11. Sistema di interfacciamento perfezionato per reti di telecomunicazione a gerarchia sincrona secondo gli insegnamenti della presente descrizione e dei disegni annessi.