ITTO980529A1

ITTO980529A1 - Matrice di connessione fra tributari di una rete di telecomunicazioni e relativo metodo di gestione.

Info

Publication number: ITTO980529A1
Application number: IT98TO000529A
Authority: IT
Inventors: Ernesto Colizzi; Marco Lovadina
Original assignee: Alsthom Cge Alcatel
Priority date: 1998-06-19
Filing date: 1998-06-19
Publication date: 1999-12-19
Also published as: JP2000041290A; DE69930366D1; CA2275004A1; EP1610585A3; EP0966177B1; EP1610585A2; ES2257019T3; EP0966177A3; DE69930366T2; US6674752B1; EP0966177A2

Description

Descrizione dell'invenzione industriale dal titolo:

"MATRICE DI CONNESSIONE FRA TRIBUTARI DI UNA RETE DI TELECOMUNICAZIONI E RELATIVO METODO DI GESTIONE "

RIASSUNTO

Una matrice di connessione fra tributari di una rete di telecomunicazioni, in particolare una rete di telecomunicazioni operante su flussi di dati strutturati secondo il protocollo SDH, detta matrice di connessione essendo del tipo che comprende un insieme di rami paralleli, ciascuno di detti rami comprendendo almeno un primo stadio spaziale, atto a selezionare e compattare un sottoinsieme di dati da scambiare dal flusso di dati in ingresso, un secondo stadio temporale, atto a memorizzare il sottoinsieme di dati da scambiare e comprendente un dispositivo di memoria ad accesso casuale, cui sono associati un registro di scrittura e un registro di lettura, detti registro di scrittura e registro dì lettura essendo pilotati da un microprocessore e da un contatore principale.

L'invenzione risiede nel fatto che: il registro di lettura (RCM) e il registro di scrittura (WCM) relativi a ciascun dispositivo di memoria ad accesso casuale (DRM,DTRAM) sono aggiornati in associazione rispettivamente a un registro di riserva in lettura (SPRM) comune ai registri di lettura (RCM) su tutti i rami in parallelo (BR) e a un registro di riserva in scrittura (SPWM) comune ai registri di scrittura (WCM) su tutti i rami in parallelo (BR) .

DESCRIZIONE

La presente invenzione si riferisce ad un matrice di connessione fra tributari di una rete di telecomunicazioni, in particolare una rete di telecomunicazioni operante su flussi di dati strutturati secondo il protocollo SDH, detta matrice di connessione essendo del tipo che comprende un insieme di rami paralleli, ciascuno di detti rami comprendendo almeno un primo stadio spaziale, atto a selezionare e compattare un sottoinsieme di dati da scambiare dal flusso di dati in ingresso, un secondo stadio temporale, atto a memorizzare il sottoinsieme di dati da scambiare e comprendente un dispositivo di memoria ad accesso casuale, cui sono associati un registro di scrittura e un registro di lettura, detti registro di scrittura e registro di lettura essendo pilotati da un microprocessore e da un contatore principale. Nel seguito con il termine ‘reti di telecomunicazione’ si intenderanno reti di trasporto di segnale sincrone in particolare secondo lo standard SDH (Synchronous Digital Hyerarchy).

Nelle reti di telecomunicazione esistono organi, posti nelle centrali di commutazione e denominati ‘matrici di connessione’, i quali sono in grado di realizzare connessioni fra circuiti di comunicazione, i cosiddetti ‘tributari’, allo scopo di mettere in comunicazione gli utenti. Le matrici di connessione operano secondo le richieste degli utenti, oppure secondo il controllo diretto del gestore della rete, instaurando delle connessioni cosiddette semi-permanenti.

Le trame SDH, ad esempio le trame STM-1, come noto, sono costituite in generale da una serie di sottotrame, che prendono il nome di Virtual Container, che a loro volta sono composte di Virtual Container di ordine inferiore, secondo una struttura gerarchica. Una trama SDH si presenta pertanto come una sequenza temporale di sottotrame e la matrice di connessione espleta la sua funzione di realizzazione delle connessioni, riassegnando la collocazione dei Virtual Container al'interno della trama SDH.

Per realizzare una matrice di connessione il modo più utilizzato è quello di impiegare un elemento di memoria ad accesso casuale, cioè una memoria RAM, del tipo dotato di due accessi o porte, cioè di almeno una porta di scrittura e una porta di lettura. Si hanno memorie RAM, ad esempio, con 16 porte di scrittura e 8 porte di lettura. Una memoria RAM di questo tipo è in grado di scambiare tutti i Virtual Container contenuti nelle trame in ingresso e generare 8 trame di uscita. Inoltre è una struttura strettamente non bloccante, ovvero sempre in grado di operare connessioni senza alterare le connessioni già attive. La memoria RAM richiede peraltro che, durante le operazioni di scrittura, un opportuno contatore fornisca sequenzialmente gli indirizzi ai quali scrivere nell’elemento di memoria i dati in ingresso. E’ necessario provvedere parimenti una memoria di controllo di lettura, che contenga gli indirizzi di lettura, cioè l’ordine di lettura dei dati, per ricomporre le trame in uscita in modo da realizzare le connessioni desiderate.

L’uso di una memoria RAM in questo modo, quantunque vantaggioso per la semplicità dell’ implementazione, presenta tuttavia grossi inconvenienti legati al fatto che memorie RAM del tipo sopra descritto non sono di tipo convenzionale e richiedono perciò un progetto strettamente connesso al tipo di matrice di connessione che si vuole realizzare.

E’ noto impiegare una matrice di connessione del tipo detto “knock-out switch”, cioè una tipologia di connessione pluristadio, in cui l’elemento modulare principale consiste in una matrice spazio-tempo- spazio. Il “knock-out switch” permette di impiegare una memoria dimensionata in modo tale da conservare esclusivamente i dati interessati alla riassegnazione.

Il primo stadio spaziale ha lo scopo di adattare il flusso dati in ingresso per ottenere un riempimento sequenziale di una memoria elastica, costituente il successivo stadio temporale.

Il secondo stadio, cioè detto successivo stadio temporale, ha il compito di scambiare la posizione temporale dei tributari introdotti sequenzialmente in un modo qualunque nella trama d'uscita. E' costituito da una memoria a scrittura sequenziale e lettura programmabile.

Il terzo stadio, se necessario, individua i dati da instradare verso più uscite quando il secondo stadio possiede una capacita' d'uscita superiore ad una trama.

In figura 1 è rappresentato uno schema a blocchi di un “knock-out switch” KS secondo l’arte nota.

Osserviamo che è presente un flusso di dati in ingresso DIN, che contiene un numero N intero di trame ST. Ciascuna trama ST al suo interno è suddivisa in unità temporali TS, che individuano i vari bytes che devono venire commutati. Nel seguito della presente descrizione il numero N varrà 8, ove non diversamente specificato. Il flusso di dati in ingresso DIN viene inviato su un numero m di rami BR1...BRm in parallelo. Su ciascuno di detti rami BR1.. .BRm è replicata una medesima struttura, comprendente un blocco concentratore rotato re CR, che è comandato da una memoria di controllo in scrittura WCM, tramite una sequenza di scrittura WW. Detta sequenza di scrittura WW contiene l’informazione su quali siano i bytes attivi, cioè i bytes pertinenti DSC per lo scambio. A valle del blocco concentratore rotatore CR è previsto un buffer BUF, ovvero una memoria temporanea di transito. Segue quindi una memoria DTRAM, pilotata da una memoria di controllo in lettura RCM, tramite una parola di lettura RR, che contiene gli indirizzi da leggere nella memoria DTRAM. Detta memoria DTRAM, che è una memoria elastica RAM a più porte, è dotata di una pluralità di uscite OUT. Dette uscite OUT sono in numero di N/m per ciascuna memoria DTRAMj, sicché la memoria DTRAM1 avrà uscite da OUT0 a OUTNm-1 e la memoria DTRAMm avrà uscite da OUTN (m-l)m a OUTN-1. Dunque, quella che era un’unica matrice di memoria, nel knock-out switch KS è divisa in m rami BR1 BRm. Ciascuno di detti rami BRl...BRm elabora solo insiemi di unità temporali ST, o sottotrame, pertinenti a un gruppo di N/m uscite OUT. Ciò chiaramente permette di impiegare memorie DTRAM più piccole, in funzione del numero m di rami BR1 ..BRm, che viene scelto.

Il blocco concentratore rotatore CR è sostanzialmente una rete combinatoria con N ingressi e uscite. Il blocco concentratore rotatore CR deve selezionare i bytes pertinenti DSC al suo ramo BR nel flusso di dati DIN, porli in posizioni contigue e quindi ruotare l’insieme di bytes così ottenuto in modo che la memoria DTRAM possa venir riempita completamente. In figura 2 è illustrato il funzionamento di un blocco concentratore rotatore CR con N=5, in sei unità temporali TS successive. I bytes pertinenti DSC sparsi all’ingresso del blocco concentratore rotatore CR vengono concentrati e posizionati correttamente al'interno della memoria DTRAM grazie a un’operazione di shift circolare, cioè una rotazione. Chiaramente il blocco concentratore-rotatore CR è pilotato in queste operazioni dalla sequenza di scrittura WW.

Il successivo buffer BUF si rende necessario qualora la memoria DTRAM permetta la scrittura solamente di parole di lunghezza prefissata. Dal momento che il numero di bytes in uscita dal blocco concentratore rotatore CR nel tempo è variabile, i bytes sono immagazzinati temporaneamente dentro il buffer BUF, fino a che un intera parola non sia composta. Appena ciò avviene la parola così ottenuta viene trasferita nella memoria DTRAM.

Il blocco concentratore rotatore CR è pilotato dalla memoria di controllo in scrittura WCM, che è una memoria con una profondità eguale al numero di unità temporali TS che compongono la trama ST e una lunghezza di parola uguale a quella della sequenza di scrittura WW di N bits. Detti j e k due indici interi generici, il bit j-esimo della kesima sequenza di scrittura WW nella memoria di controllo in scrittura WCM è posto a 1 se il byte neH’unità temporale TS k-esima della trama ST d’ingresso j-esima deve essere salvata nella memoria DTRAM appartenente allo stesso ramo della memoria di controllo in scrittura WCM considerata.

Quando la memoria DTRAM è riempita completamente, viene letta con accesso casuale, secondo il contenuto della memoria di controllo in lettura RCM.

Anche il “knock-out switch”, sebbene permetta di suddividere la memoria in una pluralità di memorie più piccole, presenta alcuni svantaggi.

Ciascun byte corrispondente a un Virtual Container, facendo uso di una memoria RAM normale, veniva sempre immagazzinato alla medesima locazione di memoria. Ciò invece non avviene per il knock-out switch, a causa delle operazione di concentrazione e rotazione. Quindi, qualora si debba modificare una connessione, è necessario rinfrescare il contenuto dell’intera memoria di controllo in lettura, mentre per la memoria di controllo in scrittura è necessario modificare il solo bit relativo alla connessione modificata. Perciò viene impiegato un microprocessore esterno, preposto al rinfresco delle memorie di’ controllo. La fase di rinfresco delle memorie di controllo è particolarmente critica in quanto, durante la variazione del contenuto della memoria di controllo in scrittura, è possibile che la posizione nella memoria di alcuni bytes, non interessati dalla nuova connessione, cambi. Sostanzialmente ciò accade perché esistono dei periodi durante i quali una parte della memoria deve venir scritta sotto il controllo della memoria di controllo rinfrescata, mentre la parte restante è scritta ancora sotto il controllo della memoria di controllo “vecchia”. Ciò chiaramente si rispecchia sulla memoria di controllo in lettura, che in parte deve pilotare la lettura come memoria rinfrescata, in parte come memoria “vecchia”.

Una soluzione semplice è quella di duplicare le memorie di controllo sia in lettura sia in scrittura. In figura 3 è rappresentata la struttura di un ramo di una memoria knockout switch con duplicazione di memoria KS2. In ingresso si ha il flusso di dati DIN, composto da N trame ST. Faremo riferimento in seguito a una trama ST composta di Virtual Container di tipo VC12, nella quale cioè si hanno 18 bytes di intestazione o ‘overhead’ e 63 bytes di dati o ‘payload’, ripetuti quattro volte. Osserviamo che sono previste due memorie di controllo in scrittura WCM e WCMb, l’una la replica o il duplicato dell’altra, che pilotano il blocco concentratore rotatore CR attraverso un multiplexer WMUX. Una memoria DRM, pilotata da rispettive memorie di controllo in lettura RCMa e RCMb, attraverso un multiplexer di lettura RMUX, è strutturata in tre blocchi paralleli: un blocco di memoria di intestazione OHMEM, un primo blocco di memoria DMEM1 e un secondo blocco di memoria DMEM2. Il blocco di memoria di intestazione OHMEM serve semplicemente a immagazzinare i 18 bytes di ‘overhead’ della trama ST. Il primo blocco di memoria DMEM1 e il secondo blocco di memoria DMEM2 contengono 63xN/m bytes rispettivamente. In uscita dalla memoria DRM si hanno perciò flussi di dati OHOUT, 10UT, 20UT, composti da N/m trame, che vengono convenientemente selezionati da un multiplexer di uscita OMUX, per formare il flusso dei dati all’uscita OUT. Le trame in uscita risultano ritardate di 63 unità temporali TS rispetto a quelle in ingresso.

Le operazioni eseguite, all’arrivo di una trama ST a un ingresso IN della memoria DRM sono le seguenti:

a) scrittura della memoria di intestazione OHMEM;

b) inizio della scrittura del primo blocco di memoria DMEM1;

c) completamento scrittura del primo blocco di memoria DMEM1 e contemporanea lettura della memoria di intestazione OHMEM;

d) scrittura del secondo blocco di memoria DMEM2 e lettura del primo blocco di memoria DMEM 1 ;

e) scrittura del primo blocco di memoria DMEM1 e lettura del secondo blocco di memoria DMEM2,

f) scrittura del secondo blocco di memoria DMEM2 e lettura del primo blocco di memoria DMEM 1 ,

g) scrittura del blocco di memoria di intestazione OHMEM e successivo inizio di scrittura del primo blocco di memoria DMEM1 e lettura del secondo blocco di memoria DMEM2 :

h) completamento della scrittura del primo blocco di memoria DMEM1 e lettura del blocco di memoria di intestazione OHMEM.

In figura 3b è rappresentato un diagramma temporale dell’uscita e dell’ingresso della memoria DRM, con indicate le sopradescritte fasi di funzionamento.

Dette operazioni vengono ripetute per ciascuna trama ST che si sussegue, in modo da garantire che ciascuna parte della memoria DRM è scritta sotto il controllo di memorie di controllo o aggiornate o vecchie.

Quando avviene un cambiamento di connessione, bisogna rinfrescare le memorie di controllo. Le memorie di controllo in lettura RCMa e RCMb, devono venire rinfrescate con una ritardo pari al numero di unità temporali TS contenuto nel payload delle trame ST, cioè 63, rispetto alle memorie di controllo in lettura WCMa e WCMb, per mantenere il sincronismo. La fase di rinfresco avviene per mezzo delle memorie di controllo in lettura RCMb e in scrittura WCMb duplicate o di ricambio. Infatti si può rinfrescare il contenuto delle memorie di controllo in lettura RCMb e in scrittura WCMb duplicate, mentre le operazioni sulla memoria DRM vengono controllate dalle memorie di controllo in lettura RCMa e in scrittura WCMa Una volta terminata la fase di rinfresco, il multiplexer di scrittura WMUX e il multiplexer di lettura RMUX commutano, passando il controllo alle memorie di controllo in lettura RCMb e in scrittura WCMb duplicate

Questa soluzione permette di evitare problemi dovuti a letture in base a memorie di controllo non rinfrescate, però chiaramente conduce a impiegare una grande quantità di memoria, con conseguente aggravio dell’ ingombro nei circuiti e aumento dei costi del circuito.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un matrice di connessione fra tributari di una rete di telecomunicazioni di realizzazione più efficiente e migliorata.

In tale ambito, scopo principale della presente invenzione è quello di indicare un matrice di connessione fra tributari di una rete di telecomunicazioni che richieda un minor numero di circuiti, risultando quindi in un minor utilizzo di spazio per i circuiti e un minor costo di realizzazione.

Un ulteriore scopo della presente invenzione è di indicare un matrice di connessione fra tributari di una rete di telecomunicazioni provvista di memorie di controllo in lettura e scrittura della memoria principale aggiornabili senza duplicare detta memoria principale e senza incorrere in errori di lettura di detta memoria principale.

Un ulteriore scopo della presente invenzione è di indicare un matrice di connessione fra tributari di una rete di telecomunicazioni che faccia uso di un circuito di compattazione dei bytes da elaborare, di struttura più compatta ed efficace rispetto alle soluzioni note.

Un ulteriore scopo della presente invenzione è di indicare una matrice di connessione fra tributari di una rete di telecomunicazioni che distribuisca i flussi di dati in arrivo in modo da ridurre la complessità dei circuiti logici di gestione delie memoria.

Per raggiungere tali scopi, formano oggetto della presente invenzione un matrice di connessione fra tributari di una rete di telecomunicazioni incorporante le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, forniti a puro titolo di esempio esplicativo e non limitativo, in cui:

- in figura 1 è riportato uno schema di principio di una matrice di connessione secondo l’arte nota;

- in figura 2 è riportato uno schema di principio del funzionamento di un elemento della matrice di connessione di figura 1;

- in figura 3 è riportato uno schema di principio di particolari circuitali della matrice di connessione fra tributari di una rete di telecomunicazioni di figura 1;

in figura 3b è riportato un diagramma temporale relativo ai particolari circuitali della matrice di connessione fra tributari di una rete di telecomunicazioni rappresentati in figura 3.

- in figura 4 è riportato un primo particolare di una matrice di connessione fra tributari di una rete di telecomunicazioni secondo l’invenzione;

- in figura 4b è riportata una variante al particolare di figura 4:

- in figura 5 è riportato un secondo particolare di una matrice di commutazione spazio-temporale secondo l’invenzione;

- in figura 6 è riportato un ulteriore dettaglio del particolare di figura 5

- in figura 7 è riportato un insieme di matrici di commutazione spaziotemporali organizzate in accordo a un metodo secondo l’invenzione,

In figura 4 è riportato lo schema di una matrice di connessione KS3 secondo l’invenzione. Detta matrice di connessione KS3 è anch’essa una matrice di connessione di tipo ‘knock-out switch’, sicché si compone di m rami BR1 . BRm, Sono rappresentati per semplicità il primo ramo BR1, l’i-esimo generico ramo BRi e l’mesimo e ultimo ramo BRm,. L’i-esimo generico ramo BR1 comprende un blocco compattattore XCRj, un buffer BUFj e una memoria DRMi. Il blocco compattatore XCRi è pilotato da una rispettiva memoria di controllo in scrittura WCM; attraverso un multiplexer in scrittura WMUXi. La memoria DRM; è pilotata in lettura da una rispettiva memoria di controllo in lettura RCMi attraverso un multiplexer in lettura RMUX;. Sono previste inoltre una memoria di controllo ausiliaria in scrittura SPMW e una memoria di controllo ausiliaria in lettura SPMR, governate da un microprocessore MP. Le uscite della memoria di controllo ausiliaria in scrittura SPMW e della memoria di controllo ausiliaria in lettura SPMR sono connesse sia alle rispettive memorie di controllo in scrittura WCM1...WCMm e memorie di controllo in lettura RCM1 RCMra, sia ai corrispondenti multiplexer in scrittura WMUX1...WMUXm e multiplexer in lettura RMUX1...RMUXm.

Descriviamo ora il funzionamento della memoria di controllo ausiliaria in lettura SPMR, tenendo presente che il funzionamento per le operazioni di scrittura è del tutto analogo.

La memoria di controllo ausiliaria in lettura SPMR è una memoria eguale per dimensioni alle altre memorie di controllo in lettura RCM1...RCMm.

Durante il modo di operazione normale, ovvero quando non vi sono connessioni da cambiare, tutti i multiplexer di lettura RMUX1... RMUXm selezionano l’uscita delle rispettive memorie di controllo in lettura RCM1...RCMm. Inoltre tutte le memorie di controllo in lettura RCM1... RCMm, sono accessibili per la lettura.

Nel caso che la memoria di controllo in lettura RCM; necessiti di essere aggiornata, in primo luogo il microprocessore MP scrive nella memoria di controllo ausiliaria in lettura SPMR le parole che dovranno poi essere immagazzinate nella memoria di controllo in lettura RCMi. Dopo che la memoria di controllo ausiliaria in lettura SPMR è riempita con il futuro contenuto della memoria di controllo in lettura RCMi, il multiplexer in lettura RMUX; seleziona l’uscita della memoria di controllo ausiliaria in lettura SPMR, la quale è anche inviata all’ingresso della memoria di controllo in lettura RCMi. Detta memoria di controllo in lettura RCMi cambia quindi il suo modo di funzionamento, rendendo possibile la scrittura, cosicché può venire aggiornata dal contenuto della memoria di controllo ausiliaria in lettura SPMR.

Quando il microprocessore MP scrive nella memoria di controllo ausiliaria in lettura SPMR, la scansione dei suoi indirizzi di memoria è pilotata dal microprocessore MP stesso. Successivamente la scansione dei suoi indirizzi di memoria viene pilotata dal contatore delle memorie DRMi, qui non raffigurato per semplicità, che controlla anche le memorie di controllo in lettura RCMj. Dopo una scansione completa della memoria di controllo ausiliaria in lettura SPMR, la memoria di controllo in lettura RCMj è completamente aggiornata, quindi il multiplexer in lettura RMUX; seleziona l’uscita della memoria di controllo in lettura RCM;, che contemporaneamente cambia il suo modo di funzionamento a modo di lettura. Quindi la memoria di controllo ausiliaria in lettura SPMR può essere ora utilizzata per l’aggiornamento di un’altra memoria di controllo in lettura RCM;.

In questo modo vantaggiosamente si possono impiegare solo m+1 memorie del tipo della memoria di controllo in lettura RCMi e m+1 memorie del tipo della memoria di controllo in scrittura WCMi per gestire le operazioni di aggiornamento.

In figura 4b è rappresentata una possibile variante al modo di aggiornamento delle memorie di controllo in lettura e scrittura. E’ infatti possibile utilizzare per l’aggiornamento della memoria di controllo in lettura RCM un procedimento differente, che non richiede l’uso del blocco di memoria RAM DRM duplicato in due sottoblocchi che vengono scritti e letti alternativamente, ma solo un blocco di memoria 1DRM singolo, che eventualmente può contenere separata la memoria di overhead OH. Il corrispondente multiplexer 1RMUX è atto in questo caso a scegliere dinamicamente fra la memoria di controllo ausiliaria SPMR o la memoria di controllo in lettura RCM, in dipendenza dal fatto se il byte da leggere sia stato scritto o meno sotto il controllo di una memoria di controllo in scrittura WCM aggiornata. Il multiplexer 1RMUX opera la scelta in base a un criterio abbastanza semplice. Infatti se il contenuto della nuova memoria di controllo in lettura RCM, cioè l’indirizzo da leggere nel blocco di memoria 1DRM, è maggiore deH’indirizzo a cui è scritto nella memoria di controllo in lettura RCM stessa, il byte da leggere sarà scritto sotto il controllo della vecchia memoria di controllo in scrittura WCM. Se invece il contenuto della nuova memoria di controllo in lettura RCM è minore dell’indirizzo a cui è scritto nella memoria di controllo RCM stessa, il byte da leggere sarà scritto sotto il controllo della nuova memoria di controllo in scrittura WCM.

Nello stesso tempo la memoria di controllo in lettura RCM viene aggiornata. Una volta che la memoria di controllo in lettura RCM è completamente aggiornata, il multiplexer in lettura 1RMUX seleziona definitivamente l’uscita della memoria di controllo in lettura RCM e la memoria di controllo ausiliaria SPMR può essere usata per aggiornare la memoria di controllo di un altro ramo. In questo modo, anche se è più complessa la gestione dei multiplexer, si ottiene un sostanziale dimezzamento della memoria RAM da utilizzare. Inoltre le trame in uscita non sono più affette dal ritardo di tempo dovuto all’ immagazzinamento di un’intera sottotrama in una delle due sottomemorie DMEM1 e DMEM2 della memoria DRM. E’ necessario che le memorie di controllo in lettura RCM siano in questo caso memorie a due porte, in quanto il multiplexer 1RMUX seleziona l’uscita della memoria di controllo in lettura RCM mentre questa viene scritta.

In figura 5 è rappresentato uno schema dettagliato del blocco compattattore XCR. Il blocco compattattore XCR in figura è dotato di 8 ingressi IN0...EN7, ed è realizzato tramite una struttura ricorsiva a tre stadi, cioè un numero di stadi che è il logaritmo in base due del numero di ingressi IN0..IN7. Detti stadi, da SDI a SD3, sono realizzati attraverso circuiti traslatori in su o up shifter USH e circuiti traslatori in giù o down shifter DSH di differente dimensione. Se q è il numero degli ingressi degli shifter dello stadio i-esimo, allora ogni stringa di q bit all’ingresso dello shifter è spostato in su o in giù di un numero di posizioni fra 0 e q-1. L’entità dello spostamento è tale che i bit da immagazzinare nella memoria DRM seguente, appaiono allineati a partire dall’uscita inferiore di ciascun down shifter DSH oppure a partire dall’uscita superiore di ciascun up-shifter USH.

Gli shifter vengono realizzati facendo uso di multiplexer da due a uno, in numero di q*log2(q), quindi il numero totale di multiplexer da usare è: ;; ; Gli shifter del primo stadio SDÌ sono pilotati da segnali di controllo a0, a1, a2, a3, mentre l’up-shifter del secondo stadio SD2 è pilotato da segnali di controllo bO, bl e il down-shifter del secondo stadio è pilotato da segnali di controllo c0, c1. Il downshifter DSH3 del terzo stadio è pilotato da segnali d0, d1, d2. Detti segnali di controllo sono generati da una rete combinatoria CMB, che è pilotata da una sequenza di scrittura WW proveniente dalla memoria di controllo in scrittura WCM. ;Il pilotaggio avviene nel modo seguente: ;a) a0 è posto a zero se INI trasporta un bit attivo, altrimenti è posto a uno. al è posto a zero se IN2 trasporta un bit attivo, altrimenti è posto a uno. Lo stesso vale per a2 e a3. ;b) blbO, cioè il numero binario da essi rappresentato, è posto uguale al numero di bit attivi portati dai segnali IN2 e IN3; clc0 è posto eguale al numero di bit portati dai segnali IN4 e IN5, ;c) d2dld0 è posto eguale al numero di bit portati dai segnali a IΝ4, IN5, IN6, IN7. Perciò la rete combinatoria CMB che genera i segnali di controllo dev’essere una rete combinatoria che conta il numero di zeri in sottoinsiemi delle parole contenute nelle memorie di controllo in scrittura WCM. ;Al fine di riempire il buffer BUF in maniera corretta, vi è un’integrazione da compiere al passo c): si sottrae il numero di bit già immagazzinati nel buffer BUF al numero rappresentato da d2d1d0. ;In figura 6 è mostrato lo schema della rete combinatoria CMB. In essa si usa la medesima struttura ricorsiva impiegata per il blocco compattatore XCR, sicché a un primo stadio CSDI composto da N/2, cioè 4, sommatoli CSUM, viene inviata la sequenza di scrittura WW proveniente dalla memoria di controllo in scrittura WCM. Detta sequenza di scrittura WW sostanzialmente contiene rinformazione su quali siano i bit attivi agli ingressi IN0..IN7 dello stadio SDÌ del blocco compattatore XCR. I sommatori CSUM, sommano a coppie i bit WW0...WW7 che compongono la sequenza di scrittura WW complementata a 1, ottenendo in uscita i segnali di controllo blbO dalla somma dei bit WW2 e WW3, e clcO dalla somma dei bit WW4 e WW5, in accordo alla regola b) sopra descritta. Infatti, ad esempio, se i bit WW2 e WW3 della sequenza di scrittura WW complementata a 1 trasportano un bit attivo, saranno I e 0 o 0 e 1. In uscita da CSUM si avrà 01, eguale al segnale di controllo blbO, che viene impiegato in accordo alla regola b) sopra descritta. ;I segnali di controllo aO, al, a2, a3 sono presi direttamente dai bit WW1...WW8 della sequenza di scrittura WW complementata a 1, con le seguenti corrispondenze. a0=WW1 a1=WW2 a2=WW5 a3=WW6. ;I segnali in uscita dal primo stadio CSD1 entrano in un secondo stadio CSD2, composto da due ulteriori sommatoli CSUM, in uscita dai quali si hanno segnali a 3 bit, e quindi in un terzo stadio CSD3, composto da un unico sommatore CSUM, in uscita dal quale si ha un segnale di numero di zeri ZN, che è un segnale a quattro bit che · rappresenta il numero di zeri contenuti nella sequenza di scrittura WW. Detto segnale di numero di zeri ZN, opportunamente complementato a 2 in un blocco complementatore CPL, fornisce un segnale di numero di uno ON, che analogamente rappresenta il numero di uno contenuti nella sequenza di scrittura WW, ovvero il numero totale di bit attivi. II segnale di numero di zeri ZN, il segnale di numero di uno ON, e un segnale di numero di byte scritti PL, che rappresenta il numero di byte già scritti nel buffer BUF, sono inviati a due sommatori CSUM, dai quali si ottiene, sommando ZN e PL il segnale di controllo d2dld0, mentre sommando ON e PL si ottiene un segnale di numero di byte modificati FL, che rappresenta i bytes immagazzinati nel buffer BUF dopo la scrittura di ON bytes sopraggiungenti. ;In figura 7 è mostrato inoltre un sistema di matrici di commutazione KS3, che può essere utilizzato opzionalmente. In esso si ha ingresso un flusso di dati DIN, costituito da N trame ST, ad esempio trame STM-1 a 38.88 Mhz, che raggiungono un primo blocco di multiplazione FT1, dal quale escono delle trame modificate MST, che raggiungono delle matrici di commutazione KS3 in parallelo. Le uscite delle matrici di commutazione KS3 sono poi mandate in ingresso a un secondo blocco di commutazione FT, che compone un flusso di dati in uscita DOUT. ;Infatti, nell’ipotesi che il flusso di dati DIN sia composto da N trame ST organizzate a bytes, dove n h numero intero, è possibile costruire a partire da dette N trame ST 8 insiemi SSET di h trame modificate MST, tali che ciascuna trama modificata MST appartenente all’insieme SSET i-esimo contenga solamente i bit iesimi di ciascun byte di ciascuna trama ST in ingresso. Ad esempio la 1-esima trama modificata MST dell’i-esimo insieme SSET è composta solo dai bit i-esimi o di posto i contenuti nelle trame ST d’ingresso 1* Chiaramente il bit rate delle trame modificate MST rimane invariato.

Quindi, attraverso il primo blocco di multiplazione FT1 si effettua un’operazione di trasformazione di un’informazione trasportata per byte, o ‘bytewise’, nelle trame ST, come le canoniche trame STM-1, in un’informazione trasportata per bit o ‘bitwise’ nelle trame modificate MTS. I bit nelle trame modificate MTS hanno il vantaggio di essere fra loro del tutto indipendenti, per quanto riguarda le connessioni.

Questa trasformazione permette di impiegare come matrici di commutazione KS3 8 moduli eguali, ciascuno atto ad elaborare un insieme SSET di trame modificate MST. Ciò permette di usare 8 memorie più piccole di dimensioni eguali tra loro, una per ciascuna delle 8 matrici di commutazione KS3. Si possono in questo modo realizzare memorie contraddistinte da una dimensione maggiore combinando matrici di dimensioni prefissate più piccole. Allo stesso modo anche il numero di indirizzi da gestire si riduce a un ottavo, come anche il numero di porte della memoria. Quest’ultimo fattore è di particolare rilevanza, in quanto il numero di pin o morsetti di connessione su uno stesso blocco di memoria è finito, sicché avere un numero di porte inferiore significa riservare un maggior numero di pin per altri usi.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, cosi come chiari risultano i suoi vantaggi.

La matrice di connessione fra tributari di una rete di telecomunicazioni secondo l’invenzione, risulta richiede un minor numero di circuiti, risultando quindi in un minor utilizzo di spazio per i circuiti e un minor costo di realizzazione.

Infatti la matrice di connessione fra tributari di una rete di telecomunicazioni secondo l’invenzione, vantaggiosamente, fa uso di un minor numero di memorie di controllo per le operazioni di lettura e di scrittura. Dette memorie di controllo in lettura e scrittura, infatti, sono aggiornabili senza necessità di duplicare la memoria RAM e senza incorrere in errori di lettura della memoria RAM stessa.

La matrice di connessione fra tributari di una rete di telecomunicazioni secondo l’invenzione, fa inoltre uso di un circuito di compattazione di struttura più snella rispetto alle soluzioni note, in particolare rispetto al doppio blocco di concentrazione e rotazione. La struttura ricorsiva adottata permette di risparmiare circuiti e spazio sul circuito, particolarmente in congiunzione alla ricomposizione bitwise delle trame su cui deve operare. Detta ricomposizione bitwise distribuisce i flussi di dati in arrivo e riduce anche e soprattutto la complessità dei circuiti logici di gestione dell’ indirizzamento della memoria RAM.

E’ chiaro che numerose varianti sono possibili per l'uomo del ramo alla matrice di connessione fra tributari di una rete di telecomunicazioni descritta come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, così come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

Claims

RIVENDICAZIONI 1. Matrice di connessione fra tributari di una rete di telecomunicazioni, in particolare una rete di telecomunicazioni operante su flussi di dati strutturati secondo il protocollo SDH, detta matrice di connessione essendo del tipo che comprende un insieme di rami paralleli, ciascuno di detti rami comprendendo almeno un primo stadio spaziale, atto a selezionare e compattare un sottoinsieme di dati da scambiare dal flusso di dati in ingresso, un secondo stadio temporale, atto a memorizzare il sottoinsieme di dati da scambiare e comprendente un dispositivo di memoria ad accesso casuale, cui sono associati un registro di scrittura e un registro di lettura, detti registro di scrittura e registro di lettura essendo pilotati da un microprocessore e da un contatore principale, caratterizzata dal fatto che il registro di lettura (RCM) e il registro di scrittura (WCM) relativi a ciascun dispositivo di memoria ad accesso casuale (DRM;DTRAM) sono aggiornati in associazione rispettivamente a un registro di riserva in lettura (SPRM) comune ai registri di lettura (RCM) su tutti i rami in parallelo (BR) e a un registro di riserva in scrittura (SPWM) comune ai registri di scrittura (WCM) su tutti i rami in parallelo (BR) .
2. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 1, caratterizzata dal fatto che a ciascun registro di scrittura (WCM) è associato un mezzo multiplatore in scrittura (WMUX), che ne seleziona l’uscita in alternativa all’uscita del registro di scrittura di riserva (SPMW), sotto il controllo del microprocessore (MP), e le connette alla memoria ad accesso casuale (DRM;DTRAM).
3. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 2, caratterizzata dal fatto che a ciascun registro di lettura (RCM) è associato un mezzo multiplatore in lettura (RMUX), che ne seleziona l’uscita in alternativa all’uscita del registro di lettura di riserva (SPMW) (SPMR), sotto il controllo del microprocessore (MP), e le connette alla memoria ad accesso casuale (DRM; DTRAM).
4. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 3, caratterizzata dal fatto che la memoria ad accesso casuale (DRM) comprende un primo blocco di memoria (DMEM1) e un secondo blocco di memoria (DMEM2) ,il secondo blocco di memoria (DMEM2) essendo il duplicato del primo blocco di memoria (DMEM1).
5. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 2, caratterizzata dal fatto che a ciascun registro di lettura (RCM) è associato un mezzo multiplatore in lettura controllato (1RMUX), che ne seleziona l’uscita in alternativa all’uscita di un registro di lettura di riserva (SPMR), detto mezzo multiplatore in lettura controllato (1RMUX) essendo pilotato dall’indirizzo presente all’uscita del registro di lettura (RCM), e la connette alla memoria ad accesso casuale (DRM).
6. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 5, caratterizzata dal fatto che la memoria ad accesso casuale (DRM) comprende un unico blocco di memoria per il sottoinsieme di dati da scambiare (DSC).
7. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 1, caratterizzata dal fatto che il primo stadio spaziale comprende mezzi di selezione e compattazione (XCR) del sottoinsieme di dati da scambiare (DSC), e che detti mezzi di selezione e compattazione (XCR) fanno uso di una struttura ricorsiva di circuiti traslatori (USH, DSH).
8. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 7, caratterizzata dal fatto che detta struttura ricorsiva di circuiti traslatori (USH, DSH) è pilotata da mezzi logici combinatori (CMB), che elaborano una sequenza di scrittura (WW) sul sottoinsieme di dati da scambiare (DSC) provvista dal registro di scrittura (WCM), detti mezzi logici comprendendo una struttura ricorsiva di sommatori (CSUM).
9. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 8, caratterizzata dal fatto che detta struttura ricorsiva di circuiti traslatori (USH, DSH) si compone di un insieme di stadi (SDÌ, SD2, SD3) posti in serie, ciascuno stadio (SDÌ, SD2, SD3) comprendendo dei circuiti traslatori in giù (DSH) oppure circuiti traslatori in su (USH) posti in parallelo e alternati a circuiti traslatori in su (USH) oppure a rispettivi circuiti traslatori in giù (DSH).
10. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 9 caratterizzata dal fatto che la struttura ricorsiva di sommatori (CSUM) elabora la sequenza di scrittura (WW) per fornire segnali di pilotaggio (a0, a1, a2, a3, b0, b1, c0, c1, d0, d1, d2) agli circuiti traslatori (USH, DSH).
11. Matrice di connessione fra tributari di una rete di telecomunicazioni, secondo la rivendicazione 1, caratterizzata dal fatto che gli insiemi di dati da scambiare (DSC) sono forniti da mezzi di permutazione (FT) a monte di detta matrice di connessione (KS2, KS3), detti mezzi di permutazione (FT) operando una permutazione ‘bitwise’ del flusso di dati in ingresso (DIN) in insiemi di trame modificate (SSET).
12. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni, in particolare una rete di telecomunicazioni operante su flussi di dati strutturati secondo il protocollo SDH, del tipo che si suddivide in un insieme di rami paralleli, ciascuno di detti rami comprendendo almeno un primo stadio spaziale, che opera una selezione e una compattazione di un sottoinsieme di dati da scambiare dal flusso di dati in ingresso, un secondo stadio temporale, che memorizza il sottoinsieme di dati da scambiare, le operazioni di scrittura e lettura in un dispositivo di memoria ad accesso casuale di detto secondo stadio temporale, essendo governate da un registro di scrittura e un registro di lettura tramite parole di scrittura e di lettura, i quali a loro volta sono pilotati da un microprocessore e da un contatore principale, in detto secondo stadio temporale dette operazioni di lettura e scrittura essendo, durante una fase di aggiornamento della memoria ad accesso casuale, attuate in contemporanea facendo ricorso a registri di lettura di riserva e registri di scrittura di riserva caratterizzata dal fatto di prevedere i seguenti passi: a)- di associare un unico registro di lettura di riserva (SPMR) ai registri di lettura (RCM) su ciascun ramo parallelo (BR) e un unico registro di scrittura di riserva (SPMW) ai registri di scrittura (WCM) su ciascun ramo parallelo (BR); b)- di selezionare tramite opportuni mezzi di selezione (RMUX, WMUX; 1RMUX; WMUX) l’uscita del registro di lettura di riserva (SPMR) o l’uscita del registro di lettura (RCM), nonché l’uscita del registro di scrittura di riserva (SPMW) e il registro di scrittura (RCM) c)- durante la fase di aggiornamento di scrivere nel registro di scrittura di riserva (SPMW) una sequenza di scrittura (WW); d)- selezionare l’uscita del registro di scrittura di riserva (SPMW) fornendo la sequenza di scrittura (WW) a mezzi di selezione e compattazione (CR) e al registro di scrittura (WCM); e)- selezionare l’uscita del registro di scrittura (WCM), dopo che è stato scritto con la sequenza di scrittura (WW), e impiegare il registro di scrittura di riserva (SPMW) in associazione a un registro di scrittura (WCMj) appartenente a un altro ramo (BR)
13. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni secondo la rivendicazione 12, caratterizzata dal fatto che i passi da c) a e) sono eseguiti anche in relazione ai registri di lettura (RCM) e al registro di lettura di riserva (SPMR).
14. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni secondo la rivendicazione 12, caratterizzata dal fatto che in relazione ai registri di lettura (RCM) e al registro di lettura di riserva (SPMR) i passi da d) a e) sono sostituiti da: d’) controllare, durante la scrittura della parola di lettura (RR) nel registro di scrittura (RCM) se la parola di lettura (RR) scritta nel registro di lettura (RCM), che rappresenta l’indirizzo da leggere nella memoria ad accesso casuale (1DRM), è maggiore o minore dell’ indirizzo a cui detta parola di lettura (RR) è scritta nel registro di lettura (RCM) stesso. e’) impiegare il risultato del passo d’) per pilotare i mezzi di selezione (1RMUX) a selezionare il registro di lettura di riserva (SPMR) se l’indirizzo è maggiore, oppure il registro di lettura (RCM) se l’indirizzo è minore. f') selezionare definitivamente il registro di lettura (RCM) al termine dell’operazione di scrittura della parola di lettura (RR) in detto registro di lettura (RCM) e impiegare il registro di scrittura di riserva (SPMW) in associazione a un registro di scrittura (RCM) appartenente a un altro ramo (BR).
15. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni secondo la rivendicazione 12, caratterizzata dai seguenti passi a) fornire al primo stadio spaziale la sequenza di scrittura (WW); b) utilizzare detta sequenza di scrittura (WW) per ricavare dei segnali di controllo (a0,...d3) per pilotare una struttura ricorsiva di circuiti traslatori (USH, DSH); c) impiegare detta struttura ricorsiva di circuiti traslatori (USH, DSH) per compattare l’insieme di dati da scambiare (DSC);
16. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni, secondo la rivendicazione 15 caratterizzata dal fatto di realizzare la struttura ricorsiva di circuiti traslatori (USH, DSH) tramite una pluralità di stadi (SDÌ, SD2, SD3), e che ciascuno circuiti traslatori (USH; DSH), dotato di q ingressi, opera uno shift verso l’alto o verso il basso sui q bits presenti ai suoi q ingressi, di un numero di posizioni variabile fra 0 e q-1 .
17. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni, secondo la rivendicazione 15 caratterizzata dal fatto che il passo b) è attuato tramite una struttura ricorsiva di sommatori (CSUM) che effettuano delle somme successive sui bit costituenti la sequenza di scrittura (WW), fornendo, quali risultati intermedi o finali, i segnali di controllo (a0,. ,d3).
18. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni, secondo la rivendicazione 12, caratterizzata dal fatto che, anteriormente all’ingresso nella matrice di connessione il flusso di dati in ingresso (DIN) viene ridisposto secondo una permutazione ‘bitwise’ in insiemi (SSET) di trame modificate (MST) .
19. Procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni, secondo la rivendicazione 18 caratterizzata dal fatto che la permutazione ‘bitwise’ viene attuata prelevando ciascun bit di posizione i o i-esimo in una trama (ST), fra le trame (ST) che compongono il flusso di dati in ingresso (DIN), per comporre degli insiemi (SSET) di trame modificate (MST), ciascun i-esimo insieme (SSET) essendo composto solo dai bit i-esimi delle trame (ST).
20. Matrice di connessione fra tributari di una rete di telecomunicazioni e/o procedimento di gestione di una matrice di connessione di tributari di una rete di telecomunicazioni secondo gli insegnamenti della presente descrizione e dei disegni annessi.