ITTO990798A1

ITTO990798A1 - Circuito di polarizzazione del terminale di bulk di un transistore

Info

Publication number: ITTO990798A1
Application number: IT1999TO000798A
Authority: IT
Inventors: Rino Micheloni; Andrea Sacco; Marco Scotti
Original assignee: St Microelectronics Srl
Priority date: 1999-09-17
Filing date: 1999-09-17
Publication date: 2001-03-17
Also published as: IT1314178B1; US6456150B1

Description

DE SCR IZIONE

del brevetto per invenzione industriale

La presente invenzione è relativa ad un circuito di polarizzazione del terminale di bulk di un transistore MOS.

Come è noto, per garantire il corretto funzionamento di un transistore MOS in tutte le condizioni operative, occorre che le giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente del transistore MOS stesso siano sempre polarizzate inversamente. Per garantire tale polarizzazione inversa, il terminale di bulk di un transistore PMOS è sempre polarizzato al potenziale più elevato presente nel circuito in cui il transistore PMOS stesso è inserito, mentre il terminale di bulk di un transistore NMOS è polarizzato al potenziale più basso.

Questa condizione deve essere sempre rispettata, altrimenti ci si espone al rischio che le suddette giunzioni PN si polarizzino direttamente, dando cosi innesco ai cosiddetti fenomeni di "latch-up", ossia fenomeni di conduzione di componenti parassiti.

In alcuni casi, però, la condizione sopra citata risulta di non semplice attuazione, in particolare quando il potenziale a cui deve essere polarizzato il terminale di bulk non è noto a priori ma dipende dalla condizione di funzionamento del transistore MOS.

Un tipico esempio di tale situazione si ha quando il transistore MOS viene utilizzato bidirezionalmente, ossia quando i suoi terminali di sorgente e di pozzo possono scambiarsi di ruolo in ragione della direzione della corrente. In questo caso, infatti, se non è possibile polarizzare il terminale di bulk ad un potenziale che sia sempre più alto dei potenziali dei terminali di pozzo e di sorgente, ci si espone al rischio di polarizzazione diretta delle giunzioni PN, con le conseguenze sopra citate.

Nella figura 1 è illustrato a titolo di esempio un circuito in cui può verificarsi la situazione indesiderata di polarizzazione diretta delle giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente di un transistore PMOS.

In particolare, nella figura 1 è mostrato un primo transistore PMOS 1 avente un primo terminale la collegato ad una prima linea 2 posta ad un primo potenziale VI, un secondo terminale lb ed un terminale di bulk 1c collegati ad una seconda linea 4 posta ad un secondo potenziale V2 ed un terminale di porta 1d ricevente un primo segnale di comando SC avente livelli logici alto e basso definiti dal secondo potenziale V2 e, rispettivamente, dal potenziale di massa e comandanti l'accensione e, rispettivamente, lo spegnimento del transistore PMOS 1.

Nell'esempio considerato in figura 1, la seconda linea 4 è collegata all'uscita di una pompa di carica (non illustrata) fornente, quando accesa, un potenziale VHV maggiore del primo potenziale VI e controllata dal primo segnale di comando SC in controfase rispetto al transistore PMOS 1. In particolare, quando il transistore PMOS 1 è acceso, e collega fra loro la prima e la seconda linea 2, 4, la pompa di carica è spenta e quindi il secondo potenziale V2 è sostanzialmente pari al primo potenziale VI (a meno della caduta di tensione ai capi del transistore PMOS 1), mentre quando il transistore PMOS 1 è spento, la pompa di carica è accesa e quindi il secondo potenziale V2 è maggiore del primo potenziale VI. In alcune applicazioni, inoltre, quando il transistore PMOS 1 è spento, anche la pompa di carica potrebbe essere spenta e la seconda linea 4 essere polarizzata ad un potenziale differente da quelli menzionati.

Nel circuito di figura 1, la polarizzazione diretta delle giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente del primo transistore PMOS 1 può verificarsi nel caso in cui il secondo potenziale V2 dovesse scendere, a causa di un sovraccarico o di particolari esigenze di funzionamento, al di sotto del primo potenziale VI di una quantità maggiore della tensione di soglia di una giunzione PN. In questo caso, infatti, il terminale di bulk le del primo transistore PMOS 1 risulterebbe polarizzato ad un potenziale minore del potenziale del primo terminale la del transistore PMOS 1 stesso di una quantità maggiore della tensione di soglia di una giunzione PN e pertanto la giunzione PN definita dalle regioni collegate al terminale di bulk le ed al primo terminale la risulterebbe polarizzata direttamente, con le conseguenze sopra citate.

Una soluzione circuitale nota che nell'esempio sopra descritto consente di garantire sempre la polarizzazione inversa delle giunzioni PN in qualsiasi condizione di funzionamento è illustrata nella figura 2.

Secondo tale soluzione, fra il primo transistore PMOS 1 e la prima linea 2 è interposto un secondo transistore PMOS 6 realizzato in una vasca ("tub") differente da quella in cui è realizzato il primo transistore PMOS 1 e presentante un primo terminale 6a collegato alla prima linea 2, un secondo terminale 6b collegato al primo terminale la del primo transistore PMOS 1, un terminale di bulk 6c collegato alla seconda linea 4 ed un terminale di porta 6d ricevente un secondo segnale di comando SB avente livelli logici alto e basso definiti dal primo potenziale VI e, rispettivamente, dal potenziale di massa e comandanti l'accensione e, rispettivamente, lo spegnimento del transistore PMOS 6.

Nel circuito di figura 2 non possono verificarsi polarizzazioni dirette delle giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente del primo e del secondo transistore PMOS 1, 6 in quanto quando i transistori PMOS 1, 6 sono spenti i loro terminali di bulk le, 6c sono polarizzati al primo e, rispettivamente, al secondo potenziale VI, V2 e quindi non risultano mai polarizzati a potenziali minori dei potenziali a cui sono polarizzati gli altri due terminali la, lb, rispettivamente, 6a, 6b.

La soluzione circuitale sopra descritta presenta però l'inconveniente che i due transistori PMOS 1, 6 utilizzati presentano dimensioni piuttosto elevate e conseguentemente l'occupazione di area su silicio derivante dall'implementazione di tale soluzione risulta piuttosto elevata.

Scopo della presente invenzione è quello di realizzare un circuito di polarizzazione del terminale di bulk di un transistore esente dagli inconvenienti delle soluzioni sopra descritte.

Secondo la presente invenzione viene realizzato un circuito di polarizzazione del terminale di bulk di un transistore MOS, come definito nella rivendicazione 1.

Per una migliore comprensione della presente invenzione vengono ora descritte due forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra un circuito comprendente un transistore PMOS in cui le giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente del transistore PMOS stesso possono in alcune condizioni di funzionamento risultare polarizzate direttamente;

- la figura 2 mostra una soluzione circuitale nota in grado di evitare che in un transistore PMOS le giunzioni PN possano essere polarizzate direttamente;

- la figura 3 mostra una soluzione circuitale secondo la presente invenzione in grado di evitare che in un transistore PMOS le giunzioni PN possano essere polarizzate direttamente;

- la figura 4 mostra l'andamento temporale di alcune grandezze elettriche del circuito di figura 3;

- la figura 5 mostra un circuito comprendente un transistore NMOS in cui le giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente del transistore NMOS stesso possono in alcune condizioni di funzionamento risultare polarizzate direttamente; e

- la figura 6 mostra una soluzione circuitale secondo la presente invenzione in grado di evitare che in un transistore NMOS le giunzioni PN possano essere polarizzate direttamente.

Nella figura 3 è indicato con 10, nel suo insieme, un circuito di polarizzazione del terminale di bulk del un primo transistore PMOS 1.

Il circuito di polarizzazione 10 comprende un secondo ed un terzo transistore PMOS 12, 14 collegati fra loro in serie fra la prima e la seconda linea 2, 4 ed in particolare presentanti primi terminali 12a, 14a collegati alla prima linea 2 e, rispettivamente, alla seconda linea 4, secondi terminali 12b, 14b collegati fra loro e definenti un nodo di uscita 16 collegato al terminale di bulk le del primo transistore PMOS 1, terminali di bulk 12c, 14c collegati al nodo di uscita 16 e terminali di porta 12d, 14d collegati alla seconda linea 4 e, rispettivamente, alla prima linea 2.

Il circuito di polarizzazione comprende inoltre un quarto transistore PMOS 18 avente un primo terminale 18a collegato alla seconda linea 4, un secondo terminale 18b ed un terminale di bulk 18c collegati al nodo di uscita 16 ed un terminale di porta 18d collegato al terminale di porta ld del primo transistore PMOS 1.

Nel circuito di polarizzazione 10, inoltre, uno solo dei transistori PMOS, in particolare il transistore PMOS 1, presenta un elevato rapporto di forma, e quindi una elevata occupazione di area su silicio, invece dei due transistori (PMOS 1 e 6) richiesti dalla soluzione classica descritta in precedenza con riferimento alla figura 2, mentre gli altri transistori PMOS utilizzati, in particolare i transistori PMOS 12, 14 e 18, possono essere di ridotte dimensioni.

La realizzazione del circuito di polarizzazione 10 consente quindi un notevole risparmio di area su silicio rispetto alla soluzione classica precedentemente descritta .

Il funzionamento del circuito di polarizzazione 10 è il seguente.

Si supponga che i transistori PMOS 1 e 18 siano spenti .

Se il secondo potenziale V2 è maggiore del primo potenziale VI di una quantità almeno pari alla tensione di soglia VTH1 di un transistore PMOS, ossia V2>V1+VTH1, allora il transistore PMOS 14 è acceso mentre il transistore PMOS 12 è spento. Pertanto, il nodo di uscita 16, e quindi il terminale di bulk le del transistore PMOS 1 ad esso collegato, è polarizzato al secondo potenziale V2, che è il potenziale più alto presente nel circuito in questa situazione.

Se invece il secondo potenziale V2 è minore del primo potenziale V1 di una quantità almeno pari alla tensione di soglia VTH1, ossia V2<V1-VTH1, allora il transistore PMOS 14 è spento mentre il transistore PMOS 12 è acceso. Pertanto, il nodo di uscita 16, e quindi il terminale di bulk 1c del transistore PMOS 1 ad esso collegato, è polarizzato al primo potenziale VI, che è il potenziale più alto presente nel circuito in questa situazione.

Quando invece la differenza, in valore assoluto, fra il primo ed il secondo potenziale VI, V2 è minore di un valore pari alla tensione di soglia VTH1, ossia |V2-V1|<VTH1, allora sia il transistore PMOS 12 che il transistore PMOS 12 sono spenti ed il nodo di uscita 18, e quindi il terminale di bulk ld del transistore PMOS 1, risulta flottante.

In queste condizioni, il terminale di bulk le del transistore PMOS 1 tenderà a portarsi ad un potenziale pari al maggiore tra i potenziali VI e V2 diminuito di una quantità pari alla tensione di soglia di una giunzione PN.

Se la condizione di indeterminatezza del potenziale del terminale di bulk le del transistore PMOS 1 risulta inaccettabile e si voglia condizionare il secondo potenziale V2 al primo potenziale VI, è sufficiente comandare l'accensione sia del transistore PMOS 1 che del transistore PMOS 18.

In questa situazione, la prima e la seconda linea 2, 4 risultano collegate fra loro attraverso il transistore PMOS 1 mentre il nodo di uscita 16 risulta collegato alla seconda linea 4 attraverso il transistore PMOS 18. Conseguentemente, il nodo di uscita 16 risulta polarizzato al secondo potenziale V2, il quale assume un valore sostanzialmente pari a quello del primo potenziale VI.

La polarizzazione corretta del terminale di bulk le del transistore PMOS 1 è garantita dal circuito di polarizzazione 10 non soltanto nelle condizioni statiche sopra descritte, ma anche in condizioni dinamiche.

Infatti, se il secondo potenziale V2 della seconda linea 4 si trovasse ad un valore maggiore o uguale a V1+VTH1 e bruscamente venisse portato ad un valore minore o uguale a V1-VTH1, la commutazione istantanea dei transistori PMOS 12, 14 garantirebbe la variazione istantanea della polarizzazione del terminale di bulk le del transistore PMOS 1 dal secondo potenziale V2 al primo potenziale VI.

Allo stesso tempo, i transistori PMOS 1 e 18, avendo i primi terminali la, 18a ed i terminali di bulk le, 18c polarizzati al primo potenziale Vi, i secondi terminali 1b, 18b ed i terminali di porta 1d, 18d polarizzati ad un potenziale pari a V1-VTH1, si accenderebbero, collegando la seconda linea 4 alla prima linea 2 e quindi opponendosi in sostanza ad un abbassamento del secondo potenziale V2 al di sotto del primo potenziale VI diminuito della tensione di soglia VTH1.

L'effetto di limitazione sopra descritto è evidenziato nella figura 4, nella quale sono mostrati gli andamenti del primo e del secondo potenziale VI, V2 e del potenziale VB del terminale di bulk le del transistore PHOS 1 ottenuti simulando una repentina caduta del secondo potenziale V2.

Come si può notare analizzando la figura 4, ad una caduta repentina del secondo potenziale V2 a partire da un valore maggiore del primo potenziale V1, corrisponde inizialmente un analogo abbassamento del potenziale VB del terminale di bulk le del transistore PMOS 1. Quando però il secondo potenziale V2 è pari al primo potenziale VI diminuito della tensione di soglia VTH1, si accendono sia il transistore PMOS 1 che il transistore PMOS 12; il primo fissa pertanto il secondo potenziale V2 al valore del primo potenziale VI diminuito di VTH1, mentre il secondo fissa il valore del potenziale VB del terminale di bulk le del transistore ΡΜΟS 1 al primo potenziale VI. Un discorso analogo a quello fatto a riguardo della corretta polarizzazione del terminale di bulk di un transistore PMOS può essere fatto anche per un transistore NMOS, in cui il terminale di bulk deve essere polarizzato, come è noto, al potenziale più basso presente nel circuito in cui il transistore NMOS è inserito.

Nella figura 5 è illustrato a titolo di esempio un circuito in cui può verificarsi la situazione indesiderata di polarizzazione diretta delle giunzioni PN presenti fra la regione di bulk e le regioni di pozzo e di sorgente di un transistore NMOS.

In particolare, nella figura 5 è mostrato un primo transistore NMOS 1' facente parte di una pompa di carica ed avente un primo terminale la' collegato, attraverso un primo condensatore 3, ad un primo morsetto 5 posto ad un potenziale VA; un secondo terminale lb' collegato, attraverso un secondo condensatore 7, ad un secondo morsetto 9 posto ad un potenziale VB; ed un terminale di bulk 1c' ed un terminale di porta ld' collegatial primo terminale 1a' del primo transistore NMOS 1' stesso.

Il funzionamento del circuito di figura 5 è di per sé noto e pertanto verrà qui di seguito ripreso unicamente per quanto è necessario alla comprensione della problematica alla base della presente invenzione.

In uso, i potenziali VA e VB variano in controfase fra loro fra un valore nullo ed un valore VDD mentre le tensioni ai capi del primo e del secondo condensatore 3, 7 assumono valori non nulli; in particolare, nel seguito della trattazione la tensione ai capi del primo condensatore 3 sarà indicata con VCl mentre la tensione ai capi del secondo condensatore 7 che sarà indicata con VC2. Come è facilmente desumibile da una semplice analisi del circuito, in uso la tensione VC2 ai capi del secondo condensatore 7 è pari a VC2=VC1+VDD-VTH2, in cui VTH2 è la tensione di soglia di una giunzione PN.

Quando il primo potenziale VA è pari a VDD ed il potenziale VB è nullo, il potenziale del terminale la' del transistore NMOS 1', indicato nel seguito con VI', è pari a VCl+VDD mentre il potenziale del terminale lb' del transistore NMOS 1', indicato nel seguito con V2', è pari a VC2. Fra il primo ed il secondo terminale la' e lb' del transistore NMOS 1' vi è pertanto una differenza di potenziale positiva pari a ΔV1=V1'-V2'=VC1-VDD-VC2=VC1-VDD- (VC1+VDD-VTH2)=VTH2. Dato che il terminale di bulk 1c' è collegato al primo terminale la' ed è quindi anch'esso polarizzato al potenziale VI', la differenza di potenziale AVI positiva sopra calcolata è anche presente fra il terminale di bulk 1c' ed il terminale lb' e conseguentemente la giunzione PN definita dalle regioni collegate a tali terminali risulta polarizzata direttamente, con possibile innesco del "latch-up".

Quando invece il potenziale VA è nullo ed il potenziale VB pari a VDD, si ha V1'=VC1 e V2'=VC2+VDD e fra il primo ed il secondo terminale la' e lb' del transistore NMOS 1' vi è una differenza di potenziale negativa pari a AV2=V1'-V2'=VC1- (VC2+VDD)=VC1-(VC1+VDD-VTH2+VDD)=VTH2-2*VDD. In questa situazione, la giunzione PN definita dalle regioni collegate al terminale di bulk le' ed al secondo terminale 1b' risulta polarizzata inversamente .

In alcune applicazioni, al fine di evitare il verificarsi del noto "effetto body" il terminale di bulk le' del transistore NMOS 1' non è collegato al primo terminale la' del transistore NMOS 1' stesso ma è polarizzato attraverso un partitore resistivo. In particolare, nelle pompe di carica multistadio è previsto l'utilizzo di un partitore resistivo formato da n+1 resistori disposti in serie fra loro, con n pari al numero di stadi di carica formanti la pompa di carica, e collegato fra una linea di massa ed una linea di alimentazione posta al potenziale fornito in uscita dalla pompa di carica stessa; il transistore NMOS 1' di ciascuno stadio di carica presenta quindi il proprio terminale di bulk 1c' collegato ad un rispettivo nodo intermedio del partitore resistivo.

Anche in questa configurazione circuitale esiste, però, un problema analogo a quello evidenziato per il circuito illustrato nella figura 5. Infatti, quando il potenziale VA è pari a VDD ed il potenziale VB è nullo, la giunzione PN definita dalle regioni collegate al terminale di bulk le' ed al secondo terminale 1b' risulta polarizzata inversamente; in questa situazione, inoltre, il terminale di bulk 1c' risulta polarizzato ad un potenziale prossimo a quello del secondo terminale lb', minimizzando così "l'effetto body".

Quando però il potenziale VA è nullo ed il potenziale VB è pari a VDD, la giunzione PN definita dalle regioni collegate al terminale di bulk le' ed al secondo terminale lb' potrebbe, in particolari condizioni di carico, risultare temporaneamente polarizzata direttamente .

Nella figura 6 è mostrato un circuito di polarizzazione del terminale di bulk di un transistore NMOS realizzato secondo la presente invenzione.

In particolare, il circuito di polarizzazione, indicato con 10', presenta una struttura circuitale molto simile a quella del circuito di polarizzazione 10 e differente da questa unicamente per il fatto che i transistori utilizzati sono di tipo NMOS e sono indicati con gli stessi numeri di riferimento, seguiti dall'apice con cui sono indicati i corrispondenti transistori PMOS del circuito di polarizzazione 10, così come avviene anche per la prima e la seconda linea 2', 4', e per il fatto che il secondo terminale 18b' del quarto transistore 18' è collegato ad un nodo di massa 5 anziché alla seconda linea 4' .

Il funzionamento del circuito di polarizzazione 10' è del tutto identico a quello del circuito di polarizzazione 10 e pertanto non verrà nuovamente descritto.

Si sottolinea unicamente il fatto che a seconda del valore del secondo potenziale V2' i transistori NMOS 12' e 14' collegano il terminale di bulk 1c' del transistore NMOS 1' al potenziale più basso fra il primo ed il secondo potenziale VI', V2'.

Infatti, quando il secondo potenziale V2' è minore del primo potenziale VI' di almeno una quantità pari alla tensione di soglia VTH3 di un transistore NMOS, ossia V2'<V1 '-VTH3, il transistore NMOS 14' è acceso mentre il transistore NMOS 12' è spento e quindi il terminale di bulk le' del transistore NMOS 1' è polarizzato al secondo potenziale V2' che è il più basso presente nel circuito. Viceversa, quando il secondo potenziale V2' è maggiore del primo potenziale VI' di almeno una quantità pari alla tensione di soglia VTH3, ossia V2'>V1'+VTH3, il transistore NMOS 14' è spento, mentre il transistore NMOS 12' è acceso e quindi il terminale di bulk 1c' del transistore NMOS 1' è polarizzato,al primo potenziale VI' che è il più basso presente nel circuito.

Si sottolinea inoltre il fatto che quanto sopra descritto vale comunque in generale per qualsiasi transistore MOS i cui primo e secondo terminale sono collegati a rispettivi nodi di un circuito polarizzati a potenziali che possono variare durante il funzionamento in modo tale da provocare la polarizzazione diretta delle giunzioni PN presenti fra il terminale di bulk ed il primo ed il secondo terminale del transistore MOS stesso.

Da un esame delle caratteristiche dei circuiti di polarizzazione 10, 10' realizzati secondo la presente invenzione sono evidenti i vantaggi che essi consentono di ottenere. .

Risulta infine chiaro che ai circuiti di polarizzazione 10, 10' qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione.

Ad esempio, il primo terminale 18a del transistore PMOS 18 potrebbe anche essere collegato alla prima linea 2 anziché alla seconda linea 4, così come il primo terminale 18a' del transistore NMOS 18' potrebbe anche essere,collegato alla seconda linea 4' anziché a massa.

Claims

R I V E N D I C A Z I O N I 1. Circuito di polarizzazione (10; 10') di un terminale di bulk (1c; 1c') di un primo transistore MOS (1; 1') avente un primo terminale (la; la') collegato ad un primo nodo (2; 2') posto ad un primo potenziale (VI; V1') ed un secondo terminale (lb; lb') collegato ad un secondo nodo (4; 4') posto ad un secondo potenziale (V2; V2'); caratterizzato dal fatto di comprendere un secondo ed un terzo transistore MOS (12, 14; 12', 14') aventi primi terminali (12a, 14a; 12a', 14a') collegati a detto primo nodo (2; 2') e, rispettivamente, a detto secondo nodo (4; 4'), secondi terminali (12b, 14b; 12b', 14b') collegati a detto terminale di bulk (1c; 1c') di detto primo transistore MOS (1; 1') e terminali di controllo (12d, 14d; 12d', 14d') collegati a detto secondo e, rispettivamente, a detto primo nodo (4, 2; 4', 2').
2. Circuito di polarizzazione (10; 10') secondo la rivendicazione 1, caratterizzato dal fatto che detti secondo e terzo transistore MOS (12, 14; 12', 14') presentano terminali di bulk (12c, 14c; 12c', 14c') collegati a detto terminale di bulk (1c; 1c') di detto primo transistore MOS (1; 1').
3. Circuito di polarizzazione (10) secondo la rivendicazione 1 o 2, caratterizzato dal fatto di comprendere inoltre un quarto transistore MOS (18) avente un primo terminale (18a) collegato ad uno tra detti primo e secondo nodo (2, 4), un secondo terminale (18b) collegato a detto terminale di bulk (1c) di detto primo transistore MOS (1) ed un terminale di controllo (18d) ricevente un primo segnale di comando (SC).
4. Circuito di polarizzazione (10) secondo la rivendicazione 3, caratterizzato dal fatto che detto quarto transistore MOS (18) presenta terminale di bulk (18c) collegato a detto terminale di bulk (1c) di detto primo transistore MOS (1).
5, Circuito di polarizzazione (10') secondo la rivendicazione 1 o 2, caratterizzato dal fatto di comprendere inoltre un quinto transistore MOS (18') avente un primo terminale (18a') collegato ad uno tra detto secondo nodo ed un nodo di massa (5), un secondo terminale (18b') collegato a detto terminale di bulk (1c') di detto primo transistore MOS (1') ed un terminale di controllo (18d') ricevente un secondo segnale di comando (SC).
6. Circuito di polarizzazione secondo la rivendicazione 5, caratterizzato dal fatto che detto quinto transistore MOS (18') presenta terminale di bulk (18c'} collegato. a detto terminale di bulk (1c') di detto primo transistore MOS (1').
7. Circuito di polarizzazione del terminale di bulk di un transistore MOS, sostanzialmente come descritto con riferimento ai disegni allegati.