JP2000057785A - 半導体集積回路装置およびそれを用いたメモリカード - Google Patents
半導体集積回路装置およびそれを用いたメモリカードInfo
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Abstract
(57)【要約】
【課題】 フラッシュメモリにおけるデータ書き込み時
間を大幅に短縮する。 【解決手段】 ユーザが高速モードの書き込み動作を選
択するとコマンドなどによって切り換え回路１８に切り
換え制御信号が入力され、高速用電圧発生回路１５が発
生する−１３．７ｖ程度の電圧がワード線電位として出
力される。通常は、電圧発生回路１６が発生する−１
２．５ｖ程度の電圧がワード線電位として出力される。
よって、通常書き込み時よりも高い−１３．７Ｖ程度の
高速モード用書き込み電圧が切り換え回路１８から出力
されることによって書き込み速度を通常の書き込み動作
時よりも大幅に高速化することができる。
間を大幅に短縮する。 【解決手段】 ユーザが高速モードの書き込み動作を選
択するとコマンドなどによって切り換え回路１８に切り
換え制御信号が入力され、高速用電圧発生回路１５が発
生する−１３．７ｖ程度の電圧がワード線電位として出
力される。通常は、電圧発生回路１６が発生する−１
２．５ｖ程度の電圧がワード線電位として出力される。
よって、通常書き込み時よりも高い−１３．７Ｖ程度の
高速モード用書き込み電圧が切り換え回路１８から出力
されることによって書き込み速度を通常の書き込み動作
時よりも大幅に高速化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
技術に関し、特に、フラシュメモリにおけるデータ書き
込み時間の短縮化に適用して有効な技術に関するもので
ある。
技術に関し、特に、フラシュメモリにおけるデータ書き
込み時間の短縮化に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、デジタルカメラなどによって取り込まれた画像
データの記憶メディアとしてメモリカードが急速に普及
している。また、メモリカードにおける高性能化の要求
に伴って、メモリカードに搭載される半導体メモリとし
て、たとえば、フラッシュメモリが用いられている。
とえば、デジタルカメラなどによって取り込まれた画像
データの記憶メディアとしてメモリカードが急速に普及
している。また、メモリカードにおける高性能化の要求
に伴って、メモリカードに搭載される半導体メモリとし
て、たとえば、フラッシュメモリが用いられている。
【０００３】このフラッシュメモリは、電気的に一括消
去、書き換えが可能であり、電池なしで大容量のデータ
を保持できる。データを書き込む場合には、メモリセル
のフローティングゲートに高電界で電子を注入してお
り、消去する場合には、逆にトンネル現象を用いてフロ
ーティングゲートから電子を抜いている。
去、書き換えが可能であり、電池なしで大容量のデータ
を保持できる。データを書き込む場合には、メモリセル
のフローティングゲートに高電界で電子を注入してお
り、消去する場合には、逆にトンネル現象を用いてフロ
ーティングゲートから電子を抜いている。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９５年６月１日、
株式会社工業調査会発行、大島雅志（編）、「電子材
料」６月号（第３４巻第６号）、Ｐ３２〜Ｐ３７があ
り、この文献には、フラッシュメモリの構成などが記載
されている。
て詳しく述べてある例としては、１９９５年６月１日、
株式会社工業調査会発行、大島雅志（編）、「電子材
料」６月号（第３４巻第６号）、Ｐ３２〜Ｐ３７があ
り、この文献には、フラッシュメモリの構成などが記載
されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００６】すなわち、フラッシュメモリでは、通常、
２００万〜３００万回程度の書き換え回数を保証できる
ようにデータ書き込み時の電圧、すなわち、ワード線電
位（たとえば、−１２．５Ｖ程度）が設定されいる。
２００万〜３００万回程度の書き換え回数を保証できる
ようにデータ書き込み時の電圧、すなわち、ワード線電
位（たとえば、−１２．５Ｖ程度）が設定されいる。
【０００７】近年、デジタルカメラの高画質化に伴い、
画像データが大幅に増加しする傾向にあるが、前述した
ように書き込み回数を保証するためにワード線電位が低
く設定されており、フラッシュメモリの書き込み時間が
長時間化してしまうという問題がある。
画像データが大幅に増加しする傾向にあるが、前述した
ように書き込み回数を保証するためにワード線電位が低
く設定されており、フラッシュメモリの書き込み時間が
長時間化してしまうという問題がある。
【０００８】本発明の目的は、データ書き込み時間を大
幅に短縮することのできる半導体集積回路装置およびそ
れを用いたメモリカードを提供することにある。
幅に短縮することのできる半導体集積回路装置およびそ
れを用いたメモリカードを提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、ワード線電位として用いられる第１の電圧と、その
第１の電圧よりも高い高速書き込み用のワード線電位と
して用いられる第２の電圧とを生成し、第１の電圧また
は第２の電圧を制御信号に基づいて切り換えて出力する
高電圧発生手段を備えたものである。
は、ワード線電位として用いられる第１の電圧と、その
第１の電圧よりも高い高速書き込み用のワード線電位と
して用いられる第２の電圧とを生成し、第１の電圧また
は第２の電圧を制御信号に基づいて切り換えて出力する
高電圧発生手段を備えたものである。
【００１２】また、本発明の半導体集積回路装置は、前
記高電圧発生手段が、第１の電圧を生成する第１の高電
圧発生部と、第２の電圧を生成する第２の高電圧発生部
と、制御信号に基づいて第１の高電圧発生部と第２の高
電圧発生部との切り換えを行い、第１の電圧または第２
の電圧のいずれかをワード線電位として出力する切り換
え部とよりなるものである。
記高電圧発生手段が、第１の電圧を生成する第１の高電
圧発生部と、第２の電圧を生成する第２の高電圧発生部
と、制御信号に基づいて第１の高電圧発生部と第２の高
電圧発生部との切り換えを行い、第１の電圧または第２
の電圧のいずれかをワード線電位として出力する切り換
え部とよりなるものである。
【００１３】さらに、本発明の半導体集積回路装置は、
前記高電圧発生手段が、第１の基準電圧を昇圧して第１
の電圧を生成し、第２の基準電圧を昇圧して第２の電圧
を生成する昇圧電源部と、第１の基準電圧を生成する第
１の基準電源部と、第１の基準電圧よりも高い第２の基
準電圧を生成する第２の基準電源部と、制御信号に基づ
いて第１の基準電源部と第２の基準電源部との切り換え
を行い、第１の基準電圧または第２の基準電圧のいずれ
かを昇圧電源部に出力する切り換え部とよりなるもので
ある。
前記高電圧発生手段が、第１の基準電圧を昇圧して第１
の電圧を生成し、第２の基準電圧を昇圧して第２の電圧
を生成する昇圧電源部と、第１の基準電圧を生成する第
１の基準電源部と、第１の基準電圧よりも高い第２の基
準電圧を生成する第２の基準電源部と、制御信号に基づ
いて第１の基準電源部と第２の基準電源部との切り換え
を行い、第１の基準電圧または第２の基準電圧のいずれ
かを昇圧電源部に出力する切り換え部とよりなるもので
ある。
【００１４】また、本発明の半導体集積回路装置は、前
記高電圧発生手段が、基準電圧を昇圧して昇圧電圧を生
成する昇圧電源部と、昇圧電源部のレベルモニタ制御を
行い、昇圧電源部に第１の電圧を生成させる第１のレベ
ルモニタ部と、昇圧電源部のレベルモニタ制御を行い、
昇圧電源部に第２の電圧を生成させる第２のレベルモニ
タ部と、制御信号に基づいて第１のレベルモニタ部また
は第２のレベルモニタ部のいずれかを動作させる制御部
とよりなるものである。
記高電圧発生手段が、基準電圧を昇圧して昇圧電圧を生
成する昇圧電源部と、昇圧電源部のレベルモニタ制御を
行い、昇圧電源部に第１の電圧を生成させる第１のレベ
ルモニタ部と、昇圧電源部のレベルモニタ制御を行い、
昇圧電源部に第２の電圧を生成させる第２のレベルモニ
タ部と、制御信号に基づいて第１のレベルモニタ部また
は第２のレベルモニタ部のいずれかを動作させる制御部
とよりなるものである。
【００１５】さらに、本発明の半導体集積回路装置は、
書き込みベリファイ電圧として用いられる第３の電圧
と、その第３の電圧と異なる電圧値からなり、高速動作
用ベリファイ電圧として用いられる第４の電圧とを生成
し、第３の電圧または第４の電圧を制御信号に基づいて
切り換えて出力する高電圧発生手段を備えたものであ
る。
書き込みベリファイ電圧として用いられる第３の電圧
と、その第３の電圧と異なる電圧値からなり、高速動作
用ベリファイ電圧として用いられる第４の電圧とを生成
し、第３の電圧または第４の電圧を制御信号に基づいて
切り換えて出力する高電圧発生手段を備えたものであ
る。
【００１６】また、本発明のメモリカードは、前記半導
体集積回路装置を用いて構成したものである。
体集積回路装置を用いて構成したものである。
【００１７】以上のことにより、半導体集積回路装置の
データ書き込み速度を高速化でき、デジタルカメラなど
の大容量データが格納されるメモリカードであっても、
書き込み時間を大幅に短縮するとができる。
データ書き込み速度を高速化でき、デジタルカメラなど
の大容量データが格納されるメモリカードであっても、
書き込み時間を大幅に短縮するとができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態によるフラ
ッシュメモリのブロック図、図２は、本発明の一実施の
形態によるフラッシュメモリに設けられた高圧電発生回
路の説明図、図３は、本発明の一実施の形態によるフラ
ッシュメモリを用いたメモリカードの説明図、図４は、
本発明の一実施の形態によるフラッシュメモリにおける
メモリセルの説明図である。
ッシュメモリのブロック図、図２は、本発明の一実施の
形態によるフラッシュメモリに設けられた高圧電発生回
路の説明図、図３は、本発明の一実施の形態によるフラ
ッシュメモリを用いたメモリカードの説明図、図４は、
本発明の一実施の形態によるフラッシュメモリにおける
メモリセルの説明図である。
【００２０】本実施の形態において、フラッシュメモリ
１には、図１に示すように、ロジックコントロール２お
よび入出力コントロール回路３が設けられている。ロジ
ックコントロール２は、接続先となるマイクロコンピュ
ータなどのホストから入力される制御用信号を一時的に
格納し、動作ロジックの制御を行う。
１には、図１に示すように、ロジックコントロール２お
よび入出力コントロール回路３が設けられている。ロジ
ックコントロール２は、接続先となるマイクロコンピュ
ータなどのホストから入力される制御用信号を一時的に
格納し、動作ロジックの制御を行う。
【００２１】また、入出力コントロール回路３には、ホ
ストから入出力されるコマンド、外部アドレス、プログ
ラムデータなどの各種信号が入力され、制御用信号に基
づいてコマンド、外部アドレス、データをそれぞれのコ
マンドレジスタ４、アドレレスレジスタ５、データレジ
スタ／センスアンプ６に出力する。
ストから入出力されるコマンド、外部アドレス、プログ
ラムデータなどの各種信号が入力され、制御用信号に基
づいてコマンド、外部アドレス、データをそれぞれのコ
マンドレジスタ４、アドレレスレジスタ５、データレジ
スタ／センスアンプ６に出力する。
【００２２】さらに、アドレスレジスタ４には、カラム
アドレスバッファ７ならびにローアドレスバッファ８が
接続されている。これらカラムアドレスバッファ７、ロ
ーアドレスバッファ８は、アドレスレジスタ４から出力
されたアドレスを一時的に格納する。
アドレスバッファ７ならびにローアドレスバッファ８が
接続されている。これらカラムアドレスバッファ７、ロ
ーアドレスバッファ８は、アドレスレジスタ４から出力
されたアドレスを一時的に格納する。
【００２３】カラムアドレスバッファ７には、カラムア
ドレスデコーダ９が接続されており、ローアドレスバッ
ファ８には、ローアドレスデコーダ１０が接続されてい
る。カラムアドレスデコーダ９は、カラムアドレスバッ
ファ７から出力されたカラムアドレスに基づいてデコー
ドを行い、ローアドレスデコーダ１０は、ローアドレス
バッファ８から出力されたローアドレスに基づいてデコ
ードを行う。
ドレスデコーダ９が接続されており、ローアドレスバッ
ファ８には、ローアドレスデコーダ１０が接続されてい
る。カラムアドレスデコーダ９は、カラムアドレスバッ
ファ７から出力されたカラムアドレスに基づいてデコー
ドを行い、ローアドレスデコーダ１０は、ローアドレス
バッファ８から出力されたローアドレスに基づいてデコ
ードを行う。
【００２４】ロジックコントロール２、コマンドレジス
タ４には、制御回路１１が接続されており、この制御回
路１１によって、データレジスタ／センスアンプ６、高
電圧発生回路（高電圧発生手段）１２、ベリファイ電圧
発生回路１３が制御されている。
タ４には、制御回路１１が接続されており、この制御回
路１１によって、データレジスタ／センスアンプ６、高
電圧発生回路（高電圧発生手段）１２、ベリファイ電圧
発生回路１３が制御されている。
【００２５】高電圧発生回路１２は、書き込み電圧、す
なわち、ワード線電位として用いられる高電圧を生成
し、ベリファイ電圧発生回路１３は、ベリファイ動作に
用いられるベリファイ電圧を生成する。
なわち、ワード線電位として用いられる高電圧を生成
し、ベリファイ電圧発生回路１３は、ベリファイ動作に
用いられるベリファイ電圧を生成する。
【００２６】また、データレジスタ／センスアンプ６、
ローアドレスデコーダ１０には、電気的なデータの消去
が可能であり、データの保存に電源が不要なフラッシュ
メモリアレイ１４が接続されている。フラッシュメモリ
アレイ１４は、記憶の最小単位であるメモリセルが規則
正しくアレイ状に並べられている。
ローアドレスデコーダ１０には、電気的なデータの消去
が可能であり、データの保存に電源が不要なフラッシュ
メモリアレイ１４が接続されている。フラッシュメモリ
アレイ１４は、記憶の最小単位であるメモリセルが規則
正しくアレイ状に並べられている。
【００２７】さらに、前述した高電圧発生回路１２、ベ
リファイ電圧発生回路１３には、データレジスタ／セン
スアンプ６、ローアドレスデコーダ１０、およびフラッ
シュメモリアレイ１４が接続され、所定の電圧が供給さ
れている。
リファイ電圧発生回路１３には、データレジスタ／セン
スアンプ６、ローアドレスデコーダ１０、およびフラッ
シュメモリアレイ１４が接続され、所定の電圧が供給さ
れている。
【００２８】高電圧発生回路１２について、図２を用い
て説明する。
て説明する。
【００２９】この高電圧発生回路１２は、高速用電圧発
生回路（第２の高電圧発生部）１５と、電圧発生回路
（第１の高電圧発生部）１６と、基準電源回路１７と、
切り換え回路（切り換え部）１８とから構成されてい
る。高速用電圧発生回路１５は、たとえば、−１３．７
Ｖ程度の高速モード用書き込み電圧（第２の電圧）を発
生する。
生回路（第２の高電圧発生部）１５と、電圧発生回路
（第１の高電圧発生部）１６と、基準電源回路１７と、
切り換え回路（切り換え部）１８とから構成されてい
る。高速用電圧発生回路１５は、たとえば、−１３．７
Ｖ程度の高速モード用書き込み電圧（第２の電圧）を発
生する。
【００３０】また、電圧発生回路１６は、−１２．５Ｖ
程度の通常モードの書き込み電圧（第１の電圧）を発生
する。基準電源回路１７は、高速用電圧発生回路１５お
よび電圧発生回路１６に供給される基準電圧を発生す
る。
程度の通常モードの書き込み電圧（第１の電圧）を発生
する。基準電源回路１７は、高速用電圧発生回路１５お
よび電圧発生回路１６に供給される基準電圧を発生す
る。
【００３１】切り換え回路１８、コマンドまたは外部入
力端子によって入力された切り換え制御信号（制御信
号）に基づいて接続先の切り換えを行い、高速用電圧発
生回路１５が発生した−１３．７Ｖ程度の高速モード用
書き込み電圧または電圧発生回路１６が発生した−１
２．５Ｖ程度の通常モードの書き込み電圧のいずれかを
フラッシュメモリアレイ１４のメモリセルへワード線電
位として出力する。
力端子によって入力された切り換え制御信号（制御信
号）に基づいて接続先の切り換えを行い、高速用電圧発
生回路１５が発生した−１３．７Ｖ程度の高速モード用
書き込み電圧または電圧発生回路１６が発生した−１
２．５Ｖ程度の通常モードの書き込み電圧のいずれかを
フラッシュメモリアレイ１４のメモリセルへワード線電
位として出力する。
【００３２】このフラッシュメモリ１を用いて構成した
メモリカード１９について、図３を用いて説明する。
メモリカード１９について、図３を用いて説明する。
【００３３】メモリカード１９は、フラッシュメモリカ
ードであり、たとえば、デジタルカメラの画像データの
記憶用やノートブック形パーソナルコンピュータや多機
能端末機などの外部記憶メディアとして用いられる。
ードであり、たとえば、デジタルカメラの画像データの
記憶用やノートブック形パーソナルコンピュータや多機
能端末機などの外部記憶メディアとして用いられる。
【００３４】メモリカード１９のプリント配線基板２０
には、フラッシュメモリ１が実装されている。このフラ
ッシュメモリ１は、コントローラとフラッシュメモリと
が１チップ化されている。
には、フラッシュメモリ１が実装されている。このフラ
ッシュメモリ１は、コントローラとフラッシュメモリと
が１チップ化されている。
【００３５】また、図３においては、１つのフラッシュ
メモリ１がプリント配線基板２０に実装されているが、
メモリ容量の増加などに応じてフラッシュメモリ１を複
数実装してもよい。
メモリ１がプリント配線基板２０に実装されているが、
メモリ容量の増加などに応じてフラッシュメモリ１を複
数実装してもよい。
【００３６】さらに、フラッシュメモリ１が実装された
プリント配線基板２０は、フレームおよび上下パネルな
どによって固定され、プリント配線基板２０の所定の周
辺部に設けられたコネクタ２１を介して前述したデジタ
ルカメラや多機能端末機などのホストコンピュータとの
信号のやり取りが行われる。
プリント配線基板２０は、フレームおよび上下パネルな
どによって固定され、プリント配線基板２０の所定の周
辺部に設けられたコネクタ２１を介して前述したデジタ
ルカメラや多機能端末機などのホストコンピュータとの
信号のやり取りが行われる。
【００３７】次に、本実施の形態の作用について説明す
る。
る。
【００３８】まず、ユーザが通常モードの書き込み動作
を選択した場合、コマンドなどによって切り換え回路１
８に切り換え制御信号が入力され、電圧発生回路１６が
発生する−１２．５ｖ程度の電圧がワード線電位として
出力さえるように切り換えられる。
を選択した場合、コマンドなどによって切り換え回路１
８に切り換え制御信号が入力され、電圧発生回路１６が
発生する−１２．５ｖ程度の電圧がワード線電位として
出力さえるように切り換えられる。
【００３９】また、ユーザが高速モードの書き込み動作
を選択した場合、コマンドなどによって切り換え回路１
８に切り換え制御信号が入力され、高速用電圧発生回路
１５が発生する−１３．７ｖ程度の電圧がワード線電位
として出力されるように切り換えられる。
を選択した場合、コマンドなどによって切り換え回路１
８に切り換え制御信号が入力され、高速用電圧発生回路
１５が発生する−１３．７ｖ程度の電圧がワード線電位
として出力されるように切り換えられる。
【００４０】フラッシュメモリアレイ１４におけるメモ
リセルＳは、図４に示すように、たとえば、１トランジ
スタ積層ゲート構造からなり、書き込み時には、ゲート
（ワード線）とドレイン（データ線）とに高電圧をか
け、ドレイン近傍で発生したホットエレクトロンをフロ
ーティングゲートに注入することによって行う。
リセルＳは、図４に示すように、たとえば、１トランジ
スタ積層ゲート構造からなり、書き込み時には、ゲート
（ワード線）とドレイン（データ線）とに高電圧をか
け、ドレイン近傍で発生したホットエレクトロンをフロ
ーティングゲートに注入することによって行う。
【００４１】よって、切り換え回路１８から出力される
電圧が高いほど書き込み動作を高速化でき、通常書き込
み時よりも高い−１３．７Ｖ程度の高速モード用書き込
み電圧が該切り換え回路１８から出力されることによっ
て書き込み速度を通常の書き込み動作時よりも大幅に高
速化することができる。たとえば、デジタルカメラの画
像データなどの大容量データを格納する場合に、メモリ
カード１９への書き込みに必要な時間を大幅に短縮する
ことができる。
電圧が高いほど書き込み動作を高速化でき、通常書き込
み時よりも高い−１３．７Ｖ程度の高速モード用書き込
み電圧が該切り換え回路１８から出力されることによっ
て書き込み速度を通常の書き込み動作時よりも大幅に高
速化することができる。たとえば、デジタルカメラの画
像データなどの大容量データを格納する場合に、メモリ
カード１９への書き込みに必要な時間を大幅に短縮する
ことができる。
【００４２】それにより、本実施の形態によれば、フラ
ッシュメモリ１に高電圧発生回路１２を設けることによ
り、フラッシュメモリの書き込み時間を大幅に短縮する
ことができる。
ッシュメモリ１に高電圧発生回路１２を設けることによ
り、フラッシュメモリの書き込み時間を大幅に短縮する
ことができる。
【００４３】また、このフラッシュメモリ１を用いたメ
モリカード１９により、デジタルカメラなどの大容量デ
ータを格納する場合であっても、メモリカード１９の書
き込みに必要な時間を大幅に短縮することができる。
モリカード１９により、デジタルカメラなどの大容量デ
ータを格納する場合であっても、メモリカード１９の書
き込みに必要な時間を大幅に短縮することができる。
【００４４】さらに、本実施の形態では、高電圧発生回
路１２が、高速用電圧発生回路１５、電圧発生回路１
６、基準電源回路１７、および切り換え回路１８によっ
て構成されていたが、高電圧発生回路１２を、たとえ
ば、図５に示すように、電圧発生回路（昇圧電源部）１
６ａ、基準電源回路（第１の基準電源部）１７ａ、基準
電源回路（第２の基準電源部）１７ｂ、切り換え回路１
８によって構成してもよい。
路１２が、高速用電圧発生回路１５、電圧発生回路１
６、基準電源回路１７、および切り換え回路１８によっ
て構成されていたが、高電圧発生回路１２を、たとえ
ば、図５に示すように、電圧発生回路（昇圧電源部）１
６ａ、基準電源回路（第１の基準電源部）１７ａ、基準
電源回路（第２の基準電源部）１７ｂ、切り換え回路１
８によって構成してもよい。
【００４５】この場合、基準電源回路１７ａ、１７ｂの
電圧は、それぞれ異なる基準電圧を生成しており、基準
電源回路１７ａの基準電圧（第１の基準電源）が電圧発
生回路１６ａに供給された場合には−１２．５Ｖ程度の
通常モードの書き込み電圧が電圧発生回路１６ａによっ
て生成され、基準電源回路１７ｂの基準電圧（第２の基
準電源）が電圧発生回路１６ａに供給された場合には−
１３．７Ｖ程度の高速モード用書き込み電圧が電圧発生
回路１６ａによって生成される。
電圧は、それぞれ異なる基準電圧を生成しており、基準
電源回路１７ａの基準電圧（第１の基準電源）が電圧発
生回路１６ａに供給された場合には−１２．５Ｖ程度の
通常モードの書き込み電圧が電圧発生回路１６ａによっ
て生成され、基準電源回路１７ｂの基準電圧（第２の基
準電源）が電圧発生回路１６ａに供給された場合には−
１３．７Ｖ程度の高速モード用書き込み電圧が電圧発生
回路１６ａによって生成される。
【００４６】また、図６に示すように、２つの異なるレ
ベルをモニタするレベルモニタを電圧発生回路に設け、
通常モードの書き込み電圧と高速モード用書き込み電圧
を生成するようにしてもよい。
ベルをモニタするレベルモニタを電圧発生回路に設け、
通常モードの書き込み電圧と高速モード用書き込み電圧
を生成するようにしてもよい。
【００４７】この場合には、高電圧発生回路１２の電圧
発生回路１６ｂは、基準電源回路１７ｃによって発生さ
れた基準電圧を昇圧するチャージポンプ回路（昇圧電源
部）１６ｂ1 と、−１２．５Ｖ程度の通常モードの書き
込み電圧の電圧レベルモニタを行うレベルモニタ（第１
のレベルモニタ部）１６ｂ2 と、−１３．７Ｖ程度の高
速モード用書き込み電圧の電圧レベルモニタを行うレベ
ルモニタ（第２のレベルモニタ部）１６ｂ3 と、レベル
モニタ１６ｂ2 ，１６ｂ3 の動作制御を行う制御部１６
ｂ4 とにより構成されている。
発生回路１６ｂは、基準電源回路１７ｃによって発生さ
れた基準電圧を昇圧するチャージポンプ回路（昇圧電源
部）１６ｂ1 と、−１２．５Ｖ程度の通常モードの書き
込み電圧の電圧レベルモニタを行うレベルモニタ（第１
のレベルモニタ部）１６ｂ2 と、−１３．７Ｖ程度の高
速モード用書き込み電圧の電圧レベルモニタを行うレベ
ルモニタ（第２のレベルモニタ部）１６ｂ3 と、レベル
モニタ１６ｂ2 ，１６ｂ3 の動作制御を行う制御部１６
ｂ4 とにより構成されている。
【００４８】そして、これらレベルモニタ１６ｂ2 ，１
６ｂ3 が、コマンドまたは外部入力端子によって入力さ
れた信号に基づいて制御部１６ｂ4 の切り換え制御信号
により制御され、選択されたレベルモニタ１６ｂ2 ，１
６ｂ3 によってチャージポンプ回路１６ｂ1 の制御が行
われる。
６ｂ3 が、コマンドまたは外部入力端子によって入力さ
れた信号に基づいて制御部１６ｂ4 の切り換え制御信号
により制御され、選択されたレベルモニタ１６ｂ2 ，１
６ｂ3 によってチャージポンプ回路１６ｂ1 の制御が行
われる。
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５０】たとえば、前記実施の形態によれば、ワー
ド線電位に用いられる電圧を高くすることによってフラ
ッシュメモリのデータ書き込み速度を高速化したが、所
定の制御信号によって２つの書き込みベリファイ電圧を
供給する高電圧発生手段を設け、図７（ａ）、（ｂ）に
示すように、高速モード時にメモリセルにおけるしきい
値電圧Ｖｔｈの判定電圧である書き込みベリファイ電圧
（第３、第４の電圧）を消去のしきい値電圧Ｖｔｈ側に
ずらすことによっても書き込み時間を短縮することがで
きる。
ド線電位に用いられる電圧を高くすることによってフラ
ッシュメモリのデータ書き込み速度を高速化したが、所
定の制御信号によって２つの書き込みベリファイ電圧を
供給する高電圧発生手段を設け、図７（ａ）、（ｂ）に
示すように、高速モード時にメモリセルにおけるしきい
値電圧Ｖｔｈの判定電圧である書き込みベリファイ電圧
（第３、第４の電圧）を消去のしきい値電圧Ｖｔｈ側に
ずらすことによっても書き込み時間を短縮することがで
きる。
【００５１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５２】（１）本発明によれば、半導体集積回路装
置に高電圧発生手段を設けることにより、データ書き込
み速度を大幅に高速化することができる。
置に高電圧発生手段を設けることにより、データ書き込
み速度を大幅に高速化することができる。
【００５３】（２）また、本発明では、デジタルカメラ
などの大容量データを格納する場合でもメモリカードの
書き込み時間を大幅に短縮できるので、メモリカードの
性能を向上することができる。
などの大容量データを格納する場合でもメモリカードの
書き込み時間を大幅に短縮できるので、メモリカードの
性能を向上することができる。
【図１】本発明の一実施の形態によるフラッシュメモリ
のブロック図である。
のブロック図である。
【図２】本発明の一実施の形態によるフラッシュメモリ
に設けられた高圧電発生回路の説明図である。
に設けられた高圧電発生回路の説明図である。
【図３】本発明の一実施の形態によるフラッシュメモリ
を用いたメモリカードの説明図である。
を用いたメモリカードの説明図である。
【図４】本発明の一実施の形態によるフラッシュメモリ
におけるメモリセルの説明図である。
におけるメモリセルの説明図である。
【図５】本発明の他の実施の形態によるフラッシュメモ
リに設けられた高圧電発生回路の説明図である。
リに設けられた高圧電発生回路の説明図である。
【図６】本発明の他の実施の形態によるフラッシュメモ
リに設けられた高圧電発生回路の説明図である。
リに設けられた高圧電発生回路の説明図である。
【図７】（ａ）は、本発明の一実施の形態によるフラッ
シュメモリのメモリセルにおける消去のしきい値が高電
圧側に分布した場合の説明図、（ｂ）は、本発明の一実
施の形態によるフラッシュメモリのメモリセルにおける
消去のしきい値が低電圧側に分布した場合の説明図であ
る。
シュメモリのメモリセルにおける消去のしきい値が高電
圧側に分布した場合の説明図、（ｂ）は、本発明の一実
施の形態によるフラッシュメモリのメモリセルにおける
消去のしきい値が低電圧側に分布した場合の説明図であ
る。
１ フラッシュメモリ（半導体集積回路装置） ２ ロジックコントロール ３ 入出力コントロール回路 ４ コマンドレジスタ ５ アドレレスレジスタ ６ データレジスタ／センスアンプ ７ カラムアドレスバッファ ８ ローアドレスバッファ ９ カラムアドレスデコーダ １０ ローアドレスデコーダ １１ 制御回路 １２ 高電圧発生回路（高電圧発生手段） １３ ベリファイ電圧発生回路 １４ フラッシュメモリアレイ １５ 高速用電圧発生回路（第２の高電圧発生部） １６ 電圧発生回路（第１の高電圧発生部） １６ａ 電圧発生回路（昇圧電源部） １６ｂ 電圧発生回路 １６ｂ1 チャージポンプ回路（昇圧電源部） １６ｂ2 レベルモニタ（第１のレベルモニタ部） １６ｂ3 レベルモニタ（第２のレベルモニタ部） １６ｂ4 制御部 １７ 基準電源回路 １７ａ 基準電源回路（第１の基準電源部） １７ｂ 基準電源回路（第２の基準電源部） １７ｃ 基準電源回路 １８ 切り換え回路（切り換え部） １９ メモリカード ２０ プリント配線基板 ２１ コネクタ Ｓ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 金光 道太郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA01 AB01 AD10 AE05
Claims (6)
- 【請求項１】 ワード線電位として用いられる第１の電
圧と、その第１の電圧よりも高い高速書き込み用のワー
ド線電位として用いられる第２の電圧とを生成し、第１
の電圧または第２の電圧を制御信号に基づいて切り換え
て出力する高電圧発生手段を備えたことを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記高電圧発生手段が、 第１の電圧を生成する第１の高電圧発生部と、 第２の電圧を生成する第２の高電圧発生部と、 制御信号に基づいて前記第１の高電圧発生部と前記第２
の高電圧発生部との切り換えを行い、第１の電圧または
第２の電圧のいずれかをワード線電位として出力する切
り換え部とよりなることを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、 前記高電圧発生手段が、 第１の基準電圧を昇圧して第１の電圧を生成し、第２の
基準電圧を昇圧して第２の電圧を生成する昇圧電源部
と、 第１の基準電圧を生成する第１の基準電源部と、 第１の基準電圧よりも高い第２の基準電圧を生成する第
２の基準電源部と、 制御信号に基づいて前記第１の基準電源部と前記第２の
基準電源部との切り換えを行い、第１の基準電圧または
第２の基準電圧のいずれかを前記昇圧電源部に出力する
切り換え部とよりなることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、 前記高電圧発生手段が、 基準電圧を昇圧して昇圧電圧を生成する昇圧電源部と、 前記昇圧電源部のレベルモニタ制御を行い、前記昇圧電
源部に第１の電圧を生成させる第１のレベルモニタ部
と、 前記昇圧電源部のレベルモニタ制御を行い、前記昇圧電
源部に第２の電圧を生成させる第２のレベルモニタ部
と、 制御信号に基づいて前記第１のレベルモニタ部または前
記第２のレベルモニタ部のいずれかを動作させる制御部
とよりなることを特徴とする半導体集積回路装置。 - 【請求項５】 書き込みベリファイ電圧として用いられ
る第３の電圧と、その第３の電圧と異なる電圧値からな
り、高速動作用ベリファイ電圧として用いられる第４の
電圧とを生成し、第３の電圧または第４の電圧を制御信
号に基づいて切り換えて出力する高電圧発生手段を備え
たことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置を用いて構成したことを特徴とするメ
モリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22975898A JP2000057785A (ja) | 1998-08-14 | 1998-08-14 | 半導体集積回路装置およびそれを用いたメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22975898A JP2000057785A (ja) | 1998-08-14 | 1998-08-14 | 半導体集積回路装置およびそれを用いたメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057785A true JP2000057785A (ja) | 2000-02-25 |
Family
ID=16897223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22975898A Withdrawn JP2000057785A (ja) | 1998-08-14 | 1998-08-14 | 半導体集積回路装置およびそれを用いたメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304891B2 (en) | 2005-07-23 | 2007-12-04 | Samsung Electronics Co., Ltd. | Apparatus and method for improving write/read endurance of non-volatile memory |
| WO2011106056A1 (en) * | 2010-02-23 | 2011-09-01 | Rambus Inc. | Methods and circuits for dynamically scaling dram power and performance |
-
1998
- 1998-08-14 JP JP22975898A patent/JP2000057785A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304891B2 (en) | 2005-07-23 | 2007-12-04 | Samsung Electronics Co., Ltd. | Apparatus and method for improving write/read endurance of non-volatile memory |
| WO2011106056A1 (en) * | 2010-02-23 | 2011-09-01 | Rambus Inc. | Methods and circuits for dynamically scaling dram power and performance |
| US8811095B2 (en) | 2010-02-23 | 2014-08-19 | Rambus Inc. | Methods and circuits for dynamically scaling DRAM power and performance |
| US9256376B2 (en) | 2010-02-23 | 2016-02-09 | Rambus Inc. | Methods and circuits for dynamically scaling DRAM power and performance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |