JP2000077400A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JP2000077400A JP2000077400A JP10264043A JP26404398A JP2000077400A JP 2000077400 A JP2000077400 A JP 2000077400A JP 10264043 A JP10264043 A JP 10264043A JP 26404398 A JP26404398 A JP 26404398A JP 2000077400 A JP2000077400 A JP 2000077400A
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Abstract
(57)【要約】
【課題】絶縁膜にツノ状突起とクラックの発生を防止し
て、平坦で信頼性の高い層間絶縁膜を形成する工程を有
する半導体装置の製造方法及び半導体装置を提供する。 【解決手段】隣接する導電層上に第１の絶縁膜を形成す
る工程と、該導電層間の凹部における前記第１の絶縁膜
の上に第１の絶縁膜より高く第１のレジスト膜を形成す
る工程と、第１のレジスト膜及び第１の絶縁膜の上に第
２のレジスト膜を形成する工程と、前記第１のレジスト
膜を前記導電層の上の第１の絶縁膜の高さより幾分低く
なるまで、かつ第２のレジスト膜がほぼ除去されるまで
第１及び第２のレジスト膜をエッチングする工程と、残
った第１及び第２のレジスト膜を除去し、前記導電層間
の凹部の第１の絶縁膜を除く他の部分の第１の絶縁膜が
除去されるまでエッチングする工程と、耐クラック性を
有する第２の絶縁膜及び第３の絶縁膜を全面に形成する
工程とを有する半導体装置の製造方法及び該半導体装
置。
て、平坦で信頼性の高い層間絶縁膜を形成する工程を有
する半導体装置の製造方法及び半導体装置を提供する。 【解決手段】隣接する導電層上に第１の絶縁膜を形成す
る工程と、該導電層間の凹部における前記第１の絶縁膜
の上に第１の絶縁膜より高く第１のレジスト膜を形成す
る工程と、第１のレジスト膜及び第１の絶縁膜の上に第
２のレジスト膜を形成する工程と、前記第１のレジスト
膜を前記導電層の上の第１の絶縁膜の高さより幾分低く
なるまで、かつ第２のレジスト膜がほぼ除去されるまで
第１及び第２のレジスト膜をエッチングする工程と、残
った第１及び第２のレジスト膜を除去し、前記導電層間
の凹部の第１の絶縁膜を除く他の部分の第１の絶縁膜が
除去されるまでエッチングする工程と、耐クラック性を
有する第２の絶縁膜及び第３の絶縁膜を全面に形成する
工程とを有する半導体装置の製造方法及び該半導体装
置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にウェーハ上に形成された複数の配線層の
間に複数の層からなる平坦かつ信頼性の高い層間絶縁膜
を形成する技術に特徴を有する半導体装置の製造方法及
び半導体装置に関する。
法に関し、特にウェーハ上に形成された複数の配線層の
間に複数の層からなる平坦かつ信頼性の高い層間絶縁膜
を形成する技術に特徴を有する半導体装置の製造方法及
び半導体装置に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、最
小デザインルールはますます微細化され、特に微細配線
構造を有する半導体装置の製造においては、平坦で信頼
の高い層間絶縁膜を形成する技術が求められている。そ
のため、隣接した近い位置に配線層を形成し、上層に層
間絶縁膜を形成する半導体装置の製造においては、これ
まで様々な工夫がなされてきた。
小デザインルールはますます微細化され、特に微細配線
構造を有する半導体装置の製造においては、平坦で信頼
の高い層間絶縁膜を形成する技術が求められている。そ
のため、隣接した近い位置に配線層を形成し、上層に層
間絶縁膜を形成する半導体装置の製造においては、これ
まで様々な工夫がなされてきた。
【０００３】例えば、０．３５μｍ以下の世代の半導体
装置の製造においては、アルミニウム等からなる配線層
間を埋める層間絶縁膜は、従来、次のようにして形成し
ていた。以下、従来の形成方法を図面により説明する。
装置の製造においては、アルミニウム等からなる配線層
間を埋める層間絶縁膜は、従来、次のようにして形成し
ていた。以下、従来の形成方法を図面により説明する。
【０００４】先ず、図４（ａ）に示すように、図示しな
い半導体回路等が形成された半導体基板２０１上に、酸
化シリコン膜等の絶縁膜２０２を形成したのち、窒化チ
タニウム等からなる密着層２０３を介して、アルミニウ
ム等からなる導電性膜と該導電性膜２０４の上に、チタ
ニウム等からなる反射防止膜２０５を積層して配線層２
０６を形成する。
い半導体回路等が形成された半導体基板２０１上に、酸
化シリコン膜等の絶縁膜２０２を形成したのち、窒化チ
タニウム等からなる密着層２０３を介して、アルミニウ
ム等からなる導電性膜と該導電性膜２０４の上に、チタ
ニウム等からなる反射防止膜２０５を積層して配線層２
０６を形成する。
【０００５】次いで、前記配線層２０６上に、例えば、
テトラエトキシシラン（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈ
ｏｓｉｌａｎｅ、以下、「ＴＥＯＳ」と略す。）を用い
るプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ法、以下、「ＣＶＤ法」と略
す。）により、酸化シリコンからなる第１の絶縁膜２０
７（以下、「１ＰＴＥＯＳ膜」と略す。）を、例えば膜
厚３００ｎｍで形成する。
テトラエトキシシラン（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈ
ｏｓｉｌａｎｅ、以下、「ＴＥＯＳ」と略す。）を用い
るプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ法、以下、「ＣＶＤ法」と略
す。）により、酸化シリコンからなる第１の絶縁膜２０
７（以下、「１ＰＴＥＯＳ膜」と略す。）を、例えば膜
厚３００ｎｍで形成する。
【０００６】さらに、前記１ＰＴＥＯＳ膜２０７上に、
例えば、オゾン−ＴＥＯＳガス系を用いた常圧ＣＶＤ法
により酸化シリコン膜２０８（以下、「１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜」と略す。）を、例えば膜厚７００ｎｍで
成膜することにより、１ＰＴＥＯＳ膜と１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜２０８の２層からなる第１の絶縁膜を形成
する。
例えば、オゾン−ＴＥＯＳガス系を用いた常圧ＣＶＤ法
により酸化シリコン膜２０８（以下、「１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜」と略す。）を、例えば膜厚７００ｎｍで
成膜することにより、１ＰＴＥＯＳ膜と１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜２０８の２層からなる第１の絶縁膜を形成
する。
【０００７】次いで、図４（ｂ）に示すように、前記配
線層２０６間（左右）により形成される凹部を覆うよう
に、ＤＭＹ ＰＲ（ダミーフォトレジスト膜＝第１のレ
ジスト膜）２０９を、前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
２０８の上面の高さよりも高くなるように、例えば、膜
厚８３０ｎｍで成膜する。その後、前記１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜２０８及び前記第１のレジスト膜２０９を
覆うように、通常のレジスト膜２１０を、例えばスピン
コート法により、膜厚３５０ｎｍで成膜する。ここで、
ＤＭＹ ＰＲを成膜するのは、段差の大きい配線層間に
ダミーのレジスト膜を成膜することにより、レジスト膜
の上部段差をなるべく小さくして、平坦化効果を高める
ためである。
線層２０６間（左右）により形成される凹部を覆うよう
に、ＤＭＹ ＰＲ（ダミーフォトレジスト膜＝第１のレ
ジスト膜）２０９を、前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
２０８の上面の高さよりも高くなるように、例えば、膜
厚８３０ｎｍで成膜する。その後、前記１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜２０８及び前記第１のレジスト膜２０９を
覆うように、通常のレジスト膜２１０を、例えばスピン
コート法により、膜厚３５０ｎｍで成膜する。ここで、
ＤＭＹ ＰＲを成膜するのは、段差の大きい配線層間に
ダミーのレジスト膜を成膜することにより、レジスト膜
の上部段差をなるべく小さくして、平坦化効果を高める
ためである。
【０００８】次に、図５（ｃ）に示すように、レジスト
膜２０９，２１０を、前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
２０８の上面の高さとほぼ同じ高さになるまでエッチン
グする。このときのエッチングは、例えば以下に示すエ
ッチングの条件で行なわれる。
膜２０９，２１０を、前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
２０８の上面の高さとほぼ同じ高さになるまでエッチン
グする。このときのエッチングは、例えば以下に示すエ
ッチングの条件で行なわれる。
【０００９】（レジスト膜のエッチング条件） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００１０】続いて、残ったレジスト膜２０９、２１０
及び前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２０８を、配線層
上の前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２０８表面が現れ
るまでエッチングした後、残存するレジスト膜を除去す
る。このときのエッチングは、例えば、以下に示すエッ
チング条件で行われる。
及び前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２０８を、配線層
上の前記１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２０８表面が現れ
るまでエッチングした後、残存するレジスト膜を除去す
る。このときのエッチングは、例えば、以下に示すエッ
チング条件で行われる。
【００１１】（１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜及びレジス
ト膜のエッチング条件：１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜と
レジスト膜のエッチング選択比＝１．４） ＣＨＦ3 流量：４０ｓｃｃｍ ＣＦ4 流量：６５ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：９００Ｗ
ト膜のエッチング条件：１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜と
レジスト膜のエッチング選択比＝１．４） ＣＨＦ3 流量：４０ｓｃｃｍ ＣＦ4 流量：６５ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：９００Ｗ
【００１２】その後、図５（ｄ）に示すように、１Ｏ3
−ＴＥＯＳ−ＮＳＧ膜２０８及び前記１ＰＴＥＯＳ膜
（配線層上）２０７上に、例えば、ＴＥＯＳガスを用い
るプラズマＣＶＤ法等により、第２の絶縁膜（以下、
「２ＰＴＥＯＳ膜」と略す）２１１を形成する。さら
に、該第２の絶縁膜２１１上に、例えばオゾン−ＴＥＯ
Ｓガスを用いた常圧ＣＶＤ法により、酸化シリコン膜２
１２（以下、「２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜」と略す）
からなる第３の絶縁膜２１２、及び該第３の絶縁膜２１
２上に、例えば、ＴＥＯＳガスを用いるプラズマＣＶＤ
法等により、第４の絶縁膜２１３（３ＰＴＥＯＳ膜）を
形成する。
−ＴＥＯＳ−ＮＳＧ膜２０８及び前記１ＰＴＥＯＳ膜
（配線層上）２０７上に、例えば、ＴＥＯＳガスを用い
るプラズマＣＶＤ法等により、第２の絶縁膜（以下、
「２ＰＴＥＯＳ膜」と略す）２１１を形成する。さら
に、該第２の絶縁膜２１１上に、例えばオゾン−ＴＥＯ
Ｓガスを用いた常圧ＣＶＤ法により、酸化シリコン膜２
１２（以下、「２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜」と略す）
からなる第３の絶縁膜２１２、及び該第３の絶縁膜２１
２上に、例えば、ＴＥＯＳガスを用いるプラズマＣＶＤ
法等により、第４の絶縁膜２１３（３ＰＴＥＯＳ膜）を
形成する。
【００１３】このように、エッチバック工程の後に、２
ＰＴＥＯＳ膜２１１／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２１
２／３ＰＴＥＯＳ膜２１３の３層からなる絶縁膜を形成
するのは、以下の理由による。
ＰＴＥＯＳ膜２１１／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２１
２／３ＰＴＥＯＳ膜２１３の３層からなる絶縁膜を形成
するのは、以下の理由による。
【００１４】即ち、オゾンガスとＴＥＯＳを用いる常圧
ＣＶＤ法は、成膜速度が遅く、配線間の凹部のような溝
部の埋め込み被覆性に優れている。一方、プラズマＣＶ
Ｄ法は、減圧下で行うため、ガス濃度が広い範囲で均一
になり、均一な膜厚の絶縁膜を成膜することができる。
ＣＶＤ法は、成膜速度が遅く、配線間の凹部のような溝
部の埋め込み被覆性に優れている。一方、プラズマＣＶ
Ｄ法は、減圧下で行うため、ガス濃度が広い範囲で均一
になり、均一な膜厚の絶縁膜を成膜することができる。
【００１５】従って、配線層との境界部はプラズマＣＶ
Ｄ法により均一な膜厚の酸化シリコン膜で成膜し、その
上部をオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により酸
化シリコン膜を成膜することにより、より層間絶縁膜の
平坦化効果を高めるることができるからである。
Ｄ法により均一な膜厚の酸化シリコン膜で成膜し、その
上部をオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により酸
化シリコン膜を成膜することにより、より層間絶縁膜の
平坦化効果を高めるることができるからである。
【００１６】以上の処理により、計５層からなる酸化シ
リコン系絶縁膜からなる層間絶縁膜の形成工程が終了す
る。その後は、該層間絶縁膜上に図示しない第２の配線
層（上層配線）を形成すること等により、所望の半導体
装置を製造することができる。
リコン系絶縁膜からなる層間絶縁膜の形成工程が終了す
る。その後は、該層間絶縁膜上に図示しない第２の配線
層（上層配線）を形成すること等により、所望の半導体
装置を製造することができる。
【００１７】本発明に関連するものとして、特開平４−
１６７４２９号公報には、半導体基板と、前記半導体基
板の上に形成された凹凸パターンと、前記凹凸パターン
の表面を被覆するように、前記半導体基板の上に形成さ
れた耐クラック性に優れる第１のシリコン酸化膜と、前
記第１のシリコン酸化膜の表面に存在する凹部を埋め、
かつ前記凹凸パターンを覆うように、前記第１のシリコ
ン酸化膜の上に堆積されたステップカバレッジに優れる
第２のシリコン酸化膜と、前記第２のシリコン酸化膜の
表面を平坦化するために、前記第２のシリコン酸化膜の
表面に存在する凹部に埋め込まれた埋め込み特性に優れ
る第３のシリコン酸化膜と、前記第２のシリコン酸化膜
および前記第３のシリコン酸化膜を含む前記半導体基板
の上に形成された第４のシリコン酸化膜と、を備えた半
導体装置が記載されている。
１６７４２９号公報には、半導体基板と、前記半導体基
板の上に形成された凹凸パターンと、前記凹凸パターン
の表面を被覆するように、前記半導体基板の上に形成さ
れた耐クラック性に優れる第１のシリコン酸化膜と、前
記第１のシリコン酸化膜の表面に存在する凹部を埋め、
かつ前記凹凸パターンを覆うように、前記第１のシリコ
ン酸化膜の上に堆積されたステップカバレッジに優れる
第２のシリコン酸化膜と、前記第２のシリコン酸化膜の
表面を平坦化するために、前記第２のシリコン酸化膜の
表面に存在する凹部に埋め込まれた埋め込み特性に優れ
る第３のシリコン酸化膜と、前記第２のシリコン酸化膜
および前記第３のシリコン酸化膜を含む前記半導体基板
の上に形成された第４のシリコン酸化膜と、を備えた半
導体装置が記載されている。
【００１８】そして、そこには、耐クラック性に優れる
シリコン酸化膜として、ＴＥＯＳを用いるプラズマＣＶ
Ｄ法により形成される酸化膜が、また、埋め込み特性
（ステップカバレッジ）に優れるものとして、ＴＥＯＳ
−オゾンを用いる常圧ＣＶＤ法により形成される酸化膜
が例示されている。
シリコン酸化膜として、ＴＥＯＳを用いるプラズマＣＶ
Ｄ法により形成される酸化膜が、また、埋め込み特性
（ステップカバレッジ）に優れるものとして、ＴＥＯＳ
−オゾンを用いる常圧ＣＶＤ法により形成される酸化膜
が例示されている。
【００１９】
【発明が解決しようとする課題】上記した方法は、段差
上に被覆した絶縁膜上に、（１）先ず、段差の大きい配
線層間の凹部にダミーの第１のレジスト膜と、配線層上
に第２のレジスト膜の２種類のレジスト膜を成膜する、
（２）その後、レジスト膜を絶縁膜の高さまでエッチン
グしたのち、絶縁膜とレジスト膜とを、絶縁膜のエッチ
ング速度がレジスト膜のエッチング速度よりもやや大き
くなる条件で全面をエッチバックする（以上（１）及び
（２）の工程を「エッチバック工程」という。）、
（３）さらに、上層にプラズマＣＶＤ法により形成され
る酸化シリコン膜とオゾン−ＴＥＯＳから形成される酸
化シリコン膜とを積層することにより、ウェハー表面の
平坦化効果を向上させるものである。即ち、このような
工夫により微細な多層配線構造を有する信頼性の高い半
導体装置を得ようとする方法である。
上に被覆した絶縁膜上に、（１）先ず、段差の大きい配
線層間の凹部にダミーの第１のレジスト膜と、配線層上
に第２のレジスト膜の２種類のレジスト膜を成膜する、
（２）その後、レジスト膜を絶縁膜の高さまでエッチン
グしたのち、絶縁膜とレジスト膜とを、絶縁膜のエッチ
ング速度がレジスト膜のエッチング速度よりもやや大き
くなる条件で全面をエッチバックする（以上（１）及び
（２）の工程を「エッチバック工程」という。）、
（３）さらに、上層にプラズマＣＶＤ法により形成され
る酸化シリコン膜とオゾン−ＴＥＯＳから形成される酸
化シリコン膜とを積層することにより、ウェハー表面の
平坦化効果を向上させるものである。即ち、このような
工夫により微細な多層配線構造を有する信頼性の高い半
導体装置を得ようとする方法である。
【００２０】しかしながら、０．３５μｍルール以下の
ような微細な配線構造を有する半導体デバイスの製造に
おいては、上記した方法によれば、前記エッチッバック
工程において、図５（ｄ）に示すように、１Ｏ3 −ＴＥ
ＯＳ−ＮＳＧ膜２０８の先端部に、尖ったツノ状の突起
Ａが発生する場合がある。
ような微細な配線構造を有する半導体デバイスの製造に
おいては、上記した方法によれば、前記エッチッバック
工程において、図５（ｄ）に示すように、１Ｏ3 −ＴＥ
ＯＳ−ＮＳＧ膜２０８の先端部に、尖ったツノ状の突起
Ａが発生する場合がある。
【００２１】さらに、図５（ｅ）に示すように、その上
層に２ＰＴＥＯＳ膜２１１／２Ｏ3−ＴＥＯＳ−ＮＳＧ
膜２１２／３ＰＴＥＯＳ膜２１３の３層からなる絶縁膜
をした場合に、２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２１２にク
ラックＢが発生する場合がある。
層に２ＰＴＥＯＳ膜２１１／２Ｏ3−ＴＥＯＳ−ＮＳＧ
膜２１２／３ＰＴＥＯＳ膜２１３の３層からなる絶縁膜
をした場合に、２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜２１２にク
ラックＢが発生する場合がある。
【００２２】従来の製造方法により半導体装置を製造し
た場合に、クラックが発生した状態のＳＥＭ写真を図６
（ｂ）に示す。
た場合に、クラックが発生した状態のＳＥＭ写真を図６
（ｂ）に示す。
【００２３】このツノ状の突起Ａは、２ＰＴＥＯＳ膜２
１２上に形成するレジスト膜の高さと、エッチバック時
における２ＰＴＥＯＳ膜２１２とレジスト膜２０９，２
１０のエッチングの選択比の違い（即ち、レジスト膜の
エッチング速度が、酸化シリコン膜のエッチング速度よ
り若干遅い）に起因して発生するものである。
１２上に形成するレジスト膜の高さと、エッチバック時
における２ＰＴＥＯＳ膜２１２とレジスト膜２０９，２
１０のエッチングの選択比の違い（即ち、レジスト膜の
エッチング速度が、酸化シリコン膜のエッチング速度よ
り若干遅い）に起因して発生するものである。
【００２４】また、クラックＢは、（１）上述したよう
に、Ｏ3 −ＴＥＯＳ−ＮＳＧ膜は、埋め込み特性に優れ
るものの、耐クラック性に乏しいものであること（即
ち、クラックが発生しやすい性質を持つ）、及び（２）
前記ツノ状突起Ａの存在により、その上層に形成される
２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜／３ＰＥ
ＴＥＯＳ膜の３層からなる絶縁膜の段差部における形状
が急峻となっていることに、起因して発生すると考えら
れる。
に、Ｏ3 −ＴＥＯＳ−ＮＳＧ膜は、埋め込み特性に優れ
るものの、耐クラック性に乏しいものであること（即
ち、クラックが発生しやすい性質を持つ）、及び（２）
前記ツノ状突起Ａの存在により、その上層に形成される
２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜／３ＰＥ
ＴＥＯＳ膜の３層からなる絶縁膜の段差部における形状
が急峻となっていることに、起因して発生すると考えら
れる。
【００２５】層間絶縁膜中にこのようなクラックが発生
することになれば、半導体製品として、形状欠陥、製品
の信頼性低下等が問題となる。
することになれば、半導体製品として、形状欠陥、製品
の信頼性低下等が問題となる。
【００２６】そこで、本発明はかかる問題点を解決し
て、複数の配線層等の導電層と複数の絶縁膜からなる絶
縁膜を有する半導体装置の製造方法において、上層絶縁
膜のクラック発生の原因となる下層絶縁膜にツノ状の突
起の発生を防止して、平坦な層間絶縁膜を形成する工程
を有する半導体装置の製造方法、及び該半導体装置を提
供することを目的とする。
て、複数の配線層等の導電層と複数の絶縁膜からなる絶
縁膜を有する半導体装置の製造方法において、上層絶縁
膜のクラック発生の原因となる下層絶縁膜にツノ状の突
起の発生を防止して、平坦な層間絶縁膜を形成する工程
を有する半導体装置の製造方法、及び該半導体装置を提
供することを目的とする。
【００２７】
【課題を解決するための手段】上記課題を解決すべく鋭
意研究した結果、本発明者は、エッチバック工程の後に
形成する２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
／３ＰＴＥＯＳ膜の３層からなる従来の絶縁膜に替え
て、２ＰＴＥＯＳ膜／３ＰＴＥＯＳ膜の２層からなる絶
縁膜を形成する（２ＰＴＥＯＳ膜の膜厚を厚くする）こ
とにより、上記課題を解決できることを見い出し、本発
明（第１の本発明）を完成するに至った。
意研究した結果、本発明者は、エッチバック工程の後に
形成する２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜
／３ＰＴＥＯＳ膜の３層からなる従来の絶縁膜に替え
て、２ＰＴＥＯＳ膜／３ＰＴＥＯＳ膜の２層からなる絶
縁膜を形成する（２ＰＴＥＯＳ膜の膜厚を厚くする）こ
とにより、上記課題を解決できることを見い出し、本発
明（第１の本発明）を完成するに至った。
【００２８】即ち、本発明は、同一平面上の隣接した位
置に形成された導電層の上に、絶縁膜を形成して半導体
装置を製造する方法において、前記同一平面上の隣接す
る導電層の上に、第１の絶縁膜を形成する工程と、前記
第１の絶縁膜の上に、耐クラック性を有する第２の絶縁
膜を形成する工程と、前記第２の絶縁膜上に、第３の絶
縁膜を形成する工程とを有することを特徴とする、半導
体装置の製造方法を提供する。
置に形成された導電層の上に、絶縁膜を形成して半導体
装置を製造する方法において、前記同一平面上の隣接す
る導電層の上に、第１の絶縁膜を形成する工程と、前記
第１の絶縁膜の上に、耐クラック性を有する第２の絶縁
膜を形成する工程と、前記第２の絶縁膜上に、第３の絶
縁膜を形成する工程とを有することを特徴とする、半導
体装置の製造方法を提供する。
【００２９】前記本発明の半導体装置の製造方法におい
て、前記第１の絶縁膜を形成する工程は、オゾンとテト
ラエトキシシラン（以下、「ＴＥＯＳ」という。）ガス
を用いた常圧Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ（以下、「ＣＶＤ」という。）法によ
り、酸化シリコン膜（以下、「１Ｏ3 −ＴＥＯＳ−ＮＳ
Ｇ膜」と略す）を形成する工程であるのが好ましい。
て、前記第１の絶縁膜を形成する工程は、オゾンとテト
ラエトキシシラン（以下、「ＴＥＯＳ」という。）ガス
を用いた常圧Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐ
ｏｓｉｔｉｏｎ（以下、「ＣＶＤ」という。）法によ
り、酸化シリコン膜（以下、「１Ｏ3 −ＴＥＯＳ−ＮＳ
Ｇ膜」と略す）を形成する工程であるのが好ましい。
【００３０】前記本発明の半導体装置の製造方法におい
て、前記耐クラック性を有する第２の絶縁膜を形成する
工程は、ＴＥＯＳガスを用いるプラズマＣＶＤ法によ
り、酸化シリコン膜を形成する工程を有するのが好まし
い。
て、前記耐クラック性を有する第２の絶縁膜を形成する
工程は、ＴＥＯＳガスを用いるプラズマＣＶＤ法によ
り、酸化シリコン膜を形成する工程を有するのが好まし
い。
【００３１】前記耐クラック性を有する第２の絶縁膜を
形成する工程は、より好ましくは、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により、酸化シリコン膜（以下、「２Ｐ
ＴＥＯＳ膜」と略す）を膜厚９００ｎｍ〜１２００ｎｍ
で形成する工程を有するのがより好ましい。
形成する工程は、より好ましくは、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により、酸化シリコン膜（以下、「２Ｐ
ＴＥＯＳ膜」と略す）を膜厚９００ｎｍ〜１２００ｎｍ
で形成する工程を有するのがより好ましい。
【００３２】前記本発明の半導体装置の製造方法におい
て、前記第３の絶縁膜を形成する工程は、ＴＥＯＳを用
いるプラズマＣＶＤ法により、酸化シリコン膜（以下、
「３ＰＴＥＯＳ膜」と略す）を形成する工程を有するの
が好ましい。
て、前記第３の絶縁膜を形成する工程は、ＴＥＯＳを用
いるプラズマＣＶＤ法により、酸化シリコン膜（以下、
「３ＰＴＥＯＳ膜」と略す）を形成する工程を有するの
が好ましい。
【００３３】前記本発明の半導体装置の製造方法におい
て、前記導電層としては、アルミニウム、アルミニウム
合金、銅、銅合金、タングステン、タングステン合金又
はこれらの組み合わせからなる配線層であるのが好まし
い。
て、前記導電層としては、アルミニウム、アルミニウム
合金、銅、銅合金、タングステン、タングステン合金又
はこれらの組み合わせからなる配線層であるのが好まし
い。
【００３４】また、本発明者は、２ＰＴＥＯＳ膜／３Ｐ
ＴＥＯＳ膜の２層からなる絶縁膜を形成することに加
え、上記従来の製造工程におけるエッチバック工程に改
良を加えることにより、上層絶縁膜のクラック発生の原
因となる下層絶縁膜にツノ状の突起の発生を防止して、
かつクラックの発生を完全に防止して、平坦な層間絶縁
膜を形成することができることを見い出しだ（第２の本
発明）。
ＴＥＯＳ膜の２層からなる絶縁膜を形成することに加
え、上記従来の製造工程におけるエッチバック工程に改
良を加えることにより、上層絶縁膜のクラック発生の原
因となる下層絶縁膜にツノ状の突起の発生を防止して、
かつクラックの発生を完全に防止して、平坦な層間絶縁
膜を形成することができることを見い出しだ（第２の本
発明）。
【００３５】即ち、前記第２の本発明は、同一平面上の
隣接した位置に形成された導電層の上に、絶縁膜を形成
して半導体装置を製造する方法において、前記同一平面
上の隣接する導電層の上に、第１の絶縁膜を形成する工
程と、前記同一平面上の隣接する導電層の間の凹部にお
ける前記第１の絶縁膜の上に、前記第１の絶縁膜より高
く第１のレジスト膜を形成する工程と、前記第１のレジ
スト膜の高さと同程度まで、前記第１のレジスト膜及び
前記第１の絶縁膜の上に第２のレジスト膜を形成する工
程と、前記第１のレジスト膜を、前記導電層の上の前記
第１の絶縁膜の高さより幾分低くなるまで、かつ、前記
第２のレジスト膜がほぼ除去されるまで前記第１および
第２のレジスト膜をエッチングする第１のエッチング工
程と、残った前記第１および第２のレジスト膜を除去
し、前記同一平面上に隣接する導電層の間の凹部の前記
第１の絶縁膜を除く他の部分の前記第１の絶縁膜が除去
されるまでエッチングする第２のエッチング工程と、耐
クラック性を有する第２の絶縁膜を全面に形成する工程
と、前記第２の絶縁膜上に、第３の絶縁膜を形成する工
程とを有する半導体装置の製造方法を提供する。
隣接した位置に形成された導電層の上に、絶縁膜を形成
して半導体装置を製造する方法において、前記同一平面
上の隣接する導電層の上に、第１の絶縁膜を形成する工
程と、前記同一平面上の隣接する導電層の間の凹部にお
ける前記第１の絶縁膜の上に、前記第１の絶縁膜より高
く第１のレジスト膜を形成する工程と、前記第１のレジ
スト膜の高さと同程度まで、前記第１のレジスト膜及び
前記第１の絶縁膜の上に第２のレジスト膜を形成する工
程と、前記第１のレジスト膜を、前記導電層の上の前記
第１の絶縁膜の高さより幾分低くなるまで、かつ、前記
第２のレジスト膜がほぼ除去されるまで前記第１および
第２のレジスト膜をエッチングする第１のエッチング工
程と、残った前記第１および第２のレジスト膜を除去
し、前記同一平面上に隣接する導電層の間の凹部の前記
第１の絶縁膜を除く他の部分の前記第１の絶縁膜が除去
されるまでエッチングする第２のエッチング工程と、耐
クラック性を有する第２の絶縁膜を全面に形成する工程
と、前記第２の絶縁膜上に、第３の絶縁膜を形成する工
程とを有する半導体装置の製造方法を提供する。
【００３６】前記半導体装置の製造方法においては、前
記残った前記第１および第２のレジスト膜を除去し、前
記同一平面上に隣接する導電層の間の凹部の前記第１の
絶縁膜を除く他の部分の前記第１の絶縁膜が除去される
までエッチングする第２のエッチング工程は、前記第１
及び第２のレジスト膜のエッチングレートが、前記第１
の絶縁膜のエッチングレートと略等しいか、前記レジス
ト膜のエッチングレートが前記第１の絶縁膜のエッチン
グレートより高い条件で、前記第１および第２のレジス
ト膜と前記第１の絶縁膜とを、前記同一平面上に隣接す
る導電層の間の凹部の前記第１の絶縁膜を除く他の部分
の前記第１の絶縁膜が除去されるまでエッチングする工
程を有するのが好ましい。
記残った前記第１および第２のレジスト膜を除去し、前
記同一平面上に隣接する導電層の間の凹部の前記第１の
絶縁膜を除く他の部分の前記第１の絶縁膜が除去される
までエッチングする第２のエッチング工程は、前記第１
及び第２のレジスト膜のエッチングレートが、前記第１
の絶縁膜のエッチングレートと略等しいか、前記レジス
ト膜のエッチングレートが前記第１の絶縁膜のエッチン
グレートより高い条件で、前記第１および第２のレジス
ト膜と前記第１の絶縁膜とを、前記同一平面上に隣接す
る導電層の間の凹部の前記第１の絶縁膜を除く他の部分
の前記第１の絶縁膜が除去されるまでエッチングする工
程を有するのが好ましい。
【００３７】また、前記半導体装置の製造方法におい
て、導電層、第１の絶縁膜、耐クラック性を有する第２
の絶縁膜及び第３の絶縁膜としては、前記第１の発明の
ところで列記したものと同様のものを好ましく用いるこ
とができる。
て、導電層、第１の絶縁膜、耐クラック性を有する第２
の絶縁膜及び第３の絶縁膜としては、前記第１の発明の
ところで列記したものと同様のものを好ましく用いるこ
とができる。
【００３８】上述したように、オゾンガスとＴＥＯＳを
用いる常圧ＣＶＤ法により形成される酸化シリコン膜
は、埋め込み特性に優れているものの、クラックが発生
しやすいという欠点がある。一方、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により形成される酸化シリコン膜にはそ
のような欠点がない。
用いる常圧ＣＶＤ法により形成される酸化シリコン膜
は、埋め込み特性に優れているものの、クラックが発生
しやすいという欠点がある。一方、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により形成される酸化シリコン膜にはそ
のような欠点がない。
【００３９】第１の本発明によれば、従来の製造工程に
おいて、エッチバック工程の後に形成する２ＰＴＥＯＳ
膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜／３ＰＴＥＯＳ膜の３
層からなる絶縁膜に替えて、２ＰＴＥＯＳ膜／３ＰＴＥ
ＯＳ膜の２層からなる絶縁膜を、２ＰＴＥＯＳ膜を従来
より膜厚を厚くして形成することにより、上層絶縁膜の
クラック発生の原因となる下層絶縁膜にツノ状の突起の
発生を防止して、かつクラックの発生のない平坦な層間
絶縁膜を形成することができる。
おいて、エッチバック工程の後に形成する２ＰＴＥＯＳ
膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜／３ＰＴＥＯＳ膜の３
層からなる絶縁膜に替えて、２ＰＴＥＯＳ膜／３ＰＴＥ
ＯＳ膜の２層からなる絶縁膜を、２ＰＴＥＯＳ膜を従来
より膜厚を厚くして形成することにより、上層絶縁膜の
クラック発生の原因となる下層絶縁膜にツノ状の突起の
発生を防止して、かつクラックの発生のない平坦な層間
絶縁膜を形成することができる。
【００４０】また、第２の本発明によれば、（１）上記
従来の製造工程におけるエッチバック工程に改良を加え
ること、即ち、第１及び第２のレジスト膜を形成した
後、前記第１のレジスト膜を、前記導電層の上の前記第
１の絶縁膜の高さより幾分低くなるまで、かつ、前記第
２のレジスト膜がほぼ除去されるまで前記第１および第
２のレジスト膜をエッチングすることにより、下層絶縁
膜にクラック発生の原因となるツノ状の突起の発生を極
力抑え、（２）かつ、その後に、耐クラック性に優れる
２ＰＴＥＯＳ膜／３ＰＴＥＯＳ膜の２層からなる絶縁膜
を形成することにより、上層絶縁膜にクラックが発生す
るのを完全に防止して、平坦で信頼性の極めて高い層間
絶縁膜を形成することができる。
従来の製造工程におけるエッチバック工程に改良を加え
ること、即ち、第１及び第２のレジスト膜を形成した
後、前記第１のレジスト膜を、前記導電層の上の前記第
１の絶縁膜の高さより幾分低くなるまで、かつ、前記第
２のレジスト膜がほぼ除去されるまで前記第１および第
２のレジスト膜をエッチングすることにより、下層絶縁
膜にクラック発生の原因となるツノ状の突起の発生を極
力抑え、（２）かつ、その後に、耐クラック性に優れる
２ＰＴＥＯＳ膜／３ＰＴＥＯＳ膜の２層からなる絶縁膜
を形成することにより、上層絶縁膜にクラックが発生す
るのを完全に防止して、平坦で信頼性の極めて高い層間
絶縁膜を形成することができる。
【００４１】またさらに、本発明は、上記半導体装置の
製造方法により製造される半導体装置を提供する（第３
の本発明）。即ち、第３の本発明は、半導体基板と、前
記半導体基板上に、同一平面上の隣接した位置に形成さ
れた複数の配線層と、前記同一平面上に隣接する複数の
配線層の上に形成された第１の絶縁膜と、前記第１の絶
縁膜の上に膜厚９００ｎｍ〜１２００ｎｍで形成され
た、耐クラック性を有する第２の絶縁膜と、前記第２の
絶縁膜上に形成された第３の絶縁膜を有する半導体装置
である。本発明の半導体装置は、耐クラック性に優れる
酸化シリコン膜を層間絶縁膜に用いているので、形状欠
陥がなく、信頼性の高いものである。
製造方法により製造される半導体装置を提供する（第３
の本発明）。即ち、第３の本発明は、半導体基板と、前
記半導体基板上に、同一平面上の隣接した位置に形成さ
れた複数の配線層と、前記同一平面上に隣接する複数の
配線層の上に形成された第１の絶縁膜と、前記第１の絶
縁膜の上に膜厚９００ｎｍ〜１２００ｎｍで形成され
た、耐クラック性を有する第２の絶縁膜と、前記第２の
絶縁膜上に形成された第３の絶縁膜を有する半導体装置
である。本発明の半導体装置は、耐クラック性に優れる
酸化シリコン膜を層間絶縁膜に用いているので、形状欠
陥がなく、信頼性の高いものである。
【００４２】
【発明の実施の形態】以下、本発明を詳細に説明する。
本発明は、狭い間隔で同一平面上の隣接した位置に形成
された導電層の上に、多層からなる絶縁膜を形成して半
導体装置を製造する方法に関する。以下においては、前
記第１〜第３の本発明を一緒にして説明するが、勿論、
第１の本発明のみでも本発明の十分な効果を得ることが
でき、また、第２の本発明によれば、より一層優れた本
発明の効果を得ることができる。
本発明は、狭い間隔で同一平面上の隣接した位置に形成
された導電層の上に、多層からなる絶縁膜を形成して半
導体装置を製造する方法に関する。以下においては、前
記第１〜第３の本発明を一緒にして説明するが、勿論、
第１の本発明のみでも本発明の十分な効果を得ることが
でき、また、第２の本発明によれば、より一層優れた本
発明の効果を得ることができる。
【００４３】本発明において、前記導電層は、半導体回
路が形成された半導体基板上に、絶縁膜を介してアルミ
ニウム、アルミニウム合金、銅、銅合金、タングステ
ン、タングステン合金又はこれらの組み合わせからなる
複数の配線層であるのが好ましい。
路が形成された半導体基板上に、絶縁膜を介してアルミ
ニウム、アルミニウム合金、銅、銅合金、タングステ
ン、タングステン合金又はこれらの組み合わせからなる
複数の配線層であるのが好ましい。
【００４４】前記導電層は、半導体回路が形成された半
導体基板上に、絶縁膜を介して、導電性物質をＣＶＤ
法、蒸着法、スパッタリング法等により堆積させたの
ち、レジスト膜を全面に成膜し、配線層等の導電層形成
のための所定のパターニングを行い、レジスト膜をマス
クにしたエッチングにより形成することができる。
導体基板上に、絶縁膜を介して、導電性物質をＣＶＤ
法、蒸着法、スパッタリング法等により堆積させたの
ち、レジスト膜を全面に成膜し、配線層等の導電層形成
のための所定のパターニングを行い、レジスト膜をマス
クにしたエッチングにより形成することができる。
【００４５】また、前記導電層は、前記導電性物質から
なる導電膜と前記導電膜の上に反射防止膜を有する配線
層等の導電層であるのも好ましい。該反射防止膜は、パ
ターニングの精度を向上させるために設けられるもので
あり、例えばＴｉＮからなる膜をスパッタリング法、Ｃ
ＶＤ法、蒸着法等により形成することができる。
なる導電膜と前記導電膜の上に反射防止膜を有する配線
層等の導電層であるのも好ましい。該反射防止膜は、パ
ターニングの精度を向上させるために設けられるもので
あり、例えばＴｉＮからなる膜をスパッタリング法、Ｃ
ＶＤ法、蒸着法等により形成することができる。
【００４６】さらに、前記導電層は、半導体回路が形成
された半導体基板上の絶縁膜上に密着層を介して形成さ
れるのも好ましい。密着層は、アルミニウム等の導電性
物質と酸化シリコン等の絶縁膜を構成する物質とが反応
して合金化するのを防止するために形成される。
された半導体基板上の絶縁膜上に密着層を介して形成さ
れるのも好ましい。密着層は、アルミニウム等の導電性
物質と酸化シリコン等の絶縁膜を構成する物質とが反応
して合金化するのを防止するために形成される。
【００４７】本発明においては、前記第１の絶縁膜を形
成する工程は、オゾンガス−ＴＥＯＳを用いる常圧ＣＶ
Ｄ法により、酸化シリコン膜（１Ｏ3 −ＴＥＯＳ−ＮＳ
Ｇ膜）を膜厚５００〜１２００ｎｍで形成する工程を有
するのが好ましい。
成する工程は、オゾンガス−ＴＥＯＳを用いる常圧ＣＶ
Ｄ法により、酸化シリコン膜（１Ｏ3 −ＴＥＯＳ−ＮＳ
Ｇ膜）を膜厚５００〜１２００ｎｍで形成する工程を有
するのが好ましい。
【００４８】また、前記第１の絶縁膜を形成する工程
は、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚２
００〜５００ｎｍの酸化シリコン膜（１ＰＴＥＯＳ膜）
を形成する工程と、オゾンガスとＴＥＯＳを用いる常圧
ＣＶＤ法により、膜厚５００〜１０００ｎｍの酸化シリ
コン膜（１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜）を形成する工程
を有するのがより好ましい。
は、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚２
００〜５００ｎｍの酸化シリコン膜（１ＰＴＥＯＳ膜）
を形成する工程と、オゾンガスとＴＥＯＳを用いる常圧
ＣＶＤ法により、膜厚５００〜１０００ｎｍの酸化シリ
コン膜（１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜）を形成する工程
を有するのがより好ましい。
【００４９】上記オゾンガスとＴＥＯＳを用いる常圧Ｃ
ＶＤ法は、成膜速度が遅く、配線間の凹部のような溝部
の埋め込み被覆性に優れている。一方、ＴＥＯＳを用い
るプラズマＣＶＤ法は、減圧下で行うため、ガス濃度が
広い範囲で均一になり、均一な膜厚の絶縁膜を成膜する
ことができる。従って、配線層との境界部はプラズマＣ
ＶＤ法により均一な膜厚の酸化シリコン膜で成膜し、そ
の上部をオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により
酸化シリコン膜を成膜することにより、より層間絶縁膜
の平坦化効果を高めることができる。
ＶＤ法は、成膜速度が遅く、配線間の凹部のような溝部
の埋め込み被覆性に優れている。一方、ＴＥＯＳを用い
るプラズマＣＶＤ法は、減圧下で行うため、ガス濃度が
広い範囲で均一になり、均一な膜厚の絶縁膜を成膜する
ことができる。従って、配線層との境界部はプラズマＣ
ＶＤ法により均一な膜厚の酸化シリコン膜で成膜し、そ
の上部をオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により
酸化シリコン膜を成膜することにより、より層間絶縁膜
の平坦化効果を高めることができる。
【００５０】本発明において、前記隣接する導電層の間
の凹部における前記第１の絶縁膜の上に、前記第２の絶
縁膜より高く第１のレジスト膜を形成する工程は、前記
隣接する導電層の間の凹部における前記第１の絶縁膜の
上に、前記第１の絶縁膜より高く、ダミーのレジスト膜
を、例えばスピンコート法等により、膜厚０．５〜１μ
ｍで成膜する工程である。
の凹部における前記第１の絶縁膜の上に、前記第２の絶
縁膜より高く第１のレジスト膜を形成する工程は、前記
隣接する導電層の間の凹部における前記第１の絶縁膜の
上に、前記第１の絶縁膜より高く、ダミーのレジスト膜
を、例えばスピンコート法等により、膜厚０．５〜１μ
ｍで成膜する工程である。
【００５１】前記ダミーのレジスト膜は、隣接する導電
層間の凹部に形成するのが好ましい。これは、導電層の
存在による基板表面の段差の影響をなるべくなくすこと
によって、被覆段差の少ないレジスト膜を成膜するため
である。
層間の凹部に形成するのが好ましい。これは、導電層の
存在による基板表面の段差の影響をなるべくなくすこと
によって、被覆段差の少ないレジスト膜を成膜するため
である。
【００５２】また、前記第１のレジスト膜の高さと同程
度まで、前記第１のレジスト膜および前記第２の絶縁膜
の上に第２のレジスト膜を形成する工程は、全面に第２
のレジスト膜を、例えばスピンコート法により、膜厚
０．２〜０．５μｍで成膜するのが好ましい。
度まで、前記第１のレジスト膜および前記第２の絶縁膜
の上に第２のレジスト膜を形成する工程は、全面に第２
のレジスト膜を、例えばスピンコート法により、膜厚
０．２〜０．５μｍで成膜するのが好ましい。
【００５３】本発明において、前記第１のレジスト膜を
前記導電層の上の前記第１の絶縁膜の高さより幾分低く
なるまで、かつ、前記第２のレジスト膜がほぼ除去され
るまで前記第１および第２のレジスト膜をエッチングす
る第１のエッチング工程は、例えば、アルゴン等の不活
性ガスで希釈した酸素ガスをエッチングガスとして用
い、１００〜５００ｍＴｏｒｒ程度の圧力下で、エッチ
ングを行なう工程を有する。好ましいエッチング条件の
具体例を以下に示す。
前記導電層の上の前記第１の絶縁膜の高さより幾分低く
なるまで、かつ、前記第２のレジスト膜がほぼ除去され
るまで前記第１および第２のレジスト膜をエッチングす
る第１のエッチング工程は、例えば、アルゴン等の不活
性ガスで希釈した酸素ガスをエッチングガスとして用
い、１００〜５００ｍＴｏｒｒ程度の圧力下で、エッチ
ングを行なう工程を有する。好ましいエッチング条件の
具体例を以下に示す。
【００５４】レジスト膜のエッチング条件： Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００５５】この工程は、前記第１のレジスト膜を前記
導電層の上の前記第１の絶縁膜の高さより幾分低くなる
まで、かつ、前記第２のレジスト膜がほぼ除去されるま
で前記第１および第２のレジスト膜をオーバーエッチン
グする工程を有することを特徴とする。オーバーエッチ
ングする量は、配線層等の導電層の高さ、導電層間の距
離等により決定されるものであるが、オーバーエッチン
グ量は、エッチングの時間を調節することにより定める
ことができる。
導電層の上の前記第１の絶縁膜の高さより幾分低くなる
まで、かつ、前記第２のレジスト膜がほぼ除去されるま
で前記第１および第２のレジスト膜をオーバーエッチン
グする工程を有することを特徴とする。オーバーエッチ
ングする量は、配線層等の導電層の高さ、導電層間の距
離等により決定されるものであるが、オーバーエッチン
グ量は、エッチングの時間を調節することにより定める
ことができる。
【００５６】次に、残存する前記第１及び第２のレジス
ト膜を除去し、前記隣接する導電層の間の凹部の前記第
１の絶縁膜を除く他の部分の前記第１の絶縁膜が除去さ
れるまでエッチングする第２のエッチング工程は、前記
第１および第２のレジスト膜のエッチングレートが、前
記第１の絶縁膜のエッチングレートと略等しいか、前記
レジスト膜のエッチングレートが前記第１の絶縁膜のエ
ッチングレートより高い条件で、前記第１および第２の
レジスト膜と前記第１の絶縁膜とを、前記隣接する導電
層の間の凹部の前記第１の絶縁膜を除く他の部分の前記
第１の絶縁膜が除去されるまでエッチングする工程を有
する。
ト膜を除去し、前記隣接する導電層の間の凹部の前記第
１の絶縁膜を除く他の部分の前記第１の絶縁膜が除去さ
れるまでエッチングする第２のエッチング工程は、前記
第１および第２のレジスト膜のエッチングレートが、前
記第１の絶縁膜のエッチングレートと略等しいか、前記
レジスト膜のエッチングレートが前記第１の絶縁膜のエ
ッチングレートより高い条件で、前記第１および第２の
レジスト膜と前記第１の絶縁膜とを、前記隣接する導電
層の間の凹部の前記第１の絶縁膜を除く他の部分の前記
第１の絶縁膜が除去されるまでエッチングする工程を有
する。
【００５７】この工程は、より好ましくは前記第１の絶
縁膜のエッチングレートと前記レジスト膜のエッチング
レートとの比が、０．７〜１．０となるエッチング条件
で、前記レジスト膜および前記第２の絶縁膜をエッチン
グする工程である。
縁膜のエッチングレートと前記レジスト膜のエッチング
レートとの比が、０．７〜１．０となるエッチング条件
で、前記レジスト膜および前記第２の絶縁膜をエッチン
グする工程である。
【００５８】例えば、アルゴン等の不活性ガスで希釈し
たＣＨＦ3 −ＣＦ4 混合ガスをエッチングガスとして用
い、１〜５Ｔｏｒｒ程度の圧力下で、前記第１および第
２のレジスト膜と前記第２の絶縁膜をエッチングするこ
とができる。
たＣＨＦ3 −ＣＦ4 混合ガスをエッチングガスとして用
い、１〜５Ｔｏｒｒ程度の圧力下で、前記第１および第
２のレジスト膜と前記第２の絶縁膜をエッチングするこ
とができる。
【００５９】一般的には、ＣＨＦ3 −ＣＦ4 混合ガスを
エッチングガスとして用る場合においては、ＣＨＦ3 の
混合割合を低くした方が、レジスト膜のエッチングレー
トがＴＥＯＳ酸化膜のエッチングレートより高くなる傾
向がある。また、この選択比は、エッチング時のＲＦ電
力（ＲＦ Ｐｏｗｅｒ）にも依存している。
エッチングガスとして用る場合においては、ＣＨＦ3 の
混合割合を低くした方が、レジスト膜のエッチングレー
トがＴＥＯＳ酸化膜のエッチングレートより高くなる傾
向がある。また、この選択比は、エッチング時のＲＦ電
力（ＲＦ Ｐｏｗｅｒ）にも依存している。
【００６０】より具体的には、例えば、以下に示すよう
なエッチング条件が挙げられる。 （エッチング条件１） Ｏ3 −ＴＥＯＳ−ＮＳＧ膜：レジスト膜のエッチング
（選択比＝１．０）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：６００Ｗ
なエッチング条件が挙げられる。 （エッチング条件１） Ｏ3 −ＴＥＯＳ−ＮＳＧ膜：レジスト膜のエッチング
（選択比＝１．０）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：６００Ｗ
【００６１】（エッチング条件２） Ｏ3 −ＴＥＯＳ−ＮＳＧ膜：ＴＥＯＳ及びレジスト膜の
エッチング（選択比＝０．８６）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
エッチング（選択比＝０．８６）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
【００６２】このようなエッチング条件を選択すること
により、従来問題とされてきたツノ状突起（前掲図５
（ｄ）参照）の生成を効果的に防止することが可能とな
る。
により、従来問題とされてきたツノ状突起（前掲図５
（ｄ）参照）の生成を効果的に防止することが可能とな
る。
【００６３】次いで、上層全面に、耐クラック性を有す
る第２の絶縁膜を、膜厚９００〜１２００ｎｍで形成す
る。この第２の絶縁膜は、例えば、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により成膜することができる（２ＰＴＥ
ＯＳ膜）。
る第２の絶縁膜を、膜厚９００〜１２００ｎｍで形成す
る。この第２の絶縁膜は、例えば、ＴＥＯＳを用いるプ
ラズマＣＶＤ法により成膜することができる（２ＰＴＥ
ＯＳ膜）。
【００６４】次いで、前記第２の絶縁膜の上に第３の絶
縁膜を、膜厚７００〜１２００ｎｍで形成する。第３の
絶縁膜は、例えば、ＴＥＯＳ、リン化合物とＴＥＯＳ、
リン化合物、ホウ素化合物及びＴＥＯＳ系のガスを用い
る、プラズマＣＶＤ法により形成することができる。
縁膜を、膜厚７００〜１２００ｎｍで形成する。第３の
絶縁膜は、例えば、ＴＥＯＳ、リン化合物とＴＥＯＳ、
リン化合物、ホウ素化合物及びＴＥＯＳ系のガスを用い
る、プラズマＣＶＤ法により形成することができる。
【００６５】上記第２の絶縁膜は耐クラック性を有す
る。従来、２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ
膜／３ＰＴＥＯＳ膜の３層からなる絶縁膜を形成してい
たのに替えて、厚い膜厚、好ましくは、膜厚９００〜１
２００ｎｍの２ＰＴＥＯＳ膜及び３ＰＴＥＯＳ膜の２層
からなる絶縁膜を形成するものである。
る。従来、２ＰＴＥＯＳ膜／２Ｏ3 −ＴＥＯＳ−ＮＳＧ
膜／３ＰＴＥＯＳ膜の３層からなる絶縁膜を形成してい
たのに替えて、厚い膜厚、好ましくは、膜厚９００〜１
２００ｎｍの２ＰＴＥＯＳ膜及び３ＰＴＥＯＳ膜の２層
からなる絶縁膜を形成するものである。
【００６６】なお、本発明においては、前記第３の絶縁
膜を形成した後、加熱処理を施すことにより、より平坦
な層間絶縁膜を形成することも好ましい。
膜を形成した後、加熱処理を施すことにより、より平坦
な層間絶縁膜を形成することも好ましい。
【００６７】以上の処理を施すことにより、従来問題と
なっていたエッチバックの際に第２の絶縁膜の先端部に
おけるツノ状突起の生成を効果的に抑制でき、また、エ
ッチバック工程の後に形成する上層絶縁膜にクラックが
発生するのを完全に防止することが可能となる。
なっていたエッチバックの際に第２の絶縁膜の先端部に
おけるツノ状突起の生成を効果的に抑制でき、また、エ
ッチバック工程の後に形成する上層絶縁膜にクラックが
発生するのを完全に防止することが可能となる。
【００６８】従って、本発明の半導体装置の製造方法に
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
【００６９】
【実施例】以下、本発明の半導体装置の製造方法を実施
例により、更に詳細に説明する。 実施例１ 図３（ｆ）に示すのは、図示しない半導体回路が形成さ
れた半導体基板１０１上に、絶縁層１０２及び密着層１
０３を介して、導電膜１０４とその上層に反射防止膜１
０５とからなる配線層１０６が形成され、さらに上層に
第１の絶縁膜１０７、第２の絶縁膜１０８、第３の絶縁
膜１１１および第４の絶縁膜１１２が順次積層された構
造の半導体装置の断面図である。
例により、更に詳細に説明する。 実施例１ 図３（ｆ）に示すのは、図示しない半導体回路が形成さ
れた半導体基板１０１上に、絶縁層１０２及び密着層１
０３を介して、導電膜１０４とその上層に反射防止膜１
０５とからなる配線層１０６が形成され、さらに上層に
第１の絶縁膜１０７、第２の絶縁膜１０８、第３の絶縁
膜１１１および第４の絶縁膜１１２が順次積層された構
造の半導体装置の断面図である。
【００７０】以下、図３（ｆ）に至るまでの製造工程を
詳細に説明する。先ず、図１（ａ）に示すように、図示
しない半導体回路が形成された半導体基板１０１上に、
酸化シリコン膜等の絶縁膜１０２を、例えば、ＴＥＯＳ
を用いるＣＶＤ法により成膜する。次いで、予め、窒化
チタニウム（ＴｉＮ）等の密着メタルからなる密着層１
０３を形成したのち、アルミニウム等の配線材料をスパ
ッタリング法、蒸着法、ＣＶＤ法等により全面に堆積さ
せる。さらに、その上層にチタニウム等からなる反射防
止膜１０５を形成する。密着層１０３は、配線材料と下
層の絶縁膜材料とが合金化するのを防止するために好ま
しく設けられる。また、反射防止膜は、後のレジストを
用いるパターニングの精度を向上させるために設けられ
る。
詳細に説明する。先ず、図１（ａ）に示すように、図示
しない半導体回路が形成された半導体基板１０１上に、
酸化シリコン膜等の絶縁膜１０２を、例えば、ＴＥＯＳ
を用いるＣＶＤ法により成膜する。次いで、予め、窒化
チタニウム（ＴｉＮ）等の密着メタルからなる密着層１
０３を形成したのち、アルミニウム等の配線材料をスパ
ッタリング法、蒸着法、ＣＶＤ法等により全面に堆積さ
せる。さらに、その上層にチタニウム等からなる反射防
止膜１０５を形成する。密着層１０３は、配線材料と下
層の絶縁膜材料とが合金化するのを防止するために好ま
しく設けられる。また、反射防止膜は、後のレジストを
用いるパターニングの精度を向上させるために設けられ
る。
【００７１】その後、図示しないレジスト膜を成膜した
後、配線層形成のための所定のパターニングを行い、フ
ォトエッチングの技術により配線層１０６を形成する。
後、配線層形成のための所定のパターニングを行い、フ
ォトエッチングの技術により配線層１０６を形成する。
【００７２】次いで、図１（ｂ）に示すように、１ＰＴ
ＥＯＳ膜１０７を成膜する。１ＰＴＥＯＳ膜１０７は、
例えば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜
厚３００ｎｍで成膜することができる。続いて、例え
ば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により、１
Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８を膜厚７００ｎｍで全
面に成膜する。以上のようにして、１ＰＴＥＯＳ膜１０
７及び１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８の２層からな
る第１の絶縁膜を形成する。
ＥＯＳ膜１０７を成膜する。１ＰＴＥＯＳ膜１０７は、
例えば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜
厚３００ｎｍで成膜することができる。続いて、例え
ば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により、１
Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８を膜厚７００ｎｍで全
面に成膜する。以上のようにして、１ＰＴＥＯＳ膜１０
７及び１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８の２層からな
る第１の絶縁膜を形成する。
【００７３】次に、図２（ｃ）に示すように、２つの配
線層１０６間の基板表面が凹部の部分に、第１のレジス
ト膜（ＤＭＹ−ＰＲ）１０９を、例えば膜厚８３０ｎｍ
で成膜する。次いで、全面に第２のレジスト膜１１０
を、例えば膜厚３５０ｎｍ（前記第２の絶縁膜上の厚
さ）で、例えばスピンコート法により成膜する。このと
き、ＤＭＹ−ＰＲ１０９を成膜するのは、段差の大きい
２つの配線層間にダミーレジスト膜を成膜することによ
り、レジスト膜を上部段差をなるべく小さくして、平坦
化効果をより高めるためである。
線層１０６間の基板表面が凹部の部分に、第１のレジス
ト膜（ＤＭＹ−ＰＲ）１０９を、例えば膜厚８３０ｎｍ
で成膜する。次いで、全面に第２のレジスト膜１１０
を、例えば膜厚３５０ｎｍ（前記第２の絶縁膜上の厚
さ）で、例えばスピンコート法により成膜する。このと
き、ＤＭＹ−ＰＲ１０９を成膜するのは、段差の大きい
２つの配線層間にダミーレジスト膜を成膜することによ
り、レジスト膜を上部段差をなるべく小さくして、平坦
化効果をより高めるためである。
【００７４】次いで、図２（ｄ）に示すように、全面を
フォトエッチングにより、先ずレジスト膜１０９，１１
０のみをレジスト膜の上面の高さが前記１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜１０８の上面の高さよりも低くなるまで、
例えば、酸素ガスをエッチングガスとして用いてエッチ
ングする。
フォトエッチングにより、先ずレジスト膜１０９，１１
０のみをレジスト膜の上面の高さが前記１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜１０８の上面の高さよりも低くなるまで、
例えば、酸素ガスをエッチングガスとして用いてエッチ
ングする。
【００７５】このエッチングは、例えば、以下のような
条件で行うことができる。 （レジスト膜のエッチング） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
条件で行うことができる。 （レジスト膜のエッチング） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００７６】この場合、第１段階のレジスト膜のエッチ
バックは、従来４０５ｎｍ程度であるが、本実施例で
は、６０５ｎｍ程度まで行っている（即ち、従来に比し
て、２００ｎｍ程度余分にオーバーエッチングしてい
る。）。
バックは、従来４０５ｎｍ程度であるが、本実施例で
は、６０５ｎｍ程度まで行っている（即ち、従来に比し
て、２００ｎｍ程度余分にオーバーエッチングしてい
る。）。
【００７７】その後、レジスト膜１０９，１１０及び１
Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８をエッチングする。こ
の時のエッチングは、レジスト膜のエッチングレートが
１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８のエッチングレート
と略等しいか、１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８のエ
ッチングレートよりも高くなるような条件で行う。具体
的には、レジスト膜のエッチング速度が絶縁膜のエッチ
ング速度と等しいかより早くなる条件、例えば、１Ｏ3
−ＴＥＯＳ−ＮＳＧ膜１０８のエッチングレートとレジ
スト膜のエッチングレートとの比（選択比）は、０．７
〜１．０程度で行う必要がある。この時の具体的なエッ
チング条件を以下に示す。
Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８をエッチングする。こ
の時のエッチングは、レジスト膜のエッチングレートが
１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８のエッチングレート
と略等しいか、１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜１０８のエ
ッチングレートよりも高くなるような条件で行う。具体
的には、レジスト膜のエッチング速度が絶縁膜のエッチ
ング速度と等しいかより早くなる条件、例えば、１Ｏ3
−ＴＥＯＳ−ＮＳＧ膜１０８のエッチングレートとレジ
スト膜のエッチングレートとの比（選択比）は、０．７
〜１．０程度で行う必要がある。この時の具体的なエッ
チング条件を以下に示す。
【００７８】（１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜及びレジス
ト膜のエッチング条件：選択比＝０．８６） ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
ト膜のエッチング条件：選択比＝０．８６） ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
【００７９】以上のようにして、図３（ｅ）に示す状態
断面図を得る。本実施形態においては、１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜１０８の先端部には、従来の製造工程を示
す前掲図５（ｄ）に示すようなツノ状突起の生成は殆ど
みられない。
断面図を得る。本実施形態においては、１Ｏ3 −ＴＥＯ
Ｓ−ＮＳＧ膜１０８の先端部には、従来の製造工程を示
す前掲図５（ｄ）に示すようなツノ状突起の生成は殆ど
みられない。
【００８０】さらに、図３（ｆ）に示すように、例え
ば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚１
１００ｎｍで全面に第２の絶縁膜（２ＰＴＥＯＳ膜）１
１１を成膜し、次いで、該第２の絶縁膜上に、例えば、
ＰＨ3 −Ｂ2 Ｈ6 −ＴＥＯＳを用いるプラズマＣＶＤ法
により、膜厚９００ｎｍで全面に第３の絶縁膜（ＢＰＳ
Ｇ膜）を成膜し、熱処理を行なうことにより基板表面の
平坦化を行なう。
ば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚１
１００ｎｍで全面に第２の絶縁膜（２ＰＴＥＯＳ膜）１
１１を成膜し、次いで、該第２の絶縁膜上に、例えば、
ＰＨ3 −Ｂ2 Ｈ6 −ＴＥＯＳを用いるプラズマＣＶＤ法
により、膜厚９００ｎｍで全面に第３の絶縁膜（ＢＰＳ
Ｇ膜）を成膜し、熱処理を行なうことにより基板表面の
平坦化を行なう。
【００８１】以上の処理により、計４層の酸化シリコン
系絶縁膜からなる層間絶縁膜の形成工程が終了する。そ
の後は、該層間絶縁膜上に図示しない第２の配線層（上
層配線）を形成すること等により、所望の半導体装置を
製造することができる。
系絶縁膜からなる層間絶縁膜の形成工程が終了する。そ
の後は、該層間絶縁膜上に図示しない第２の配線層（上
層配線）を形成すること等により、所望の半導体装置を
製造することができる。
【００８２】以上のようにして得られる半導体装置の構
造断面ＳＥＭ写真を、図６（ａ）に示す。この写真より
明らかなように、上記第２の絶縁膜の成膜工程におい
て、従来の製造方法による図６（ｂ）に示すようなクラ
ックの発生はまったくみられない。
造断面ＳＥＭ写真を、図６（ａ）に示す。この写真より
明らかなように、上記第２の絶縁膜の成膜工程におい
て、従来の製造方法による図６（ｂ）に示すようなクラ
ックの発生はまったくみられない。
【００８３】従って、本実施例によれば、形状欠陥のな
い層間絶縁膜を形成することができ、歩留りよく信頼性
の高い半導体装置を製造することができる。
い層間絶縁膜を形成することができ、歩留りよく信頼性
の高い半導体装置を製造することができる。
【００８４】以上、本発明を実施例により詳細に説明し
たが、本発明はこれに限定されるものでなく、本発明の
主旨を逸脱しない範囲で、自由に変更使用が可能であ
る。例えば、多層からなる層間絶縁膜を有する半導体装
置、例えば、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭ，ＥＰ
ＲＯＭなどの半導体装置、特に、０．３５μｍルール以
下の微細で多層配線構造を有する半導体装置の製造に好
適に適用することができる。
たが、本発明はこれに限定されるものでなく、本発明の
主旨を逸脱しない範囲で、自由に変更使用が可能であ
る。例えば、多層からなる層間絶縁膜を有する半導体装
置、例えば、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭ，ＥＰ
ＲＯＭなどの半導体装置、特に、０．３５μｍルール以
下の微細で多層配線構造を有する半導体装置の製造に好
適に適用することができる。
【００８５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、従来問題となっていたエッチバック工程の後に形成
する上層絶縁膜にクラックが発生するのを効果的に防止
することが可能となる。
ば、従来問題となっていたエッチバック工程の後に形成
する上層絶縁膜にクラックが発生するのを効果的に防止
することが可能となる。
【００８６】また、従来エッチバックの際に問題となっ
ていた第２の絶縁膜の先端部におけるツノ状突起の生成
を効果的に抑制でき、エッチバック工程の後に形成する
上層絶縁膜にクラックが発生するのをより完全に防止す
ることが可能となる。
ていた第２の絶縁膜の先端部におけるツノ状突起の生成
を効果的に抑制でき、エッチバック工程の後に形成する
上層絶縁膜にクラックが発生するのをより完全に防止す
ることが可能となる。
【００８７】従って、本発明の半導体装置の製造方法に
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
【図１】図１は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図２】図２は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図３】図３は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図４】図４は、従来の製造方法を説明する主要工程断
面図である。
面図である。
【図５】図５は、従来の製造方法を説明する主要工程断
面図である。
面図である。
【図６】図６は、本発明及び従来の製造方法により製造
された半導体装置の構造断面ＳＥＭ写真である。（ａ）
は、本発明の製造方法により製造された半導体装置の断
面写真であり、（ｂ）は、従来の製造方法により製造さ
れた半導体装置の断面写真である。
された半導体装置の構造断面ＳＥＭ写真である。（ａ）
は、本発明の製造方法により製造された半導体装置の断
面写真であり、（ｂ）は、従来の製造方法により製造さ
れた半導体装置の断面写真である。
１０１，２０１…半導体回路が形成された半導体基板、
１０２，２０２…絶縁膜、１０３，２０３…密着層、１
０４，１０４…導電膜、１０５，２０５…反射防止膜、
１０６，２０６…導電層、１０７，２０７…１ＰＴＥＯ
Ｓ膜、１０８，２０８…１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜、
１０９，２０９…第１のレジスト膜（ダミーフォトレジ
スト膜）、１１０，２１０…第２のレジスト膜、１１１
…耐クラック性を有する絶縁膜（第２の絶縁膜）、１１
２…第３の絶縁膜、２１１…２ＰＴＥＯＳ膜、２１２…
２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜、２１３…２ＰＴＥＯＳ
膜、Ａ…ツノ状の突起、Ｂ…クラック
１０２，２０２…絶縁膜、１０３，２０３…密着層、１
０４，１０４…導電膜、１０５，２０５…反射防止膜、
１０６，２０６…導電層、１０７，２０７…１ＰＴＥＯ
Ｓ膜、１０８，２０８…１Ｏ3 −ＴＥＯＳ−ＮＳＧ膜、
１０９，２０９…第１のレジスト膜（ダミーフォトレジ
スト膜）、１１０，２１０…第２のレジスト膜、１１１
…耐クラック性を有する絶縁膜（第２の絶縁膜）、１１
２…第３の絶縁膜、２１１…２ＰＴＥＯＳ膜、２１２…
２Ｏ3 −ＴＥＯＳ−ＮＳＧ膜、２１３…２ＰＴＥＯＳ
膜、Ａ…ツノ状の突起、Ｂ…クラック
フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 HH18 HH19 HH23 HH33 KK08 KK09 KK11 KK12 KK18 KK19 KK23 KK33 MM08 PP06 PP15 PP19 QQ03 QQ08 QQ09 QQ11 QQ31 QQ74 RR04 RR15 SS01 SS04 SS12 SS15 SS21 TT02 VV16 WW02 XX01 XX17 5F058 BA04 BA09 BD01 BD02 BD04 BD07 BD10 BD15 BF03 BF07 BF25 BF29 BF32 BF33 BH11 BH12 BJ01 BJ02
Claims (16)
- 【請求項１】同一平面上の隣接した位置に形成された導
電層の上に、絶縁膜を形成して半導体装置を製造する方
法において、 前記同一平面上に隣接する導電層の上に、第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜の上に、耐クラック性を有する第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と
を有する、半導体装置の製造方法。 - 【請求項２】前記耐クラック性を有する第２の絶縁膜を
形成する工程は、テトラエトキシシラン（ＴＥＯＳ）を
用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒＤｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜を
形成する工程を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項３】前記耐クラック性を有する第２の絶縁膜を
形成する工程は、テトラエトキシシラン（ＴＥＯＳ）を
用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒＤｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜を
膜厚９００ｎｍ〜１２００ｎｍで形成する工程を有す
る、 請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第１の絶縁膜を形成する工程は、オゾ
ンとテトラエトキシシラン（ＴＥＯＳ）を用いる常圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により、酸化シリコン膜を形成する工程を
有する、 請求項１記載の半導体装置の製造方法。 - 【請求項５】前記第１の絶縁膜を形成する工程は、テト
ラエトキシシラン（ＴＥＯＳ）を用いるプラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により、酸化シリコン膜を形成する工程と、オ
ゾンとテトラエトキシシラン（ＴＥＯＳ）を用いる常圧
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により、酸化シリコン膜を形成する工程
とを有する、 請求項１記載の半導体装置の製造方法。 - 【請求項６】前記第３の絶縁膜を形成する工程は、テト
ラエトキシシラン（ＴＥＯＳ）を用いるプラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法により、酸化シリコン膜を形成する工程を有す
る、 請求項１記載の半導体装置の製造方法。 - 【請求項７】前記導電層は、アルミニウム、アルミニウ
ム合金、銅、銅合金、タングステン、タングステン合金
またはこれらの組み合わせからなる配線層である、 請求項１記載の半導体装置の製造方法。 - 【請求項８】同一平面上の隣接した位置に形成された導
電層の上に、絶縁膜を形成して半導体装置を製造する方
法において、 前記同一平面上に隣接する導電層の上に、第１の絶縁膜
を形成する工程と、 前記同一平面上に隣接する導電層の間の凹部における前
記第１の絶縁膜の上に、前記第１の絶縁膜より高く第１
のレジスト膜を形成する工程と、 前記第１のレジスト膜の高さと同程度まで、前記第１の
レジスト膜および前記第１の絶縁膜の上に第２のレジス
ト膜を形成する工程と、 前記第１のレジスト膜を、前記導電層の上の前記第１の
絶縁膜の高さより幾分低くなるまで、かつ、前記第２の
レジスト膜がほぼ除去されるまで前記第１および第２の
レジスト膜をエッチングする第１のエッチング工程と、 残った前記第１および第２のレジスト膜を除去し、前記
同一平面上に隣接する導電層の間の凹部の前記第１の絶
縁膜を除く他の部分の前記第１の絶縁膜が除去されるま
でエッチングする第２のエッチング工程と、 耐クラック性を有する第２の絶縁膜を全面に形成する工
程と、 前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と
を有する、 半導体装置の製造方法。 - 【請求項９】前記残った前記第１および第２のレジスト
膜を除去し、前記同一平面上に隣接する導電層の間の凹
部の前記第１の絶縁膜を除く他の部分の前記第１の絶縁
膜が除去されるまでエッチングする第２のエッチング工
程は、 前記第１および第２のレジスト膜のエッチングレート
が、前記第１の絶縁膜のエッチングレートと略等しい
か、前記レジスト膜のエッチングレートが前記第１の絶
縁膜のエッチングレートより高い条件で、前記第１およ
び第２のレジスト膜と前記第１の絶縁膜とを、前記同一
平面上に隣接する導電層の間の凹部の前記第１の絶縁膜
を除く他の部分の前記第１の絶縁膜が除去されるまでエ
ッチングする工程を有する、 請求項８記載の半導体装置の製造方法。 - 【請求項１０】前記耐クラック性を有する第２の絶縁膜
を形成する工程は、テトラエトキシシラン（ＴＥＯＳ）
を用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒＤｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜
を形成する工程を有する、 請求項８記載の半導体装置の製造方法。 - 【請求項１１】前記耐クラック性を有する第２の絶縁膜
を形成する工程は、テトラエトキシシラン（ＴＥＯＳ）
を用いるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒＤｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜
を膜厚９００ｎｍ〜１２００ｎｍで形成する工程を有す
る、 請求項８記載の半導体装置の製造方法。 - 【請求項１２】前記第１の絶縁膜を形成する工程は、オ
ゾンとテトラエトキシシラン（ＴＥＯＳ）を用いる常圧
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により、酸化シリコン膜を形成する工程
を有する、 請求項８記載の半導体装置の製造方法。 - 【請求項１３】前記第１の絶縁膜を形成する工程は、テ
トラエトキシシラン（ＴＥＯＳ）を用いるプラズマＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により、酸化シリコン膜を形成する工程と、
オゾンとテトラエトキシシラン（ＴＥＯＳ）を用いる常
圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により、酸化シリコン膜を形成する工
程とを有する、 請求項８記載の半導体装置の製造方法。 - 【請求項１４】前記第３の絶縁膜を形成する工程は、テ
トラエトキシシラン（ＴＥＯＳ）を用いるプラズマＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により、酸化シリコン膜を形成する工程を有
する、 請求項８記載の半導体装置の製造方法。 - 【請求項１５】前記導電層は、アルミニウム、アルミニ
ウム合金、銅、銅合金、タングステン、タングステン合
金またはこれらの組み合わせからなる配線層である、 請求項８記載の半導体装置の製造方法。 - 【請求項１６】半導体基板と、 前記半導体基板上に、隣接した位置に形成された複数の
配線層と、 前記同一平面上の隣接する複数の配線層の上に形成され
た第１の絶縁膜と、 前記第１の絶縁膜の上に膜厚９００ｎｍ〜１２００ｎｍ
で形成された、耐クラック性を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成された第３の絶縁膜を有す
る、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264043A JP2000077400A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264043A JP2000077400A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077400A true JP2000077400A (ja) | 2000-03-14 |
Family
ID=17397767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10264043A Pending JP2000077400A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077400A (ja) |
-
1998
- 1998-09-02 JP JP10264043A patent/JP2000077400A/ja active Pending
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