JP2000077419A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000077419A JP2000077419A JP10245431A JP24543198A JP2000077419A JP 2000077419 A JP2000077419 A JP 2000077419A JP 10245431 A JP10245431 A JP 10245431A JP 24543198 A JP24543198 A JP 24543198A JP 2000077419 A JP2000077419 A JP 2000077419A
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Abstract
(57)【要約】
【課題】 素子領域の縮小及び動作速度の高速化が可能
な半導体装置及びその製造方法を提供する。 【解決手段】 コレクタ層に相当する素子領域（Ｎ型高
濃度不純物領域）１０４と、ベース領域に相当するＰ型
シリコン層１０５及びエミッタ領域に相当するＮ型シリ
コン層１０７とが自己整合的に形成されるため、これら
の間に合わせ余裕を持たせる必要がなく、素子面積の縮
小が可能である。また、従来の装置と異なり、エミッタ
電極１１２とベース電極１１３との間に寄生容量が殆ど
存在しないので、動作速度の高速化が達成される。
な半導体装置及びその製造方法を提供する。 【解決手段】 コレクタ層に相当する素子領域（Ｎ型高
濃度不純物領域）１０４と、ベース領域に相当するＰ型
シリコン層１０５及びエミッタ領域に相当するＮ型シリ
コン層１０７とが自己整合的に形成されるため、これら
の間に合わせ余裕を持たせる必要がなく、素子面積の縮
小が可能である。また、従来の装置と異なり、エミッタ
電極１１２とベース電極１１３との間に寄生容量が殆ど
存在しないので、動作速度の高速化が達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを含む半導体装置及びその製造方法に関する。
ジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュータや光通信、各種アナ
ログ回路等の様々な応用分野において、バイポーラトラ
ンジスタ装置が用いられている。以下の文献等におい
て、エピタキシャル技術を導入したバイポーラトランジ
スタが提案されており、試作されたバイポーラトランジ
スタの遮断周波数は６０ＧＨｚに到達しようとしてい
る。 （１） IEEE Trans on Electron Device, vol. ED-38,
Feb. 1991, 第378 頁 （２） IEDM'90,第13頁 （３） 特開平０５−１７５２２２号公報 以下に、図３を用いて従来の装置の構造及びその製造方
法について説明する。図３（ａ）に示されたように、Ｐ
型半導体基板３０１の表面上にＮ+ 型埋め込み層３０２
を介して、シリコン酸化膜３０４により素子分離された
状態でＮ型エピタキシャル層３０３が形成されている。
このＮ型エピタキシャル層３０３がコレクタを形成する
素子領域に相当し、その表面上にボロンが導入されたＰ
型シリコン層３０５がエピタキシャル成長により形成さ
れる。
ログ回路等の様々な応用分野において、バイポーラトラ
ンジスタ装置が用いられている。以下の文献等におい
て、エピタキシャル技術を導入したバイポーラトランジ
スタが提案されており、試作されたバイポーラトランジ
スタの遮断周波数は６０ＧＨｚに到達しようとしてい
る。 （１） IEEE Trans on Electron Device, vol. ED-38,
Feb. 1991, 第378 頁 （２） IEDM'90,第13頁 （３） 特開平０５−１７５２２２号公報 以下に、図３を用いて従来の装置の構造及びその製造方
法について説明する。図３（ａ）に示されたように、Ｐ
型半導体基板３０１の表面上にＮ+ 型埋め込み層３０２
を介して、シリコン酸化膜３０４により素子分離された
状態でＮ型エピタキシャル層３０３が形成されている。
このＮ型エピタキシャル層３０３がコレクタを形成する
素子領域に相当し、その表面上にボロンが導入されたＰ
型シリコン層３０５がエピタキシャル成長により形成さ
れる。
【０００３】シリコン層３０５上におけるエミッタ・ベ
ース形成予定領域上に、熱酸化法によりシリコン酸化膜
３０６が形成される。シリコン酸化膜３０６及びシリコ
ン層３０５の表面上に、多結晶シリコン層３０７が形成
されている。この多結晶シリコン層３０７にボロンがイ
オン注入され、表面全体にＣＶＤ（Chemical Vapor Dep
osition ）法によりシリコン酸化膜３０８及びシリコン
窒化膜３０９が順に形成される。写真蝕刻法及びホトエ
ッチング技術が用いられて、多結晶シリコン層３０７、
シリコン酸化膜３０８及びシリコン窒化膜３０９にホー
ル３１０が開口される。
ース形成予定領域上に、熱酸化法によりシリコン酸化膜
３０６が形成される。シリコン酸化膜３０６及びシリコ
ン層３０５の表面上に、多結晶シリコン層３０７が形成
されている。この多結晶シリコン層３０７にボロンがイ
オン注入され、表面全体にＣＶＤ（Chemical Vapor Dep
osition ）法によりシリコン酸化膜３０８及びシリコン
窒化膜３０９が順に形成される。写真蝕刻法及びホトエ
ッチング技術が用いられて、多結晶シリコン層３０７、
シリコン酸化膜３０８及びシリコン窒化膜３０９にホー
ル３１０が開口される。
【０００４】表面全体にシリコン窒化膜が被着され、異
方性エッチングによりエッチバックが行われる。これに
より、図３（ｂ）に示されたようにホール３１０の側壁
にのみシリコン窒化膜３１１が残置される。ＮＨ4 Ｆ溶
液等が用いられてエッチングによりホール３１０の底面
のシリコン酸化膜３０６が除去され、シリコン層３０５
の表面が露出する。高濃度にヒ素が導入された多結晶シ
リコン層３１２が堆積され、熱処理工程を経てヒ素が拡
散され、Ｎ型エミッタ層３１３が形成される。ここで、
多結晶シリコン層３０７はベース電極として用いられ、
多結晶シリコン層３１２はエミッタ電極として用いられ
る。
方性エッチングによりエッチバックが行われる。これに
より、図３（ｂ）に示されたようにホール３１０の側壁
にのみシリコン窒化膜３１１が残置される。ＮＨ4 Ｆ溶
液等が用いられてエッチングによりホール３１０の底面
のシリコン酸化膜３０６が除去され、シリコン層３０５
の表面が露出する。高濃度にヒ素が導入された多結晶シ
リコン層３１２が堆積され、熱処理工程を経てヒ素が拡
散され、Ｎ型エミッタ層３１３が形成される。ここで、
多結晶シリコン層３０７はベース電極として用いられ、
多結晶シリコン層３１２はエミッタ電極として用いられ
る。
【０００５】従来の装置は以上のような工程を経て製造
され、図３（ｃ）に示されたような断面構造を有してい
た。
され、図３（ｃ）に示されたような断面構造を有してい
た。
【０００６】
【発明が解決しようとする課題】しかし、従来の半導体
装置には次のような問題があった。コレクタ領域として
のＮ型エピタキシャル層３０３とエミッタ領域３１３と
は自己整合的に形成されておらず、写真蝕刻法により合
わせられている。また、ベース領域としてのシリコン層
３０５には保護膜としてシリコン酸化膜３０６が必要で
あるが、このシリコン酸化膜３０６とエピタキシャル層
３０３との間も自己整合的に形成されていない。
装置には次のような問題があった。コレクタ領域として
のＮ型エピタキシャル層３０３とエミッタ領域３１３と
は自己整合的に形成されておらず、写真蝕刻法により合
わせられている。また、ベース領域としてのシリコン層
３０５には保護膜としてシリコン酸化膜３０６が必要で
あるが、このシリコン酸化膜３０６とエピタキシャル層
３０３との間も自己整合的に形成されていない。
【０００７】従って、従来はシリコン酸化膜３０６とコ
レクタ領域としてのエピタキシャル層３０３との間、さ
らにシリコン酸化膜３０６とエミッタ領域３１３との間
に合わせ余裕が必要であり、素子領域の増加を招いてい
た。また、図３（ｄ）に示されたように、エミッタ電極
３１２とベース電極３０７との間にシリコン酸化膜３０
８及びシリコン窒化膜３０９、あるいはシリコン窒化膜
３１１から成る側壁が存在するため、ベース・エミッタ
間の容量Ｃ１、Ｃ２が増加して高速動作の妨げとなって
いた。
レクタ領域としてのエピタキシャル層３０３との間、さ
らにシリコン酸化膜３０６とエミッタ領域３１３との間
に合わせ余裕が必要であり、素子領域の増加を招いてい
た。また、図３（ｄ）に示されたように、エミッタ電極
３１２とベース電極３０７との間にシリコン酸化膜３０
８及びシリコン窒化膜３０９、あるいはシリコン窒化膜
３１１から成る側壁が存在するため、ベース・エミッタ
間の容量Ｃ１、Ｃ２が増加して高速動作の妨げとなって
いた。
【０００８】本発明は上記事情に鑑みてなされたもの
で、素子領域の縮小及び動作速度の高速化が可能な半導
体装置及びその製造方法を提供することを目的とする、
で、素子領域の縮小及び動作速度の高速化が可能な半導
体装置及びその製造方法を提供することを目的とする、
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の素子分離領域に形成された第１の絶縁膜
と、前記半導体基板上の素子領域に形成され、前記第１
の絶縁膜より表面の高さが高い第１導電型のコレクタ層
と、前記第１の絶縁膜及び前記コレクタ層の表面に形成
された第２導電型の第１の半導体層と、前記第１の絶縁
膜上に位置する前記第１の半導体層の表面上に形成され
た第２の絶縁膜と、前記コレクタ層上に位置する前記第
１の半導体層の表面上に形成された第１導電型の第２の
半導体層とを備えたことを特徴としている。
半導体基板上の素子分離領域に形成された第１の絶縁膜
と、前記半導体基板上の素子領域に形成され、前記第１
の絶縁膜より表面の高さが高い第１導電型のコレクタ層
と、前記第１の絶縁膜及び前記コレクタ層の表面に形成
された第２導電型の第１の半導体層と、前記第１の絶縁
膜上に位置する前記第１の半導体層の表面上に形成され
た第２の絶縁膜と、前記コレクタ層上に位置する前記第
１の半導体層の表面上に形成された第１導電型の第２の
半導体層とを備えたことを特徴としている。
【００１０】ここで、前記第１の半導体層がシリコンよ
りバンドギャップが小さいヘテロ材料を含む単結晶シリ
コンを用いて形成され、前記第２の半導体層がシリコン
よりバンドギャップが大きいヘテロ材料を含む単結晶シ
リコンを用いて形成されている場合には、ヘテロ接合ト
ランジスタが構成される。
りバンドギャップが小さいヘテロ材料を含む単結晶シリ
コンを用いて形成され、前記第２の半導体層がシリコン
よりバンドギャップが大きいヘテロ材料を含む単結晶シ
リコンを用いて形成されている場合には、ヘテロ接合ト
ランジスタが構成される。
【００１１】本発明の半導体装置の製造方法は、半導体
基板上の素子領域に第１導電型のコレクタ層を形成する
工程と、前記半導体基板上の前記コレクタ層以外の領域
に、前記コレクタ層よりも表面の高さが低くなるように
第１の絶縁膜を形成する工程と、前記コレクタ層及び前
記第１の絶縁膜の表面に非選択エピタキシャル成長によ
り第２導電型の第１の半導体層を形成する工程と、前記
第１の半導体層の表面上に第２の絶縁膜を堆積し、この
第２の絶縁膜にエッチングを行って前記コレクタ領域に
対応する部分を除去し前記第１の半導体層の表面を露出
する工程と、前記第１の半導体層における表面が露出し
た領域上に選択エピタキシャル成長により選択的に第１
導電型の第２の半導体層を形成する工程とを備えたこと
を特徴としている。
基板上の素子領域に第１導電型のコレクタ層を形成する
工程と、前記半導体基板上の前記コレクタ層以外の領域
に、前記コレクタ層よりも表面の高さが低くなるように
第１の絶縁膜を形成する工程と、前記コレクタ層及び前
記第１の絶縁膜の表面に非選択エピタキシャル成長によ
り第２導電型の第１の半導体層を形成する工程と、前記
第１の半導体層の表面上に第２の絶縁膜を堆積し、この
第２の絶縁膜にエッチングを行って前記コレクタ領域に
対応する部分を除去し前記第１の半導体層の表面を露出
する工程と、前記第１の半導体層における表面が露出し
た領域上に選択エピタキシャル成長により選択的に第１
導電型の第２の半導体層を形成する工程とを備えたこと
を特徴としている。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成し、コレクタ形成領
域にホールを開口する工程と、前記ホールを埋めるよう
に第１導電型の半導体層を堆積し、前記第１の絶縁膜よ
りも表面の高さが高いコレクタ層を形成する工程と、前
記コレクタ層及び前記第１の絶縁膜の表面に非選択エピ
タキシャル成長により第２導電型の第１の半導体層を形
成する工程と、前記第１の半導体層の表面上に第２の絶
縁膜を堆積し、この第２の絶縁膜にエッチングを行って
前記コレクタ領域に対応する部分を除去し前記第１の半
導体層の表面を露出する工程と、前記第１の半導体層に
おける表面が露出した領域上に選択エピタキシャル成長
により選択的に第１導電型の第２の半導体層を形成する
工程とを備えている。
半導体基板上に第１の絶縁膜を形成し、コレクタ形成領
域にホールを開口する工程と、前記ホールを埋めるよう
に第１導電型の半導体層を堆積し、前記第１の絶縁膜よ
りも表面の高さが高いコレクタ層を形成する工程と、前
記コレクタ層及び前記第１の絶縁膜の表面に非選択エピ
タキシャル成長により第２導電型の第１の半導体層を形
成する工程と、前記第１の半導体層の表面上に第２の絶
縁膜を堆積し、この第２の絶縁膜にエッチングを行って
前記コレクタ領域に対応する部分を除去し前記第１の半
導体層の表面を露出する工程と、前記第１の半導体層に
おける表面が露出した領域上に選択エピタキシャル成長
により選択的に第１導電型の第２の半導体層を形成する
工程とを備えている。
【００１３】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】本発明の第１の実施の形態による半導体装
置の断面構造及びその製造方法を図１に示す。図１
（ａ）に示されたように、Ｐ型半導体基板１０１にＮ+
型高濃度不純物層１０２が形成され、その表面上に不純
物濃度が約１×１０16cm-3のＮ型低濃度不純物層１０４
がエピタキシャル成長が行われて形成される。さらに、
不純物層１０４に対してトレンチ技術を用いてトレンチ
が素子分離領域に形成され、そのトレンチが選択的埋め
込み技術が用いられてシリコン酸化膜１０３で埋め込ま
れる。ここで、不純物層１０２は図示されていないコレ
クタコンタクト部に接続されているので、不純物層１０
４はコレクタの一部を構成する。
置の断面構造及びその製造方法を図１に示す。図１
（ａ）に示されたように、Ｐ型半導体基板１０１にＮ+
型高濃度不純物層１０２が形成され、その表面上に不純
物濃度が約１×１０16cm-3のＮ型低濃度不純物層１０４
がエピタキシャル成長が行われて形成される。さらに、
不純物層１０４に対してトレンチ技術を用いてトレンチ
が素子分離領域に形成され、そのトレンチが選択的埋め
込み技術が用いられてシリコン酸化膜１０３で埋め込ま
れる。ここで、不純物層１０２は図示されていないコレ
クタコンタクト部に接続されているので、不純物層１０
４はコレクタの一部を構成する。
【００１５】図１（ｂ）に示されたように、露出してい
るシリコン酸化膜１０３の表面がエッチング技術により
除去され、不純物層１０４の側面が露出される。さら
に、ＮＨ4 Ｆ溶液等が用いられて約１０００オングスト
ローム程エッチングが続行され、不純物層１０４とシリ
コン酸化膜１０３との間に段差が設けられる。
るシリコン酸化膜１０３の表面がエッチング技術により
除去され、不純物層１０４の側面が露出される。さら
に、ＮＨ4 Ｆ溶液等が用いられて約１０００オングスト
ローム程エッチングが続行され、不純物層１０４とシリ
コン酸化膜１０３との間に段差が設けられる。
【００１６】図１（ｃ）に示されたように、非選択エピ
タキシャル成長法が用いられて表面全体に膜厚が７００
オングストローム程度でボロンの不純物濃度が約４×１
０18cm-3であるＰ型シリコン層１０５が形成される。こ
のシリコン層１０５がベース領域に相当する。シリコン
層１０５の表面上にＣＶＤ法によりシリコン酸化膜１０
６が約５０００オングストロームの膜厚で形成され、不
純物層１０４上に位置するシリコン層１０５の表面が露
出するまでエッチバックが行われる。
タキシャル成長法が用いられて表面全体に膜厚が７００
オングストローム程度でボロンの不純物濃度が約４×１
０18cm-3であるＰ型シリコン層１０５が形成される。こ
のシリコン層１０５がベース領域に相当する。シリコン
層１０５の表面上にＣＶＤ法によりシリコン酸化膜１０
６が約５０００オングストロームの膜厚で形成され、不
純物層１０４上に位置するシリコン層１０５の表面が露
出するまでエッチバックが行われる。
【００１７】図１（ｄ）のように、露出したシリコン層
１０５の表面上にのみ、選択エピタキシャル成長法が用
いられて選択的にＮ型シリコン層１０７が形成される。
このシリコン層１０７は膜厚が約２０００オングストロ
ームであり、不純物濃度が約１×１０20cm-3となるよう
にヒ素が高濃度に導入されており、エミッタ層に相当す
る。
１０５の表面上にのみ、選択エピタキシャル成長法が用
いられて選択的にＮ型シリコン層１０７が形成される。
このシリコン層１０７は膜厚が約２０００オングストロ
ームであり、不純物濃度が約１×１０20cm-3となるよう
にヒ素が高濃度に導入されており、エミッタ層に相当す
る。
【００１８】表面全体に、シリコン窒化膜１０８が約２
０００オングストロームの膜厚でＣＶＤ法によって被着
される。異方性エッチングによりエッチバックが行わ
れ、シリコン窒化膜１０８がシリコン層１０７の側壁部
に残置する。シリコン層１０７とシリコン窒化膜１０８
とがマスクとなって、シリコン酸化膜１０６にエッチン
グが行われ、シリコン酸化膜１０３上に位置するシリコ
ン層１０５の表面が露出する。次に、シリコン層１０５
及び１０７の露出した表面に金属シリサイド化が行わ
れ、例えばチタンシリサイド（Ｔi Ｓi 2 ）膜１０９及
び１１０が形成される。これにより、ベース領域となる
シリコン層１０５及びエミッタ層１０７の表面の抵抗が
低減される。
０００オングストロームの膜厚でＣＶＤ法によって被着
される。異方性エッチングによりエッチバックが行わ
れ、シリコン窒化膜１０８がシリコン層１０７の側壁部
に残置する。シリコン層１０７とシリコン窒化膜１０８
とがマスクとなって、シリコン酸化膜１０６にエッチン
グが行われ、シリコン酸化膜１０３上に位置するシリコ
ン層１０５の表面が露出する。次に、シリコン層１０５
及び１０７の露出した表面に金属シリサイド化が行わ
れ、例えばチタンシリサイド（Ｔi Ｓi 2 ）膜１０９及
び１１０が形成される。これにより、ベース領域となる
シリコン層１０５及びエミッタ層１０７の表面の抵抗が
低減される。
【００１９】図１（ｅ）のように、表面全体にＣＶＤ法
によりシリコン酸化膜が堆積され、エミッタ領域として
のシリコン層１０７の表面上と、ベース領域としてのシ
リコン層１０５上とに対してコンタクトホールが開口さ
れる。表面全体にスパッタリング法によりアルミニウム
が堆積され、写真蝕刻法及びエッチング法が用いられて
パターニングが行われ、エミッタ電極配線１１２及びベ
ース電極配線１１３が形成され、バイポーラトランジス
タが構成される。
によりシリコン酸化膜が堆積され、エミッタ領域として
のシリコン層１０７の表面上と、ベース領域としてのシ
リコン層１０５上とに対してコンタクトホールが開口さ
れる。表面全体にスパッタリング法によりアルミニウム
が堆積され、写真蝕刻法及びエッチング法が用いられて
パターニングが行われ、エミッタ電極配線１１２及びベ
ース電極配線１１３が形成され、バイポーラトランジス
タが構成される。
【００２０】このように本実施の形態によれば、素子領
域となる不純物層１０４の表面上を含めて非選択エピタ
キシャル成長によりベース領域となるシリコン層１０５
が形成され、さらに選択エピタキシャル成長によりエミ
ッタ領域となるシリコン層１０７が形成される。これに
より、素子領域に対して自己整合的にベース領域及びエ
ミッタ領域を形成することができ、合わせ余裕が不要で
あるため素子面積の縮小が可能である。さらに、図３
（ｄ）に示されたエミッタ電極３１２とベース電極３０
７との間に容量Ｃ１及びＣ２が寄生する従来の装置と異
なり、本実施の形態ではこのような寄生容量が殆ど存在
せず、動作の高速化に寄与することができる。
域となる不純物層１０４の表面上を含めて非選択エピタ
キシャル成長によりベース領域となるシリコン層１０５
が形成され、さらに選択エピタキシャル成長によりエミ
ッタ領域となるシリコン層１０７が形成される。これに
より、素子領域に対して自己整合的にベース領域及びエ
ミッタ領域を形成することができ、合わせ余裕が不要で
あるため素子面積の縮小が可能である。さらに、図３
（ｄ）に示されたエミッタ電極３１２とベース電極３０
７との間に容量Ｃ１及びＣ２が寄生する従来の装置と異
なり、本実施の形態ではこのような寄生容量が殆ど存在
せず、動作の高速化に寄与することができる。
【００２１】次に、本発明の第２の実施の形態について
図２を用いて説明する。上記第１の実施の形態は、Ｎ+
型高濃度不純物層１０２上にＮ型低濃度不純物層１０４
が形成された後、素子分離領域にトレンチ溝が形成さ
れ、シリコン酸化膜１０３が埋め込まれる。そして、シ
リコン酸化膜１０３にエッチングが行われて、不純物層
１０４とシリコン酸化膜１０３との間に段差が形成され
る。
図２を用いて説明する。上記第１の実施の形態は、Ｎ+
型高濃度不純物層１０２上にＮ型低濃度不純物層１０４
が形成された後、素子分離領域にトレンチ溝が形成さ
れ、シリコン酸化膜１０３が埋め込まれる。そして、シ
リコン酸化膜１０３にエッチングが行われて、不純物層
１０４とシリコン酸化膜１０３との間に段差が形成され
る。
【００２２】これに対し第２の実施の形態では、図２
（ａ）に示されたように、Ｎ+ 型高濃度不純物層１０２
上にシリコン酸化膜２０１がＣＶＤ法により堆積され
る。このシリコン酸化膜２０１に対して写真蝕刻法及び
エッチング法が用いられてホール２０２が形成される。
（ａ）に示されたように、Ｎ+ 型高濃度不純物層１０２
上にシリコン酸化膜２０１がＣＶＤ法により堆積され
る。このシリコン酸化膜２０１に対して写真蝕刻法及び
エッチング法が用いられてホール２０２が形成される。
【００２３】図２（ｂ）に示されたように、選択エピタ
キシャル成長法が用いられ、ホール２０２の底面に露出
した不純物層１０２の表面上にのみ選択的にＮ型低濃度
不純物層２０３が形成される。この工程において、シリ
コン酸化膜２０１よりも不純物層２０３の膜厚が厚く段
差が付くように不純物層２０３が形成される。この後の
図２（ｃ）から図２（ｅ）に至る工程は、上記第１の実
施の形態と同様であり、説明を省略する。
キシャル成長法が用いられ、ホール２０２の底面に露出
した不純物層１０２の表面上にのみ選択的にＮ型低濃度
不純物層２０３が形成される。この工程において、シリ
コン酸化膜２０１よりも不純物層２０３の膜厚が厚く段
差が付くように不純物層２０３が形成される。この後の
図２（ｃ）から図２（ｅ）に至る工程は、上記第１の実
施の形態と同様であり、説明を省略する。
【００２４】素子領域に対して自己整合的にベース領域
及びエミッタ領域を形成するためには、Ｎ型低濃度不純
物層１０４とシリコン酸化膜１０３との間に段差を設け
ることが重要である。上記第１の実施の形態では、シリ
コン酸化膜１０３に対するエッチング量を時間で制御す
る必要があり、所望の高さの段差を付けることにやや困
難性がある。これに対し、第２の実施の形態ではホール
２０２の底面に非選択エピタキシャル成長を行って堆積
するシリコン層２０２の膜厚を制御することで段差を付
ければよいので、第１の実施の形態より制御性に優れて
いる。
及びエミッタ領域を形成するためには、Ｎ型低濃度不純
物層１０４とシリコン酸化膜１０３との間に段差を設け
ることが重要である。上記第１の実施の形態では、シリ
コン酸化膜１０３に対するエッチング量を時間で制御す
る必要があり、所望の高さの段差を付けることにやや困
難性がある。これに対し、第２の実施の形態ではホール
２０２の底面に非選択エピタキシャル成長を行って堆積
するシリコン層２０２の膜厚を制御することで段差を付
ければよいので、第１の実施の形態より制御性に優れて
いる。
【００２５】上述した実施の形態はいずれもー例であ
り、本発明を限定するものではない。例えば、上記実施
の形態における各膜の材料や膜厚、形成法等は必要に応
じて変形が可能である。
り、本発明を限定するものではない。例えば、上記実施
の形態における各膜の材料や膜厚、形成法等は必要に応
じて変形が可能である。
【００２６】また、シリコン層１０５及び１０７の表面
を低抵抗化する必要がない場合は、シリコン層１０７の
側面に絶縁膜による側壁を形成しなくともよい。
を低抵抗化する必要がない場合は、シリコン層１０７の
側面に絶縁膜による側壁を形成しなくともよい。
【００２７】さらに、ベース領域として形成されるシリ
コン層１０５を、シリコンよりバンドギャップが小さい
材料、例えばＧｅを含有する単結晶シリコンを用いて形
成し、エミッタ領域として形成されるシリコン層１０７
を、シリコンよりバンドギャップが大きい材料、例えば
Ｃを含有するシリコンを用いて形成することで、高周波
特性に優れたヘテロ接合トランジスタを得ることも可能
である。
コン層１０５を、シリコンよりバンドギャップが小さい
材料、例えばＧｅを含有する単結晶シリコンを用いて形
成し、エミッタ領域として形成されるシリコン層１０７
を、シリコンよりバンドギャップが大きい材料、例えば
Ｃを含有するシリコンを用いて形成することで、高周波
特性に優れたヘテロ接合トランジスタを得ることも可能
である。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、コレクタ層に対して自己
整合的に第１及び第２の半導体層が形成され、合わせ余
裕が不要であることから素子面積の縮小が可能である。
置及びその製造方法によれば、コレクタ層に対して自己
整合的に第１及び第２の半導体層が形成され、合わせ余
裕が不要であることから素子面積の縮小が可能である。
【図１】本発明の第１の実施の形態による半導体装置の
断面構造及びその製造方法を示す工程別縦断面図。
断面構造及びその製造方法を示す工程別縦断面図。
【図２】本発明の第２の実施の形態による半導体装置の
断面構造及びその製造方法を示す工程別縦断面図。
断面構造及びその製造方法を示す工程別縦断面図。
【図３】従来の半導体装置の断面構造及びその製造方法
を示す工程別縦断面図。
を示す工程別縦断面図。
１０１ Ｐ型半導体基板 １０２ Ｎ+ 型高濃度不純物層 １０３、１１１、２０１ シリコン酸化膜 １０４、２０３ Ｎ型低濃度不純物層 １０５ Ｐ型シリコン層（ベース領域） １０６ シリコン酸化膜 １０７ Ｎ型シリコン層（エミッタ領域） １０８ シリコン窒化膜（側壁） １０９、１１０ チタンシリサイド膜 １１２ エミッタ電極配線 １１３ ベース電極配線 ２０２ ホール
Claims (4)
- 【請求項１】半導体基板上の素子分離領域に形成された
第１の絶縁膜と、 前記半導体基板上の素子領域に形成され、前記第１の絶
縁膜より表面の高さが高い第１導電型のコレクタ層と、 前記第１の絶縁膜及び前記コレクタ層の表面に形成され
た第２導電型の第１の半導体層と、 前記第１の絶縁膜上に位置する前記第１の半導体層の表
面上に形成された第２の絶縁膜と、 前記コレクタ層上に位置する前記第１の半導体層の表面
上に形成された第１導電型の第２の半導体層と、 を備えたことを特徴とする半導体装置。 - 【請求項２】前記第１の半導体層はシリコンよりバンド
ギャップが小さいヘテロ材料を含む単結晶シリコンを用
いて形成され、前記第２の半導体層はシリコンよりバン
ドギャップが大きいヘテロ材料を含む単結晶シリコンを
用いて形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】半導体基板上の素子領域に第１導電型のコ
レクタ層を形成する工程と、 前記半導体基板上の前記コレクタ層以外の領域に、前記
コレクタ層よりも表面の高さが低くなるように第１の絶
縁膜を形成する工程と、 前記コレクタ層及び前記第１の絶縁膜の表面に非選択エ
ピタキシャル成長により第２導電型の第１の半導体層を
形成する工程と、 前記第１の半導体層の表面上に第２の絶縁膜を堆積し、
この第２の絶縁膜にエッチングを行って前記コレクタ領
域に対応する部分を除去し前記第１の半導体層の表面を
露出する工程と、 前記第１の半導体層における表面が露出した領域上に選
択エピタキシャル成長により選択的に第１導電型の第２
の半導体層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上に第１の絶縁膜を形成し、コ
レクタ形成領域にホールを開口する工程と、 前記ホールを埋めるように第１導電型の半導体層を堆積
し、前記第１の絶縁膜よりも表面の高さが高いコレクタ
層を形成する工程と、 前記コレクタ層及び前記第１の絶縁膜の表面に非選択エ
ピタキシャル成長により第２導電型の第１の半導体層を
形成する工程と、 前記第１の半導体層の表面上に第２の絶縁膜を堆積し、
この第２の絶縁膜にエッチングを行って前記コレクタ領
域に対応する部分を除去し前記第１の半導体層の表面を
露出する工程と、 前記第１の半導体層における表面が露出した領域上に選
択エピタキシャル成長により選択的に第１導電型の第２
の半導体層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245431A JP2000077419A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置及びその製造方法 |
| US09/369,470 US6331727B1 (en) | 1998-08-07 | 1999-08-06 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245431A JP2000077419A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077419A true JP2000077419A (ja) | 2000-03-14 |
Family
ID=17133565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245431A Pending JP2000077419A (ja) | 1998-08-07 | 1998-08-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071500B2 (en) | 2003-06-19 | 2006-07-04 | Renesas Technology Corp. | Semiconductor device and manufacturing method for the same |
-
1998
- 1998-08-31 JP JP10245431A patent/JP2000077419A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071500B2 (en) | 2003-06-19 | 2006-07-04 | Renesas Technology Corp. | Semiconductor device and manufacturing method for the same |
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