JP2000077982A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 データを電源遮断前に予め不揮発性素子に待
避させて電源を遮断し，電源の再投入時に上記不揮発性
素子に待避させられたデータを復帰させる従来の半導体
集積回路では，データの待避のために周辺回路を備えた
不揮発性メモリを用いる必要があり，周辺回路の分だけ
面積的に非効率になっていた。 【解決手段】 本発明は，順序回路の記憶ノードに対応
して不揮発性素子を設けることにより，上記周辺回路を
設ける必要をなくし，小規模な回路によりレジューム機
能を提供することを図ったものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体集積回路に
係り，詳しくは，電源遮断前にシステムの状態を予め不
揮発性素子に待避させて電源を遮断し，電源の再投入時
に上記不揮発性素子に待避させられたデータを復帰させ
得る半導体集積回路に関するものである。

【０００２】

【従来の技術】例えばパーソナルコンピュータ等の情報
端末では，高機能化にともなって，電源投入後から使用
可能になるまでに要する起動時間が長時間化する傾向に
ある。特に，携帯を目的とした情報端末では，上記起動
時間の短縮に対する要求が強く，電源遮断前に半導体メ
モリに待避させたシステムの状態を電源再投入時に復帰
させるレジューム機能の必要性は高い。システムの状態
を待避させるための半導体メモリとしては，例えばＥＥ
ＰＲＯＭ（エレクトリック・イレース・プログラマブル
・リード・オンリー・メモリ）やフラッシュメモリ等の
不揮発性半導体メモリが用いられることが多い。これ
は，ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）やＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）等の揮発性半導体メモリでは，主電源の遮断
後に電力を供給するためのバックアップ電池が別途必要
になるためである。また，近年では，ＰＺＴ（ジルコン
チタン酸鉛）等のヒステリシス特性を有する強誘電体材
料をメモリセルに用いた不揮発性半導体メモリも開発さ
れている。例えば特開昭６４−６６８９９号公報には，
ＳＲＡＭの揮発性メモリセルと強誘電体材料を用いた強
誘電体キャパシタとを組み合わせた不揮発性半導体メモ
リが記載されている。ここで，図８に上記公報に記載の
不揮発性メモリのメモリセルを示す。上記公報に記載の
不揮発性メモリのメモリセルは，例えばＣＭＯＳ型ＳＲ
ＡＭセルからなる揮発性の部分と，強誘電体キャパシタ
を備えた不揮発性の部分とに大きく分けることができ
る。揮発性の部分には，例えば２個のｐチャンネルトラ
ンジスタ１０１，１０２と，２個のｎチャンネルトラン
ジスタ１０３，１０４から成るフリップフリップが含ま
れる。不揮発性の部分には，上記フリップフロップの２
つの記憶ノードに，トランジスタ１１１，１１２を介し
てそれぞれ接続された強誘電体キャパシタ１０７，１０
８が含まれる。そして，上記公報に記載の不揮発性メモ
リでは，通常の動作中（電源が投入されている間），上
記トランジスタ１１１，１１２はオフ状態にされてお
り，上記フリップフロップと強誘電体キャパシタ１０
７，１０８とは切り離されている。即ち，通常の動作中
は，上記不揮発性メモリのメモリセルはＳＲＡＭセルと
等価であり，一般のＳＲＡＭと同様に，ビット線７，８
及びワード線９によりアクセスして上記フリップフロッ
プに情報の書き込み，読み出しを行うことができる。ま
た，電源が遮断される場合には，上記トランジスタ１１
１，１１２がオン状態にされ，上記フリップフロップの
記憶ノードと強誘電体キャパシタ１０７，１０８とが接
続され，強誘電体キャパシタ１０７，１０８に上記記憶
ノードの情報が読み出され記憶される。このため，上記
公報に記載の不揮発性メモリでは，電源が遮断されても
情報が失われない。そこで，上記のような不揮発性メモ
リを用いれば，順序回路と組合せ回路とからなる処理回
路，例えばＡＳＩＣ（特定用途向けＩＣ）等の順序回路
に保持されている内部データを，ハードウェア又はソフ
トウェアを用いて，上記不揮発性メモリに電源遮断前に
待避させて電源を遮断し，電源の再投入時に上記不揮発
性メモリから上記順序回路に復帰させることによって，
長い起動プロセスを経ることなく，使用者は，電源遮断
前に行っていた作業を電源の再投入時に継続することが
できる。

【０００３】

【発明が解決しようとする課題】ところで，上記処理回
路に含まれる，数１０ビット程度の小さなデータを記憶
する例えばレジスタファイル等は，通常，ＤＲＡＭやＳ
ＲＡＭ等を用いずに，フリップフロップ回路等の順序回
路と組合せ回路を用いて構成される場合が多い。これ
は，ＤＲＡＭやＳＲＡＭ等では，入力アドレスに従って
ワード線を駆動するローデコーダとワードドライバ，出
力データを増幅するセンスアンプ，入出力データを制御
するＩ／Ｏ回路，これらを制御するコントロール回路等
の周辺回路が必要となり，ビット容量が小さい場合に
は，上記周辺回路の占める割合がメモリセルが占める割
合よりも大きくなってしまい面積的に非効率的な構成と
なってしまうからである。しかしながら，上記のように
ＣＭＯＳトランジスタ等で構成されるフリップフロップ
回路では，電源が遮断されると，内部に保持されたデー
タが失われてしまうため，上記レジューム機能を実現す
るには，システムの状態を保持したり処理を行う処理回
路の他に，上記のようなＳＲＡＭ等を備えた不揮発性メ
モリが必要となり，面積的に非効率になっていた。ま
た，不揮発性メモリにアクセスを行う分だけ，データの
書き込み又は読み出しに時間がかかっていた。更に，上
記不揮発性メモリへデータの書き込み又は読み出しを行
うための回路やソフトウェアも必要となっていた。本発
明は，このような従来の技術における課題を解決するた
めに，半導体集積回路を改良し，処理回路の順序回路の
記憶ノードに対応して強誘電体キャパシタ等の不揮発性
素子を設けることにより，電源遮断時にデータを待避さ
せるために周辺回路を備えた不揮発性メモリを用いる必
要をなくし，簡素な回路構成によりレジューム機能を実
現することのできる半導体集積回路を提供することを目
的とするものである。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に，請求項１に係る発明は，順序回路と組合せ回路とか
らなる処理回路を含み，上記処理回路の上記順序回路に
含まれるデータを電源遮断前に予め不揮発性素子に待避
させて電源を遮断し，電源の再投入時に上記不揮発性素
子に待避させられたデータを上記処理回路の上記順序回
路に復帰させ得る半導体集積回路において，上記処理回
路の順序回路の記憶ノードに対応して上記不揮発性素子
を設けてなることを特徴とする半導体集積回路として構
成されている。また，請求項２に係る発明は，上記請求
項１に記載の半導体集積回路において，上記処理回路の
順序回路が，フリップフロップ回路又はラッチ回路であ
ることをその要旨とする。また，請求項３に係る発明
は，上記請求項２に記載の半導体集積回路において，上
記不揮発性素子が上記フリップフロップ回路の記憶ノー
ドに接続されてなることをその要旨とする。また，請求
項４に係る発明は，上記請求項３に記載の半導体集積回
路において，上記不揮発性素子と上記フリップフロップ
回路を結合又は分離する結合分離素子と，上記不揮発性
素子を短絡させる短絡素子とが備えられてなることをそ
の要旨とする。また，請求項５に係る発明は，上記請求
項２に記載の半導体集積回路において，上記フリップフ
ロップ回路を構成するトランジスタが，ゲート電極に強
誘電体を用いたものであることをその要旨とする。ま
た，請求項６に係る発明は，上記請求項１〜５のいずれ
か１項に記載の半導体集積回路において，クロック又は
入力データに同期して上記不揮発性素子に上記処理回路
の順序回路に含まれるデータを保存してなることをその
要旨とする。上記請求項１〜６のいずれか１項に記載の
半導体集積回路によれば，処理回路の順序回路の記憶ノ
ードに対応して不揮発性素子を設けることにより，電源
遮断時にデータを待避させるレジューム機能を実現する
ために，周辺回路を備えた不揮発性メモリ等を用いる必
要がなくなる。このため，回路構成をより簡素なものと
することができ，上記不揮発性メモリにアクセスするた
めの専用回路やソフトウェアも必要ない。更に，周辺回
路を備えた不揮発性メモリにアクセスする必要がない分
だけ書き込み及び読み出しの時間を短縮することができ
る。

【０００５】

【発明の実施の形態】以下，添付図面を参照して，本発
明の実施の形態につき説明し，本発明の理解に供する。
尚，以下の実施の形態は，本発明の具体的な一例であっ
て，本発明の技術的範囲を限定する性格のものではな
い。本発明の一実施の形態に係る半導体集積回路は，例
えばＤフリップフロップ回路等のデータを保持する順序
回路と組合せ回路とを含む処理回路を備えたＡＳＩＣ
（特定用途向けＩＣ）として具体化される。上記ＡＳＩ
Ｃに含まれる上記Ｄフリップフロップ回路は，例えばク
ロックの立ち上がりエッジでデータを取り込み保持する
回路であり，その回路構成を図１に示す。図１に示す如
く，Ｄフリップフロップ回路は，２個のインバータ２及
びインバータ３からなるデータ保持回路を有するマスタ
ー側のハーフラッチ回路と，インバータ５及びインバー
タ６からなるデータ保持回路を有するスレーブ側のハー
フラッチ回路とを備える。本実施の形態に係る半導体集
積回路は，特に，上記Ｄフリップフロップ回路の記憶ノ
ードＮ１，Ｎ２にそれぞれ強誘電体キャパシタ９，８が
接続された点で従来のものと異なる。本実施の形態に係
る半導体集積回路では，上記記憶ノードＮ１，Ｎ２のデ
ータが電源遮断前に予め上記強誘電体キャパシタ９，８
に待避されてから電源が遮断され，電源の再投入時に上
記強誘電体キャパシタ９，８に待避させられたデータが
上記記憶ノードＮ１，Ｎ２に復帰させられる。以下，図
２及び図３を参照して，上記半導体集積回路の動作につ
いて説明する。ここで，図２は上記強誘電体キャパシタ
に対する印加電圧と分極状態との関係を示す図，図３は
電源遮断前の動作及び電源再投入時の動作を説明するた
めのタイムチャートである。通常動作中，上記Ｄフリッ
プフロップ回路には，クロック信号ＣＫが供給されてお
り，入力Ｄに対応したデータが上記クロック信号の立ち
上がりエッジ毎に上記記憶ノードＮ１，Ｎ２にそれぞれ
保持される。上記半導体集積回路では，電源を遮断する
場合，まず時刻ｔ１において上記クロック信号ＣＫが停
止させられる。この時，上記記憶ノードＮ１はハイレベ
ルにあって，記憶ノードＮ２はローレベルにあるものと
する。次に，図３に示す如く，時刻ｔ１から所定時間後
の時刻ｔ２までの間，セルプレートＣＰの電位がハイレ
ベルに設定される。このとき，上記記憶ノードＮ２はロ
ーレベルにあるから，強誘電体キャパシタ８に負極性の
電圧が加えられることになる。即ち，図２に示す如く，
上記強誘電体キャパシタ８の分極状態は状態ｃとなり，
上記強誘電体キャパシタ８にデータ「０」が書き込まれ
る。次に，時刻ｔ２から時刻ｔ３での間，セルプレート
ＣＰの電位がローレベルに設定される。このとき，上記
記憶ノードＮ１はハイレベルにあるから，強誘電体キャ
パシタ９には正極性の電圧が加えられることになる。即
ち，上記強誘電体キャパシタ９の分極状態は状態ａとな
り，上記強誘電体キャパシタ９にデータ「１」が書き込
まれる。次に，時刻ｔ３において電源ＶＤＤが遮断され
ると，上記記憶ノードＮ１及びＮ２はともにローレベル
になってデータは失われるが，上記強誘電体キャパシタ
８の分極状態は状態ｄとなってデータ「０」が保持さ
れ，上記強誘電体キャパシタ９の分極状態は状態ｂとな
ってデータ「１」が保持される。このようにして，上記
Ｄフリップフロップ回路を含む処理回路を備えた半導体
集積回路では，電源遮断前に記憶ノードＮ１，Ｎ２に保
持されていたデータを強誘電体キャパシタ９，８にそれ
ぞれ待避させた後，電源が遮断される。次に，電源を再
投入する場合には，まずセルプレートＣＰが時刻ｔ４か
らハイレベルに設定される。このとき，強誘電体キャパ
シタ８の分極状態は状態ｄから状態ｃに変化し，強誘電
体キャパシタ９の分極状態は状態ｂから状態ｃに変化し
て，それぞれの分極電荷の変化量に応じた電位が，上記
記憶ノードＮ２，Ｎ１に生じる。この場合には，状態ｂ
から状態ｃに変化した強誘電体キャパシタ９が接続され
た上記記憶ノードＮ１の方が，上記記憶ノードＮ２の電
位よりも大きくなる。次に，時刻ｔ５において，電源Ｖ
ＤＤが再投入されると，トランジスタ１，２，３，４か
らなる上記Ｄフリップフロップ回路は，ラッチ型センス
アンプとして動作し，上記記憶ノードＮ１の電位はハイ
レベルに，上記記憶ノードＮ２の電位はローレベルに確
定される。尚，このラッチ型センスアンプの動作につい
ては，ＤＲＡＭ等で使用されるものと同じであり周知で
あるので，その説明を省略する。そして，時刻ｔ６にお
いて，セルプレートＣ６がローレベルに設定されると共
に，クロック信号ＣＫの供給が再開される。このように
して，上記半導体集積回路では，強誘電体キャパシタ
８，９に待避させられたデータが，上記記憶ノードＮ
２，Ｎ１にそれぞれ復帰させられる。ここで，上記Ｄフ
リップフロップ回路を用いた簡単な例として，３ビット
カウンタの回路構成を図４に，その動作を図５にそれぞ
れ示す。上記３ビットカウンタは，図５に示す如く，通
常動作中，クロック信号ＣＫに同期してその出力Ｑを
１，２，３と増加させるが，例えば電源が遮断される時
刻ｔａよりも前にクロック信号ＣＫが停止させられ，各
Ｄフリップフロップ回路内に設けられた強誘電体キャパ
シタにクロック信号ＣＫが停止させられたときの「５」
に対する内部データが待避させられる。そして，時刻ｔ
ｂにおいて電源が再投入された時には，上記強誘電体キ
ャパシタから各Ｄフリップフロップ回路に内部データが
復帰させられ，クロック信号ＣＫの供給が再開されたと
きには，クロック信号ＣＫが停止させられたときのカウ
ント「５」から再開されて以降，出力Ｑは，６，７と増
加する。このようにして，本実施の形態に係る半導体集
積回路では，記憶ノードＮ２，Ｎ１のデータが電源遮断
前に，上記記憶ノードＮ２，Ｎ１にそれぞれ接続された
強誘電体キャパシタ８，９に待避させられ，電源遮断後
に復帰させられるため，レジューム機能を実現するため
に周辺回路を備えた不揮発性メモリを用いる必要がなく
なる。このため，回路構成をより簡素なものとすること
ができ，上記不揮発性メモリにアクセスするための専用
回路やソフトウェアも必要ない。更に，不揮発性メモリ
へのアクセスが不要になった分だけ読み出し及び書き込
みの時間を短縮することができる。

【０００６】

【実施例】上記実施の形態では，電源遮断前と電源再投
入直前にセルプレートＣＰをハイレベルに設定すること
により，強誘電体キャパシタにデータの書き込みを行っ
たが，これに限られるものではなく，例えばクロック信
号ＣＫ又は補クロック信号／ＣＫをセルプレートＣＰに
接続して，クロックに同期して上記強誘電体キャパシタ
にデータを書き込みを行い，電源再投入時にも読み出し
を行うようにしてもよい。このような半導体集積回路も
本発明における半導体集積回路の一例である。また，上
記実施の形態では，セルプレートＣＰをハイレベル又は
ローレベルに設定することにより，強誘電体キャパシタ
へのデータの書き込み及び読み出しを行ったが，これに
限られるものではなく，セルプレートＣＰの電位を電源
電圧ＶＤＤと接地電位との中間に設定することにより，
入力Ｑの変化にともなって上記強誘電体キャパシタにデ
ータの書き込みを行い，電源再投入時にも読み出しを行
うようにしてもよい。このような半導体集積回路も本発
明における半導体集積回路の一例である。また，上記実
施の形態では，記憶ノードＮ２，Ｎ１と強誘電体キャパ
シタ８，９をそれぞれ直接接続していたが，これに限ら
れるものではなく，例えば図６に示す如く，記憶ノード
Ｎ２，Ｎ１と強誘電体キャパシタ８，９とを電気的に結
合又は分離するためのトランジスタ１１，１２をその間
に設け，上記強誘電体キャパシタ９，８のデータについ
て読み出し及び書き込みを行うときだけ，上記記憶ノー
ドＮ１，Ｎ２を上記強誘電体キャパシタ９，８に接続す
るようにしてもよい。この場合，強誘電体キャパシタ
９，８の分極反転回数を減少させることができ，上記強
誘電体キャパシタの疲労を長期に渡って抑えることがで
きる。この場合には，上記強誘電体キャパシタ８，９の
両端を短絡させる短絡トランジスタ１３，１４を設け
て，必要に応じて上記強誘電体キャパシタ８，９の分極
状態をクリアするようにしてもよい。このような半導体
集積回路も本発明における半導体集積回路の一例であ
る。また，上記実施の形態では，不揮発性素子に強誘電
体キャパシタを用いたが，これに限られるものではな
く，例えば図７に示す如く，ゲート電極に強誘電体を用
いた不揮発性トランジスタ２’，３’，８’，９’によ
り上記Ｄフリップフロップ回路を構成するようにしても
よい。この場合には，クロック信号ＣＫ毎に，上記ゲー
ト電極の強誘電体はデータに応じた分極状態となり，電
源が遮断されて記憶ノードＮ１，Ｎ２が接地電位となっ
ても，電源再投入後，ゲート電極の分極状態に応じた電
位が上記記憶ノードＮ１，Ｎ２に発生してデータが復帰
させられる。尚，上記Ｄフリップフロップ回路を構成す
る全てのトランジスタに上記不揮発性トランジスタを用
いる必要はなく，例えばＰ型ＭＯＳトランジスタ２’，
３’とＮ型ＭＯＳトランジスタ８’，９’のうち，少な
くとも１個のゲート電極に強誘電体を用いるようにすれ
ばよい。このような半導体集積回路も本発明における半
導体集積回路の一例である。また，上記実施の形態で
は，処理回路の順序回路にＤフリップフロップ回路を用
いたが，これに限られるものではなく，他のフリップフ
ロップ回路やラッチ回路等，他の順序回路を用いること
も可能である。このような半導体集積回路も本発明にお
ける半導体集積回路の一例である。また，上記実施の形
態では，Ｄフリップフロップ回路を用いた３ビットカウ
ンタであったが，これに限られるものではなく，順序回
路を用いた他の回路に適用することも可能である。この
ような半導体集積回路も本発明における半導体集積回路
の一例である。

【０００７】

【発明の効果】上記請求項１〜６のいずれか１項に記載
の半導体集積回路によれば，処理回路の順序回路の記憶
ノードに対応して不揮発性素子を設けることにより，電
源遮断時にデータを待避させるレジューム機能を実現す
るために，周辺回路を備えた不揮発性メモリ等を用いる
必要がなくなる。このため，回路構成をより簡素なもの
とすることができ，上記不揮発性メモリにアクセスする
ための専用回路やソフトウェアも必要ない。更に，周辺
回路を備えた不揮発性メモリにアクセスする必要がない
分だけ書き込み及び読み出しの時間を短縮することがで
きる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態に係る半導体集積回路
の概略構成を示す図。

【図２】 強誘電体材料のヒステリシス特性を説明する
ための図。

【図３】 上記半導体集積回路のレジューム時の動作を
説明するための図。

【図４】 ３ビットカウンタの概略構成例を示す図。

【図５】 上記３ビットカウンタの動作を説明するため
の図。

【図６】 本発明の一実施例に係る半導体集積回路の概
略構成を示す図。

【図７】 本発明の他の実施例に係る半導体集積回路の
概略構成を示す図。

【図８】 従来の不揮発性メモリの概略構成を示す図。

【符号の説明】

８，９…強誘電体キャパシタ １１，１２…結合分離トランジスタ １３，１４…短絡トランジスタ Ｎ１，Ｎ２…記憶ノード

Claims (6)

【特許請求の範囲】
1. 【請求項１】 順序回路と組合せ回路とからなる処理回
   路を含み，上記処理回路の上記順序回路に含まれるデー
   タを電源遮断前に予め不揮発性素子に待避させて電源を
   遮断し，電源の再投入時に上記不揮発性素子に待避させ
   られたデータを上記処理回路の上記順序回路に復帰させ
   得る半導体集積回路において，上記処理回路の順序回路
   の記憶ノードに対応して上記不揮発性素子を設けてなる
   ことを特徴とする半導体集積回路。
2. 【請求項２】 上記処理回路の順序回路が，フリップフ
   ロップ回路又はラッチ回路である請求項１に記載の半導
   体集積回路。
3. 【請求項３】 上記不揮発性素子が上記フリップフロッ
   プ回路の記憶ノードに接続されてなる請求項２に記載の
   半導体集積回路。
4. 【請求項４】 上記不揮発性素子と上記フリップフロッ
   プ回路を結合又は分離する結合分離素子と，上記不揮発
   性素子を短絡させる短絡素子とが備えられた請求項３に
   記載の半導体集積回路。
5. 【請求項５】 上記フリップフロップ回路を構成するト
   ランジスタが，ゲート電極に強誘電体を用いたものであ
   る請求項２に記載の半導体集積回路。
6. 【請求項６】 クロック又は入力データに同期して上記
   不揮発性素子に上記処理回路の順序回路に含まれるデー
   タを保存してなる請求項１〜５のいずれか１項に記載の
   半導体集積回路。