JP2000077992A - アナログスイッチ - Google Patents
アナログスイッチInfo
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- JP2000077992A JP2000077992A JP24692298A JP24692298A JP2000077992A JP 2000077992 A JP2000077992 A JP 2000077992A JP 24692298 A JP24692298 A JP 24692298A JP 24692298 A JP24692298 A JP 24692298A JP 2000077992 A JP2000077992 A JP 2000077992A
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- nmos
- mos transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】安価で製造することができ、オン抵抗が低く、
出力精度の高いアナログスイッチを提供する。 【解決手段】第１端子と第２端子との間に接続された第
１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳト
ランジスタを有するアナログスイッチにおいて、さら
に、第１端子と第１のＮ型ＭＯＳトランジスタのバック
ゲートとの間に第２のＮ型ＭＯＳトランジスタを接続
し、第１端子と第１のＰ型ＭＯＳトランジスタのバック
ゲートとの間に第２のＰ型ＭＯＳトランジスタを接続す
ることにより、上記課題を解決する。
出力精度の高いアナログスイッチを提供する。 【解決手段】第１端子と第２端子との間に接続された第
１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳト
ランジスタを有するアナログスイッチにおいて、さら
に、第１端子と第１のＮ型ＭＯＳトランジスタのバック
ゲートとの間に第２のＮ型ＭＯＳトランジスタを接続
し、第１端子と第１のＰ型ＭＯＳトランジスタのバック
ゲートとの間に第２のＰ型ＭＯＳトランジスタを接続す
ることにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に限定するわけ
ではないが、例えばＤＡコンバータの基準電圧回路等
で、基準電圧の１つを選択的に出力するために用いられ
るアナログスイッチに関するものである。
ではないが、例えばＤＡコンバータの基準電圧回路等
で、基準電圧の１つを選択的に出力するために用いられ
るアナログスイッチに関するものである。
【０００２】
【従来の技術】前述するＤＡコンバータの基準電圧回路
の一例の構成回路図を図６に示す。図示例の基準電圧回
路３２は、基準電圧ＶＲＥＦＨと基準電圧ＶＲＥＦＬと
の間に、等しい抵抗値を持つ抵抗素子Ｒを直列に接続し
て構成されたラダー抵抗１２、および、このラダー抵抗
１２の各抵抗素子Ｒの接続点Ａ，Ｂ，Ｃとこの基準電圧
回路３２の出力端子との間に各々接続されたアナログス
イッチ３４（３４ａ，３４ｂ，３４ｃ）を有する。
の一例の構成回路図を図６に示す。図示例の基準電圧回
路３２は、基準電圧ＶＲＥＦＨと基準電圧ＶＲＥＦＬと
の間に、等しい抵抗値を持つ抵抗素子Ｒを直列に接続し
て構成されたラダー抵抗１２、および、このラダー抵抗
１２の各抵抗素子Ｒの接続点Ａ，Ｂ，Ｃとこの基準電圧
回路３２の出力端子との間に各々接続されたアナログス
イッチ３４（３４ａ，３４ｂ，３４ｃ）を有する。
【０００３】この基準電圧回路３２において、まず、ラ
ダー抵抗１２の各抵抗素子Ｒの接続点Ａ，Ｂ，Ｃでは、
基準電圧ＶＲＥＦＨと基準電圧ＶＲＥＦＬとの間の電圧
を抵抗素子Ｒで均等に分圧して得られる基準電圧が発生
される。アナログスイッチ３４は、同時にはアナログス
イッチ３４ａ，３４ｂまたは３４ｃの内の１つだけがオ
ンとされ、ラダー抵抗１２の各抵抗素子Ｒの接続点Ａ，
Ｂ，Ｃで発生される基準電圧の内の１つが、この基準電
圧回路３２から出力される。
ダー抵抗１２の各抵抗素子Ｒの接続点Ａ，Ｂ，Ｃでは、
基準電圧ＶＲＥＦＨと基準電圧ＶＲＥＦＬとの間の電圧
を抵抗素子Ｒで均等に分圧して得られる基準電圧が発生
される。アナログスイッチ３４は、同時にはアナログス
イッチ３４ａ，３４ｂまたは３４ｃの内の１つだけがオ
ンとされ、ラダー抵抗１２の各抵抗素子Ｒの接続点Ａ，
Ｂ，Ｃで発生される基準電圧の内の１つが、この基準電
圧回路３２から出力される。
【０００４】上述する従来の基準電圧回路３２では、ア
ナログスイッチ３４として、例えばエンハンスメント型
のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）と
Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）とを
並列に接続したものが用いられている。
ナログスイッチ３４として、例えばエンハンスメント型
のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）と
Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）とを
並列に接続したものが用いられている。
【０００５】しかし、基準電圧回路３２のラダー抵抗１
２の各接続点Ａ，Ｂ，Ｃでは、各々異なる基準電圧が発
生され、アナログスイッチ３４ａ，３４ｂ，３４ｃ毎に
ソース・バックゲート間の電位差が異なるため、基板バ
イアス効果によって、基準電圧ＶＲＥＦＨ，ＶＲＥＦＬ
の中間電位近傍になるにつれ、ＭＯＳトランジスタのし
きい値電圧が上昇してオン抵抗が高くなり、出力される
基準電圧の誤差が大きくなる、高速動作させることがで
きない等の問題点があった。
２の各接続点Ａ，Ｂ，Ｃでは、各々異なる基準電圧が発
生され、アナログスイッチ３４ａ，３４ｂ，３４ｃ毎に
ソース・バックゲート間の電位差が異なるため、基板バ
イアス効果によって、基準電圧ＶＲＥＦＨ，ＶＲＥＦＬ
の中間電位近傍になるにつれ、ＭＯＳトランジスタのし
きい値電圧が上昇してオン抵抗が高くなり、出力される
基準電圧の誤差が大きくなる、高速動作させることがで
きない等の問題点があった。
【０００６】このような問題を解決する１つの手段とし
て、例えば特許番号第２６４７９７０号公報に開示の基
準電圧回路を挙げることができる。
て、例えば特許番号第２６４７９７０号公報に開示の基
準電圧回路を挙げることができる。
【０００７】ここで、同公報に開示の基準電圧回路の一
例の構成回路図を図７に示す。同図に示す基準電圧回路
３６は、図６に示す基準電圧回路３２のアナログスイッ
チ３４とは異なる構成のアナログスイッチ３８を有す
る。高電位部のアナログスイッチ３８ａは、エンハンス
メント型のＰＭＯＳを並列接続して構成され、低電位部
のアナログスイッチ３８ｃは、エンハンスメント型のＮ
ＭＯＳを並列接続して構成され、中間電位部のアナログ
スイッチ３８ｂは、しきい値電圧が０Ｖ付近のＮＭＯＳ
を並列接続して構成されている。
例の構成回路図を図７に示す。同図に示す基準電圧回路
３６は、図６に示す基準電圧回路３２のアナログスイッ
チ３４とは異なる構成のアナログスイッチ３８を有す
る。高電位部のアナログスイッチ３８ａは、エンハンス
メント型のＰＭＯＳを並列接続して構成され、低電位部
のアナログスイッチ３８ｃは、エンハンスメント型のＮ
ＭＯＳを並列接続して構成され、中間電位部のアナログ
スイッチ３８ｂは、しきい値電圧が０Ｖ付近のＮＭＯＳ
を並列接続して構成されている。
【０００８】この基準電圧回路３６によれば、上記構成
によって、各電位領域のアナログスイッチ３８ａ，３８
ｂ，３８ｃのオン抵抗を十分低くすることができるた
め、基準電圧の精度を向上させることができるととも
に、動作速度の向上を図ることができるとしている。し
かし、同公報に開示の手段では、通常のしきい値を持つ
トランジスタの他に、しきい値電圧の低いトランジスタ
が必要となるため、製造プロセスが複雑になり、製造コ
ストも増大するという別の問題点があった。
によって、各電位領域のアナログスイッチ３８ａ，３８
ｂ，３８ｃのオン抵抗を十分低くすることができるた
め、基準電圧の精度を向上させることができるととも
に、動作速度の向上を図ることができるとしている。し
かし、同公報に開示の手段では、通常のしきい値を持つ
トランジスタの他に、しきい値電圧の低いトランジスタ
が必要となるため、製造プロセスが複雑になり、製造コ
ストも増大するという別の問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、安価で製造する
ことができ、オン抵抗が低く、出力精度の高いアナログ
スイッチを提供することにある。
従来技術に基づく問題点をかえりみて、安価で製造する
ことができ、オン抵抗が低く、出力精度の高いアナログ
スイッチを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１端子と第２端子との間に接続された
第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳ
トランジスタを有するアナログスイッチであって、さら
に、前記第１端子と前記第１のＮ型ＭＯＳトランジスタ
のバックゲートとの間に接続された第２のＮ型ＭＯＳト
ランジスタと、前記第１端子と前記第１のＰ型ＭＯＳト
ランジスタのバックゲートとの間に接続された第２のＰ
型ＭＯＳトランジスタとを有することを特徴とするアナ
ログスイッチを提供するものである。ここで、上記アナ
ログスイッチであって、さらに、前記第２端子と前記第
１のＮ型ＭＯＳトランジスタのバックゲートとの間に接
続された第３のＮ型ＭＯＳトランジスタと、前記第２端
子と前記第１のＰ型ＭＯＳトランジスタのバックゲート
との間に接続された第３のＰ型ＭＯＳトランジスタとを
有するのが好ましい。
に、本発明は、第１端子と第２端子との間に接続された
第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳ
トランジスタを有するアナログスイッチであって、さら
に、前記第１端子と前記第１のＮ型ＭＯＳトランジスタ
のバックゲートとの間に接続された第２のＮ型ＭＯＳト
ランジスタと、前記第１端子と前記第１のＰ型ＭＯＳト
ランジスタのバックゲートとの間に接続された第２のＰ
型ＭＯＳトランジスタとを有することを特徴とするアナ
ログスイッチを提供するものである。ここで、上記アナ
ログスイッチであって、さらに、前記第２端子と前記第
１のＮ型ＭＯＳトランジスタのバックゲートとの間に接
続された第３のＮ型ＭＯＳトランジスタと、前記第２端
子と前記第１のＰ型ＭＯＳトランジスタのバックゲート
との間に接続された第３のＰ型ＭＯＳトランジスタとを
有するのが好ましい。
【００１１】また、上記アナログスイッチであって、さ
らに、前記第２のＮ型ＭＯＳトランジスタがオフした時
に、前記第１のＮ型ＭＯＳトランジスタのバックゲート
の電位を固定する手段と、前記第２のＰ型ＭＯＳトラン
ジスタがオフした時に、前記第１のＰ型ＭＯＳトランジ
スタのバックゲートの電位を固定する手段とを有するの
が好ましい。ここで、上記アナログスイッチであって、
さらに、前記第２端子と前記第１のＮ型ＭＯＳトランジ
スタのバックゲートとの間に接続された第３のＮ型ＭＯ
Ｓトランジスタと、前記第２端子と前記第１のＰ型ＭＯ
Ｓトランジスタのバックゲートとの間に接続された第３
のＰ型ＭＯＳトランジスタとを有するのが好ましい。
らに、前記第２のＮ型ＭＯＳトランジスタがオフした時
に、前記第１のＮ型ＭＯＳトランジスタのバックゲート
の電位を固定する手段と、前記第２のＰ型ＭＯＳトラン
ジスタがオフした時に、前記第１のＰ型ＭＯＳトランジ
スタのバックゲートの電位を固定する手段とを有するの
が好ましい。ここで、上記アナログスイッチであって、
さらに、前記第２端子と前記第１のＮ型ＭＯＳトランジ
スタのバックゲートとの間に接続された第３のＮ型ＭＯ
Ｓトランジスタと、前記第２端子と前記第１のＰ型ＭＯ
Ｓトランジスタのバックゲートとの間に接続された第３
のＰ型ＭＯＳトランジスタとを有するのが好ましい。
【００１２】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のアナログスイッチを詳細に説
明する。図１は、本発明のアナログスイッチを用いた基
準電圧回路の一実施例の構成概念図である。図示例の基
準電圧回路１０は、例えば抵抗分圧方式のＤＡコンバー
タ等で使用されるもので、ラダー抵抗１２、および、ア
ナログスイッチ（ＳＷ）１４（１４ａ，１４ｂ，１４
ｃ）を有する。
施例に基づいて、本発明のアナログスイッチを詳細に説
明する。図１は、本発明のアナログスイッチを用いた基
準電圧回路の一実施例の構成概念図である。図示例の基
準電圧回路１０は、例えば抵抗分圧方式のＤＡコンバー
タ等で使用されるもので、ラダー抵抗１２、および、ア
ナログスイッチ（ＳＷ）１４（１４ａ，１４ｂ，１４
ｃ）を有する。
【００１３】この基準電圧回路１０において、まず、ラ
ダー抵抗１２は、基準電圧ＶＲＥＦＨと基準電圧ＶＲＥ
ＦＬとの間に、等しい抵抗値を持つ４つの抵抗素子Ｒを
直列に接続して構成されている。ラダー抵抗の抵抗素子
Ｒの接続点Ａ，Ｂ，Ｃでは、基準電圧ＶＲＥＦＨと基準
電圧ＶＲＥＦＬとの間の電圧を、４つの抵抗素子Ｒで均
等に分圧して得られる基準電圧が発生され、各々対応す
るアナログスイッチ１４ａ，１４ｂ，１４ｃに供給され
ている。
ダー抵抗１２は、基準電圧ＶＲＥＦＨと基準電圧ＶＲＥ
ＦＬとの間に、等しい抵抗値を持つ４つの抵抗素子Ｒを
直列に接続して構成されている。ラダー抵抗の抵抗素子
Ｒの接続点Ａ，Ｂ，Ｃでは、基準電圧ＶＲＥＦＨと基準
電圧ＶＲＥＦＬとの間の電圧を、４つの抵抗素子Ｒで均
等に分圧して得られる基準電圧が発生され、各々対応す
るアナログスイッチ１４ａ，１４ｂ，１４ｃに供給され
ている。
【００１４】アナログスイッチ１４は、本発明のアナロ
グスイッチであって、ラダー抵抗１２の抵抗素子Ｒの接
続点Ａ，Ｂ，Ｃから供給される基準電圧をアナログ入力
電圧として受け取り、これをアナログ出力電圧として出
力する。基準電圧回路１０では、同時にはアナログスイ
ッチ１４ａ，１４ｂまたは１４ｃの内の１つだけがオン
とされ、ラダー抵抗１２の抵抗素子Ｒの各接続点Ａ，
Ｂ，Ｃで発生される基準電圧の内の１つが出力される。
グスイッチであって、ラダー抵抗１２の抵抗素子Ｒの接
続点Ａ，Ｂ，Ｃから供給される基準電圧をアナログ入力
電圧として受け取り、これをアナログ出力電圧として出
力する。基準電圧回路１０では、同時にはアナログスイ
ッチ１４ａ，１４ｂまたは１４ｃの内の１つだけがオン
とされ、ラダー抵抗１２の抵抗素子Ｒの各接続点Ａ，
Ｂ，Ｃで発生される基準電圧の内の１つが出力される。
【００１５】続いて、図２に、上記アナログスイッチの
一実施例の構成回路図を示す。図示例のアナログスイッ
チ１４は、第１端子と第２端子との間に接続されたＮ型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）１６およ
びＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１
８、第１端子とＮＭＯＳ１６のバックゲートとの間に接
続されたＮＭＯＳ２０、ならびに、第１端子とＰＭＯＳ
１８のバックゲートとの間に接続されたＰＭＯＳ２２を
有する。
一実施例の構成回路図を示す。図示例のアナログスイッ
チ１４は、第１端子と第２端子との間に接続されたＮ型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）１６およ
びＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１
８、第１端子とＮＭＯＳ１６のバックゲートとの間に接
続されたＮＭＯＳ２０、ならびに、第１端子とＰＭＯＳ
１８のバックゲートとの間に接続されたＰＭＯＳ２２を
有する。
【００１６】ここで、ＮＭＯＳ１６，２０のゲートに
は、入力されるデジタル信号をデコードして得られるデ
コード信号φが入力され、ＰＭＯＳ１８，２２のゲート
には、デコード信号φの反転信号である反転デコード信
号φ￣が入力されている。また、ＮＭＯＳ２０，ＰＭＯ
Ｓ２２のバックゲートは、基本的に、ソース（第１端子
側）の電位以下および以上の電位、図示例の場合、各々
基準電圧ＶＲＥＦＬ，ＶＲＥＦＨに接続されている。そ
して、本実施例では、アナログスイッチ１４の第１端子
は、基準電圧回路１０の入力側に接続され、第２端子
は、出力側に接続されている。
は、入力されるデジタル信号をデコードして得られるデ
コード信号φが入力され、ＰＭＯＳ１８，２２のゲート
には、デコード信号φの反転信号である反転デコード信
号φ￣が入力されている。また、ＮＭＯＳ２０，ＰＭＯ
Ｓ２２のバックゲートは、基本的に、ソース（第１端子
側）の電位以下および以上の電位、図示例の場合、各々
基準電圧ＶＲＥＦＬ，ＶＲＥＦＨに接続されている。そ
して、本実施例では、アナログスイッチ１４の第１端子
は、基準電圧回路１０の入力側に接続され、第２端子
は、出力側に接続されている。
【００１７】このアナログスイッチ１４においては、基
本的に、デコード信号φがハイレベル、すなわち、反転
デコード信号φ￣がローレベルとされた時に第１端子と
第２端子とが導通し、入力側の電位、すなわち、ラダー
抵抗１２の各接続点Ａ，Ｂ，Ｃから供給される基準電圧
が出力側に出力される。逆に、デコード信号φがローレ
ベル、すなわち、反転デコード信号φ￣がハイレベルと
された時には、第１端子と第２端子とが遮断される。
本的に、デコード信号φがハイレベル、すなわち、反転
デコード信号φ￣がローレベルとされた時に第１端子と
第２端子とが導通し、入力側の電位、すなわち、ラダー
抵抗１２の各接続点Ａ，Ｂ，Ｃから供給される基準電圧
が出力側に出力される。逆に、デコード信号φがローレ
ベル、すなわち、反転デコード信号φ￣がハイレベルと
された時には、第１端子と第２端子とが遮断される。
【００１８】まず、デコード信号φがハイレベル、反転
デコード信号φ￣がローレベルとされた時、入力側の電
位に応じて、ＮＭＯＳ２０またはＰＭＯＳ２２のどちら
か、あるいは、両方がオンする。本実施例の場合、アナ
ログスイッチ１４ａではＰＭＯＳ２２だけがオンし、ア
ナログスイッチ１４ｃではＮＭＯＳ２０だけがオンし、
アナログスイッチ１４ｂでは、ＮＭＯＳ２０およびＰＭ
ＯＳ２２の両方がオンするものとする。
デコード信号φ￣がローレベルとされた時、入力側の電
位に応じて、ＮＭＯＳ２０またはＰＭＯＳ２２のどちら
か、あるいは、両方がオンする。本実施例の場合、アナ
ログスイッチ１４ａではＰＭＯＳ２２だけがオンし、ア
ナログスイッチ１４ｃではＮＭＯＳ２０だけがオンし、
アナログスイッチ１４ｂでは、ＮＭＯＳ２０およびＰＭ
ＯＳ２２の両方がオンするものとする。
【００１９】通常、ＭＯＳトランジスタは、ゲート・ソ
ース間の電位差が、しきい値電圧よりも大きくなるとオ
ンする。したがって、図１に示す基準電圧回路１０で
は、入力側の電位、すなわち、ラダー抵抗１２から供給
される基準電圧が比較的低電位であるアナログスイッチ
１４ｂ，１４ｃのＮＭＯＳ２０がオンし、ラダー抵抗１
２から供給される基準電圧が比較的高電位であるアナロ
グスイッチ１４ａ，１４ｂのＰＭＯＳ２２がオンする。
ース間の電位差が、しきい値電圧よりも大きくなるとオ
ンする。したがって、図１に示す基準電圧回路１０で
は、入力側の電位、すなわち、ラダー抵抗１２から供給
される基準電圧が比較的低電位であるアナログスイッチ
１４ｂ，１４ｃのＮＭＯＳ２０がオンし、ラダー抵抗１
２から供給される基準電圧が比較的高電位であるアナロ
グスイッチ１４ａ，１４ｂのＰＭＯＳ２２がオンする。
【００２０】ＮＭＯＳ２０がオンすることにより、ＮＭ
ＯＳ１６のバックゲートとソースとが電気的に短絡さ
れ、同じく、ＰＭＯＳ２２がオンすることにより、ＰＭ
ＯＳ１８のバックゲートとソースが短絡される。したが
って、本発明のアナログスイッチ１４では、ＮＭＯＳ１
６のバックゲートとソースとの間に電位差が発生しない
ため、基板バイアス効果により、ＮＭＯＳ１６のしきい
値電圧が上昇してオン抵抗が上昇するということがな
い。
ＯＳ１６のバックゲートとソースとが電気的に短絡さ
れ、同じく、ＰＭＯＳ２２がオンすることにより、ＰＭ
ＯＳ１８のバックゲートとソースが短絡される。したが
って、本発明のアナログスイッチ１４では、ＮＭＯＳ１
６のバックゲートとソースとの間に電位差が発生しない
ため、基板バイアス効果により、ＮＭＯＳ１６のしきい
値電圧が上昇してオン抵抗が上昇するということがな
い。
【００２１】ＮＭＯＳ２０がオンして、ＮＭＯＳ１６の
バックゲートが、入力側の電位に相当する電位となって
安定し、ＮＭＯＳ１６のしきい値電圧が確定する。同じ
く、ＰＭＯＳ２２がオンして、ＰＭＯＳ１８のバックゲ
ートが、入力側の電位に相当する電位となって安定し、
ＮＭＯＳ１６のしきい値電圧が確定する。ＮＭＯＳ１６
およびＰＭＯＳ１８は、ゲート・ソース間の電位差が、
しきい値電圧よりも大きくなった時点でオンする。
バックゲートが、入力側の電位に相当する電位となって
安定し、ＮＭＯＳ１６のしきい値電圧が確定する。同じ
く、ＰＭＯＳ２２がオンして、ＰＭＯＳ１８のバックゲ
ートが、入力側の電位に相当する電位となって安定し、
ＮＭＯＳ１６のしきい値電圧が確定する。ＮＭＯＳ１６
およびＰＭＯＳ１８は、ゲート・ソース間の電位差が、
しきい値電圧よりも大きくなった時点でオンする。
【００２２】この時、入力側および出力側の電位に応じ
て、例えば入力側よりも出力側の電位の方が高い場合、
オン抵抗の低いＮＭＯＳ１６およびＰＭＯＳ１８のチャ
ネルを介して、出力側の電荷が入力側にディスチャージ
されるのと同時に、ＰＭＯＳ１８のバックゲートとソー
スとの間で形成される寄生ダイオード２６およびＰＭＯ
Ｓ２２のチャネルの経路を介してディスチャージされる
ため、出力側の電荷を入力側に高速にディスチャージす
ることができる。
て、例えば入力側よりも出力側の電位の方が高い場合、
オン抵抗の低いＮＭＯＳ１６およびＰＭＯＳ１８のチャ
ネルを介して、出力側の電荷が入力側にディスチャージ
されるのと同時に、ＰＭＯＳ１８のバックゲートとソー
スとの間で形成される寄生ダイオード２６およびＰＭＯ
Ｓ２２のチャネルの経路を介してディスチャージされる
ため、出力側の電荷を入力側に高速にディスチャージす
ることができる。
【００２３】一方、出力側よりも入力側の電位の方が高
い場合、同じく、オン抵抗の低いＮＭＯＳ１６およびＰ
ＭＯＳ１８のチャネルを介して、出力側が入力側の電位
までチャージアップされるのと同時に、ＮＭＯＳ２０の
チャネルおよびＮＭＯＳ１６のバックゲートとソースと
の間で形成される寄生ダイオード２４の経路を介してチ
ャージアップされるため、出力側を入力側の電位まで高
速にチャージアップすることができる。
い場合、同じく、オン抵抗の低いＮＭＯＳ１６およびＰ
ＭＯＳ１８のチャネルを介して、出力側が入力側の電位
までチャージアップされるのと同時に、ＮＭＯＳ２０の
チャネルおよびＮＭＯＳ１６のバックゲートとソースと
の間で形成される寄生ダイオード２４の経路を介してチ
ャージアップされるため、出力側を入力側の電位まで高
速にチャージアップすることができる。
【００２４】続いて、デコード信号φがローレベル、反
転デコード信号φ￣がハイレベルとされた時には、ＮＭ
ＯＳ１６，１８およびＰＭＯＳ２０，２２はいずれもオ
フし、入力側と出力側とは電気的に遮断される。
転デコード信号φ￣がハイレベルとされた時には、ＮＭ
ＯＳ１６，１８およびＰＭＯＳ２０，２２はいずれもオ
フし、入力側と出力側とは電気的に遮断される。
【００２５】なお、アナログスイッチとしては、入出力
間の特性が対称となることが望ましい。そこで、図３
に、その一例の回路構成を開示する。図３に示すアナロ
グスイッチ１４は、図２に示すアナログスイッチ１４に
おいて、さらに、第２端子とＮＭＯＳ１６のバックゲー
トとの間に接続されたＮＭＯＳ２１、および、第２端子
とＰＭＯＳ１８のバックゲートとの間に接続されたＰＭ
ＯＳ２３を有するものである。
間の特性が対称となることが望ましい。そこで、図３
に、その一例の回路構成を開示する。図３に示すアナロ
グスイッチ１４は、図２に示すアナログスイッチ１４に
おいて、さらに、第２端子とＮＭＯＳ１６のバックゲー
トとの間に接続されたＮＭＯＳ２１、および、第２端子
とＰＭＯＳ１８のバックゲートとの間に接続されたＰＭ
ＯＳ２３を有するものである。
【００２６】これらのＮＭＯＳ２１およびＰＭＯＳ２３
のゲートには、各々デコード信号φおよび反転デコード
信号φ￣が入力され、それらのバックゲートは、各々基
準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接続されている。
図３に示すアナログスイッチ１４の基本的な動作は、図
２に示すアナログスイッチ１４と同じであり、前述のよ
うに、その入出力間の特性が対称であるため、さらに、
動作速度および出力精度を向上させることができる。
のゲートには、各々デコード信号φおよび反転デコード
信号φ￣が入力され、それらのバックゲートは、各々基
準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接続されている。
図３に示すアナログスイッチ１４の基本的な動作は、図
２に示すアナログスイッチ１４と同じであり、前述のよ
うに、その入出力間の特性が対称であるため、さらに、
動作速度および出力精度を向上させることができる。
【００２７】ところで、アナログスイッチ１４の入力側
と出力側とを電気的に遮断した時、ＮＭＯＳ１６および
ＰＭＯＳ１８のバックゲートは、フローティング状態と
なる。この状態でも構わないが、バックゲートをフロー
ティング状態にすると、しきい値電圧が不安定になり、
ノイズ等の影響を受けて、ＮＭＯＳ１６およびＰＭＯＳ
１８のソース・ドレイン間にリーク電流が流れる可能性
もあるため、ＮＭＯＳ２０およびＰＭＯＳ２２がオフし
た時に、ＮＭＯＳ１６およびＰＭＯＳ１８のバックゲー
トの電位を固定するのが好ましい。
と出力側とを電気的に遮断した時、ＮＭＯＳ１６および
ＰＭＯＳ１８のバックゲートは、フローティング状態と
なる。この状態でも構わないが、バックゲートをフロー
ティング状態にすると、しきい値電圧が不安定になり、
ノイズ等の影響を受けて、ＮＭＯＳ１６およびＰＭＯＳ
１８のソース・ドレイン間にリーク電流が流れる可能性
もあるため、ＮＭＯＳ２０およびＰＭＯＳ２２がオフし
た時に、ＮＭＯＳ１６およびＰＭＯＳ１８のバックゲー
トの電位を固定するのが好ましい。
【００２８】ここで、図４に、本発明のアナログスイッ
チの別の実施例の構成回路図を示す。このアナログスイ
ッチ１４’は、図２に示すアナログスイッチ１４におい
て、さらに、ＮＭＯＳ２８およびＰＭＯＳ３０を有する
もので、そのゲートには、各々反転デコード信号φ￣お
よびデコード信号φが入力され、ソースおよびバックゲ
ートは、各々基準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接
続され、ドレインは、各々ＮＭＯＳ１６およびＰＭＯＳ
１８のバックゲートに接続されている。
チの別の実施例の構成回路図を示す。このアナログスイ
ッチ１４’は、図２に示すアナログスイッチ１４におい
て、さらに、ＮＭＯＳ２８およびＰＭＯＳ３０を有する
もので、そのゲートには、各々反転デコード信号φ￣お
よびデコード信号φが入力され、ソースおよびバックゲ
ートは、各々基準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接
続され、ドレインは、各々ＮＭＯＳ１６およびＰＭＯＳ
１８のバックゲートに接続されている。
【００２９】このアナログスイッチ１４’の基本的な動
作は、図２に示すアナログスイッチ１４と全く同じであ
る。ＮＭＯＳ２８およびＰＭＯＳ３０は、デコード信号
φがローレベル、反転デコード信号φ￣がハイレベル、
すなわち、ＮＭＯＳ２０およびＰＭＯＳ２２がオフし
て、ＮＭＯＳ１６およびＰＭＯＳ１８のバックゲートが
フローティング状態となった時にオンし、逆に、デコー
ド信号φがハイレベル、反転デコード信号φ￣がローレ
ベルとされた時にオフする。
作は、図２に示すアナログスイッチ１４と全く同じであ
る。ＮＭＯＳ２８およびＰＭＯＳ３０は、デコード信号
φがローレベル、反転デコード信号φ￣がハイレベル、
すなわち、ＮＭＯＳ２０およびＰＭＯＳ２２がオフし
て、ＮＭＯＳ１６およびＰＭＯＳ１８のバックゲートが
フローティング状態となった時にオンし、逆に、デコー
ド信号φがハイレベル、反転デコード信号φ￣がローレ
ベルとされた時にオフする。
【００３０】したがって、ＮＭＯＳ２０およびＰＭＯＳ
２２がオフした時に、ＮＭＯＳ１６のバックゲートは、
ＮＭＯＳ２８を介して基準電圧ＶＲＥＦＬに固定され、
ＰＭＯＳ１８のバックゲートは、ＰＭＯＳ３０を介して
基準電圧ＶＲＥＦＨに固定されるため、ＮＭＯＳ１６お
よびＰＭＯＳ１８のしきい値電圧を安定させることがで
き、ＮＭＯＳ１６およびＰＭＯＳ１８が完全にオフされ
るため、リーク電流も完全に防止することができる。
２２がオフした時に、ＮＭＯＳ１６のバックゲートは、
ＮＭＯＳ２８を介して基準電圧ＶＲＥＦＬに固定され、
ＰＭＯＳ１８のバックゲートは、ＰＭＯＳ３０を介して
基準電圧ＶＲＥＦＨに固定されるため、ＮＭＯＳ１６お
よびＰＭＯＳ１８のしきい値電圧を安定させることがで
き、ＮＭＯＳ１６およびＰＭＯＳ１８が完全にオフされ
るため、リーク電流も完全に防止することができる。
【００３１】さらに、図３に示すアナログスイッチ１４
の場合と同じように、アナログスイッチの入出力特性を
対称とするための回路構成の一例を図５に示す。図５に
示すアナログスイッチ１４’は、図４に示すアナログス
イッチ１４’において、さらに、第２端子とＮＭＯＳ１
６のバックゲートとの間に接続されたＮＭＯＳ２１、お
よび、第２端子とＰＭＯＳ１８のバックゲートとの間に
接続されたＰＭＯＳ２３を有するものである。
の場合と同じように、アナログスイッチの入出力特性を
対称とするための回路構成の一例を図５に示す。図５に
示すアナログスイッチ１４’は、図４に示すアナログス
イッチ１４’において、さらに、第２端子とＮＭＯＳ１
６のバックゲートとの間に接続されたＮＭＯＳ２１、お
よび、第２端子とＰＭＯＳ１８のバックゲートとの間に
接続されたＰＭＯＳ２３を有するものである。
【００３２】これらのＮＭＯＳ２１およびＰＭＯＳ２３
のゲートには、各々デコード信号φおよび反転デコード
信号φ￣が入力され、それらのバックゲートは、各々基
準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接続されている。
図５に示すアナログスイッチ１４’の基本的な動作は、
図４に示すアナログスイッチ１４’と同じであり、その
入出力間の特性が対称であるため、さらに、動作速度お
よび出力精度を向上させることができる。
のゲートには、各々デコード信号φおよび反転デコード
信号φ￣が入力され、それらのバックゲートは、各々基
準電圧ＶＲＥＦＬおよびＶＲＥＦＨに接続されている。
図５に示すアナログスイッチ１４’の基本的な動作は、
図４に示すアナログスイッチ１４’と同じであり、その
入出力間の特性が対称であるため、さらに、動作速度お
よび出力精度を向上させることができる。
【００３３】本発明のアナログスイッチは、基本的に以
上のようなものである。なお、上記実施例では、ＮＭＯ
Ｓ１６およびＰＭＯＳ１８のバックゲートの電位を固定
する手段の一例として、図４に示すように、各々ＮＭＯ
Ｓ２８およびＰＭＯＳ３０を挙げているが、本発明はこ
れに限定されず、バックゲートの電位を固定することが
できれば、どのような回路構成であってもよいし、どの
ような電位に固定してもよい。
上のようなものである。なお、上記実施例では、ＮＭＯ
Ｓ１６およびＰＭＯＳ１８のバックゲートの電位を固定
する手段の一例として、図４に示すように、各々ＮＭＯ
Ｓ２８およびＰＭＯＳ３０を挙げているが、本発明はこ
れに限定されず、バックゲートの電位を固定することが
できれば、どのような回路構成であってもよいし、どの
ような電位に固定してもよい。
【００３４】また、上記実施例では、従来技術との対比
が容易となるように、本発明のアナログスイッチを基準
電圧回路に適用した場合の一例を挙げて説明したが、こ
れも限定されず、本発明のアナログスイッチは、例えば
サンプルホールド回路のサンプル用スイッチとして使用
する等、高速性、高精度が要求されるアナログスイッチ
として、各種のアプリケーションに利用可能であること
は言うまでもないことである。
が容易となるように、本発明のアナログスイッチを基準
電圧回路に適用した場合の一例を挙げて説明したが、こ
れも限定されず、本発明のアナログスイッチは、例えば
サンプルホールド回路のサンプル用スイッチとして使用
する等、高速性、高精度が要求されるアナログスイッチ
として、各種のアプリケーションに利用可能であること
は言うまでもないことである。
【００３５】以上、本発明のアナログスイッチについて
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。
【００３６】
【発明の効果】以上詳細に説明した様に、本発明のアナ
ログスイッチは、基本的に、第１端子と第２端子との間
に接続された第１のＮＭＯＳおよび第１のＰＭＯＳを有
するアナログスイッチにおいて、さらに、第１端子と第
１のＮＭＯＳのバックゲートとの間に第２のＮＭＯＳを
接続し、第１端子と第１のＰＭＯＳのバックゲートとの
間に第２のＰＭＯＳを接続したものである。本発明のア
ナログスイッチによれば、上記構成によって、第１端子
と第２端子とを導通させた時に、第１のＮＭＯＳのソー
スとバックゲートとの間に電位差が発生しないため、基
板バイアス効果によって、第１のＮＭＯＳおよび第１の
ＰＭＯＳのしきい値電圧が上昇したり、オン抵抗が上昇
したりせず、アナログスイッチを高速動作させることが
できるし、アナログスイッチの出力精度も向上させるこ
とができる。また、本発明のアナログスイッチは、通常
の製造プロセスを用いて製造できるため、コストの上昇
がなく、安価に製造することができる。
ログスイッチは、基本的に、第１端子と第２端子との間
に接続された第１のＮＭＯＳおよび第１のＰＭＯＳを有
するアナログスイッチにおいて、さらに、第１端子と第
１のＮＭＯＳのバックゲートとの間に第２のＮＭＯＳを
接続し、第１端子と第１のＰＭＯＳのバックゲートとの
間に第２のＰＭＯＳを接続したものである。本発明のア
ナログスイッチによれば、上記構成によって、第１端子
と第２端子とを導通させた時に、第１のＮＭＯＳのソー
スとバックゲートとの間に電位差が発生しないため、基
板バイアス効果によって、第１のＮＭＯＳおよび第１の
ＰＭＯＳのしきい値電圧が上昇したり、オン抵抗が上昇
したりせず、アナログスイッチを高速動作させることが
できるし、アナログスイッチの出力精度も向上させるこ
とができる。また、本発明のアナログスイッチは、通常
の製造プロセスを用いて製造できるため、コストの上昇
がなく、安価に製造することができる。
【図面の簡単な説明】
【図１】 本発明のアナログスイッチを用いた基準電圧
回路の一実施例の構成概念図である。
回路の一実施例の構成概念図である。
【図２】 本発明のアナログスイッチの一実施例の構成
回路図である。
回路図である。
【図３】 本発明のアナログスイッチの別の実施例の構
成回路図である。
成回路図である。
【図４】 本発明のアナログスイッチの別の実施例の構
成回路図である。
成回路図である。
【図５】 本発明のアナログスイッチの別の実施例の構
成回路図である。
成回路図である。
【図６】 従来の基準電圧回路の一例の構成回路図であ
る。
る。
【図７】 従来の基準電圧回路の別の例の構成回路図で
ある。
ある。
１０，３２，３６ 基準電圧回路 １２ ラダー抵抗 １４，１４’，３４，３８ アナログスイッチ １６，２０，２１，２８ Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ） １８，２２，２３，３０ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ２４，２６ 寄生ダイオード Ｒ 抵抗素子 ＶＲＥＦＨ，ＶＲＥＦＬ 基準電圧 Ａ，Ｂ，Ｃ 接続点
ＭＯＳ） １８，２２，２３，３０ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ２４，２６ 寄生ダイオード Ｒ 抵抗素子 ＶＲＥＦＨ，ＶＲＥＦＬ 基準電圧 Ａ，Ｂ，Ｃ 接続点
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB03 BA01 CA10 CB01 CF07 CG01 5J055 AX05 AX11 BX17 CX00 DX13 DX14 DX17 DX22 DX44 DX53 DX73 DX83 EY12 EY23 EY29 GX01 GX02
Claims (2)
- 【請求項１】第１端子と第２端子との間に接続された第
１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳト
ランジスタを有するアナログスイッチであって、 さらに、前記第１端子と前記第１のＮ型ＭＯＳトランジ
スタのバックゲートとの間に接続された第２のＮ型ＭＯ
Ｓトランジスタと、前記第１端子と前記第１のＰ型ＭＯ
Ｓトランジスタのバックゲートとの間に接続された第２
のＰ型ＭＯＳトランジスタとを有することを特徴とする
アナログスイッチ。 - 【請求項２】請求項１に記載のアナログスイッチであっ
て、 さらに、前記第２のＮ型ＭＯＳトランジスタがオフした
時に、前記第１のＮ型ＭＯＳトランジスタのバックゲー
トの電位を固定する手段と、前記第２のＰ型ＭＯＳトラ
ンジスタがオフした時に、前記第１のＰ型ＭＯＳトラン
ジスタのバックゲートの電位を固定する手段とを有する
ことを特徴とするアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24692298A JP2000077992A (ja) | 1998-09-01 | 1998-09-01 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24692298A JP2000077992A (ja) | 1998-09-01 | 1998-09-01 | アナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077992A true JP2000077992A (ja) | 2000-03-14 |
Family
ID=17155762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24692298A Withdrawn JP2000077992A (ja) | 1998-09-01 | 1998-09-01 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077992A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005911B1 (en) * | 2003-04-04 | 2006-02-28 | Xilinx, Inc. | Power multiplexer and switch with adjustable well bias for gate breakdown and well protection |
| US7038525B2 (en) | 2002-05-20 | 2006-05-02 | Nec Electronics Corporation | Analog switching circuit and gradation selector circuit |
| JP2006229784A (ja) * | 2005-02-18 | 2006-08-31 | Sharp Corp | ディジタルアナログコンバータ |
| US7271452B2 (en) | 2003-12-24 | 2007-09-18 | Oki Electric Industry Co., Ltd. | Analog switch |
| JP2009253330A (ja) * | 2008-04-01 | 2009-10-29 | Seiko Epson Corp | 可変抵抗アレイ、増幅回路、及び電子機器 |
| JP2009296516A (ja) * | 2008-06-09 | 2009-12-17 | Denso Corp | アナログスイッチおよびスイッチトキャパシタフィルタ |
| WO2009153921A1 (ja) * | 2008-06-19 | 2009-12-23 | パナソニック株式会社 | アナログスイッチ |
| JP2012090002A (ja) * | 2010-10-18 | 2012-05-10 | Olympus Corp | 半導体装置及びサンプルホールド回路 |
| JP2014225895A (ja) * | 2010-07-28 | 2014-12-04 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｒｆ分離スイッチ回路 |
| CN104821811A (zh) * | 2014-02-04 | 2015-08-05 | 特里奎恩特半导体公司 | 场效应晶体管开关电路 |
| US9136835B2 (en) | 2013-08-22 | 2015-09-15 | Kabushiki Kaisha Toshiba | Switch circuit |
| WO2015177982A1 (ja) * | 2014-05-19 | 2015-11-26 | ソニー株式会社 | 半導体装置及びｍｏｓトランジスタの制御方法 |
| JP2016015769A (ja) * | 2015-09-18 | 2016-01-28 | ラピスセミコンダクタ株式会社 | 増幅器及び半導体装置 |
| CN108832921A (zh) * | 2018-09-03 | 2018-11-16 | 北方电子研究院安徽有限公司 | 一种消除衬底偏置效应的模拟开关控制电路 |
-
1998
- 1998-09-01 JP JP24692298A patent/JP2000077992A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7038525B2 (en) | 2002-05-20 | 2006-05-02 | Nec Electronics Corporation | Analog switching circuit and gradation selector circuit |
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| US9136835B2 (en) | 2013-08-22 | 2015-09-15 | Kabushiki Kaisha Toshiba | Switch circuit |
| CN104821811A (zh) * | 2014-02-04 | 2015-08-05 | 特里奎恩特半导体公司 | 场效应晶体管开关电路 |
| JP2015149720A (ja) * | 2014-02-04 | 2015-08-20 | トライクイント・セミコンダクター・インコーポレイテッドＴｒｉＱｕｉｎｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． | 電界効果トランジスタスイッチ回路 |
| WO2015177982A1 (ja) * | 2014-05-19 | 2015-11-26 | ソニー株式会社 | 半導体装置及びｍｏｓトランジスタの制御方法 |
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| CN108832921A (zh) * | 2018-09-03 | 2018-11-16 | 北方电子研究院安徽有限公司 | 一种消除衬底偏置效应的模拟开关控制电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |