JP2000200491A

JP2000200491A - 超電導セル及び該セルを用いたメモリ・アレイ

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Publication number: JP2000200491A
Application number: JP11334593A
Authority: JP
Inventors: Quentin P Herr; クエンティン・ピー・ハー
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1998-12-04
Filing date: 1999-11-25
Publication date: 2000-07-18
Anticipated expiration: 2019-11-25
Also published as: US6078517A; JP3597096B2

Abstract

(57)【要約】【課題】メモリ・アレイのエレメントとして使用可能
で、動作特性が向上する効率的な超電導セルを提供す
る。【解決手段】記憶ループ１２、読み出しループ１４、こ
れらを直接結合するインダクタ３０、記憶ループ１２に
直接及び電磁的に接続されたアドレスｙ及びｘの信号ラ
イン１６、１８を備えている。記憶ループ１２は、切り
替え可能記憶エレメント２０を備え、これにより、信号
ライン１６、１８の電流が同じ極性を有するとき超電導
セルを記憶状態に切り替え、異なる極性を有するとき読
み出し状態に切り替える。また、切り替え可能記憶エレ
メント２２により、記憶されている二進情報を信号ライ
ン１８上に出力するよう切り替えられる。直接結合を有
する超電導セルを複数個、行列上に配列して、メモリ・
アレイ又はクロスバー・スイッチを形成することができ
る。記憶ループと読み出しループを結合効率が悪い変圧
器結合していないので、回路の特性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、メモリ
・セルのような超電導デバイスに関し、更に特定すれ
ば、渦遷移（ＶＴ：vortex-transitional）超電導メモ
リ・セルに関するものである。なお、本願は、ＡＴＳＰ
−超電導クロスバー構成部品に対して空軍省によって行
われた契約第Ｆ０４６０６−９５−Ｄ−００６９号の下
で、政府の支援により行われたものである。政府は、本
発明において一定の権利を有する。

【０００２】

【従来の技術】メモリ・セルのような集積回路は、でき
るだけ高密度化され、高速で動作することが望まれてい
る。１９６２年に発見されたジョセフソン効果は、ジョ
セフソン接合と呼ばれる極めて高速な電子スイッチを製
作するために使用することができる。ジョセフソン接合
は、超電導体で作られ、そのスイッチング時間が短いこ
とに加えて、エネルギ消散も非常に少ない。

【０００３】ポイント・コンタクト接合（ｐｏｉｎｔ
ｃｏｎｔａｃｔｊｕｎｃｔｉｏｎ）、ブリッジ接合
（ｂｒｉｄｇｅｊｕｎｃｔｉｏｎ）、マイクロブリッ
ジ接合（ｍｉｃｒｏｂｒｉｄｇｅｊｕｎｃｔｉｏ
ｎ）、及び厚さが変化する接合等に関して、低Ｔｃ材料
（Ｎｂ，Ｓｎ，Ｐｂ等）を用いて行われる種々のジョセ
フソン接合技術の研究が行われている。極めて高い動作
速度、少ない電力消散、及び高感度磁界検出特性等の、
これら低Ｔｃ材料のジョセフソン接合の卓越した特徴に
も拘らず、ジョセフソン接合は、ある種の用途には非実
用的と見なされることが多い。その理由として、低Ｔｃ
超電導体は、液体ヘリウムの温度（４．２°Ｋ）に近い
極めて低温でないと超電導が開始しないことがあげられ
る。ＮｂＮは、動作温度が１０°Ｋの低Ｔｃ材料であ
る。

【０００４】しかしながら、最近の高超電導遷移温度に
おける超電導性の発見により、液体窒素の温度よりも遷
移温度が高い酸化物超電導体では、実用的な超電導素子
をこのような材料で製作することが可能となった。Ｔｃ
が３０°Ｋに近いＬａ_2-XＳｒ_XＣｕＯ₄型酸化物、及び
Ｔｃが９０°Ｋに近いＹｂａ₂Ｃｕ₃Ｏ_7-y型酸化物の発
見により、液体窒素の温度範囲（７７°Ｋ）において、
格段に扱い易い動作温度を有するジョセフソン接合が製
作可能となった。

【０００５】高Ｔｃ材料で作られたジョセフソン接合
は、一般にウイーク・リンク（ｗｅａｋｌｉｎｋ）と
称される、２つの超電導体を分離する小さなバリアであ
り、厚さが約５０Åの誘電体バリア、小さな狭窄（ｃｏ
ｎｓｔｒｉｃｔｉｏｎ）、又はポイント・コンタクト
（点接点）とすることができる。これは、メモリ・セル
のような高速スイッチング・ジョセフソン素子には特に
有用である。よく用いられるジョセフソン・デバイス
は、単接合ＲＦ超電導量子干渉デバイス（ＳＱＵＩＤ：
ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇｑｕａｎｔｕｍｉ
ｎｔｅｒｆｅｒｅｎｃｅｄｅｖｉｃｅ）である。この
デバイスは、所定のＲＦ周波数において定電流源によっ
て駆動される共振回路に結合された単一のウイーク・リ
ンクを有する超電導リングと同等である。回路のＱ係数
及び共振周波数はともに、ＳＱＵＩＤに対する結合特性
によって、またリングを通過する磁束に応じて変化す
る。

【０００６】よく用いられる別のジョセフソン・デバイ
スとして、超電導ループに２つのジョセフソン接合を並
列に組み込んだ二接合ＤＣＳＱＵＩＤがある。このＤ
ＣＳＱＵＩＤでは、デバイスを流れる最大超電導電流、
即ち、臨界電流Ｉｃは、超電導ループ内に封入される磁
束の周期関数となる。ＤＣＳＱＵＩＤは、通常、一定
電流での抵抗モードで動作し、全べての電流は、部分的
に超電導電子によって、そして部分的に通常の電子によ
って決まる。

【０００７】ジョセフソン接合は、データ・スイッチ、
Ａ／Ｄ変換器、ＳＱＵＩＤ、ミキサ、相関器、及び超高
性能計算機素子のような、多数の複雑な超電導電子デバ
イス及び回路の基本的な構成エレメントである。ジョセ
フソン・コンピュータがジョセフソン・デバイスを用い
るのは、その本質的に高いスイッチング速度及び少ない
電力消散のためである。ジョセフソン素子は、抵抗、コ
ンダクタ、伝送線、インダクタ、及びコンデンサのよう
なその他の別個の構成部品を有することもでき、これら
の一部又は全てを、超電導体で製作することができる。

【０００８】ジョセフソン・コンピュータは、超電導ジ
ョセフソン・ランダム・アクセス・メモリ（ＲＡＭ）・
アーキテクチャを用いることが好ましい。この種のＲＡ
Ｍは、保持状態では、アクセス時間がナノ秒未満であ
り、電力消散はゼロである。超電導ジョセフソン・ラン
ダム・アクセス・メモリ・アーキテクチャの中心的な構
成部品は、非破壊読み出し（ＮＤＲＯ：ｎｏｎ−ｄｅｓ
ｔｒｕｃｔｉｖｅｒｅａｄ−ｏｕｔ）ラッチ・デバイ
ス等からなる超電導メモリ・セルである。最も効率的で
成功している従来のジョセフソンＮＤＲＯラッチ・デバ
イスは、渦遷移（ＶＴ）メモリ・セルである。これは、
図１に示すように、記憶段及び読み出し段という２つの
別個の部分からなる。ＶＴメモリ・セルは一般に、単一
磁束量子渦遷移非破壊読み出しジョセフソン・メモリ・
セルであり、このセルにおいては、検知ゲートに入る磁
界が急激に増大し、検知段ループにおいて渦遷移が生じ
る。記憶段ループは、単一の磁束量子に対応している持
続的に循環する電流を記憶する。

【０００９】図１に概略図を示した従来例の渦遷移メモ
リ・セルにおいては、その記憶ループ５及び読み出しル
ープ６の間に変圧器が結合され、読み出しループ内にＳ
ＱＵＩＤがある。ジョセフソン接合１〜４は、符号
「Ｘ」で表わされている。ループ５、６は、電流バイア
ス又は抵抗モードで動作され、変圧器結合エレメント７
によって接続されている。メモリ・セルのデータは、記
憶動作の間に記憶ループ５にセーブされ、磁束の単一量
子の存在（デジタル「１」）又は不存在（デジタル
「０」）によって特徴付けられる二進情報を表わす。
「１」状態は、超電導記憶ループ５内を循環する小さな
持続電流の存在に対応する。読み出しループ６は、二接
合超電導量子干渉素子（ＳＱＵＩＤ）を利用している。

【００１０】ＮＤＲＯ回路構造を有する従来のＶＴメモ
リ・セルについて、米国特許第４，１３０，８９３号及
び第４，６０１，０１５号、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
５０（１２）の８１４３〜８１６８ページに発表された
“ＦｕｎｄａｍｅｎｔａｌＣｒｉｔｅｒｉａｆｏｒ
ｔｈｅＤｅｓｉｇｎｏｆＨｉｇｈ−Ｐｅｒｆｏｒ
ｍａｎｃｅＪｏｓｅｐｈｓｏｎＮｏｎｄｅｓｔｒｕ
ｃｔｉｖｅＲｅａｄｏｕｔＲａｎｄｏｍＡｃｃｅ
ｓｓＭｅｍｏｒｙＣｅｌｌｓａｎｄＥｘｐｅｒｉ
ｍｅｎｔａｌＣｏｎｆｉｒｍａｔｉｏｎ”（高性能ジ
ョセフソン非破壊読み出しランダム・アクセス・メモリ
・セルの設計に対する基本的評価、及び実験による確
認）と題するＷ．Ｈ．Ｈｅｎｋｅｌｓの論文（１９７９
年１２月）、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６５（２）の８
５１〜８５６ページに発表された“Ｅｘｐｅｒｉｍｅｎ
ｔａｌＶｏｒｔｅｘＴｒａｎｓｉｔｉｏｎａｌＮ
ｏｎｄｅｓｔｒｕｃｔｉｖｅＲｅａｄ−ＯｕｔＪｏ
ｓｅｆｐｈｓｏｎＭｅｍｏｒｙＣｅｌｌ”（実験的
渦遷移非破壊読み出しジョセフソン・メモリ・セル）と
題するＳ．Ｔａｈａｒａｅｔａｌ．（Ｓ．タハラそ
の他）の論文（１９８９年１月１５日）、及びＥｘｔｅ
ｎｄｅｄＡｂｓｔｒａｃｔｓ、Ｖｏｌ２、２９２〜２
９０ページ［ｓｉｃ］、ＩＳＥＣ’９７に発表された
“Ｈｉｇｈ−ＦｒｅｑｕｅｎｃｙＣｌｏｃｋＯｐｅ
ｒａｔｉｏｎｉｎＪｏｓｅｐｈｓｏｎＲＡＭｓ”
（ジョセフソンＲＡＭにおける高周波数クロック動作）
と題するＳ．Ｎａｇａｓａｗａｅｔａｌ．の論文に
記載されている。

【００１１】

【発明が解決しようとする課題】これらの従来技術文献
に記載されているデバイスでは、メモリ・セルの記憶段
及び読み出し段が物理的に別個であり、これらの段が変
圧器の結合によって磁気的に結合されている。しかしな
がら、変圧器の結合は、結合効率が通常約５０％に過ぎ
ないので、回路性能や動作マージンを損なってしまうこ
とが、当技術分野では知られている。更に、変圧器結合
エレメントを有する集積回路を生産するためには、そし
て特に、変圧器結合エレメントが高い結合効率を有さな
ければならない場合には、特殊な製造プロセスが必要と
なる。したがって、メモリ・アレイのエレメントとして
使用可能で、特殊な製造プロセスを必要としない効率的
な超電導セルが必要とされており、本発明の目的は、こ
のような超電導セル、及び該セルを用いたメモリ・アレ
イを提供することである。

【００１２】

【課題を解決するための手段】本発明の種々の実施形態
は、直接結合エレメントを有する超電導セルを含み、従
来技術の先に述べた欠点及びその他の欠点を克服してい
る。本発明の一実施形態は、二進情報を記憶する超電導
記憶ループ、読み出しループ、及び記憶ループと読み出
しループとの間にある直接結合エレメントを有する超電
導セルである。直接結合エレメントは、好ましくは、記
憶ループ及び読み出しループに共通なインダクタであ
る。超電導セルは、好ましくは、渦遷移超電導メモリ・
セルである。

【００１３】記憶ループは、第１アドレス・ラインに直
接接続され、更に第２アドレス・ラインに電磁気的に結
合されている。第１及び第２アドレス・ライン上の電流
が同じ極性を有するとき、超電導セルを記憶状態に切り
替え、第１及び第２アドレス・ライン上の電流が異なる
極性を有するとき、超電導セルを読み出し状態に切り替
える。また、記憶ループは、第２切り替え可能記憶エレ
メントも有し、読み出し状態において、直接結合エレメ
ントを通過した電流を読み出しループに通過させ、記憶
されている二進情報を第１アドレス・ライン上に出力す
る。本発明の他の実施形態では、直接結合を有する複数
の超電導セルを列及び行に配列し、メモリ・アレイを形
成している。

【００１４】

【発明の実施の形態】以下の説明は、当業者が本発明を
行いそして使用することを可能にするために提示され、
本発明者によって考えられた当人の発明を実施する最良
の態様を明記するものである。しかしながら、本発明の
全体的な原理がここに具体的に定義されているので、様
々な変更も当業者には容易に明白となろう。本発明の前
述の及びその他の特徴ならびに利点は、以下の詳細な説
明及びそれに続く添付図面から一層明らかとなろう。図
面及び記載した説明では、参照番号によって本発明の種
々の機能を示しており、図面の図及び記載した説明全体
にわたって、同様の参照番号は同様の特徴に言及するも
のとする。

【００１５】本発明は、超電導セル、好ましくは、記憶
段と読み出し段との間に直接結合を含む渦遷移超電導メ
モリ・セルの改良に関する。これは、極めて高い動作速
度、高い磁界検出感度、ならびに非常に少ないエネルギ
及び電力の消散をもたらす回路を提供する。図２は、本
発明による、直接結合を有する超電導セル１０の簡略回
路図である。超電導セル１０は、好ましくは、非破壊読
み出し（ＮＤＲＯ）渦遷移メモリ・セルの形態とする。
これは、２つのジョセフソン接合Ｊ１（２０）、Ｊ２
（２２）からなる記憶段、及び２つの検知エレメント、
好ましくは、ジョセフソン接合Ｊ３（２４）、Ｊ４（２
６）を有する超電導量子干渉素子（ＳＱＵＩＤ）を利用
した読み出し段を有する。超電導セル１０は、記憶段と
読み出し段との間に直接結合エレメントを用いている。
直接結合エレメントは、好ましくは、記憶段及び読み出
し段に共通なインダクタ３０とする。

【００１６】超電導セル１０の記憶段は、記憶ループＡ
ＣＦＤを含む。この記憶ループＡＣＦＤは、第１切り替
え可能記憶エレメント・ジョセフソン接合Ｊ１（２０）
及び第２切り替え可能記憶エレメント・ジョセフソン接
合Ｊ２（２２）を有する。第１切り替え可能記憶エレメ
ントＪ１は、記憶ループＡＣＦＤ内の単一磁束量子（Ｓ
ＦＱ：ｓｉｎｇｌｅｆｌｕｘｑｕａｎｔｕｍ）の存
在又は不存在に基づいて２つの状態の一方となることが
できる。第２切り替え可能記憶エレメントＪ２も、単一
磁束量子の存在又は不存在及び記憶ループＡＣＦＤ内の
電流の振幅に基づいて２つの別個の状態の一方となるこ
とができる。記憶ループＡＣＦＤ内の電流は、読み出し
モードにおいては、インダクタ３０によって読み出し段
の読み出しループＡＣＦＨＪＩＧ内に電流を生成する。
記憶段と読み出し段との間には直接結合があるので、読
み出し段に生成される電流は、従来の変圧器結合を有す
るＶＴメモリ・セルを用いて得ることができる電流の約
２倍である。したがって、本発明の直接結合超電導セル
では、その製造の実現可能性が大幅に向上する。

【００１７】直接結合超電導セル１０は、読み出し信号
がアドレスｙの信号ライン１８によって搬送されるの
で、２本の信号ライン、すなわち、アドレスｘ信号ライ
ン１６及びアドレスｙ信号ライン１８を用いるだけであ
る。アドレスｙ信号ライン１８は、超電導セル１０の記
憶ループＡＣＦＤに直接接続されている。アドレスｘ信
号ライン１６は、超電導セル１０の記憶ループＡＣＦＤ
に電磁的に結合されている。アドレスｘ信号ライン１６
及びアドレスｙ信号ライン１８は、記憶ループ１２の第
１切り替え可能記憶エレメントＪ１及び第２切り替え可
能記憶エレメントＪ２の状態を操作するために用いられ
る。

【００１８】読み出しループＡＣＦＨＪＩＧは、本発明
では、記憶ループＡＣＦＤに直接接続されており、記憶
ループＡＣＦＤの状態を検知し、アドレスｙ信号ライン
１８上の出力信号を読み出しモードに移行させるために
用いられる。記憶段及び読み出し段の回路は、ラッチン
グ接合又は非ラッチング接合２０、２２、２４、２６の
いずれかを用いて実現することができる。しがたって、
本発明の超電導セルは、低温又は高温超電導体のいずれ
を用いても構成することができる。

【００１９】図３は、超電導セル１００の実施の一例を
示す回路図であり、このセルも図２の直接結合を有して
いる。第１及び第２切り替え可能記憶エレメント２０、
２２及び検知ゲート２４、２６は、符号「Ｘ」で表わさ
れており、好ましくは、ジョセフソン接合Ｊ１（２
０）、Ｊ２（２２）、Ｊ３（２４）及びＪ４（２６）で
ある。読み出し段１４は、好ましくは、タイミング制御
信号を有さず、したがって高速で動作するＳＱＵＩＤ回
路である。各ジョセフソン接合Ｊ１、Ｊ２、Ｊ３、及び
Ｊ４は、２つの超電導体を分離するウイーク・リンク・
ギャップを有するデバイスであり、超電導遷移温度未満
に冷却されている。ウイーク・リンク・ギャップは、２
つのモード、即ち、超電導モード及び抵抗モードで動作
することができ、これは臨界電流Ｉｃに依存する。臨界
電流Ｉｃは、デバイスを通過する最大許容超電導電流で
ある。デバイス内にその臨界電流よりも高い電流がある
場合、デバイスは抵抗性動作を行い、各々ＳＦＱに等し
い、一連の１つ以上の電圧スパイクが生じる。超電導モ
ードでは、素子のｄｃ（直流）インピーダンスはゼロで
あり、データ記憶に用いることができる。

【００２０】図３に示した超電導セル１００は、２つの
超電導ループからなり、各々図２におけるような２つの
ジョセフソン・ウイーク・リンクを有する。アドレス・
ラインは、アドレスｘ信号ライン１６及びアドレスｙ信
号ライン１８であり、ｄｃバイアス・ライン１９のよう
な追加の制御ラインがあってもよい。アドレスｙ信号ラ
イン１８は、直接超電導セル１００に接続されている。
アドレスｘ信号ライン１６及びｄｃバイアス・ライン１
９は、電磁的に超電導セル１００に結合されている。保
持状態では、アドレスｘ信号ライン１６及びアドレスｙ
信号ライン１８は電流を有さない。

【００２１】書き込み及び読み出し動作を行うには、以
下に説明するように、それぞれＩｘ及びＩｙの振幅を有
する電流パルスによって、アドレスｘ信号ライン１６及
びアドレスｙ信号ライン１８を活性化する。ｄｃバイア
ス・ライン１９は、アドレスｘ信号ライン１６上の電流
の入力振幅レベルを、負及び正の値間でシフトするため
の制御ラインである。したがって、これにより、アドレ
スｘ信号ライン１６上の電流の振幅レベルをオフセット
させ、これを用いて正及び負のＩｘ電流振幅レベルを調
節することにより、アドレスｘ信号ライン１６の電流値
を、ゼロ振幅レベルに関して対称的（異なる極性を有す
る）とする。これは、超電導セル１００に記憶されてい
る二進情報に影響を及ぼす。何故なら、対称的にするこ
とにより、記憶段１２のループＡＣＦＤ内の電流は、反
時計回り又は時計回り方向の２つの対向する方向の一方
に流れ、同じ振幅レベルを有することができるからであ
る。

【００２２】図２及び図３の読み出しループＡＣＦＨＪ
ＩＦは同様に、二接合ＤＣＳＱＵＩＤループは、並列
に接続された２つのジョセフソン接合Ｊ３（２４）、Ｊ
４（２６）を組み込んでいる。臨界電流Ｉｃは、ループ
ＡＣＦＨＪＩＧ内に封入される磁束の周期関数であり、
超電導セル１００の出口における電圧変化は、ループＡ
ＣＦＨＪＩＧ内に含まれる磁束変化に関係する。

【００２３】データを記憶する（書き込む）には、所定
レベルＩｘ、Ｉｙの電流パルスを共に、アドレスｘ信号
ライン１６及びアドレスｙ信号ライン１８にそれぞれ供
給する。アドレスｘ信号ライン１６及びアドレスｙ信号
ライン１８上の電流Ｉｘ及びＩｙは、好ましくは、負の
値を有する。その後、これら信号ライン１６及び１８に
供給された電流パルスを遮断すると、ジョセフソン接合
Ｊ１は超電導状態となり、これによって、記憶段１２の
超電導記憶ループＡＣＦＤに流れる持続的な電流を保持
する。他のジョセフソン接合Ｊ２、Ｊ３、Ｊ４は、記憶
モードでは用いられない。

【００２４】したがって、記憶モードにおいて二進数
「１」を書き込むには、負の電流パルス（−Ｉｘ及び−
Ｉｙ）を同時に超電導セル１００に印加し、それらの結
合効果によって接合Ｊ１を切り替えさせ、接合Ｊ２から
の電流を全て分流させ、単一の磁束量子ＳＦＱ１０９の
記憶ループＡＢＣＦＤＡ内への流入を導く。ＳＦＱ１０
９は、永続的な電流の形態を有し、アドレスｘ信号ライ
ン１６及びアドレスｙ信号ライン１８の電流振幅レベル
がゼロに戻った後も、記憶段１２に残る。図３を参照す
ると、この持続的電流は反時計回り方向（ｃｃｗ）であ
り、ＳＱＦ１０６の方向とは逆である。超電導セル１０
０を超電導温度に保持しておく限り、循環電流は維持し
続け、電流Ｉｘ及びＩｙが正に変化するまで、全く電力
を印加しなくても、二進数「１」を記憶する。

【００２５】二進数「０」を書き込むには、アドレスｘ
信号ライン１６及びアドレスｙ信号ライン１８上の電流
Ｉｘ及びＩｙは、正の電流パルスとしなければならな
い。二進数「１」を記憶してあるループに二進数「０」
を書き込むには、正のパルス＋Ｉｘ及び＋Ｉｙを共に記
憶ループ１２に印加し、接合Ｊ１をｃｃｗの逆方向、即
ち、時計回り方向に切り替えさせ、こうして記憶ループ
１２からＳＦＱ１０９を除去する。こうして、超電導セ
ル１００はリセットされ、その初期状態に戻る。

【００２６】記憶ループＡＣＦＤから情報を読み出すに
は、所定レベルで反対極性の電流パルス、即ち、＋Ｉ
ｘ、−Ｉｙを同時にアドレスｘ信号ライン１６及びアド
レスｙ信号ライン１８に供給する。超電導セル１００が
「０」状態にある場合、超電導セル１００は静止状態に
留まる。超電導セル１０が、デジタル値「１」を記憶し
た状態にある場合、アドレスｘ信号ライン１６及びアド
レスｙ信号ライン１８上の電流の振幅レベルの結合効
果、即ち、記憶段１２の記憶ループＡＣＦＤ内を持続し
て流れる電流のため、ジョセフソン接合Ｊ２が切り替わ
る。「切り替え」は１ＳＦＱに等しい電圧遷移を生成
し、次いで、ゼロ電圧状態に戻ることを意味する。

【００２７】読み出しモードでは、アドレスｘ信号ライ
ン１６及びアドレスｙ信号ライン１８上の電流極性が異
なるので、Ｉｘ及びＩｙ信号振幅の和である全振幅レベ
ルは、デジタル値「１」を記憶するモード（この場合、
Ｉｘ及びＩｙ双方が負）よりも大きくなる。このため、
より多くの電流が記憶ループＡＣＦＤに流れ込み、接合
Ｊ２の臨界電流を超えて、接合を切り替える。したがっ
て、ＳＦＱ１０９は、ｃｃｗ方向でループＡＢＣＦＨＧ
ＤＡに流れ込むことを許され、電流はインダクタ３０及
び追加のインダクタ３２を通過する。接合Ｊ２が導通モ
ードにあるとき、図３において破線で示すように、ルー
プのインダクタ３０、３２を介して電流が流れるので、
ここではＳＦＱ１０９は、検知ゲート２４、２６を含む
読み出しループ１４に結合される。検知ゲート２４、２
６は、好ましくは、ジョセフソン接合Ｊ３（２４）及び
Ｊ４（２６）で形成する。

【００２８】電流がインダクタ３０を通過すると、検知
ゲートＪ３及びＪ４は、記憶されているデジタル値
「１」を読み出させる。図３の点Ｈ及びＧ間にあるイン
ダクタ３０を通過する電流は、２本の並列な分岐路、Ｈ
Ｇ分岐路及びＨＪＩＧ分岐路間で分割される。この状況
では、接合Ｊ３及びＪ４は交互に切り替わる。この交互
切り替えは非常に高速かつ連続的であり、接合Ｊ３及び
Ｊ２間にｄｃ電圧を発生させる。接合Ｊ３及びＪ４がヒ
ステリシス特性（ｈｙｓｔｅｒｉｃ）を有している場
合、これによりラッチ状態が生じる。したがって、読み
出しループ１４の外側の入力点１０６と出力点１４０と
の間にあるアドレスｙ信号ライン１８上の超電導セル１
００間の電圧は、増大電圧として、減少電流として、又
は双方として存在し（ｒｅｇｉｓｔｅｒ）、図示しない
メモリ検出器によって検知される。これが非破壊性メモ
リ・セルであって、読み出し動作の間に記憶されている
情報を変化させない場合、読み出しの後、アドレスｘ信
号ライン１６及びアドレスｙ信号ライン１８上の電流パ
ルスはゼロに戻され、超電導セル１００は、読み出し動
作を行う前と同様に、二進数「１」の状態を維持する。

【００２９】本発明においては、記憶段及び読み出し段
が独立している従来のＶＴセルとは異なり、記憶及び読
み出しループのエレメントに対するパラメータ値は、直
接結合ループにおけるエレメントの相互依存性が高いた
め、分析的に決定することができない。したがって、Ｓ
ＰＩＣＥシミュレーションを用いて、本発明の直接結合
を有する超電導セルの最適化回路パラメータを判定し
た。ＳＰＩＣＥとは、カリフォルニア大学のＥｌｅｃｔ
ｒｏｎｉｃｓＲｅｓｅａｒｃｈＬａｂｏｒａｔｏｒ
ｙ（エレクトロニクス研究所）が開発した、Ｓｉｍｕｌ
ａｔｉｏｎＰｒｏｇｒａｍｗｉｔｈＩｎｔｅｇｒ
ａｔｅｄＣｉｒｃｕｉｔＥｍｐｈａｓｉｓ（集積回
路強調を有するシミュレーション・プログラム）の頭文
字と取った略号であり、１９７５年に公開されている。

【００３０】図４は、本発明の直接結合を有する超電導
セルの動作（ｐｅｒｆｏｒｍａｎｃｅ）をシミュレート
することによって得られた検査結果の一例を示す。直接
結合を有する超電導セルでは、電流振幅レベルが０．１
ｍＡ程度であり、直接結合を有する超電導セルに用いら
れているジョセフソン接合の臨界電流Ｉｃにほぼ等し
い。直接結合を有する超電導セルでは、記憶段ループの
電流全体が、読み出し段ループに直接結合され、更に読
み出し段ループにおいて誘発される電流は、従来の変圧
器結合を有するメモリ・セルを用いて得ることができる
電流よりも約２倍大きいことが、図４のグラフによって
確認される。これは、ループ１２、１４間の洩れを最適
化し、超電導セル１００において必要な電流及び電圧の
振幅レベルを低下させる。したがって、図示のデバイス
では、書き込みマージンを増大させる必要なく、検知マ
ージンが改善する。要求される電流及び電圧の振幅レベ
ルが低くて済むことから、直接結合超電導セル１００
は、製造歩留まりの改善、ビット・エラー・レートの低
下、小型化及び低コスト化、ならびにそのエレメントの
耐用年数（ｗｅａｒｌｉｆｅ）延長が得られる。ま
た、グラフに示す結果は、メモリ動作のサイクル時間短
縮の可能性も示しており、したがってセルの動作速度も
向上する。

【００３１】図５は、図３の超電導セル１００を複数形
成した本発明の別の実施例を示している。複数の超電導
セル１００は、列及び行に配列され、超電導ジョセフソ
ン・ランダム・アクセス・メモリ（ＲＡＭ）アレイを形
成している。具体的には、図５は、１６個の直接結合を
有する超電導セルを有し、各セルが４つのジョセフソン
接合を有する、４ｘ４ＲＡＭアレイ・アーキテクチャの
レイアウトを示している。図示のＲＡＭアレイに対して
行った実験では、極低温動作の間の結合アクセス時間
（ｃｏｍｂｉｎｅｄａｃｃｅｓｓｔｉｍｅ）は１ナ
ノ秒よりも遥かに短く、保持状態における電力消散はゼ
ロであった。したがって、かかるＲＡＭアレイは、高性
能計算回路や信号処理回路と共に使用することができ
る。使用可能な回路はジョセフソン・デジタル回路を含
み、しかもこれに限定される訳ではない。更に、本発明
は、キャッシュ・メモリのような多数のその他の超電導
電子メモリ・デバイスや、超電導クロスバー・スイッチ
のような高速機器、磁気測定機及び検出器、ならびにジ
ョセフソン接合を有する２つのループの結合を用いるあ
らゆる場合にも使用可能である。

【００３２】以上、本発明を好適な実施形態（複数の実
施形態）を参照しながら説明したが、その範囲は、特許
請求の範囲及びその均等物によってのみ限定されるもの
とする。前述の説明は純粋に非限定的な例として与えた
に過ぎないことは正に明白である。デジタル値は、純粋
に説明を例示するために与えたものである。前述の好適
な実施形態の様々な適合化や変更も、本発明の範囲及び
精神から逸脱することなく構成可能であることを当業者
は認めよう。したがって、特許請求の範囲内において、
ここに具体的に説明した以外にも本発明は実施可能であ
ることは当然理解すべきことである。

【図面の簡単な説明】

【図１】従来技術による、変圧器結合を有する従来の渦
遷移メモリ・セルの回路図である。

【図２】本発明による、直接結合を有する超電導セルの
簡略回路図である。

【図３】図２の直接結合を有する超電導セルの実施の一
例を示す回路図である。

【図４】図３の直接結合を有する超電導セルのシミュレ
ーション動作によって得られた検査結果のタイミング図
である。

【図５】図３の超電導セルを複数個行列上に配列してメ
モリ・セルを形成した、本発明の好適な実施形態の一例
を示す図である。

Claims

【特許請求の範囲】

【請求項１】超電導セルであって、二進情報を記憶する超電導記憶ループと、読み出しループと、前記超電導記憶ループと前記読み出しループとの間にあ
る直接結合手段とを備えることを特徴とする超電導セ
ル。
【請求項２】請求項１記載の超電導セルにおいて、前
記直接結合手段が、前記超電導記憶ループ及び前記読み
出しループに共通なインダクタを有することを特徴とす
る超電導セル。
【請求項３】請求項２記載の超電導セルにおいて、該
セルは、二進情報を記憶する記憶状態と、二進情報を読
み出す読み出し状態とを有し、前記超電導記憶ループ
が、前記超電導記憶ループに直接接続された第１アドレス・
ラインと、前記超電導記憶ループに磁気的に結合された第２アドレ
ス・ラインと、前記第１及び第２アドレス・ライン上の電流が同じ極性
を有するときに前記超電導デバイスを前記記憶状態に切
り替え、前記第１及び第２アドレス・ライン上の電流が
異なる極性を有するときに前記読み出し状態に切り替え
る第１切り替え可能記憶エレメントと、読み出し電流を前記直接結合手段に通過させ、前記読み
出し状態において前記読み出しループに前記読み出し電
流を通過させ、前記第１アドレス・ライン上において、
記憶されている二進情報を検知する第２切り替え可能記
憶エレメントとを備えることを特徴とする超電導セル。
【請求項４】請求項３記載の超電導セルにおいて、該
セルは更に、前記記憶ループに磁気的に結合され、前記
第２アドレス・ライン上の電流の振幅レベルを負値と正
値との間でシフトする制御ラインを備えることを特徴と
する超電導セル。
【請求項５】請求項３記載の超電導セルにおいて、前
記第１及び第２切り替え可能記憶エレメントの各々が、
外部シャント抵抗に並列に接続された、低温超電導体の
ジョセフソン接合からなることを特徴とする超電導セ
ル。
【請求項６】請求項５記載の超電導セルにおいて、前
記超電導セルが非破壊的であり、前記読み出しループ
が、２つの検知ゲートを有する二接合超電導量子干渉素
子（ＳＱＵＩＤ）からなることを特徴とする超電導セ
ル。
【請求項７】請求項３記載の超電導セルにおいて、前
記第１及び第２切り替え可能記憶エレメントの各々が、
高温超電導体の非破壊ジョセフソン接合からなり、前記
読み出しループが、２つの検知ゲートを有する、二接合
超電導量子干渉素子（ＳＱＵＩＤ）からなることを特徴
とする超電導セル。
【請求項８】メモリ・アレイにおいて、列及び行に配列された複数のメモリ・セルと、複数の第１アドレス・ラインと、複数の第２アドレス・ラインとを備え、前記メモリ・セルの各々が前記複数の第１アドレス・ラ
インの１つと、前記複数の第２アドレス・ラインの１つ
とに結合されており、前記メモリ・セルの各々が、記憶状態において二進情報を記憶する超電導記憶ループ
と、読み出し状態において前記記憶した二進情報を読み出す
読み出しループと、前記記憶ループと前記読み出しループとの間にある直接
結合手段とを備えることを特徴とするメモリ・アレイ。
【請求項９】請求項８記載のメモリ・アレイにおい
て、前記直接結合手段が、前記超電導記憶ループ及び前
記読み出しループに共通なインダクタを有することを特
徴とするメモリ・アレイ。
【請求項１０】請求項９記載のメモリ・アレイにおい
て、前記メモリ・セルの各々において、前記第１アドレ
ス・ラインが前記メモリ・セルの前記超電導記憶ループ
に直接接続され、前記第２アドレス・ラインが前記メモ
リ・セルの前記記憶ループに磁気的に結合されており、
前記メモリ・セルの各々が、前記第１及び第２アドレス・ライン上の電流が同じ極性
を有するときに前記メモリ・セルを前記記憶状態に切り
替え、前記第１及び第２アドレス・ライン上の電流が異
なる極性を有するとき前記読み出し状態に切り替える第
１切り替え可能記憶エレメントと、読み出し電流を前記直接結合手段に供給し、前記読み出
し状態において前記読み出しループに前記読み出し電流
を供給し、前記第１アドレス・ライン上において、記憶
されている二進情報を検知する第２切り替え可能記憶エ
レメントとを備えることを特徴とするメモリ・アレイ。
【請求項１１】請求項１０記載のメモリ・アレイにお
いて、該アレイは更に、前記メモリ・セルに磁気的に結
合され、前記第２アドレス・ライン上の前記電流の振幅
レベルを負値と正値との間でシフトする制御ラインを備
えることを特徴とするメモリ・アレイ。
【請求項１２】請求項１０記載のメモリ・アレイにお
いて、前記第１及び第２切り替え可能記憶エレメントの
各々が、外部シャント抵抗に並列に接続された、低温超
電導体のジョセフソン接合からなることを特徴とするメ
モリ・アレイ。
【請求項１３】請求項１２記載のメモリ・アレイにお
いて、前記メモリ・セルが非破壊的であり、前記読み出
しループが、二接合超電導量子干渉素子（ＳＱＵＩＤ）
からなることを特徴とするメモリ・アレイ。
【請求項１４】請求項１０記載のメモリ・アレイにお
いて、前記第１及び第２切り替え可能記憶エレメントの
各々が、低温超電導体の非破壊ジョセフソン接合からな
り、前記読み出しループが、二接合超電導量子干渉素子
（ＳＱＵＩＤ）からなることを特徴とするメモリ・アレ
イ。