JP2000200497A - ヒュ―ズ判定回路およびメモリの冗長設定回路 - Google Patents

ヒュ―ズ判定回路およびメモリの冗長設定回路

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JP2000200497A JP11169437A JP16943799A JP2000200497A JP 2000200497 A JP2000200497 A JP 2000200497A JP 11169437 A JP11169437 A JP 11169437A JP 16943799 A JP16943799 A JP 16943799A JP 2000200497 A JP2000200497 A JP 2000200497A
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memory
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守 青木
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Abstract

(57)【要約】 【課題】 ヒューズが切断されているか否かを判定する
ときの境界値である臨界抵抗のＶCC依存および温度依存
の小さいヒューズ判定回路を提供する。 【解決手段】 ヒューズ判定回路は、レファレンス部２
０と、ヒューズ判定部２２と、ラッチ部２４とから構成
されている。レファレンス部２０は、ＰチャネルＭＯＳ
トランジスタ２６，３６とＮチャネルＭＯＳトランジス
タ３０とレファレンス抵抗３４とで構成され、ヒューズ
判定部２２は、ＰチャネルＭＯＳトランジスタ２８とＮ
ＭＯＳチャネルトランジスタ３２とで構成され、ラッチ
部２４は、逆並列に接続されたインバータ１７，１８と
インバータ１８の出力側に挿入されたトランスファゲー
ト３８とで構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ヒューズ判定回
路、特にヒューズの臨界抵抗の電源電圧Ｖcc依存および
温度依存が小さいヒューズ判定回路に関する。さらに
は、このようなヒューズ判定回路を有するメモリの冗長
設定回路に関する。
【０００２】
【従来の技術】半導体メモリデバイスは、メモリ容量の
増大に伴い、不良のメモリセルが含まれる確率が増えて
きた。半導体メモリデバイスの製造メーカは歩留まり低
下を防止するため、半導体メモリデバイスに冗長のメモ
リセル領域を設け、不良のメモリセルと置き換えるよう
にしている。冗長メモリセルへ置き換えするか否かは、
不良メモリセルのアドレスをヒューズに記憶させておく
ことで行われる。
【０００３】製造メーカは、ウェハ上に半導体メモリデ
バイスを形成した段階で、メモリの動作確認を行い、不
良メモリセルの存在位置を検出し、この位置に対応する
アドレスを記憶させるためレーザなどを用いてヒューズ
を切断している。この後、製造メーカは、ウェハをチッ
プに分割し、これをパッケージに組み込んで、半導体メ
モリデバイスを出荷する。
【０００４】このように、半導体メモリデバイスの歩留
まりを向上するために冗長回路（予備メモリセル）を設
け、冗長回路に置き換える不良メモリセルのアドレスを
指定するために、ヒューズ窓のリダンダンシヒューズを
ＯＮ（切断しない）／ＯＦＦ（切断する）する。このメ
モリをユーザが電子機器に組み込んで、電子機器の電源
を投入すると、メモリは不良メモリセルを冗長メモリセ
ルに置き換えて読み書き動作を行う。従来は、アドレス
信号がメモリに供給されるたびに、このアドレスがヒュ
ーズに設定されたアドレスと一致するか否かを判定して
いた。しかしながら、メモリ容量の増加に伴い、冗長回
路の数が増加し、アドレス信号の数も増加してきた。こ
のため、１つの不良メモリセルを冗長回路へ置き換える
ためには、数多くのヒューズを用いなければならなくな
ってきた。ヒューズの数が多くなると、ヒューズにつな
がる信号線の長さが長くなり、配線の寄生容量が増加す
るので、ヒューズのＯＮ／ＯＦＦを読み取るのに時間が
かかるようになった。さらに、アドレス信号がメモリに
供給されるたびに、ヒューズのＯＮ／ＯＦＦを読み取る
ために電流が流れるので、消費電流も増加するという問
題が生ずる。
【０００５】そこで、メモリに電源が投入された初期の
段階で、メモリは、ヒューズのＯＮ／ＯＦＦ状態を判定
し、判定結果をラッチし、ラッチされた判定結果により
冗長回路への置換を行うべき不良メモリセルのアドレス
を設定する方法が提案されている。
【０００６】このようなヒューズのＯＮ／ＯＦＦ状態を
判定し、判定結果をラッチするヒューズ判定回路の一例
が、米国特許第５，３４５，１１０号明細書“ＬＯＷ−
ＰＯＷＥＲ ＦＵＳＥ ＤＥＴＥＣＴ ＡＮＤ ＬＡＴ
ＣＨ ＣＩＲＣＵＩＴ”に開示されている。図１５は、
この米国特許明細書に開示されているヒューズ判定定回
路を示す。１０はリダンダンシヒューズ、１２はＮチャ
ネルＭＯＳトランジスタ、１４はＰチャネルＭＯＳトラ
ンジスタ、１６，１７，１８はインバータである。ヒュ
ーズ１０の一端はグランドに接続され、Ｐチャネルトラ
ンジスタ１４のソースは電源電圧ＶCCに接続されてい
る。Ｎチャネルトランジスタ１２とＰチャネルトランジ
スタ１４と、インバータ１６とは、ヒューズ判定部を構
成し、逆並列に接続された２個のインバータ１７，１８
はラッチ部を構成している。
【０００７】ヒューズ１０が切断されているか否かを読
み取るため、外部から入力端子ＩＮに短期間だけＨｉｇ
ｈになるパルス信号が入力される。入力端子ＩＮのパル
ス信号がＨｉｇｈ期間中に、Ｎチャネルトランジスタ１
２およびＰチャネルトランジスタ１４がＯＮし、ヒュー
ズが完全に切断されている場合には、判定ノードＢはＨ
ｉｇｈになり、インバータ１７を経て出力端子ＯＵＴは
Ｌｏｗになる。このＬｏｗ出力はインバータ１８を経て
判定ノードＢにフィードバックされ、データをラッチす
る。一方、ヒューズが切断されていない状態では、Ｎチ
ャネルトランジスタ１２およびＰチャネルトランジスタ
１４に電流が流れ、判定ノードＢはＬｏｗになり、イン
バータ１７を経て、出力端子ＯＵＴはＨｉｇｈになる。
このＨｉｇｈ出力はインバータ１８を経て判定ノードＢ
にフィードバックされ、データをラッチする。ここで、
トランジスタのゲート幅などを調整して、Ｎチャネルト
ランジスタ１２のＯＮ抵抗は、Ｐチャネルトランジスタ
１４のＯＮ抵抗に比べて小さくなるように構成されてい
る。このため、トランジスタ１２，１４が同時にＯＮし
ても、判定ノードＢの電圧をＬｏｗにすることができ
る。
【０００８】このように出力端子ＯＵＴの信号によりヒ
ューズのＯＮ／ＯＦＦを判断できる。
【０００９】
【発明が解決しようとする課題】ヒューズの切断は、通
常、レーザビームで行われるが、ヒューズが完全に切断
されず、いわゆるヒューズの“生切れ”が発生すること
がある。このような“生切れ”状態の場合、判定ノード
Ｂの電圧は、Ｐチャネルトランジスタ１４のＯＮ抵抗と
生切れヒューズ１０の抵抗との比によって定まる。判定
ノードＢの電圧が、インバータ１７のしきい値を超える
と、出力端子ＯＵＴはＬｏｗになり、判定ノードＢの電
圧が、インバータ１７のしきい値を超えないと、出力端
子ＯＵＴはＨｉｇｈになる。
【００１０】このようにヒューズが生切れの場合には、
判定ノードＢの電圧が、インバータ１７のスレッショー
ルドを超えたか否かによって、ヒューズのＯＮ／ＯＦＦ
を判定しているが、ＯＮと判定するか、あるいはＯＦＦ
と判定するかの境界のヒューズの抵抗値を臨界抵抗とし
た場合、図１５の従来のヒューズ判定回路では、次のよ
うな問題を生じる。
【００１１】すなわち、Ｐチャネルトランジスタ１４の
ゲート・ソース間電圧Ｖgsは、電源電圧ＶCCによって大
きく変わるので、ＶCCが変化するとＰチャネルトランジ
スタ１４のＯＮ抵抗が変わり、その結果、ＯＮ抵抗とヒ
ューズの抵抗との比が変動するので、ヒューズの臨界抵
抗のＶCC依存が大きくなる。また、ヒューズの臨界抵抗
は温度によって変化する、すなわち臨界抵抗は温度にも
依存する。したがって、ヒューズが十分に切断されなく
て、ヒューズの抵抗が臨界抵抗付近の値になったとき、
ＶCCの値および温度によっては、ヒューズのＯＮ，ＯＦ
Ｆの判定が逆になることがあり得る。通常の選別は、常
温で所定の電源電圧を印加し、出力端子ＯＵＴの電圧を
確認することによって行われる。出力端子ＯＵＴがＬｏ
ｗであれば、製造メーカは、再度レーザビームを照射し
てヒューズを切断するが、Ｈｉｇｈであれば、生切れで
あっても切断されたものとみなして、選別試験を終了す
る。選別試験をするときの電源電圧と温度を変えて試験
すれば、生切れ状態のメモリを多少除去することができ
るが、選別試験に膨大な時間がかかり、メモリの製品単
価を上げてしまう。また、ユーザの使用する電源電圧と
温度の範囲を制限すれば、誤判定の確率は低くなるが、
メモリの用途が限定されることになり、特殊な電子機器
にしかメモリを使えなくなってしまう。このため、メモ
リデバイスの選別試験で不良品（ヒューズ生切れ品）を
排除できない可能性が増大する。
【００１２】また、選別試験でＯＦＦ状態として出荷さ
れたメモリデバイスが、ユーザで使用する電源電圧によ
っては、ＯＮ状態と判断されることもあり得る。その結
果、不良メモリセルが冗長メモリセルに置き換えられず
に、正常なデータを読み書きできなくなる。
【００１３】さらに、従来のヒューズ判定回路では、Ｐ
チャネルトランジスタ１４のゲートは、Ｈｉｇｈまたは
Ｌｏｗのロジックレベルで駆動されており、レベル判定
時にヒューズ１０に流れるＤＣ電流を小さくできず、し
たがってヒューズ判定部の消費電力を調整できないとい
う問題もある。
【００１４】また、半導体メモリ装置の内部に電源電圧
を安定化する手段を設ければ、外部電源電圧の依存性は
なくすことができるが、安定化電源を構成するため素子
が増えることと、外部電源用と内部電源用の２つの配線
を引き回す必要があるので、半導体メモリ装置のレイア
ウト面積が大きくなる。さらに、電源電圧依存性を低減
することはできたとしても、温度依存性については補償
できない。
【００１５】また、従来のヒューズ判定回路では、Ｐチ
ャネルトランジスタ１４のＯＮ抵抗とヒューズ１０の抵
抗とを比較するため、Ｐチャネルトランジスタ１４のサ
イズ＜Ｎチャネルトランジスタ１２のサイズの関係が必
要である。このようなヒューズ判定回路は、チップ上数
１００個搭載されるので、Ｎチャネルトランジスタ１２
のサイズを大きくすることでレイアウト面積が大きいと
いう欠点がある。
【００１６】また、入力端子ＩＮのパルス信号がＨｉｇ
ｈ期間中に、Ｐチャネルトランジスタ１４およびヒュー
ズ１０で判定ノードＢが駆動されるが、インバータ１８
と競合して、前のラッチ状態でヒューズの臨界抵抗値が
変わるという問題がある。
【００１７】したがって、本発明の目的は、臨界抵抗の
ＶCC依存および温度依存の小さいヒューズ判定回路を提
供することにある。
【００１８】本発明の他の目的は、判定期間中にヒュー
ズに流れるＤＣ電流を小さくすることのできるヒューズ
判定回路を提供することにある。
【００１９】本発明の他の目的は、レイアウト面積がよ
り小さいヒューズ判定回路を提供することにある。
【００２０】本発明のさらに他の目的は、上記のような
ヒューズ判定回路を備えるメモリの冗長設定回路を提供
することにある。
【００２１】
【課題を解決するための手段】本発明の第１の態様によ
れば、ヒューズに定電流を供給して、前記ヒューズに生
ずる電圧を所定のしきい値と比較判定することにより、
前記ヒューズが切断されているか否かを判定するように
したヒューズ判定回路である。このヒューズ判定回路に
よれば、前記ヒューズに定電流を供給する手段がカレン
トミラーからなり、前記比較判定した結果を保持するラ
ッチ手段が設けられている。
【００２２】本発明の第２の態様では、予備メモリセル
である冗長回路を備え、前記冗長回路に置換するか否か
を、対応するヒューズのＯＮ／ＯＦＦを判定し、判定結
果をラッチするメモリの冗長設定回路である。この冗長
設定回路によれば、前記ヒューズの一端に接続され、前
記ヒューズに定電流を供給する定電流源を有し、第１の
電源と第２の電源との間に設けられたヒューズ判定部
と、前記定電流が供給されたときに、前記ヒューズの一
端の電圧をヒューズのＯＮ／ＯＦＦの判定結果としてラ
ッチするラッチ部とを備えている。前記定電流源は、第
１のＭＯＳトランジスタよりなり、前記トランジスタの
ゲートを、前記第１の電源と第２の電源との間の中間レ
ベルで駆動する。
【００２３】本発明の冗長設定回路は、前記第１のＭＯ
Ｓトランジスタとカレントミラーを構成する第２のＭＯ
Ｓトランジスタと、この第２のＭＯＳトランジスタに接
続されたレファレンス抵抗とよりなるレファレンス部を
さらに備える。
【００２４】本発明の第３の態様は、予備メモリセルで
ある冗長回路を備え、前記冗長回路に置換するか否か
を、対応するヒューズのＯＮ／ＯＦＦを判定し、判定結
果をラッチするメモリの冗長設定回路において、前記ヒ
ューズの一端に接続され、前記ヒューズに定電流を供給
する第１のＭＯＳトランジスタを有し、第１の電源と第
２の電源との間に設けられたヒューズ判定部と、２個の
逆並列接続されたインバータと、ラッチ用のトランスフ
ァゲートとを有し、前記定電流が供給されたときに、前
記ヒューズの一端の電圧をヒューズのＯＮ／ＯＦＦの判
定結果としてラッチするラッチ部と、前記第１のＭＯＳ
トランジスタとカレントミラーを構成する第２のＭＯＳ
トランジスタと、この第２のＭＯＳトランジスタに接続
された第３のＭＯＳトランジスタおよびレファレンス抵
抗とからなるレファレンス部と、前記ヒューズ判定部と
前記ラッチ部との間に設けられたスイッチング素子とを
備え、前記第３のＭＯＳトランジスタ，スイッチング素
子，およびトランスファゲートのＯＮ／ＯＦＦは、入力
パルス信号によって制御されることを特徴とする。
【００２５】本発明の第４の態様によれば、予備メモリ
セルである冗長回路を備え、前記冗長回路に置換するか
否かを、対応するヒューズのＯＮ／ＯＦＦを判定し、判
定結果をラッチするメモリの冗長設定回路において、前
記ヒューズの一端に接続され、前記ヒューズに定電流を
供給する定電流源を有し、第１の電源と第２の電源とグ
ランドとの間に設けられたヒューズ判定部と、前記定電
流が供給されたときに、前記ヒューズの一端の電圧をヒ
ューズのＯＮ／ＯＦＦの判定結果としてラッチするラッ
チ部とからなる回路を複数個備え、前記定電流源は、第
１のＭＯＳトランジスタよりなり、前記トランジスタの
ゲートを、前記第１の電源と第２の電源との間の中間レ
ベルで駆動し、前記複数個の回路に対し、前記各回路の
第１のＭＯＳトランジスタとカレントミラーを構成する
第２のＭＯＳトランジスタと、この第２のＭＯＳトラン
ジスタに接続されたレファレンス抵抗とよりなるレファ
レンス部を１個備えることを特徴とする。
【００２６】本発明の第５の態様によれば、予備メモリ
セルである冗長回路を備え、前記冗長回路に置換するか
否かを、対応するヒューズのＯＮ／ＯＦＦを判定し、判
定結果をラッチするメモリの冗長設定回路において、前
記ヒューズの一端に接続され、前記ヒューズに定電流を
供給する定電流源を有し、第１の電源と第２の電源との
間に設けられたヒューズ判定部と、前記定電流が供給さ
れたときに、前記ヒューズの一端の電圧をヒューズのＯ
Ｎ／ＯＦＦの判定結果としてラッチするラッチ部と、前
記ヒューズ判定部と前記ラッチ部との間に設けられたス
イッチング素子からなる回路を複数個備え、前記定電流
源は、第１のＭＯＳトランジスタよりなり、前記トラン
ジスタのゲートを、前記第１の電源と第２の電源との間
の中間レベルで駆動し、前記複数個の回路に対し、前記
各回路の第１のＭＯＳトランジスタとカレントミラーを
構成する第２のＭＯＳトランジスタと、この第２のＭＯ
Ｓトランジスタに接続された第３のＭＯＳトランジスタ
およびレファレンス抵抗とよりなるレファレンス部を１
個備えることを特徴とする。
【００２７】
【発明の実施の形態】図１は、本発明のヒューズ判定回
路の一例の基本部分を示す回路図である。このヒューズ
判定回路は、レファレンス部２０と、ヒューズ判定部２
２と、ラッチ部２４とから構成されている。レファレン
ス部２０は、ＰチャネルＭＯＳトランジスタ２６，３６
とＮチャネルＭＯＳトランジスタ３０とレファレンス抵
抗３４（約８ｋΩ）とで構成され、ヒューズ判定部２２
は、ＰチャネルＭＯＳトランジスタ２８とＮチャネルＭ
ＯＳチャネルトランジスタ３２とヒューズ１０とで構成
され、ラッチ部２４は、逆並列に接続されたインバータ
１７，１８とインバータ１８の出力側に挿入されたトラ
ンスファゲート３８とで構成されている。
【００２８】入力端子ＩＮは、Ｎチャネルトランジスタ
３０，３２のゲート、Ｐチャネルトランジスタ３６のゲ
ート、およびトランスファゲート３８のＰチャネルトラ
ンジスタ側のゲートに接続され、Ｎチャネルトランジス
タ側のゲートにはインバータを介して接続されている。
【００２９】レファレンス部２０のＰチャネルトランジ
スタ２６，３６のソースは電源電圧ＶCC（例えば、３
Ｖ）に接続され、レファレンス抵抗３４の一端はＮチャ
ネルトランジスタ３０のソースに他端はグランドに接続
されている。Ｐチャネルトランジスタ２６は、ゲートお
よびドレインが接続されており、ヒューズ判定部２２の
Ｐチャネルトランジスタ２８とでカレントミラーを構成
している。Ｐチャネルトランジスタ２６には、トランジ
スタ２６自身の電流特性とレファレンス抵抗３４の電源
電圧ＶCCとによって定まる電流Ｉ1 が流れる。Ｐチャネ
ルトランジスタ２８には、トランジスタ２６とのサイズ
比に比例した電流Ｉ2 が流れる。Ｐチャネルトランジス
タ２６のゲート電圧Ｖg は、レファレンス抵抗３４の抵
抗値と電流Ｉ1 との積であり、ほぼ電源電圧ＶCCの半分
（例えば、１．５Ｖ程度）である。このように、Ｐチャ
ネルトランジスタ２６は、電源電圧ＶCCを所定の電圧に
降下させるレベルシフタとしても機能する。
【００３０】ヒューズ判定部２２のＰチャネルトランジ
スタ２８のソースはＶCCに接続され、Ｎチャネルトラン
ジスタ３２のソースは、ヒューズ窓の対応するヒューズ
１０に接続され、ヒューズ１０の他端はグランドに接続
されている。Ｐチャネルトランジスタ２８は定電流源を
構成し、この定電流源の流すＤＣ電流を小さくするため
に、ゲートを電源電圧ＶCCとグランド電圧との間の中間
レベルで駆動できるように、前述したようにレファレン
ス部２０のＰチャネルトランジスタ２６とでカレントミ
ラーを構成するようにしている。また、このようなカレ
ントミラー構成をとることにより、後述するようにヒュ
ーズの臨界抵抗のＶCC依存および温度依存を小さくする
ことが可能となる。
【００３１】ラッチ部２４のインバータ１７の出力は、
出力端子ＯＵＴに接続され、さらにインバータ１８およ
びトランスファゲート３８を経て、インバータ１７の入
力に接続されている。
【００３２】図２は、図１に示したヒューズ判定回路が
設けられるアドレス判定回路の構成を示す図である。本
実施形態例では、８本のアドレス信号が入力される場合
を例に説明するが、これに限定されるものではない。
【００３３】ヒューズ窓４０には、冗長回路に置き換え
るか否かを設定するための１個のイネーブルヒューズ４
２と、８個のリダンダンシヒューズ１０1 〜１０8 とが
配列されており、各ヒューズには図１のヒューズ判定回
路４４0 〜４４8 が接続されている。各ヒューズ判定回
路の入力端子ＩＮには、ヒューズセット信号ＦＳＴが入
力される。ＳＤＲＡＭでは、通常、使用する前に、モー
ド設定用のコマンドＭＤＲＳ（モードレジスタセット）
信号がユーザによって入力される。ＦＳＴ信号は、この
ＭＤＲＳから作られるワンショットのパルス信号（パル
ス幅は、約３０ｎｓ）である。このＦＳＴ信号はメモリ
や電子機器に電源を投入したとき、または、電子機器内
がリセット信号を出力したときなどに出力され、ヒュー
ズのＯＮ／ＯＦＦ状態を判定するためのトリガ信号であ
る。
【００３４】ヒューズ判定回路４４1 〜４４8 から出力
されるラッチデータとメモリセルに入力されるアドレス
Ａ１〜Ａ８とは、ＥＸＯＲ回路４６1 〜４６8 で排他的
論理和（ＥＸＯＲ）がとられ、ＥＸＯＲ回路４６1 〜４
６8 は、２つの入力論理レベルがともに一致したときに
Ｌｏｗレベルを出力し、不一致のときにはＨｉｇｈレベ
ルを出力する。ＥＸＯＲ回路４６1 〜４６8 の出力と、
イネーブルヒューズ４２に接続されたヒューズ判定回路
４４0 のラッチデータとは、それぞれＮチャネルＭＯＳ
トランジスタ４８0 〜４８8 を介してノード５０におい
てワイアードＯＲ接続される。ワイアードＯＲノード５
０は、リダンダンシ判定回路（図示せず）へ接続されて
いる。
【００３５】次に、図２に示すアドレス判定回路の動作
を説明する。
【００３６】先ず、初期設定時、ＦＳＴ信号がＨｉｇｈ
レベルになると、ヒューズ判定回路４４0 〜４４8 は、
ヒューズ４２，１０1 〜１０8 のＯＮ／ＯＦＦを判定し
て、出力端子ＯＵＴからＯＮ／ＯＦＦに対応したレベル
を出力する。
【００３７】その後、メモリを読み書きするとき、アド
レス判定許可信号ＰＲＥがＬｏｗレベルになると、Ｐチ
ャネルＭＯＳトランジスタ４９がＯＮして、ノード５０
はＨｉｇｈレベルになる。次いで、アドレスＡ１〜Ａ８
が、ＥＸＯＲ回路４６1 〜４６8 に入力され、ヒューズ
判定回路４４1 〜４４8 の出力と一致するか否かが判定
される。入力されたアドレスＡ１〜Ａ８とこれに対応す
るヒューズ判定回路４４1 〜４４8 の出力とが全て一致
し、全てのＥＸＯＲ回路４６1 〜４６8 がＬｏｗレベル
になると、全てのＮチャネルＭＯＳトランジスタはＯＦ
Ｆするので、ノード５０はＨｉｇｈレベルのままであ
る。逆に、アドレスＡ１〜Ａ８とこれに対応するヒュー
ズ判定回路４４1 〜４４8 の出力とが１つでも一致しな
ければ、いずれか１つのＥＸＯＲ回路４６1 〜４６8 が
Ｈｉｇｈレベルになり、これにつながるＮチャネルＭＯ
ＳトランジスタがＯＮするので、ノード５０はＬｏｗレ
ベルになる。また、メモリの冗長回路を使用しないとき
は、ヒューズ４２を１つだけ切断（ＯＦＦ）しておくこ
とで、ヒューズ判定回路４４0 の出力はＨｉｇｈレベル
になり、これにつながるＮチャネルＭＯＳトランジスタ
がＯＮするので、ノード５０はＬｏｗレベルになる。こ
のようにして、アドレス判定回路は、ヒューズに設定さ
れた状態と入力されたアドレスとを比較して、一致／不
一致を判定する。
【００３８】アドレス判定回路の出力であるワイアード
ＯＲノード５０は、メモリの冗長回路（図示せず）に接
続されており、アクセスされたアドレスのメモリセルを
冗長メモリセルに置き換えるか否かを決める。
【００３９】次に、図１のヒューズ判定回路の動作を図
３の波形図を用いて説明する。入力端子ＩＮに、前述し
たモードレジスタコマンドＭＤＲＳなどにより作られた
図３（１）に示すワンショットのＦＳＴ信号（約３０ｎ
ｓ）が入力されると、ＦＳＴ信号がＨｉｇｈの期間中、
Ｎチャネルトランジスタ３０，３２がＯＮし、Ｐチャネ
ルトランジスタ３６がＯＦＦし、トランスファゲート３
８がＯＦＦする。
【００４０】以下の説明では、理解を容易にするため、
Ｎチャネルトランジスタ３０，３２のＯＮ抵抗は十分に
小さいものとする。
【００４１】レファレンス部２０では、Ｎチャネルトラ
ンジスタ３０がＯＮし、Ｐチャネルトランジスタ３６が
ＯＦＦすることにより、Ｐチャネルトランジスタ２６が
ＯＮし、レファレンス抵抗３４に電流Ｉ1 が流れ、図３
（２）に示すようにノードＡの電圧はＶCCから立下が
り、ＶCCとグラントとの中間レベル（例えば、１．３
Ｖ）に保持される。これにより、定電流源として働くＰ
チャネルトランジスタ２８がＯＮする。
【００４２】以下、ヒューズ１０が（Ｉ）ＯＮの場合、
（II）ヒューズＯＦＦの場合、（III ）ヒューズ生切れ
（６０ｋΩ）の場合、（IV）ヒューズ生切れ（１００ｋ
Ω）の場合について、それぞれ説明する。 （Ｉ）ヒューズＯＮの場合 ヒューズＯＮの状態では、定電流源としてのＰチャネル
トランジスタ２８は、ノードＡの中間レベルの電圧に応
じたＤＣ電流Ｉ2 （貫通電流）を流す。ここで、Ｐチャ
ネルトランジスタ２６と２８のサイズ（ゲート幅）の比
を１０：１であるとし、レファレンス抵抗３４を６．５
ｋΩとし、Ｎチャネルトランジスタ３０，３２での電圧
降下はないとすると、レファレンス抵抗３４に流れる電
流Ｉ1 は０．２ｍＡ（＝１．３Ｖ／６．５ｋΩ）であ
る。
【００４３】Ｐチャネルトランジスタ２６と２８はカレ
ントミラー回路を構成し、電流Ｉ1とＩ2 とは比例して
いる。このため、ＤＣ電流Ｉ2 は、例えば、レファレン
ス抵抗３４に流れる電流の約１／１０の約２０μＡであ
る。判定ノードＢの電圧は、Ｐチャネルトランジスタ２
８のＯＮ電流とヒューズ１０の抵抗値との積で定まる。
ヒューズがＯＮ状態のときの抵抗値を３．３ｋΩとする
と、判定ノードＢの電圧はＯＮ電流２０μＡと３．３ｋ
Ωとの積０．１Ｖとなる。すなわち、ノードＢは図３
（３）で示すようにＬｏｗとなり、インバータ１７で反
転され、出力端子ＯＵＴは図３（４）に示すようにＨｉ
ｇｈとなる。入力端子ＩＮのＦＳＴ信号がＬｏｗになる
と、Ｐチャネルトランジスタ２６，２８およびＮチャネ
ルトランジスタ３０，３２がＯＦＦしてヒューズ判定を
停止し、トランスファゲート３８がＯＮして判定ノード
Ｂの電圧をラッチする。ラッチされたデータ、すなわち
出力端子ＯＵＴのデータは、Ｈｉｇｈであるので、ヒュ
ーズはＯＮ状態であると判定される。
【００４４】また、ＦＳＴ信号がＬｏｗになると、ヒュ
ーズ判定部２２のＮチャネルトランジスタ３２がＯＦＦ
して、ヒューズ１０に流れるＤＣ電流Ｉ2 がしゃ断され
る。ヒューズのＯＮ／ＯＦＦの判定は少なくとも１回の
ＦＳＴ信号で判定することができ、判定結果はラッチ部
２４に保持されているので、これ以降の判定処理は不要
になる。従って、メモリがアクセスされる毎にヒューズ
に貫通電流が流れることがなくなるので、消費電流を大
幅に低減することができる。 （II）ヒューズＯＦＦの場合 ヒューズがＯＦＦしていて、抵抗値が無限大の状態で
は、判定ノードＢは図３（３）に示すようにＨｉｇｈと
なり、インバータ１８で反転され、図３（４）に示すよ
うに出力端子ＯＵＴはＬｏｗとなる。入力端子ＩＮのＦ
ＳＴ信号がＬｏｗになると、ヒューズ判定を停止し、ト
ランスファゲート３８がＯＮしてデータをラッチする。
ラッチされたデータはＬｏｗであるので、ヒューズはＯ
ＦＦ状態であると判定される。 （III ）ヒューズ生切れ（６０ｋΩ）の場合 ヒューズが生切れの状態では、ヒューズＯＮ状態のとき
と同様に、ヒューズには微小のＤＣ電流Ｉ2 が流れる。
このとき、ノードＢの電圧は、Ｐチャネルトランジスタ
２８のＯＮ電流とヒューズ１０の抵抗値との積で定ま
る。今、生切れ状態のヒューズの抵抗値が６０ｋΩであ
ったとする。ＯＮ電流と６０ｋΩとの積で定まる判定ノ
ードＢの電圧の値によって、出力端子ＯＵＴのＨｉｇｈ
またはＬｏｗが決まる。すなわち、ノードＢの電圧がイ
ンバータ１７のしきい値を超えると、出力端子ＯＵＴは
Ｌｏｗになり、しきい値を超えないと、出力端子ＯＵＴ
はＨｉｇｈとなる。例えば、インバータ１７のしきい値
を電源電圧ＶCCの１／２になるように設定されていると
すると、ＶCCが３Ｖのときのしきい値は１．５Ｖであ
る。また、ここでは、Ｐチャネルトランジスタ２８は理
想的な定電流源であるとし、ヒューズの抵抗値によって
変化しないものとする。
【００４５】一方、判定ノードＢの電圧は、Ｐチャネル
トランジスタ２８のＯＮ電流Ｉ2 と、ヒューズの抵抗値
との積、即ち１．３Ｖ（＝２０μＡ×６０ｋΩ）である
（図３（５））。従って、インバータ１７は、入力値が
しきい値より低いので、出力ＯＵＴをＨｉｇｈレベルと
する。入力端子ＩＮのＦＳＴ信号がＬｏｗになると、ヒ
ューズ判定を停止し、トランスファゲート３８がＯＮし
てデータをラッチする。出力されるラッチデータはＨｉ
ｇｈであり、したがって、ヒューズはＯＮ状態であると
判定される。 （IV）ヒューズ生切れ（１００ｋΩ）の場合 ヒューズが生切れの状態で、その抵抗が１００ｋΩであ
り、判定ノードＢの判定期間中の電圧は、図３（６）に
示すように約２．０Ｖとなり、これはインバータ１７の
しきい値１．５Ｖを越え、出力端子ＯＵＴはＬｏｗとな
る。入力端子ＩＮのＦＳＴ信号がＬｏｗになると、ヒュ
ーズ判定を停止し、トランスファゲート３８がＯＮして
判定ノードＢの電圧をラッチする。出力されるラッチデ
ータは、Ｌｏｗであり、したがって、ヒューズはＯＦＦ
状態であると判定される。
【００４６】ここで、インバータ１７がＯＮまたはＯＦ
Ｆと判定する境界のヒューズの抵抗値を臨界抵抗と定義
する。前述の例では、Ｐチャネルトランジスタ２８のＯ
Ｎ電流Ｉ2 が２０μＡのとき、ノードＢの電圧がインバ
ータ１７のしきい値１．５Ｖになるヒューズの抵抗値で
あり、７５ｋΩ（＝１．５Ｖ／２０μＡ）である。
【００４７】図１に示したヒューズ判定回路において、
ヒューズの臨界抵抗のＶCC依存および温度依存が小さく
なる理由を以下に説明する。
【００４８】図４は、ヒューズとレファレンス抵抗のＶ
CC依存について説明するための回路図であり、図１の構
成の要部のみを示している。電源電圧ＶCCが高くなり、
レファレンス部２０を流れる電流Ｉ1 が増加すると、レ
ファレンス抵抗３４に生ずる電圧降下が大きくなり、ヒ
ューズ判定部２２のＰチャネルトランジスタ２８のゲー
ト電圧Ｖg が高くなり、逆に、電流Ｉ1 が減少すると、
ゲート電圧Ｖg が低くなる。その結果、ＶCCが変化した
ときのＰチャネルトランジスタ２８のゲート・ソース間
電圧Ｖgsの変化が抑えられる。このため、ＶCCが変化し
てもトランジスタ２８のＯＮ抵抗は図１４に示すトラン
ジスタ１４ほど大きく変動しない。したがって、ＯＮ抵
抗とヒューズの抵抗との比が大きく変動しないので、ヒ
ューズの臨界抵抗のＶCC依存が小さくなる。
【００４９】ＶCCが変化した場合に、図４の本発明の冗
長設定回路と図１４の従来の冗長設定回路とにおいて、
ゲート・ソース間電圧Ｖgsおよびヒューズ臨界抵抗の変
動のシミュレーション結果を、表１に示す。
【００５０】
【表１】
【００５１】ＶCCが２．５〜５．０Ｖの範囲で変化した
場合、Ｖgsは、従来回路では２．５〜５．０Ｖの範囲で
変動するが、本発明回路では、１．６２〜１．８８Ｖと
小さくなっている。
【００５２】また臨界抵抗は、従来回路では１２０〜５
０ｋΩの範囲で変動するが、本発明回路では、１００〜
６５ｋΩと小さくなっている。例えば、製造検査段階
で、電源電圧ＶCCを２．９Ｖとしてヒューズ判定回路を
検査したとき、ヒューズの抵抗値が１１０ｋΩであれ
ば、本発明と従来例と共に臨界抵抗値９０ｋΩ，１００
ｋΩより大きいので、ヒューズ判定回路はヒューズがＯ
ＦＦしていると判定する。このメモリを電子機器に組み
込んで、電源電圧を２．５Ｖで使用したとすると、本発
明では、臨界抵抗値１００ｋΩより大きいので、ヒュー
ズ判定回路はヒューズがＯＦＦしていると判定する。し
かしながら、従来例では、臨界抵抗値１２０ｋΩより小
さいので、ヒューズ判定回路はヒューズがＯＮしている
と判定する。このように、従来例では、製造検査段階と
実使用段階で使用条件が異なると、ヒューズ判定回路は
誤判定することがあり、メモリは、冗長メモリセルへ置
き換えるべきところを置き換えなくなり、正常な読み書
きができなくなる。
【００５３】従来例では、Ｐチャネルトランジスタ１４
のＯＮ抵抗とヒューズ１０の抵抗の温度係数は必ずしも
一致しておらず、臨界抵抗の温度依存性は大きかった。
このため、電源電圧変動と同様に誤判定する可能性が大
きかった。これに対して本発明では、図４のヒューズ判
定回路において、ヒューズ１０とレファレンス抵抗３４
とが同じ材料で作られていれば、これらの抵抗値の温度
係数は同じであるので温度変化は同方向にシフトする。
したがって、ヒューズの臨界抵抗の温度依存が小さくな
り、誤判定の可能性を低減できる。
【００５４】以上説明したように、本発明のヒューズ判
定回路によれば、従来技術で問題になっていたヒューズ
の臨界抵抗のＶCC依存および温度依存を小さくすること
が可能となる。
【００５５】さらに、インバータ１７と１８の帰還ルー
プの間にトランスファゲート３８を設け、判定期間中は
トランスファゲート３８をＯＦＦするようにしたので、
インバータ１８の出力電流がヒューズ１０に流れること
がなく、定電流Ｉ２のみに基づいて正確なヒューズ判定
ができる。
【００５６】また、トランスファゲート３８がないと、
ラッチ部５２は安定状態になっており、この状態を反転
するのにはエネルギーと時間がかかる。しかし、トラン
スファゲート３８を設け、判定期間中はトランスファゲ
ート３８をＯＦＦすることで、インバータ１７は、イン
バータ１８の出力に影響されることなく、ノードＢの電
圧を高速に判定し、出力を高速に判定することができ
る。
【００５７】本発明のヒューズ判定回路の他の例につい
て以下に説明する。図５〜１０には、図１と同様に基本
部分のみを示す。
【００５８】図５のヒューズ判定回路は、図１のヒュー
ズ判定回路と比べてラッチ部の構成のみ異なっている。
すなわち、図５のヒューズ判定回路のラッチ部５２は、
逆並列接続されたインバータ１７，１８で構成される。
本実施例では、ヒューズ１０に流れる電流は、トランジ
スタ２８と、インバータ１８とから供給され、これらの
電流によってヒューズに発生する電圧がインバータ１７
のしきい値を越えると、ラッチ部５２はＬｏｗレベルを
出力し、しきい値に満たなければＨｉｇｈレベルを出力
する。ここで、インバータ１８の駆動能力は、トランジ
スタ２８やヒューズ１０のそれに比べて小さく構成され
ている。
【００５９】本実施例は、図１の実施例に比べ、トラン
スファゲート３８がない分、素子数を低減することがで
きる。
【００６０】図６のヒューズ判定回路では、ラッチ部５
４が、ヒューズ１０にドレインが接続されたＰチャネル
トランジスタよりなるトランスファゲート５８とインバ
ータ１７，１８とで構成される。このＰチャネルトラン
ジスタ５８のゲートには、入力端子ＩＮへのパルス信号
がインバータ５９を経て入力される。
【００６１】このヒューズ判定回路では、ヒューズ１０
がＯＮ状態または生切れであるとき、判定期間中にヒュ
ーズ判定部２２にはトランジスタ２８とインバータ１８
からＤＣ電流が流れる。入力端子ＩＮへのパルス信号が
Ｌｏｗになると、Ｐチャネルトランジスタ２８はＯＦＦ
するので、インバータ１８から電流が流れることはな
い。しかし、トランスファゲート５８が無ければ、ラッ
チ部のインバータ１８の出力が加わり、ヒューズ１０に
ＤＣ電流が流れてしまう。しかし、トランスファゲート
５８が設けられているので、入力端子ＩＮへのパルス信
号がＬｏｗになるとトランスファゲートがＯＦＦして、
ＤＣ電流がしゃ断される。なお、トランスファゲート
は、Ｎチャネルトランジスタのトランスファゲートある
いはＣＭＯＳトランスファゲートとすることができる。
Ｎチャネルトランジスタとしたときは、インバータ５９
は不要である。
【００６２】本実施例では、前述のヒューズ判定回路に
比べ、Ｎチャネルトランジスタ３２がないので、ラッチ
部５４でノードＢの電圧を判定するとき、トランジスタ
３２の電圧降下などの影響を受けることなく、正確に判
定することができる。
【００６３】図７（Ａ）のヒューズ判定回路では、図６
のヒューズ判定回路に比べて、レファレンス部６０の構
成のみ異なる。レファレンス部６０は、Ｐチャネルトラ
ンジスタ２６とレファレンス抵抗３４とから構成され、
入力端子ＩＮは、レファレンス抵抗３４の一端と、トラ
ンスファゲート５８のゲートとに接続される。なお、Ｐ
チャネルトランジスタ５８は、Ｎチャネルトランジスタ
あるいはＣＭＯＳトランスファゲートであってもよい。
【００６４】本実施例では、図６のヒューズ判定回路が
有する効果に加え、Ｎチャネルトランジスタ３０やイン
バータ５９をなくすことができるので、ヒューズ判定回
路の面積を一層低減できる。
【００６５】図７（Ｂ）は、図７（Ａ）の冗長設定回路
の動作を説明するための波形図である。入力端子ＩＮへ
のパルス信号がＬｏｗになると、ノードＡの電圧がＶCC
とグランド電圧の中間レベルに立下り、Ｐチャネルトラ
ンジスタ２８がＯＮすると共に、Ｐチャネルトランジス
タ５８をＯＮする。ヒューズ１０がＯＮ状態のとき、判
定ノードＢはしきい値より小であり、出力端子ＯＵＴは
Ｈｉｇｈである。ヒューズ１０がＯＦＦ状態のとき、判
定ノードＢはしきい値より大であり、出力端子ＯＵＴは
Ｌｏｗである。その後、入力端子のパルス信号がＨｉｇ
ｈになると、トランジスタ２６，２８，５８がＯＦＦす
るので、ノードＡの電圧はＨｉｇｈになり（図７
（２））、ヒューズ１０に電流が流れなくなる。また、
ノードＢの電圧は、０のときは０を維持し、中間電圧に
あったときは、ノードＢの電荷がヒューズ１０を通して
放電されるにつれて徐々に０に近づく。また、ラッチ部
５４は判定期間中の状態を保持する。
【００６６】以上の各実施例では、カレントミラーを構
成するトランジスタは、Ｐチャネルトランジスタとした
が、Ｎチャネルトランジスタとすることもできる。カレ
ントミラーをＮチャネルトランジスタで構成したヒュー
ズ判定回路を図８〜１０に示す。図８は、図５に対応す
る回路であり、図９は、図６に対応する回路であり、図
１０は、図７（Ａ）に対応する回路である。
【００６７】図５〜図１０に示したヒューズ判定回路の
例では、ラッチ部は、インバータの逆並列回路で構成し
たが、図１に示したラッチ部のようにトランスファゲー
ト８を含ませることもできる。このようなトランスファ
ゲートの存在により、入力端子ＩＮのパルス信号により
ラッチ動作を確実に行うことができる。
【００６８】図１１は、ラッチ部にトランスファゲート
３８を設けたヒューズ判定回路を示す。このヒューズ判
定回路は、レファレンス部２０と、ヒューズ判定部２２
と、ラッチ部２４と、ヒューズ判定部２２とラッチ部と
の間に配置されたスイッチング素子６８とから構成され
ている。レファレンス部２０は、ＮチャネルＭＯＳトラ
ンジスタ６２とＰチャネルＭＯＳトランジスタ６０とレ
ファレンス抵抗３４とで構成され、ヒューズ判定部２２
は、ＮチャネルＭＯＳトランジスタ６４とヒューズ１０
とで構成され、スイッチング素子６８は、トランスファ
ゲート６６で構成され、ラッチ部２４は、逆並列に接続
されたインバータ１７，１８とインバータ１８の出力側
に挿入されたトランスファゲート３８とで構成されてい
る。
【００６９】レファレンス部２０のＮチャネルトランジ
スタ６２は、ヒューズ判定部２２のＮチャネルトランジ
スタ６４とでカレントミラーを構成している。
【００７０】以上の構造のヒューズ判定回路の動作は、
これまでの説明で十分理解できるであろうが、特徴のあ
る動作のみ説明する。
【００７１】入力端子ＩＮに、ワンショットのＦＳＴ信
号（約３０ｎｓ）が入力されると、ＦＳＴ信号がＬｏｗ
の期間中、トランスファゲート６６がＯＮし、トランス
ファゲート３８がＯＦＦする。
【００７２】このとき、すなわちヒューズ判定期間で
は、判定ノードＢの電圧は、トランスファゲート６６を
経てインバータ１７で反転されて、出力端子ＯＵＴを、
ＨｉｇｈまたはＬｏｗにする。
【００７３】入力端子ＩＮのＦＳＴ信号がＨｉｇｈにな
ると、トランスファゲート６６がＯＦＦし、トランスフ
ァゲート３８がＯＮし、判定ノードＢの電圧をラッチす
る。また、トランスファゲート６６がＯＦＦしているの
で、インバータ１８からヒューズ１０へＤＣ電流が流れ
ることはないので、判定ノードＢとインバータ１８とが
競合しないので、前のラッチ状態でヒューズの臨界抵抗
値が変わるという問題は生じない。
【００７４】また、トランスファゲート６６はスイッチ
ング素子であり、回路特性上、ＯＮ抵抗はほとんどな
い。したがって、トランスファゲートのサイズは設計ル
ール上の最小寸法でよく、図１５で説明した従来例のよ
うにレイアウト面積が増大することはない。
【００７５】図２に戻り、図２では各ヒューズ判定回路
４４はレファレンス部２０（図１）を備えるものとして
説明したが、実際には、レイアウト面積を削減するため
に、図２の構成においてヒューズ判定回路４４にレファ
レンス部を備えないものを１ブロックとし（１ブロック
の回路名をＸＲＥＤとする）、これを８ブロック２２ 1
〜２２8 接続したものに１つのレファレンス部２０を設
けることができる。図１２は、その状態を示す図であ
る。すなわち、７２個のヒューズ判定回路（レファレン
ス部のないもの）に対して、１つのレファレンス部２０
が設けられている。
【００７６】図１３は、ＸＲＥＤを含むアドレス判定回
路の具体的回路を示す。図中、レファレンス部２０，ヒ
ューズ判定部２２，ラッチ部２４，ＥＸＯＲ回路４６
を、破線で囲って示してある。
【００７７】図１４は、図１２に示した複数ブロックの
ＸＲＥＤに対して設けられるレファレンス部の他の例を
示す図である。このレファレンス部では、カレントミラ
ーを構成するＰチャネルトランジスタのサイズを調整す
ることができる。３個のＰチャネルトランジスタ２６−
１，２６−２，２６−３は、ノードＡのレベル調整する
ためのもので、アルミ層７０−１，７０−，２，７０−
３で切り換えるようにしている。これらＰチャネルトラ
ンジスタ２６−１，２６−２，２６−３のゲート幅／ゲ
ート長（Ｗ／Ｌ）は、それぞれ８／０．８，４／０．
８，２／０．８であり、アルミ層の切り換えの仕方によ
って、Ｗ＝２，４，６，８，１０，１２，１４の選択が
可能である。ノードＡのレベルを調整することによっ
て、ヒューズに流れる電流を調整できる。したがって、
ヒューズの臨界抵抗と、ヒューズでの消費電力を調整す
ることができる。
【００７８】なお、レベルＡの調整は、カレントミラー
を構成するトランジスタのサイズの調整だけでなく、レ
ファレンス抵抗３４のサイズを調整することによっても
行うことができる。
【００７９】以上の説明において、電源電圧ＶCCは、メ
モリ外部から印加される電圧でもよいし、印加された電
圧を内部で降圧あるいは昇圧した電源であってもよい。
また、本発明は、トランジスタの種類を変えることによ
って、正の極性でも負の極性の電源にも適用できる。
【００８０】
【発明の効果】本発明によれば、以下のような効果が得
られる。 （１）ヒューズのＯＮ／ＯＦＦを分ける臨界抵抗のＶCC
依存，温度依存が小さい、すなわち臨界抵抗のＶCC，温
度による変動幅が小さくなる。 （２）従来例では、ＯＮ状態のヒューズにＶCCの電圧が
印加されることになり、大きな電流が流れる。しかし、
本願発明では、ヒューズ判定部のカレントミラーを構成
するトランジスタのゲートレベルが中間レベルのため、
判定期間中にヒューズを流れるＤＣ電流が小さく、消費
電力を低減できる。 （３）カレントミラーのレファレンス側のトランジスタ
のサイズ、あるいはレファレンス抵抗の値を調整するこ
とにより、ヒューズの臨界抵抗と消費電流を調整でき
る。製造条件で、ヒューズのシート抵抗やトランジスタ
の能力、トリマーのヒューズ切断能力（何Ωまでヒュー
ズをカットできるか）が決まるので、臨界抵抗と消費電
流を調整できることがカレントミラーを使うことの利点
である。 （４）判定ノードとラッチ部のインバータとの競合を避
けることができ、さらには、レイアウト面積を小さくす
ることが可能となる。
【図面の簡単な説明】
【図１】本発明のヒューズ判定回路の一例の基本部分を
示す回路図である。
【図２】図１に示したヒューズ判定回路が設けられる周
辺構成を示す図である。
【図３】図１のヒューズ判定回路の動作を説明するため
の波形図である。
【図４】ヒューズのレファレンスのＶCC依存について説
明するための回路図である。
【図５】本発明のヒューズ判定回路の他の例を示す図で
ある。
【図６】本発明のヒューズ判定回路の他の例を示す図で
ある。
【図７】本発明のヒューズ判定回路の他の例を示す図で
ある。
【図８】本発明のヒューズ判定回路の他の例を示す図で
ある。
【図９】本発明のヒューズ判定回路の他の例を示す図で
ある。
【図１０】本発明のヒューズ判定回路の他の例を示す図
である。
【図１１】本発明のヒューズ判定回路の他の例を示す図
である。
【図１２】８ブロックのＸＰＥＤに、１つのレファレン
ス部を設けた状態を示す図である。
【図１３】ＸＰＥＤの具体的回路を示す図である。
【図１４】レファレンス部の他の例を示す図である。
【図１５】従来のヒューズ判定回路を示す図である。
【符号の説明】
１０ リダンダンシヒューズ １７，１８ インバータ ２０ レファレンス部 ２２ ヒューズ判定部 ２４ ラッチ部 ２６，３６ ＰチャネルＭＯＳトランジスタ ３０，６２，６６ ＮチャネルＭＯＳトランジスタ ３４ レファレンス抵抗 ３８ トランスファゲート ４０ ヒューズ窓 ４２ イネーブルヒューズ ４４ ヒューズ判定回路 ４６ ＥＸＯＲ回路 ４８ ＮチャネルＭＯＳトランジスタ ５０ ワイアードＯＲノード ５２ ラッチ部 ５４ ラッチ ５８，６６ トランスファゲート ６０ レファレンス部 ６８ スイッチ素子

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】ヒューズに定電流を供給して、前記ヒュー
    ズに生ずる電圧を所定のしきい値と比較判定することに
    より、前記ヒューズが切断されているか否かを判定する
    ようにしたことを特徴とするヒューズ判定回路。
  2. 【請求項２】前記ヒューズに定電流を供給する手段がカ
    レントミラーからなることを特徴とする請求項１記載の
    ヒューズ判定回路。
  3. 【請求項３】ヒューズ判定時のみ前記ヒューズと前記カ
    レントミラーに電流を流すようにしたことを特徴とする
    請求項２記載のヒューズ判定回路。
  4. 【請求項４】前記比較判定した結果を保持するラッチ手
    段を設けたことを特徴とする請求項１〜３のいずれかに
    記載のヒューズ判定回路。
  5. 【請求項５】前記比較判定する期間中は、前記ラッチ手
    段の動作を停止するようにしたことを特徴とする請求項
    ４記載のヒューズ判定回路。
  6. 【請求項６】予備メモリセルである冗長回路を備え、前
    記冗長回路に置換するか否かを、対応するヒューズのＯ
    Ｎ／ＯＦＦを判定し、判定結果をラッチするメモリの冗
    長設定回路において、 前記ヒューズの一端に接続され、前記ヒューズに定電流
    を供給する定電流源を有し、第１の電源と第２の電源と
    の間に設けられたヒューズ判定部と、 前記定電流が供給されたときに、前記ヒューズの一端の
    電圧をヒューズのＯＮ／ＯＦＦの判定結果としてラッチ
    するラッチ部と、を備えることを特徴とするメモリの冗
    長設定回路。
  7. 【請求項７】前記定電流源は、第１のＭＯＳトランジス
    タよりなり、前記トランジスタのゲートを、前記第１の
    電源と第２の電源との間の中間レベルで駆動することを
    特徴とする請求項６記載のメモリの冗長設定回路。
  8. 【請求項８】前記第１のＭＯＳトランジスタとカレント
    ミラーを構成する第２のＭＯＳトランジスタと、この第
    ２のＭＯＳトランジスタに接続されたレファレンス抵抗
    とからなるレファレンス部をさらに備えることを特徴と
    する請求項７記載のメモリの冗長設定回路。
  9. 【請求項９】前記ラッチ部は、２個の逆並列接続された
    インバータを少なくとも有することを特徴とする請求項
    ８記載のメモリの冗長設定回路。
  10. 【請求項１０】前記ヒューズ判定部での判定期間中に前
    記ヒューズに流れるＤＣ電流を、判定後にしゃ断する回
    路をさらに備えることを特徴とする請求項９記載のメモ
    リの冗長設定回路。
  11. 【請求項１１】前記ＤＣ電流をしゃ断する回路は、前記
    ヒューズ判定部の第１のトランジスタとヒューズとの間
    に設けられたスイッチング素子よりなり、このスイッチ
    ング素子は、前記レファレンス部に与えられる判定期間
    にＯＮすることを特徴とする請求項１０記載のメモリの
    冗長設定回路。
  12. 【請求項１２】前記ＤＣ電流をしゃ断する回路は、前記
    ラッチ部に設けられたスイッチング素子であり、このス
    イッチング素子は、前記ヒューズ判定部の第１のトラン
    ジスタとヒューズとの間の接続点と、前記逆並列接続さ
    れたインバータとの間に設けられ、前記スイッチング素
    子は、前記レファレンス部に与えられる判定期間にＯＮ
    することを特徴とする請求項１０記載のメモリの冗長設
    定回路。
  13. 【請求項１３】前記ラッチ部の逆並列接続されたフィー
    ドバックのための一方のインバータに直列にスイッチン
    グ素子が設けられ、このスイッチング素子は、前記レフ
    ァレンス部に与えられる判定期間にＯＮすることを特徴
    とする請求項６〜１２のいずれかに記載のメモリの冗長
    設定回路。
  14. 【請求項１４】前記カレントミラーを構成する第１およ
    び第２のトランジスタは、ＰチャネルＭＯＳトランジス
    タであることを特徴とする請求項８〜１３のいずれかに
    記載のメモリの冗長設定回路。
  15. 【請求項１５】前記カレントミラーを構成する第１およ
    び第２のトランジスタは、ＮチャネルＭＯＳトランジス
    タであることを特徴とする請求項８〜１３のいずれかに
    記載のメモリの冗長設定回路。
  16. 【請求項１６】前記判定期間はパルス信号により定めら
    れ、このパルス信号は、メモリを使用する前にユーザに
    よって入力されるモード設定用のコマンドから作成され
    るワンショットパルスであることを特徴とする請求項１
    １〜１５のいずれかに記載のメモリの冗長設定回路。
  17. 【請求項１７】予備メモリセルである冗長回路を備え、
    前記冗長回路に置換するか否かを、対応するヒューズの
    ＯＮ／ＯＦＦを判定し、判定結果をラッチするメモリの
    冗長設定回路において、 前記ヒューズの一端に接続され、前記ヒューズに定電流
    を供給する定電流源を有し、第１の電源と第２の電源と
    の間に設けられたヒューズ判定部と、前記定電流が供給
    されたときに、前記ヒューズの一端の電圧をヒューズの
    ＯＮ／ＯＦＦの判定結果としてラッチするラッチ部とか
    らなる回路を複数個備え、 前記定電流源は、第１のＭＯＳトランジスタよりなり、
    前記トランジスタのゲートを、前記第１の電源と第２の
    電源との間の中間レベルで駆動し、 前記複数個の回路に対し、前記各回路の第１のＭＯＳト
    ランジスタとカレントミラーを構成する第２のＭＯＳト
    ランジスタと、この第２のＭＯＳトランジスタに接続さ
    れたレファレンス抵抗とよりなるレファレンス部を１個
    備えることを特徴とするメモリの冗長設定回路。
  18. 【請求項１８】前記複数個のラッチ部の出力は、ワイア
    ードＯＲされることを特徴とする請求項１７記載のメモ
    リの冗長設定回路。
  19. 【請求項１９】前記第２のＭＯＳトランジスタは、サイ
    ズの異なる複数個のＭＯＳトランジスタから１個以上を
    任意に選択することにより構成されることを特徴とする
    請求項１８または１９記載のメモリの冗長設定回路。
  20. 【請求項２０】前記レファレンス抵抗の抵抗値が調整可
    能であることを特徴とする請求項１９記載のメモリ冗長
    設定回路。
  21. 【請求項２１】予備メモリセルである冗長回路を備え、
    前記冗長回路に置換するか否かを、対応するヒューズの
    ＯＮ／ＯＦＦを判定し、判定結果をラッチするメモリの
    冗長設定回路において、 前記ヒューズの一端に接続され、前記ヒューズに定電流
    を供給する第１のＭＯＳトランジスタを有し、第１の電
    源と第２の電源との間に設けられたヒューズ判定部と、 ２個の逆並列接続されたインバータと、ラッチ用のトラ
    ンスファゲートとを有し、前記定電流が供給されたとき
    に、前記ヒューズの一端の電圧をヒューズのＯＮ／ＯＦ
    Ｆの判定結果としてラッチするラッチ部と、 前記第１のＭＯＳトランジスタとカレントミラーを構成
    する第２のＭＯＳトランジスタと、この第２のＭＯＳト
    ランジスタに接続された第３のＭＯＳトランジスタおよ
    びレファレンス抵抗とからなるレファレンス部と、 前記ヒューズ判定部と前記ラッチ部との間に設けられた
    スイッチング素子とを備え、 前記第３のＭＯＳトランジスタ，スイッチング素子，お
    よびトランスファゲートのＯＮ／ＯＦＦは、入力パルス
    信号によって制御されることを特徴とするメモリの冗長
    設定回路。
  22. 【請求項２２】前記第１および第２のＭＯＳトランジス
    タは、ＮチャネルＭＯＳトランジスタよりなり、前記第
    ３のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジ
    スタよりなることを特徴とする請求項２１記載のメモリ
    の冗長設定回路。
  23. 【請求項２３】予備メモリセルである冗長回路を備え、
    前記冗長回路に置換するか否かを、対応するヒューズの
    ＯＮ／ＯＦＦを判定し、判定結果をラッチするメモリの
    冗長設定回路において、 前記ヒューズの一端に接続され、前記ヒューズに定電流
    を供給する定電流源を有し、第１の電源と第２の電源と
    の間に設けられたヒューズ判定部と、前記定電流が供給
    されたときに、前記ヒューズの一端の電圧をヒューズの
    ＯＮ／ＯＦＦの判定結果としてラッチするラッチ部と、
    前記ヒューズ判定部と前記ラッチ部との間に設けられた
    スイッチング素子からなる回路を複数個備え、 前記定電流源は、第１のＭＯＳトランジスタよりなり、
    前記トランジスタのゲートを、前記第１の電源と第２の
    電源との間の中間レベルで駆動し、 前記複数個の回路に対し、前記各回路の第１のＭＯＳト
    ランジスタとカレントミラーを構成する第２のＭＯＳト
    ランジスタと、この第２のＭＯＳトランジスタに接続さ
    れた第３のＭＯＳトランジスタおよびレファレンス抵抗
    とよりなるレファレンス部を１個備えることを特徴とす
    るメモリの冗長設定回路。
  24. 【請求項２４】前記複数個のラッチ部の出力は、ワイア
    ードＯＲされることを特徴とする請求項２３記載のメモ
    リの冗長設定回路。
  25. 【請求項２５】前記第２のＭＯＳトランジスタは、サイ
    ズの異なる複数個のＭＯＳトランジスタから１個以上を
    任意に選択することにより構成されることを特徴とする
    請求項２３または２４記載のメモリの冗長設定回路。
  26. 【請求項２６】前記レファレンス抵抗の抵抗値が調整可
    能であることを特徴とする請求項２５記載のメモリ冗長
    設定回路。
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