JP2000200829A - トレンチ素子分離領域を有する半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 Ｓｉ基板の上面水準より絶縁層の突出した部
分を等方性エッチングした場合に生じる、絶縁層の上端
部における凹みの形状を制御できるトレンチ素子分離領
域を有する半導体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１０の表面にパッド層１２を形
成し、パッド層の表面にマスク層１４を形成する。マス
ク層及びパッド層を所定のパターンにエッチングする
が、マスク層１４はＳｉ基板１０から離れるにつれて、
外方に広がる逆傾斜形状にエッチングする。マスク層を
マスクにしてＳｉ基板を異方性エッチングし、素子形成
領域の表面端部を露出させてトレンチ１６を形成する。
次に露出基板の表面を酸化することにより、Ｓｉ基板１
０の上部のエッジ部を円形状にし、さらにトレンチ１６
に絶縁層を充填し、トレンチ素子分離領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子分離溝を有する半導体装置の製造
方法に関する。

【０００２】

【背景技術】近年、半導体素子、たとえばＭＯＳトラン
ジスタの微細化に伴い、半導体素子間を分離するための
領域の微細化が必要となっている。この領域の微細化を
達成するため、半導体素子間の基板上に溝部（以下「ト
レンチ」という）を設け、このトレンチに絶縁材を充填
することによって半導体素子間を分離するトレンチ素子
分離技術が検討されている。この技術の一例を次に説明
する。

【０００３】図２４〜図２７は、従来のトレンチ素子分
離技術を利用した、トレンチ素子分離領域１２３の形成
工程を模式的に示す断面図である。

【０００４】まず、図２４に示すように、シリコン基板
１１０上に、パッド層１１２、ストッパ層１１４を順次
堆積させた後、ストッパ層１１４の上に、所定のパター
ンのレジスト層Ｒ１０を形成し、レジスト層Ｒ１０をマ
スクとして、ストッパ層１１４をエッチングする。

【０００５】次いで、図２５に示すように、レジスト層
Ｒ１０をアッシング除去し、ストッパ層１１４をマスク
として、シリコン基板１１０をエッチングし、トレンチ
１１６を形成する。その後、トレンチ１１６におけるシ
リコン基板１１０の露出面を熱酸化し、トレンチ酸化膜
１１８を形成する。

【０００６】次に、トレンチ１１６を埋め込むようにし
て、絶縁層１２０を全面に堆積させ、図２６に示すよう
に、ストッパ層１１４をマスクとして、絶縁層１２０を
平坦化する。次いで、ストッパ層１１４を熱りん酸を用
いて除去する。

【０００７】その後の工程において、絶縁層１２０の、
シリコン基板１１０の上面のレベルより突出した部分を
等方性エッチングし、図２７に示すような、トレンチ素
子分離領域１２３を形成する。

【０００８】しかし、以上のようにして、トレンチ素子
分離領域１２３を形成すると、絶縁層１２０の上部の端
部において、図２７に示すように、くぼみ１２５が生じ
る。

【０００９】このくぼみ１２５は、図２８に示すよう
に、くぼみ１２５におけるシリコン基板１１０および絶
縁層１２０の傾斜が急峻である。その傾斜が急峻である
と、ゲート電極を形成するためのゲート電極材のエッチ
ングにおいて、そのくぼみ１２５にゲート電極材が残っ
てしまう。ゲート電極材がくぼみ１２５に残ると、回路
のショートなどの不具合が生じる。

【００１０】

【発明が解決しようとする課題】本発明は、絶縁層の、
シリコン基板の上面のレベルより突出した部分を等方性
エッチングした場合に生じる、絶縁層の上部の端部にお
けるくぼみの形状を制御することができるトレンチ素子
分離領域を有する半導体装置の製造方法を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明のトレンチ素子分
離領域を有する半導体装置の製造方法は、以下の工程
（ａ）〜（ｆ）を含む。

【００１２】（ａ）シリコン基板の表面にパッド層を形
成する工程、（ｂ）前記パッド層の表面に、マスク層を
形成する工程、（ｃ）前記マスク層および前記パッド層
を所定のパターンにエッチングする工程であって、前記
マスク層を、前記シリコン基板から離れるにしたがっ
て、外方に広がる逆テーパ形状にエッチングする工程、
（ｄ）前記マスク層をマスクとして前記シリコン基板を
エッチングし、素子分離溝を形成する工程であって、前
記シリコン基板を異方性エッチングし、前記シリコン基
板の素子が形成される領域の表面の端部を露出させる工
程、（ｅ）露出した前記シリコン基板の表面を酸化する
ことにより、前記シリコン基板の上部のエッジ部をラウ
ンディング形状にする工程、および（ｆ）前記素子分離
溝に絶縁層を充填し、トレンチ素子分離領域を形成する
工程。

【００１３】本発明は、主として、以下の三つの利点を
有する。

【００１４】（１）第１に、前記工程（ｃ），（ｄ）お
よび（ｅ）で、シリコン基板の上部のエッジ部（以下
「エッジ部」という）をラウンディング形状にすること
ができる。したがって、特別の工程を付加することな
く、簡易なプロセスによって、エッジ部をラウンディン
グ形状にすることができる。

【００１５】（２）第２に、前記端部の露出部分の幅、
酸化条件などを変えることにより、ラウンディング形状
を有するエッジ部の曲率半径を、容易に制御することが
でき、必要に応じて、エッジ部を曲率半径の大きなラウ
ンディング形状にすることができる。

【００１６】（３）第３に、エッジ部をラウンディング
形状にしたことにより、絶縁層の、シリコン基板の上面
のレベルより突出した部分（以下「突出部」という）を
等方性エッチングした場合に生じる、絶縁層の上部の端
部におけるくぼみを、エッジ部をラウンディング形状に
しない場合に比べて、小さくすることができる。

【００１７】前記工程（ｃ）において形成されるマスク
層は、該マスク層の側面と、前記シリコン基板の素子が
形成される領域（以下「素子形成領域」という）の表面
とのなす角が、７０〜８５°であることが好ましい。素
子形成領域の表面の端部を、より確実に露出することが
できる。

【００１８】前記工程（ｄ）におけるエッチングは、反
応性イオンエッチングであることが好ましい。

【００１９】前記工程（ｄ）において形成される、露出
された、前記素子形成領域の表面の端部の幅は、ラウン
ディング形状を有するエッジ部の好ましい曲率半径を考
慮すると、１０〜５５ｎｍであることが好ましく、より
好ましくは１０〜３０ｎｍである。

【００２０】エッジ部をラウンディング形状にしたこと
で、ゲート電極を形成するための電極材のエッチングの
際、くぼみに充填された電極材を確実に除去することが
できるなどの作用効果を得ることができる。

【００２１】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。

【００２２】（デバイスの構造）本発明の製造方法によ
り得られたトレンチ素子分離領域を有する半導体装置に
ついて説明する。

【００２３】図２３は、本発明の製造方法により得られ
たトレンチ素子分離領域を有する半導体装置（以下「半
導体装置」という）１００である。

【００２４】図２３に示す半導体装置１００は、トレン
チ素子分離領域２３、ｎ型ＭＯＳ素子８０およびｐ型Ｍ
ＯＳ素子８２を含む。

【００２５】トレンチ素子分離領域２３は、シリコン基
板１０に設けられたトレンチ１６を、絶縁層２０で充填
することにより形成された領域である。トレンチ素子分
離領域２３は、ＭＯＳ素子間を分離し、素子領域を画定
する役割を有する。このトレンチ素子分離領域２３を境
として、一方の素子領域には、ｐ型レトログレードウエ
ル３２が形成され、他方の素子領域には、ｎ型レトログ
レードウエル３０が形成されている。

【００２６】ｐ型レトログレードウエル３２上には、ｎ
型ＭＯＳ素子８０が形成され、ｎ型レトログレードウエ
ル３０上には、ｐ型ＭＯＳ素子８２が形成されている。

【００２７】ｎ型ＭＯＳ素子８０は、ゲート酸化膜２８
と、ゲート電極４６と、ｎ型不純物拡散層５０とを有す
る。

【００２８】ｎ型ＭＯＳ素子８０におけるゲート酸化膜
２８は、ｐ型レトログレードウエル３２上に形成されて
いる。このゲート酸化膜２８上には、ゲート電極４６が
形成されている。ゲート電極４６は、多結晶シリコン層
４０と、多結晶シリコン層４０上に形成された金属シリ
サイド層４２とからなる。そして、ゲート酸化膜２８お
よびゲート電極４６の側壁を覆うようにして、サイドウ
ォール絶縁膜７０が形成されている。

【００２９】ｎ型不純物拡散層５０は、ソース／ドレイ
ン領域を構成している。そしてｎ型不純物拡散層５０
は、低濃度のｎ型不純物拡散層５０ａと高濃度のｎ型不
純物拡散層５０ｂとからなり、ＬＤＤ構造を有してい
る。

【００３０】ｐ型ＭＯＳ素子８２は、ゲート酸化膜２８
と、ゲート電極４６と、ｐ型不純物拡散層６０とを有す
る。

【００３１】ｐ型ＭＯＳ素子８２におけるゲート酸化膜
２８は、ｎ型レトログレードウエル３０上に形成されて
いる。ゲート電極４６およびサイドウォール絶縁膜７０
の詳細は、ｎ型ＭＯＳ素子８０と同様である。

【００３２】ｐ型不純物拡散層６０は、ｐ型である以外
は、ｎ型不純物拡散層５０と同様である。

【００３３】（製造プロセス）次に、図２２に示す半導
体装置１００の製造プロセスについて説明する。図１〜
図２１は、半導体装置１００の製造工程を示したもので
ある。

【００３４】（１）トレンチの形成 まず、図１を参照しながら説明する。シリコン基板１０
上に、パッド層１２を形成する。パッド層１２の材質
は、たとえばＳｉＯ₂ ，ＳｉＯＮなどを挙げることがで
きる。パッド層１２がＳｉＯ₂ からなる場合には、熱酸
化法，ＣＶＤ法などにより形成することができ、ＳｉＯ
Ｎからなる場合には、ＣＶＤ法などにより形成すること
ができる。パッド層１２の膜厚は、たとえば５〜２０ｎ
ｍである。

【００３５】次いで、パッド層１２上に、マスク層１４
を形成する。ストッパ層１４としては、たとえば窒化シ
リコン層，多結晶シリコン層，非晶質シリコン層，窒化
シリコン層と多結晶シリコン層と非晶質シリコン層とか
らなる群から選択される少なくとも２種からなる多層構
造などを挙げることができ、その形成方法としては、公
知の方法たとえばＣＶＤ法などを挙げることができる。
マスク層１４は、後の化学的機械的研磨（ＣＭＰ）にお
けるストッパとして機能するのに十分な膜厚、たとえば
５０〜２００ｎｍの膜厚を有する。

【００３６】マスク層１４の上に、所定のパターンのレ
ジスト層Ｒ１を形成する。レジスト層Ｒ１は、図２に示
すように、トレンチ１６が形成されることになる領域の
上方において、開口されている。

【００３７】次に、図２に示すように、レジスト層Ｒ１
をマスクとして、マスク層１４をエッチングする。この
エッチングにおいて、マスク層１４の形状を、シリコン
基板１０から離れるに従って外方に広がる形状、つまり
逆テーパ形状にする。逆テーパ形状を有するマスク層１
４の側面とシリコン基板１０の表面とのなす角Θは、好
ましくは７０〜８５°、より好ましくは７５〜８０°で
ある。マスク層１４を逆テーパ形状にするエッチング法
としては、たとえばマスク層１４が多結晶シリコン層で
ある場合には、エッチャントとして、塩素系ガスを用い
ることが好ましい。なお、マスク層１４のエッチングの
際、同時にパッド層１２もエッチングする。

【００３８】次に、レジスト層Ｒ１をアッシングにより
除去する。次いで、図３に示すように、マスク層１４を
マスクとして、シリコン基板１０を異方性エッチング
し、素子形成領域の表面の端部を露出させ、トレンチ１
６を形成する。異方性エッチングの手法としては、素子
形成領域の表面の端部が露出するようなエッチング方法
であれば特に限定されないが、たとえばＣｌ₂ とＯ₂ と
の混合ガスをエッチャントとする異方性エッチングなど
を挙げることができる。露出された、素子形成領域の表
面の端部の幅は、デバイスの設計で異なるが、好ましく
は１０〜５５ｎｍ、より好ましくは１０〜３０ｎｍであ
る。また、トレンチ１６の深さは、デバイスの設計で異
なるが、たとえば３００〜５００ｎｍである。

【００３９】次に、図４に示すように、熱酸化法によ
り、トレンチ１６におけるシリコン基板１０の露出面を
酸化し、酸化膜（以下「トレンチ酸化膜」という）１８
を形成する。また、素子形成領域の表面の端部を露出さ
せたことにより、この熱酸化によって、エッジ部（シリ
コン基板１０の上部のエッジ部）は、ラウンド酸化され
て、ラウンディング形状となる。このようにして、エッ
ジ部をラウンディング形状とすると、エッジ部の曲率半
径を大きくすることができる。この曲率半径は、露出さ
れた、素子形成領域の端部の幅、酸化条件などを変化さ
せることで制御することができる。

【００４０】熱酸化法は、特に限定されないが、好まし
くはドライ酸化法である。ドライ酸化は、酸素の雰囲気
下，酸素と、窒素またはアルゴンなどの不活性ガスとの
混合ガスの雰囲気下で行われることが好ましい。熱酸化
における温度は、１０５０〜１１５０℃の範囲にあるこ
とが好ましい。

【００４１】（２）絶縁層のトレンチへの充填および絶
縁層の平坦化図５に示すように、トレンチ１６を埋め込
むようにして、絶縁層２０を全面に堆積する。絶縁層２
０の膜厚は、トレンチ１６を埋め込み、少なくともマス
ク層１４を覆うような膜厚、たとえば５００〜８００ｎ
ｍである。絶縁層２０の材質は、たとえば、酸化シリコ
ンなどからなる。絶縁層２０の堆積方法としては、たと
えば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプ
ラズマＣＶＤ法などを挙げることができる。

【００４２】次に、図６に示すように、絶縁層２０をＣ
ＭＰ法により平坦化する。この平坦化は、マスク層１４
が露出するまで行う。つまり、マスク層１４をストッパ
として、絶縁層２０を平坦化する。

【００４３】次いで、図７に示すように、マスク層１４
をたとえば熱りん酸液を用いて除去する。

【００４４】次に、図示しないが、パッド層１２を、フ
ッ酸などのエッチャントを用いてエッチングする。この
エッチングの際、突出部２２の一部もエッチングされ
る。

【００４５】次いで、図８に示すように、露出した基板
の表面に、犠牲酸化膜２４を形成する。犠牲酸化膜２４
の膜厚は、たとえば１０〜３０ｎｍである。

【００４６】（３）ウエルの形成 続いて、図９に示すように、犠牲酸化膜２４およびトレ
ンチ１６を充填する絶縁層２０の表面に、所定のパター
ンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２
は、ｎウエルとなる領域の表面が露出するように開口さ
れている。このレジスト層Ｒ２をマスクとして、リン，
ヒ素などのｎ型不純物を１回もしくは複数回にわたって
シリコン基板１０に注入することにより、シリコン基板
１０内にｎ型レトログレードウエル３０を形成する。な
お、レトログレードウエルは、シリコン基板１０の深い
位置において、ウエルの不純物濃度のピークがあるウエ
ルをいう。

【００４７】次に、図１０に示すように、犠牲酸化膜２
４およびトレンチ１６を充填する絶縁層２０の表面に、
レジスト層Ｒ３を形成する。レジスト層Ｒ３は、ｐウエ
ルとなる領域の表面が露出するように開口されている。
このレジスト層Ｒ３をマスクとして、ボロンなどのｐ型
不純物を１回もしくは複数回にわたってシリコン基板１
０に注入することにより、シリコン基板１０内にｐ型レ
トログレードウエル３２を形成する。

【００４８】次に、図１１に示すように、犠牲酸化膜２
４を、フッ酸などのエッチャントを用いてエッチングす
る。この際、突出部２２の一部もエッチングされ、こう
して、トレンチ素子分離領域２３が形成される。そし
て、上記のパッド層１２のエッチングの工程と犠牲酸化
膜２４のエッチングの工程を経ることにより、絶縁層２
０の上部の端部において、図１１に示すようなくぼみ２
５が生じる。

【００４９】図２３は、図１１におけるくぼみ２５を模
式的に示す拡大断面図である。図２３と図２８とを比較
することにより、エッジ部をラウンディング形状にした
本実施の形態の方が、くぼみにおけるシリコン基板１０
および絶縁層２０の傾斜がより緩やかになり、くぼみ２
５は、従来例にかかるくぼみ１２５より、緩やかな面に
よって形成されているのがわかる。このことによる作用
効果を後に詳述する。

【００５０】（４）ゲート電極の形成 次いで、図１２に示すように、トレンチ素子分離領域２
３により画定された素子領域の上に、酸化膜２６を形成
する。この酸化膜２６の一部は、ゲート酸化膜２８とな
る。

【００５１】図１３に示すように、絶縁層２０および酸
化膜２６の上にＣＶＤ法などによって、多結晶シリコン
層４０を形成する。多結晶シリコン層４０はドーピング
されいる。多結晶シリコン層４０を形成したことによ
り、くぼみ２５にも、多結晶シリコンが充填される。

【００５２】多結晶シリコン層４０の表面に、金属シリ
サイド層４２を形成する。金属シリサイド層４２の材質
としては、タングステン，チタン，モリブデンなどのシ
リサイドなどが挙げられ、その形成方法としては、スタ
ッパリング法などを挙げることができる。

【００５３】その後、金属シリサイド層４２の表面に酸
化シリコン層４４を形成する。酸化シリコン層４４の形
成方法としては、たとえばＣＶＤ法などが挙げられる。

【００５４】図１４に示すように、酸化シリコン層４４
の上に、ゲート電極４６を形成したい領域を被覆するよ
うな、レジスト層Ｒ４を形成する。次いで、このレジス
ト層Ｒ４をマスクとして、酸化シリコン層４４をエッチ
ングする。

【００５５】その後、図１５に示すように、レジスト層
Ｒ４をアッシングにより除去する。

【００５６】次に、図１６に示すように、酸化シリコン
層４４をマスクとして、金属シリサイド層４２および多
結晶シリコン層４０をエッチングする。このようにし
て、多結晶シリコン層４０と金属シリサイド層４２とか
らなるゲート電極４６を形成する。この多結晶シリコン
層４０のエッチングの際、くぼみ２５におけるシリコン
基板１０および絶縁層２０の傾斜を緩やかにしているた
め、くぼみ２５に充填された多結晶シリコンを確実に除
去することができ、その結果、くぼみ２５に多結晶シリ
コンが残らない。そのため、回路のショートを確実に防
ぐことが可能となる。

【００５７】（５）ソース／ドレインの形成 図１７に示すように、ｎ型レトログレードウエル３０を
覆うレジスト層Ｒ５を形成する。このレジスト層Ｒ５を
マスクとして、ｐ型レトログレードウエル３２中に、リ
ンなどをイオン注入し、ソース／ドレイン領域を構成す
る低濃度のｎ型不純物拡散層５０ａを形成する。

【００５８】レジスト層Ｒ５を除去した後、図１８に示
すように、ｐ型レトログレードウエル３２を覆うレジス
ト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとし
て、ｎ型レトログレードウエル３０中に、ボロンなどを
イオン注入し、ソース／ドレイン領域を構成する低濃度
のｐ型不純物拡散層６０ａを形成する。

【００５９】次に、レジスト層Ｒ６を除去した後、ＣＶ
Ｄ法などによって、絶縁層（図示しない）、たとえばシ
リコン窒化膜，シリコン酸化膜などを全面に形成する。
次いで、図１９に示すように、反応性イオンエッチング
などによって、絶縁層を異方性エッチングすることによ
り、サイドウォール絶縁膜７０を形成する。

【００６０】次に、図２０に示すように、ｎ型レトログ
レードウエル３０を覆うレジスト層Ｒ７を形成する。こ
のレジスト層Ｒ７と、ゲート電極４６と、サイドウォー
ル絶縁膜７０とをマスクとして、リンなどの不純物を、
ｐ型レトログレードウエル３２中にイオン注入し、高濃
度のｎ型不純物拡散層５０ｂを形成する。これにより、
ＬＤＤ構造のｎ型不純物拡散層５０が形成される。

【００６１】次に、レジスト層Ｒ７を除去した後、図２
１に示すように、ｐ型レトログレードウエル３２を覆う
レジスト層Ｒ８を形成する。このレジスト層Ｒ８と、ゲ
ート電極４６と、サイドウォール絶縁膜７０とをマスク
として、ボロンなどの不純物を、ｎ型レトログレードウ
エル３０中にイオン注入し、高濃度のｐ型不純物拡散層
６０ｂを形成する。これにより、ＬＤＤ構造のｐ型不純
物拡散層６０が形成される。

【００６２】次に、レジスト層Ｒ８をアッシング除去す
ることにより、図２２に示すような、本実施の形態に係
る半導体装置１００が完成する。

【００６３】本実施の形態において特徴的な点は、主と
して、以下の工程を含む方法により、エッジ部をラウン
ディング形状にした点である。

【００６４】すなわち、１）マスク層１４を逆テーパ状
にエッチングする工程と、２）このマスク層１４をマス
クとして、シリコン基板１０を異方性エッチングするこ
とにより、素子形成領域の表面の端部を露出させ、トレ
ンチ１６を形成する工程と、３）シリコン基板１０の露
出面を酸化する工程とを含む方法により、エッジ部をラ
ウンディング形状にした点である。

【００６５】この方法によれば、マスク層１４のエッチ
ングおよびトレンチ１６を形成するためのシリコン基板
１０のエッチングを特定の条件で行うこと以外は、従来
と同様の方法で、エッジ部をラウンディング形状にする
ことができる。したがって、本実施の形態は、特別な工
程を付加することなく、簡易なプロセスによって、エッ
ジ部を、ラウンディング形状にすることができるという
利点を有する。

【００６６】さらに、本実施の形態においては、以下の
理由で、ラウンディング形状を有するエッジ部の曲率半
径を、容易に制御することができ、必要に応じて、曲率
半径の大きなラウンディング形状を有するエッジ部を得
ることができるという利点を有する。

【００６７】第１に、素子形成領域の端部が露出し、従
来例のようにストッパ層１４で覆われていないため、エ
ッジ部が酸化される際、そのエッジ部はストッパ層１４
の影響を受けないからである。

【００６８】第２に、素子形成領域の端部が露出してい
るため、酸化種がエッジ部内に入りこみ易くなり、酸化
時間を短くすることができるからである。

【００６９】また、エッジ部をラウンディング形状にし
たことにより、くぼみ２５の幅が広くなるため、深さに
対する幅の比（幅／深さ）を小さくすることができ、く
ぼみ２５を緩やかにすることができる。このため、その
後の電極材（たとえば多結晶シリコン）をエッチングす
る際、くぼみ２５に充填された電極材を確実に除去する
ことができ、その結果、回路のショートを確実に防ぐこ
とが可能となる。

【００７０】また、図７に示すように、突出部２２は、
シリコン基板１０に向かうにしたがって、外方に広がる
形状を有しており、突出部２２の端部は、素子形成領域
の端部を被覆している。このような突出部２２の端部が
存在するため、くぼみ２５における絶縁層の傾斜を確実
に緩やかにすることができる。

【００７１】また、上記実施の形態は、本発明の要旨を
越えない範囲において、種々の変更が可能である。

【００７２】

【図面の簡単な説明】

【図１】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図２】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図３】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図４】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図５】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図６】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図７】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図８】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図９】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図１０】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１１】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１２】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１３】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１４】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１５】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１６】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１７】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１８】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１９】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２０】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２１】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２２】実施の形態にかかる半導体装置を模式的に示
す断面図である。

【図２３】図１１におけるくぼみを拡大した断面模式図
である。

【図２４】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２５】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２６】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２７】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２８】図２７におけるくぼみを拡大した断面模式図
である。

【符号の説明】

１０ シリコン基板 １２ パッド層 １４ マスク層 １６ トレンチ １８ トレンチ酸化膜 ２０ 絶縁層 ２２ 突出部 ２３ トレンチ素子分離領域 ２４ 犠牲酸化膜 ２５ くぼみ ２６ 酸化膜 ２８ ゲート酸化膜 ３０ ｎ型のレトログレードウエル ３２ ｐ型のレトログレードウエル ４０ 多結晶シリコン層 ４２ 金属シリサイド層 ４４ 酸化シリコン層 ４６ ゲート電極 ５０ ｎ型不純物拡散層 ５０ａ 低濃度のｎ型不純物拡散層 ５０ｂ 高濃度のｎ型不純物拡散層 ６０ ｐ型不純物拡散層 ６０ａ 低濃度のｐ型不純物拡散層 ６０ｂ 高濃度のｐ型不純物拡散層 ７０ サイドウォール絶縁膜 ８０ ｎ型ＭＯＳ素子 ８２ ｐ型ＭＯＳ素子 １００ 半導体装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 以下の工程（ａ）〜（ｆ）を含むトレン
   チ素子分離領域を有する半導体装置の製造方法。（ａ）
   シリコン基板の表面にパッド層を形成する工程、（ｂ）
   前記パッド層の表面に、マスク層を形成する工程、
   （ｃ）前記マスク層および前記パッド層を所定のパター
   ンにエッチングする工程であって、 前記マスク層を、前記シリコン基板から離れるにしたが
   って、外方に広がる逆テーパ形状にエッチングする工
   程、（ｄ）前記マスク層をマスクとして前記シリコン基
   板をエッチングし、素子分離溝を形成する工程であっ
   て、 前記シリコン基板を異方性エッチングし、前記シリコン
   基板の素子が形成される領域の表面の端部を露出させる
   工程、（ｅ）露出した前記シリコン基板の表面を酸化す
   ることにより、前記シリコン基板の上部のエッジ部をラ
   ウンディング形状にする工程、および（ｆ）前記素子分
   離溝に絶縁層を充填し、トレンチ素子分離領域を形成す
   る工程。
2. 【請求項２】 請求項１において、 前記工程（ｃ）において形成されるマスク層は、該マス
   ク層の側面と、前記シリコン基板の素子が形成される領
   域の表面とのなす角が、７０〜８５°である、トレンチ
   素子分離領域を有する半導体装置の製造方法。
3. 【請求項３】 請求項１または請求項２において、 前記工程（ｄ）におけるエッチングは、反応性イオンエ
   ッチングである、トレンチ素子分離領域を有する半導体
   装置の製造方法。
4. 【請求項４】 請求項１ないし請求項３のいずれかにお
   いて、 前記工程（ｄ）において形成される、露出された、前記
   シリコン基板の素子が形成される領域の表面の端部の幅
   は、１０〜５５ｎｍである、トレンチ素子分離領域を有
   する半導体装置の製造方法。