JP2000200880A - 強誘電体メモリ素子の製造方法 - Google Patents
強誘電体メモリ素子の製造方法Info
- Publication number
- JP2000200880A JP2000200880A JP11366827A JP36682799A JP2000200880A JP 2000200880 A JP2000200880 A JP 2000200880A JP 11366827 A JP11366827 A JP 11366827A JP 36682799 A JP36682799 A JP 36682799A JP 2000200880 A JP2000200880 A JP 2000200880A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- forming
- interlayer insulating
- ferroelectric
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/0698—Local interconnections
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】強誘電体キャパシタとトランジスタの連結法を
改善した強誘電体メモリ素子の製造方法を提供する。 【解決手段】素子分離膜２０２とＴｒが形成された半導
体基板２０１上に第１層間絶縁膜２０５を形成後、ビッ
ト線用接続孔２０６と接続導通パッド用接続孔２０７を
形成し、全体の上に第１伝導層を形成しパターニングし
てビット線２０８及び接続導通パッド２０９を形成す
る。次にビット線及び該パッドを含む全体の上に第２層
間絶縁膜２１０を形成し、その上に下部電極用、強誘電
体及び上部電極用の各物質を順次成膜後、パターニング
して下部電極２１１Ａ、強誘電体膜２１１Ｂ及び上部電
極２１１Ｃからなるキャパシタ２１１を形成する。さら
に第３層間絶縁２１２を形成後、キャパシタ上の第３絶
縁膜の一部とパッド上の第３、第２絶縁膜の一部をし
て、キャパシタ連結用接続孔２１３を形成し、それを第
２伝導層で埋込み局所的相互接続線２１４を形成する。
改善した強誘電体メモリ素子の製造方法を提供する。 【解決手段】素子分離膜２０２とＴｒが形成された半導
体基板２０１上に第１層間絶縁膜２０５を形成後、ビッ
ト線用接続孔２０６と接続導通パッド用接続孔２０７を
形成し、全体の上に第１伝導層を形成しパターニングし
てビット線２０８及び接続導通パッド２０９を形成す
る。次にビット線及び該パッドを含む全体の上に第２層
間絶縁膜２１０を形成し、その上に下部電極用、強誘電
体及び上部電極用の各物質を順次成膜後、パターニング
して下部電極２１１Ａ、強誘電体膜２１１Ｂ及び上部電
極２１１Ｃからなるキャパシタ２１１を形成する。さら
に第３層間絶縁２１２を形成後、キャパシタ上の第３絶
縁膜の一部とパッド上の第３、第２絶縁膜の一部をし
て、キャパシタ連結用接続孔２１３を形成し、それを第
２伝導層で埋込み局所的相互接続線２１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリ素子
の製造方法に係り、特に情報を貯蔵する要素である強誘
電体キャパシタと、情報の入出力を制御する要素である
トランジスタとの連結方法を改善した強誘電体メモリ素
子の製造方法に関する。
の製造方法に係り、特に情報を貯蔵する要素である強誘
電体キャパシタと、情報の入出力を制御する要素である
トランジスタとの連結方法を改善した強誘電体メモリ素
子の製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ素子（Ferroelectric Ra
ndom Access Memory：ＦｅＲＡＭ）の製造工程におい
て、キャパシタとトランジスタとを連結する方法にはプ
ラギング(plugging)方式でストレージノード(storage n
ode)を作る方法があるが、これは実際強誘電体メモリ製
造技術上、多くの難点を持っている。他にはストラッピ
ング(strapping)方法があるが、この方法はコンタクト
ホールの深さが深いため、相互接続(interconnection)
材料に適するが、低いステップカバレージ特性を有する
金属を使用することができなく、相互接続材料としての
適否を問わず優れたステップカバレージ特性を有する金
属のみ使用可能であるため、所望の電気的特性を有する
強誘電体メモリ素子の製造には難しさが伴なう。また、
相互接続のためのコンタクトホールがトランジスタの接
合領域部分に限定されて形成されるので、キャパシタを
トランジスタと同一の位置に形成するには面積が狭くて
十分な容量を得難く、これによりキャパシタをフィール
ド領域部分に形成するほかなくて単位セルの面積を減少
させるに限界がある。
ndom Access Memory：ＦｅＲＡＭ）の製造工程におい
て、キャパシタとトランジスタとを連結する方法にはプ
ラギング(plugging)方式でストレージノード(storage n
ode)を作る方法があるが、これは実際強誘電体メモリ製
造技術上、多くの難点を持っている。他にはストラッピ
ング(strapping)方法があるが、この方法はコンタクト
ホールの深さが深いため、相互接続(interconnection)
材料に適するが、低いステップカバレージ特性を有する
金属を使用することができなく、相互接続材料としての
適否を問わず優れたステップカバレージ特性を有する金
属のみ使用可能であるため、所望の電気的特性を有する
強誘電体メモリ素子の製造には難しさが伴なう。また、
相互接続のためのコンタクトホールがトランジスタの接
合領域部分に限定されて形成されるので、キャパシタを
トランジスタと同一の位置に形成するには面積が狭くて
十分な容量を得難く、これによりキャパシタをフィール
ド領域部分に形成するほかなくて単位セルの面積を減少
させるに限界がある。
【０００３】図１は従来の強誘電体メモリ素子製造方法
を説明するための素子の断面図である。同図に示すよう
に、素子分離膜１２が形成された半導体基板１１のアク
ティブ領域上にワード線１３、接合領域１４等の下部構
造を形成し、全体構造の上部に第１層間絶縁膜１５を形
成する。以後、接合領域１４が露出されるように第１層
間絶縁膜１５をエッチングしてビット線用コンタクトホ
ールを形成した後、ビット線１６を形成する。全体構造
の上部に下部電極用物質、強誘電体物質及び上部電極用
物質を順次形成し、パターニングして素子分離領域上に
下部電極１７Ａ、強誘電体膜１７Ｂ及び上部電極１７Ｃ
からなるキャパシタ１７を形成する。
を説明するための素子の断面図である。同図に示すよう
に、素子分離膜１２が形成された半導体基板１１のアク
ティブ領域上にワード線１３、接合領域１４等の下部構
造を形成し、全体構造の上部に第１層間絶縁膜１５を形
成する。以後、接合領域１４が露出されるように第１層
間絶縁膜１５をエッチングしてビット線用コンタクトホ
ールを形成した後、ビット線１６を形成する。全体構造
の上部に下部電極用物質、強誘電体物質及び上部電極用
物質を順次形成し、パターニングして素子分離領域上に
下部電極１７Ａ、強誘電体膜１７Ｂ及び上部電極１７Ｃ
からなるキャパシタ１７を形成する。
【０００４】全体構造の上部に第２層間絶縁膜１８を形
成し、キャパシタ１７の上部電極１７Ｃを露出させるコ
ンタクトホールを形成する。また、第２層間絶縁膜１８
及び第１層間絶縁膜１５を順次エッチングして接合領域
１４を露出させる。以後、金属層を形成しパターニング
して、接合領域１４とキャパシタ１７の上部電極１７Ｃ
とを連結するローカル相互接続線(local interconnecti
on line)を形成する。
成し、キャパシタ１７の上部電極１７Ｃを露出させるコ
ンタクトホールを形成する。また、第２層間絶縁膜１８
及び第１層間絶縁膜１５を順次エッチングして接合領域
１４を露出させる。以後、金属層を形成しパターニング
して、接合領域１４とキャパシタ１７の上部電極１７Ｃ
とを連結するローカル相互接続線(local interconnecti
on line)を形成する。
【０００５】このような方法で強誘電体メモリ素子を製
造する場合は、接合領域１４とキャパシタの上部電極１
７Ｃとを連結させるために、第２層間絶縁膜１８及び第
１層間絶縁膜１５をエッチングした結果である深いコン
タクトホールが形成される。この深いコンタクトホール
を介してトランジスタの接合領域１４とキャパシタ１７
の上部電極１７Ｃとを連結するスパッタ方式を使用する
ことは非常に難しい。
造する場合は、接合領域１４とキャパシタの上部電極１
７Ｃとを連結させるために、第２層間絶縁膜１８及び第
１層間絶縁膜１５をエッチングした結果である深いコン
タクトホールが形成される。この深いコンタクトホール
を介してトランジスタの接合領域１４とキャパシタ１７
の上部電極１７Ｃとを連結するスパッタ方式を使用する
ことは非常に難しい。
【０００６】なお、トランジスタとキャパシタを同一の
位置に形成することができないため、単位セルの面積を
減少するに限界がある。
位置に形成することができないため、単位セルの面積を
減少するに限界がある。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、接合領域とキャパシタ上部電極を連結するために、
ビット線形成の時別途にトランジスタの接合領域にコン
タクトリーディングパッド(contact leading pad)を作
り、キャパシタの上部電極とトランジスタをコンタクト
リーディングパッドを介して連結することにより、トラ
ンジスタの上部に面積を十分確保することができ、キャ
パシタをトランジスタと同一の位置に配列可能であって
セルの単位面積を減少させることができ、コンタクトホ
ールが深く形成されないことから相互接続材料には適す
るが、低いステップカバレージ特性のために適用できな
かった金属を相互接続材料として使用できるようにし
て、素子の特性を向上させることのできる強誘電体メモ
リ素子の製造方法を提供することにある。
は、接合領域とキャパシタ上部電極を連結するために、
ビット線形成の時別途にトランジスタの接合領域にコン
タクトリーディングパッド(contact leading pad)を作
り、キャパシタの上部電極とトランジスタをコンタクト
リーディングパッドを介して連結することにより、トラ
ンジスタの上部に面積を十分確保することができ、キャ
パシタをトランジスタと同一の位置に配列可能であって
セルの単位面積を減少させることができ、コンタクトホ
ールが深く形成されないことから相互接続材料には適す
るが、低いステップカバレージ特性のために適用できな
かった金属を相互接続材料として使用できるようにし
て、素子の特性を向上させることのできる強誘電体メモ
リ素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明による強誘電体メモリ素子の製造方法は、素
子分離膜及びトランジスタの形成された半導体基板を提
供する段階と、全体構造の上部に第１層間絶縁膜を形成
した後、ビット線用コンタクトホール及びコンタクトリ
ーディングパッド用コンタクトホールを形成する段階
と、全体構造の上部に第１伝導層を形成しパターニング
してビット線及びコンタクトリーディングパッドをそれ
ぞれ形成する段階と、前記ビット線及びコンタクトリー
ディングパッドを含んだ全体構造の上部に第２層間絶縁
膜を形成し、全体構造の上部に下部電極用物質、強誘電
物質及び上部電極用物質を順次形成した後、パターニン
グして下部電極、強誘電体膜及び上部電極からなるキャ
パシタを形成する段階と、全体構造の上部に第３層間絶
縁膜を形成した後、前記キャパシタ上部の前記第３層間
絶縁膜の一部分と、前記コンタクトリーディングパッド
上の前記第３及び第２層間絶縁膜の一部分をエッチング
して前記キャパシタの上部電極及び前記コンタクトリー
ディングパッドの上部を露出させるキャパシタ連結用コ
ンタクトホールを形成する段階と、前記キャパシタ連結
用コンタクトホールが完全に埋め込まれるように全体構
造の上部に第２伝導層を形成した後パターニングしてロ
ーカル相互接続線を形成する段階とを含んでなることを
特徴とする。
に、本発明による強誘電体メモリ素子の製造方法は、素
子分離膜及びトランジスタの形成された半導体基板を提
供する段階と、全体構造の上部に第１層間絶縁膜を形成
した後、ビット線用コンタクトホール及びコンタクトリ
ーディングパッド用コンタクトホールを形成する段階
と、全体構造の上部に第１伝導層を形成しパターニング
してビット線及びコンタクトリーディングパッドをそれ
ぞれ形成する段階と、前記ビット線及びコンタクトリー
ディングパッドを含んだ全体構造の上部に第２層間絶縁
膜を形成し、全体構造の上部に下部電極用物質、強誘電
物質及び上部電極用物質を順次形成した後、パターニン
グして下部電極、強誘電体膜及び上部電極からなるキャ
パシタを形成する段階と、全体構造の上部に第３層間絶
縁膜を形成した後、前記キャパシタ上部の前記第３層間
絶縁膜の一部分と、前記コンタクトリーディングパッド
上の前記第３及び第２層間絶縁膜の一部分をエッチング
して前記キャパシタの上部電極及び前記コンタクトリー
ディングパッドの上部を露出させるキャパシタ連結用コ
ンタクトホールを形成する段階と、前記キャパシタ連結
用コンタクトホールが完全に埋め込まれるように全体構
造の上部に第２伝導層を形成した後パターニングしてロ
ーカル相互接続線を形成する段階とを含んでなることを
特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。
を詳細に説明する。
【００１０】図２ａ乃至図２ｅは本発明による強誘電体
メモリ素子の製造方法を説明するために順次示す素子の
断面図である。
メモリ素子の製造方法を説明するために順次示す素子の
断面図である。
【００１１】図２ａに示すように、素子分離膜２０２の
形成された半導体基板２０１の上部にワード線２０３と
接合領域２０４とからなるトランジスタ等の下部構造を
形成する。
形成された半導体基板２０１の上部にワード線２０３と
接合領域２０４とからなるトランジスタ等の下部構造を
形成する。
【００１２】図２ｂに示すように、全体構造の上部に第
１層間絶縁膜２０５を形成し、パターニングして、ビッ
ト線用コンタクトホール２０６及びコンタクトリーディ
ングパッド用コンタクトホール２０７を形成する。
１層間絶縁膜２０５を形成し、パターニングして、ビッ
ト線用コンタクトホール２０６及びコンタクトリーディ
ングパッド用コンタクトホール２０７を形成する。
【００１３】図２ｃに示すように、全体構造の上部に伝
導層を形成し、パターニングしてビット線２０８を形成
するとともに、コンタクトリーディングパッド２０９を
形成する。ビット線２０８及びコンタクトリーディング
パッド２０９はレイアウト上で分離されて構成され、伝
導層は電子の流れを速くするために、燐のドープされた
ポリシリコン、タングステンシリサイド及びチタンシリ
サイドの積層構造を用いて形成する。
導層を形成し、パターニングしてビット線２０８を形成
するとともに、コンタクトリーディングパッド２０９を
形成する。ビット線２０８及びコンタクトリーディング
パッド２０９はレイアウト上で分離されて構成され、伝
導層は電子の流れを速くするために、燐のドープされた
ポリシリコン、タングステンシリサイド及びチタンシリ
サイドの積層構造を用いて形成する。
【００１４】図２ｄに示すように、ビット線２０８及び
コンタクトリーディングパッド２０９を含んだ全体構造
の上部に第２層間絶縁膜２１０を形成する。以後、全体
構造の上部に下部電極用物質、強誘電物質及び上部電極
用物質を順次形成し、パターニングして、下部電極２１
１Ａ、強誘電体膜２１１Ｂ及び上部電極２１１Ｃからな
るキャパシタ２１１を形成する。この時、キャパシタ２
１１は後続工程によってコンタクトリーディングパッド
２０９と連結されるため、下部に形成されたトランジス
タと同一の平面上に形成される。次に、全体構造の上部
に第３層間絶縁膜２１２を形成しパターニングして、キ
ャパシタ２１１の上部電極２１１Ｃが露出されるように
するコンタクトホール、及び第３層間絶縁膜２１２及び
第２層間絶縁膜２１０を順次エッチングしてコンタクト
リーディングパッドの上部が露出されるようにするコン
タクトホールを形成する。このコンタクトホールはキャ
パシタ連結用コンタクトホール２１３となる。
コンタクトリーディングパッド２０９を含んだ全体構造
の上部に第２層間絶縁膜２１０を形成する。以後、全体
構造の上部に下部電極用物質、強誘電物質及び上部電極
用物質を順次形成し、パターニングして、下部電極２１
１Ａ、強誘電体膜２１１Ｂ及び上部電極２１１Ｃからな
るキャパシタ２１１を形成する。この時、キャパシタ２
１１は後続工程によってコンタクトリーディングパッド
２０９と連結されるため、下部に形成されたトランジス
タと同一の平面上に形成される。次に、全体構造の上部
に第３層間絶縁膜２１２を形成しパターニングして、キ
ャパシタ２１１の上部電極２１１Ｃが露出されるように
するコンタクトホール、及び第３層間絶縁膜２１２及び
第２層間絶縁膜２１０を順次エッチングしてコンタクト
リーディングパッドの上部が露出されるようにするコン
タクトホールを形成する。このコンタクトホールはキャ
パシタ連結用コンタクトホール２１３となる。
【００１５】図２ｅに示すように、キャパシタ連結用コ
ンタクトホール２１３が完全に埋め込まれるように全体
構造の上部に伝導層を形成した後パターニングしてロー
カル相互接続線２１４を形成し、接合領域２０４とキャ
パシタ２１１の上部電極２１１Ｃとを連結させる。
ンタクトホール２１３が完全に埋め込まれるように全体
構造の上部に伝導層を形成した後パターニングしてロー
カル相互接続線２１４を形成し、接合領域２０４とキャ
パシタ２１１の上部電極２１１Ｃとを連結させる。
【００１６】このような方法で強誘電体メモリ素子を製
造する場合には、強誘電体キャパシタの上部電極とトラ
ンジスタの接合領域を連結する時に発生する深いコンタ
クトホールを抑えることができ、強誘電体キャパシタの
特性を劣化させない相互接続材料の使用が容易である。
また、強誘電体メモリ素子のキャパシタをトランジスタ
と同一の位置に配列させることができるので、単位セル
の面積を減少させることができ、ビット線形成の時リー
ディングコンタクトパッドを同時に形成するため別途の
工程を追加する必要がない。
造する場合には、強誘電体キャパシタの上部電極とトラ
ンジスタの接合領域を連結する時に発生する深いコンタ
クトホールを抑えることができ、強誘電体キャパシタの
特性を劣化させない相互接続材料の使用が容易である。
また、強誘電体メモリ素子のキャパシタをトランジスタ
と同一の位置に配列させることができるので、単位セル
の面積を減少させることができ、ビット線形成の時リー
ディングコンタクトパッドを同時に形成するため別途の
工程を追加する必要がない。
【００１７】
【発明の効果】上述したように、本発明は強誘電体メモ
リ素子製造時、トランジスタの接合領域とキャパシタの
上部電極とをコンタクトリーディングパッドを介して間
接的に連結するので深いコンタクトホールが形成され
ず、これにより低い被覆特性を有する金属薄膜を使用し
ても良好な相互接続特性が保たれる。また、キャパシタ
をトランジスタと同一の位置に配列できて単位セルの面
積を減少させることのできる効果がある。
リ素子製造時、トランジスタの接合領域とキャパシタの
上部電極とをコンタクトリーディングパッドを介して間
接的に連結するので深いコンタクトホールが形成され
ず、これにより低い被覆特性を有する金属薄膜を使用し
ても良好な相互接続特性が保たれる。また、キャパシタ
をトランジスタと同一の位置に配列できて単位セルの面
積を減少させることのできる効果がある。
【図１】従来の強誘電体メモリ素子製造方法を説明する
ための素子の断面図である。
ための素子の断面図である。
【図２】図２ａ乃至図２ｅは本発明による強誘電体メモ
リ素子製造方法を説明するための素子の断面図である。
リ素子製造方法を説明するための素子の断面図である。
２０１ 半導体基板 ２０２ 素子分離膜 ２０３ ワード線 ２０４ 接合領域 ２０５ 第１層間絶縁膜 ２０６ ビット線用コンタクトホール ２０７ コンタクトリーディングパッド用コンタクトホ
ール ２０８ ビット線 ２０９ コンタクトリーディングパッド ２１０ 第２層間絶縁膜 ２１１Ａ 下部電極 ２１１Ｂ 強誘電体膜 ２１１Ｃ 上部電極 ２１１ キャパシタ ２１２ 第３層間絶縁膜 ２１３ キャパシタ連結用コンタクトホール ２１４ ローカル相互接続線
ール ２０８ ビット線 ２０９ コンタクトリーディングパッド ２１０ 第２層間絶縁膜 ２１１Ａ 下部電極 ２１１Ｂ 強誘電体膜 ２１１Ｃ 上部電極 ２１１ キャパシタ ２１２ 第３層間絶縁膜 ２１３ キャパシタ連結用コンタクトホール ２１４ ローカル相互接続線
Claims (3)
- 【請求項１】 素子分離膜及びトランジスタの形成され
た半導体基板を提供する段階と、 全体構造の上部に第１層間絶縁膜を形成した後、ビット
線用コンタクトホール及びコンタクトリーディングパッ
ド用コンタクトホールを形成する段階と、 全体構造の上部に第１伝導層を形成し、パターニングし
てビット線及びコンタクトリーディングパッドをそれぞ
れ形成する段階と、 前記ビット線及びコンタクトリーディングパッドを含ん
だ全体構造の上部に第２層間絶縁膜を形成し、全体構造
の上部に下部電極用物質、強誘電物質及び上部電極用物
質を順次形成した後、パターニングして下部電極、強誘
電体膜及び上部電極からなるキャパシタを形成する段階
と、 全体構造の上部に第３層間絶縁膜を形成した後、前記キ
ャパシタ上の前記第３層間絶縁膜の一部分と、前記コン
タクトリーディングパッド上の前記第３及び第２層間絶
縁膜の一部分とをエッチングして、前記キャパシタの上
部電極及び前記コンタクトリーディングパッドの上部を
露出させるキャパシタ連結用コンタクトホールを形成す
る段階と、 前記キャパシタ連結用コンタクトホールが完全に埋め込
まれるように全体構造の上部に第２伝導層を形成し、パ
ターニングしてローカル相互接続線を形成する段階とを
含んでなることを特徴とする強誘電体メモリ素子の製造
方法。 - 【請求項２】 第１伝導層は燐のドープされたポリシリ
コン、タングステンシリサイド及びチタンシリサイドの
積層構造であることを特徴とする請求項１記載の強誘電
体メモリ素子の製造方法。 - 【請求項３】 前記キャパシタはトランジスタと同一の
位置に配列されることを特徴とする請求項１記載の強誘
電体メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061405A KR20000044902A (ko) | 1998-12-30 | 1998-12-30 | 강유전체 메모리 소자 제조 방법 |
| KR98-61405 | 1998-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200880A true JP2000200880A (ja) | 2000-07-18 |
Family
ID=19568157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11366827A Pending JP2000200880A (ja) | 1998-12-30 | 1999-12-24 | 強誘電体メモリ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6168959B1 (ja) |
| JP (1) | JP2000200880A (ja) |
| KR (1) | KR20000044902A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002061A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235199A (en) | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| JPH0758296A (ja) | 1993-08-19 | 1995-03-03 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5436450A (en) | 1994-01-13 | 1995-07-25 | Texas Instruments Incorporated | Infrared detector local biasing structure and method |
| US5426304A (en) | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Infrared detector thermal isolation structure and method |
| KR100342296B1 (ko) * | 1994-10-04 | 2002-11-29 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 산소장벽이마련된하부전극을가지는강유전성의메모리소자를포함하는반도체장치와그의제조방법 |
| JPH08195079A (ja) | 1995-01-11 | 1996-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2937254B2 (ja) | 1996-04-25 | 1999-08-23 | 日本電気株式会社 | 強誘電体メモリの修復方法 |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
-
1998
- 1998-12-30 KR KR1019980061405A patent/KR20000044902A/ko not_active Ceased
-
1999
- 1999-12-22 US US09/468,935 patent/US6168959B1/en not_active Expired - Lifetime
- 1999-12-24 JP JP11366827A patent/JP2000200880A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000044902A (ko) | 2000-07-15 |
| US6168959B1 (en) | 2001-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2608363B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US5279989A (en) | Method for forming miniature contacts of highly integrated semiconductor devices | |
| JP3150496B2 (ja) | 半導体記憶装置 | |
| JPH08153858A (ja) | 半導体装置の製造方法 | |
| JP3520114B2 (ja) | 半導体装置の製造方法 | |
| JPH03173126A (ja) | 多層膜構造の半導体装置およびその製造方法 | |
| JP3485683B2 (ja) | 半導体装置のキャパシタ製造方法 | |
| JP2557592B2 (ja) | 半導体メモリセルの製造方法 | |
| JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3594213B2 (ja) | 接続部を形成する方法および半導体チップ | |
| JPH11150185A (ja) | 半導体装置及びその製造方法 | |
| JPH02275663A (ja) | 半導体装置およびその製造方法 | |
| JP2513287B2 (ja) | 積層型メモリセルの製造方法 | |
| JP3077454B2 (ja) | 半導体装置の製造方法 | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| KR100386455B1 (ko) | 복합 반도체 메모리소자의 제조방법 | |
| JP2000200880A (ja) | 強誘電体メモリ素子の製造方法 | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2839874B2 (ja) | 半導体記憶装置 | |
| JP3000738B2 (ja) | 半導体メモリセルおよびその製造方法 | |
| KR20040029525A (ko) | 플레쉬 메모리 소자 및 그 제조방법 | |
| JP3067316B2 (ja) | 半導体メモリセルの形成方法 | |
| JP2913750B2 (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 | |
| JP3120633B2 (ja) | 半導体記憶装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070226 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070316 |